JP2004349304A - 半導体記憶装置、半導体装置及びそれらの製造方法、並びに携帯電子機器、並びにｉｃカード - Google Patents

Abstract

【課題】過消去及びそれに起因する読出し不良の問題を解消でき、信頼性を高めることができる半導体記憶装置を提供すること。
【解決手段】半導体基板１の表面に設けられた凹溝の底面部１ａ上にゲート絶縁膜２を介して形成されたゲート電極３と、その凹溝の両側に相当する半導体基板表面１８ａに形成された一対のソース／ドレイン拡散領域１３，１３とを有する電界効果トランジスタを備える。その凹溝は、ゲート絶縁膜２の両側の端部に相当する箇所からそれぞれ立ち上る斜面部１８ｂ，１８ｂを有する。ゲート電極３の側面３ｂと凹溝の斜面部１８ｂとの間の窪み５０，５０を埋める態様で、ゲート電極３の両側に、電荷を蓄積する機能を有する材料からなる電荷保持部３１と蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体３２とから成るメモリ機能体１１，１１が形成されている。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置及びその製造方法に関し、特に電気的に書込み消去可能な不揮発性半導体記憶素子及びその製造方法に関する。
【０００２】
また、本発明は、半導体記憶素子と半導体スイッチング素子とを同一基板上に混載した半導体装置及びその製造方法に関する。
【０００３】
また、本発明は、そのような半導体記憶装置または半導体装置を備えた携帯電子機器及びＩＣカードに関する。
【０００４】
【従来の技術】
電気的に書込み消去可能なメモリ素子としてフラッシュメモリがある（例えば、非特許文献１参照。）。フラッシュメモリの素子の構造断面図を、図２０に示す。半導体基板９０１上に第１酸化膜９０４を介してポリシリコンからなる浮遊ゲート９０６を有し、浮遊ゲート９０６の上に第２酸化膜９０５を介してポリシリコンからなる制御ゲート９０７を有する。ゲート電極９０６，９０７の両側の半導体基板９０１表面には一対のソース／ドレイン拡散領域９０２及び９０３が形成されている。ゲート電極９０６，９０７の端部はソース／ドレイン拡散領域９０２，９０３の端部上にそれぞれ重なっている。制御ゲート９０７はフラッシュメモリにおける電界効果トランジスタ（ＦＥＴ）のゲート電極の働きを担っている。また、制御ゲート９０７と半導体基板９０１間に、第１酸化膜９０４、浮遊ゲート９０６及び第２酸化膜９０５を配置している。つまり、フラッシュメモリはＦＥＴのゲート絶縁膜部分に電荷保持部であるメモリ膜（浮遊ゲート）を配置することによって、当該ＦＥＴのしきい値電圧をメモリ膜に蓄積された電荷量に応じて変化させる機能を有するメモリである。
【０００５】
【非特許文献１】
舛岡富士雄編，「フラッシュメモリ技術ハンドブック」，株式会社サイエンスフォーラム，１９９３年８月１５日，Ｐ５５−５８
【０００６】
【発明が解決しようとする課題】
上記構造のフラッシュメモリには、次に述べるような所謂過消去という問題がある。つまり通常フラッシュメモリにおける消去動作は、浮遊ゲートに蓄積された電子を引き抜くこと又は正孔を注入することによりフラッシュメモリにおけるＦＥＴのしきい値電圧を低下させるものである。この消去が過剰に成されると、ゲート電極（つまり制御ゲート）下の浮遊ゲートに保持された電荷の影響により当該ＦＥＴがＯＮ（オン）してソース／ドレイン拡散領域間に電流が流れる。この現象は、ＦＥＴとしてのゲート電極である制御ゲートと、メモリとしてのメモリ膜である浮遊ゲートが積み重ねられているという構造の特徴から、浮遊ゲートの保持電荷のみによって、ＦＥＴがＯＮするため生じるものである。
【０００７】
このような過消去が起こると、メモリセルアレイ読出し動作時に非選択メモリセルからのリーク電流が生じて、選択メモリセルの電流が抽出できなくなるといった読出し不良が発生する。
【０００８】
そこで、本発明の課題は、過消去及びそれに起因する読出し不良の問題を解消できる半導体記憶装置及びその製造方法を提供することにある。
【０００９】
また、本発明の課題は、そのような半導体記憶素子と論理回路をなす半導体スイッチング素子とを同一基板上に混載した半導体装置及びその製造方法を提供することにある。
【００１０】
また、本発明の課題は、そのような半導体記憶装置または半導体装置を備えた携帯電子機器及びＩＣカードを提供することにある。
【００１１】
【課題を解決するための手段】
上記課題を解決するため、この発明の半導体記憶装置は、
半導体基板の表面に設けられた凹溝の底面部上にゲート絶縁膜を介して形成されたゲート電極と、上記凹溝の両側に相当する半導体基板表面に形成された一対のソース／ドレイン拡散領域とを有する電界効果トランジスタを備え、
上記凹溝は、上記底面部に連なって、ゲート長方向に関して上記ゲート絶縁膜の両側の端部に相当する箇所からそれぞれ立ち上る斜面部を有し、
上記ゲート電極の側面と上記凹溝の斜面部との間の窪みを埋める態様で、上記ゲート電極の両側に、電荷を蓄積する機能を有する材料からなる電荷保持部と蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とから成るメモリ機能体が形成されていることを特徴としている。
【００１２】
この発明の半導体記憶装置によれば、メモリ機能体が半導体記憶装置における電界効果トランジスタのゲート絶縁膜の機能を担う部分ではなく、ゲート電極の側方に形成されるため、従来技術にみられた過消去及びそれに関する読出し不良の問題が解消される。
【００１３】
さらに、ゲート電極が凹溝の底面部上に形成されているため、平坦な半導体基板表面上に形成されている場合に比して、ソース／ドレイン拡散領域の接合深さがチャネル形成領域に対して相対的に浅く又はチャネル形成領域より上方になる。したがって、短チャネル効果が抑制された微細化が容易な半導体記憶装置が提供できる。さらに、メモリ機能体を介した半導体基板とゲート電極との間の距離が、半導体基板の表面が平坦な場合に比して、きわめて短く構成される。したがって、メモリ機能体に高電界がかかるため、メモリ機能体への電荷の注入／消去が効率的にできる。したがって、書き換え速度の向上した半導体記憶装置が提供される。
【００１４】
さらに、一実施形態の半導体記憶装置では、
上記凹溝は、半導体基板の本来の表面からなる底面部と、この半導体基板上に形成された積み上げ半導体層の上記ゲート電極の側面に対向する斜面部とから成り、
上記ソース／ドレイン拡散領域は上記積み上げ半導体層に形成されていることを特徴としている。
【００１５】
なお、半導体基板の「本来の表面」とは、上記積み上げ半導体層を形成する前のレベルをなす表面を意味する。
【００１６】
この一実施形態の半導体記憶装置によれば、この発明に記載の効果を奏することはもとより、ソース／ドレイン拡散領域が積み上げ半導体層に形成されているため、ソース／ドレイン拡散領域の接合がチャネル形成領域より上方に形成される。したがって、短チャネル効果が飛躍的に抑制され、微細化が促進される。また、半導体基板表面にエッチング等により凹溝を形成した場合と比較して、半導体基板表面上の積み上げ半導体層は、エピタキシャル成長などによって、表面荒さが抑制された良好な状態に形成され得るため、駆動電流等の電気特性が良好な半導体記憶素子が提供される。さらに半導体基板表面上の積み上げ半導体層をエピタキシャル成長によって形成すれば、積み上げ半導体層の端面は、ゲート長方向に関して上記ゲート絶縁膜の両側の端部に相当する箇所からそれぞれ立ち上る斜面部となる。したがって、上記凹溝の斜面部が特別工夫をすることなく形成され、それに伴って上記ゲート電極の側面と上記凹溝の斜面部との間の窪みが形成される。したがって、製造コストが抑制される。
【００１７】
また、一実施形態の半導体記憶装置は、ゲート長方向に関して上記ゲート電極と上記ソース／ドレイン拡散領域との間に間隔（オフセット領域）が設けられていることを特徴としている。
【００１８】
この一実施形態の半導体記憶装置では、ゲート長方向に関して上記ゲート電極と上記ソース／ドレイン拡散領域との間に間隔（オフセット領域）が設けられているため、メモリ機能体への電荷の注入効率が高くなる。したがって、書込み／消去速度の速い半導体記憶装置が実現される。さらに、ゲートスタックは凹溝の底面部上に位置する一方、ソース／ドレイン拡散領域は凹溝の両側に相当する半導体基板表面に配置されており、それらは斜面部を介して離間しているので、実質上のオフセット幅は平面的なパターン設計上（横方向）のオフセット幅に比較して大きくなる。したがって、充分なオフセット幅を有しながら、一対のソース／ドレイン拡散領域間の距離が、設計上微細化される。また、構造上一対のソース／ドレイン拡散領域間の距離が平面的なパターン設計上の距離より実質上離れることとなるので、パンチスルー、短チャネル効果等の微細化によるトランジスタ動作の劣化が抑制される。以上より、微細化に好適な半導体記憶素子が形成でき、製造コストの抑制できた半導体記憶装置が提供できる。
【００１９】
さらに、構造上電荷が注入され易く、注入された電荷がトランジスタの駆動電流に与える影響が大きくなるため、書込み／消去や読出しの不良の抑制できた、信頼性の高い半導体記憶装置が提供できる。
【００２０】
また、一実施形態の半導体記憶装置は、上記電荷保持部の最上部位置が上記ゲート電極の最上部位置より下方であることを特徴としている。
【００２１】
この一実施形態の半導体記憶装置によれば、上記電荷保持部をチャネル近傍に限定して配置することができる。よって、書込みによって注入する電子はチャネル近傍付近に限定されるので、消去によって電子を除去し易くなる。それゆえ、誤消去を防止できる。また、電荷保持部が占める領域を限定することにより、注入電子数が変わらないとすれば、電子密度が高くなる。したがって、効率的に電子の書込み／消去を行うことができ、書込み／消去スピードが早い半導体記憶装置が形成できる。
【００２２】
さらに、一実施形態の半導体記憶装置では、上記散逸防止絶縁体は、上記電荷保持部と上記ゲート電極との間及び上記電荷保持部と上記半導体基板との間を隔離するように、実質的に均一な膜厚で上記ゲート電極の側面および上記凹溝の斜面部を覆う第１の絶縁体を含むことを特徴としている。
【００２３】
この一実施形態半導体記憶装置では、上記電荷保持部は上記ゲート電極及び上記半導体基板に対して第１の絶縁体を介して離間しているので、電荷保持部に保持された電荷がゲート電極と半導体基板に散逸することが抑制される。したがって、保持特性が飛躍的に向上する。
【００２４】
さらに、上記第１の絶縁体の厚さが１ｎｍ〜１０ｎｍの範囲の略均一な厚さであれば、半導体基板と電荷保持部及びゲート電極と電荷保持部を隔てる絶縁体の厚さが１ｎｍ以上であるため電荷の散逸を防止できリテンションが向上し、１０ｎｍ以下であるため効率よく電荷を注入できる。さらに第１の絶縁体の厚さが、３ｎｍ以上であれば直接トンネルによる電荷の散逸の抑制が可能であり、６ｎｍ以下であれば半導体基板と微粒子間及びゲート電極と微粒子間をＦＮ（ファウラ−ノルドハイム）トンネル伝導等のトンネル伝導によって効率的に電荷を移動させることができるので、非常に低電圧で高速の書込み／消去及び長期保持が可能な半導体記憶装置が提供できる。
【００２５】
ただし、「実質的に均一」、「略均一」とは、製造バラツキの範囲内であることを示している。
【００２６】
また、一実施形態の半導体記憶装置では、
上記半導体基板がシリコン基板であり、
上記ゲート絶縁膜、上記ゲート電極、上記第１の絶縁体及び上記電荷保持部の材料はシリコン化合物であることを特徴とする。
【００２７】
この一実施形態の半導体記憶装置によれば、ＬＳＩの材料として最も広く使われているシリコンやシリコン化合物を用いることで、非常に高度に発達したシリコンプロセスを用いることができる。したがって、製造が容易になる。
【００２８】
また、一実施形態の半導体記憶装置は、上記電荷保持部の少なくとも一部が前記ソース／ドレイン拡散領域の一部にオーバーラップしていることを特徴としている。
【００２９】
この一実施形態の半導体記憶装置によれば、半導体記憶装置の読出し動作時の電流値がオーバーラップしていない場合と比較して、格段に向上する。それによって、読出し速度も格段に向上するので、読出し速度の早い半導体記憶装置が提供される。
【００３０】
また、一実施形態の半導体記憶装置は、上記電荷保持部が、上記凹溝の斜面部に対して略平行な部分を有することを特徴としている。
【００３１】
この一実施形態の半導体記憶装置によれば、電荷保持部に保持された電荷の多寡によりオフセット領域での反転層の形成されやすさを効果的に制御することができ、メモリ効果を大きくすることができる。また、オフセット量がばらついた場合でもメモリ効果の変化を比較的小さく保つことができ、メモリ効果のばらつきを抑制することができる。
【００３２】
また、一実施形態の半導体記憶装置は、
上記電荷保持部が、上記ゲート電極の側面に対して略平行に延びる部分を含むことを特徴としている。
【００３３】
この一実施形態の半導体記憶装置によれば、書換え動作時に電荷保持部に注入される電荷が増加し、書換え速度が増大する。
【００３４】
また、一実施形態の半導体記憶装置は、上記散逸防止絶縁体のうち上記電荷保持部と上記凹溝の斜面部とを隔てる部分の厚さが、上記ゲート絶縁膜の膜厚より薄く、かつ０．８ｎｍ以上であることを特徴としている。
【００３５】
この一実施形態の半導体記憶装置によれば、電荷保持部への電荷の注入が容易になり、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にすることが可能となる。また、電荷保持部に電荷が保持された時にチャネル形成領域又はウェル領域に誘起される電荷量が増えるため、メモリ効果を増大させることができる。
【００３６】
また、上記電荷保持部と上記凹溝の斜面部とを隔てる部分の厚さが０．８ｎｍ以上なので保持特性の極端な劣化が抑制される。
【００３７】
また、一実施形態の半導体記憶装置は、上記散逸防止絶縁体のうち上記電荷保持部と上記凹溝の斜面部とを隔てる部分の厚さが、上記ゲート絶縁膜の膜厚より厚く、かつ２０ｎｍ以下であることを特徴としている。
【００３８】
この一実施形態の半導体記憶装置によれば、メモリの短チャネル効果を悪化させることなく保持特性を改善することが可能となる。
【００３９】
また、上記電荷保持部と上記凹溝の斜面部とを隔てる部分の厚さが２０ｎｍ以下であるため書換え速度の低下を抑制できる。
【００４０】
また、この発明の半導体装置は、
半導体基板上に、半導体記憶素子を有するメモリ領域と、半導体スイッチング素子を有する論理回路領域とが配置され、
上記半導体記憶素子と半導体スイッチング素子はそれぞれ、上記半導体基板の表面に設けられた凹溝の底面部上にゲート絶縁膜を介して形成されたゲート電極と、上記凹溝の両側に相当する半導体基板表面に形成された一対のソース／ドレイン拡散領域とを有する電界効果トランジスタからなり、
上記凹溝は、上記底面部に連なって、ゲート長方向に関して上記ゲート絶縁膜の両側の端部に相当する箇所からそれぞれ立ち上る斜面部を有し、
上記半導体記憶素子と上記半導体スイッチング素子との両方で、上記ゲート電極の側面と上記凹溝の斜面部との間の窪みを埋める態様で、上記ゲート電極の両側に、電荷を蓄積する機能を有する材料からなる電荷保持部と蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とから成るメモリ機能体が形成され、
上記半導体記憶素子においては、上記電荷保持部に保持された電荷の多寡により、上記ゲート電極に電圧を印加した際の一方の上記ソース／ドレイン拡散領域から他方の上記ソース／ドレイン拡散領域に流れる電流量を変化させ得るように構成され、
上記半導体スイッチング素子においては、上記電荷保持部に保持された電荷の多寡にかかわらずスイッチング動作を行うように構成されていることを特徴としている。
【００４１】
この発明の半導体装置では、半導体基板上に、半導体記憶素子を有するメモリ領域と、半導体スイッチング素子を有する論理回路領域とが配置されている。つまり、同一基板内に半導体記憶素子と半導体スイッチング素子とが混載されている。半導体記憶素子及び半導体スイッチング素子ともにメモリ機能体が形成されているので、両者の作製プロセスに大幅な差がない。したがって、半導体スイッチング素子からなる論理回路等と半導体記憶素子からなる不揮発性半導体記憶素子との混載が容易に可能になる。
【００４２】
一実施形態の半導体装置は、
上記半導体記憶素子では、チャネル方向に関して上記ゲート電極と上記ソース／ドレイン拡散領域との間に間隔が設けられ、上記間隔は上記メモリ機能体で覆われており、
上記半導体スイッチング素子では、チャネル方向に関して上記ゲート電極の端部の下に上記ソース／ドレイン拡散領域が延在して重なっていることを特徴としている。
【００４３】
この一実施形態の半導体装置においては、上記半導体記憶素子では、ゲート長方向に関して上記ゲート電極と上記ソース／ドレイン拡散領域との間に間隔（オフセット領域）が設けられているため、メモリ機能体への電荷の注入効率が高くなる。したがって、書込み／消去速度の速い半導体記憶素子が実現される。また、上記半導体スイッチング素子では、チャネル方向に関して上記ゲート電極の端部の下に上記ソース／ドレイン拡散領域が延在して重なっているから、メモリ機能体を半導体スイッチング素子に形成しても、半導体スイッチング素子の機能上の障害にはならない。したがって、この半導体装置では、半導体記憶素子を有するメモリ領域と、半導体スイッチング素子を有する論理回路領域とが、略並行して非常に容易に作製される。しかも、ゲート絶縁膜厚に制限がないので、最先端のＭＯＳＦＥＴ製造プロセスを容易に適用可能な半導体装置を提供できる。
【００４４】
なお、上記半導体スイッチング素子においては、上記ソース／ドレイン拡散領域が上記凹溝の斜面部に延在して上記ゲート電極の端部の下に重なっているのが望ましい。
【００４５】
また、従来のフラッシュメモリは電荷保持部がゲート電極下部にあるのでゲート絶縁膜が厚膜化した電界効果トランジスタとしての能力しかなかったが、本発明の半導体装置では、半導体記憶素子及び半導体スイッチング素において、電荷保持部がゲート電極側方にあるためゲート絶縁膜と電荷保持部とを独立して形成できる。したがって、最先端のＭＯＳＦＥＴ製造プロセスを容易に適用できる。
【００４６】
さらに、上記複数の半導体スイッチング素子より論理回路部が構成され、上記複数の半導体記憶素子によりメモリ領域が構成されているため、上記効果を有し、同一基板上に容易に混載された論理回路部領域とメモリ領域を有する半導体装置を実現することができる。
【００４７】
さらに、一実施形態の半導体装置は、上記半導体記憶素子により不揮発性メモリ部が構成されていることを特徴としている。
【００４８】
この一実施形態の半導体装置によれば、同一基板上に、上記半導体スイッチング素子を有する論理回路部と上記半導体記憶素子を有する不揮発性メモリ部とが容易に混載される。
【００４９】
また、一実施形態の半導体装置は、上記メモリ領域の半導体記憶素子と上記論理回路領域の半導体スイッチング素子とに対して供給される電源電圧が、互いに独立に設定されるようになっていることを特徴としている。
【００５０】
この一実施形態半導体記憶装置によれば、例えば、メモリ領域の半導体記憶素子には高電源電圧の供給ができるため、書込み／消去速度を格段に向上させることができる。さらに、論理回路領域の半導体スイッチング素子には低電源電圧の供給ができるため、ゲート絶縁膜の破壊等による、トランジスタ特性の劣化を抑制することができ、さらに低消費電力化が達成される。よって、同一基板上に容易に混載された信頼性の高い論理回路部と書込み／消去速度が格段に速いメモリ部を有する半導体装置を実現することができる。
【００５１】
また、一実施形態の半導体装置は、上記半導体スイッチング素子により、更にスタティック・ランダム・アクセス・メモリが構成されることを特徴としている。
【００５２】
この一実施形態半導体記憶装置によれば、上記半導体スイッチング素子により論理回路部及びスタティック・ランダム・アクセス・メモリが構成され、上記半導体記憶素子によりメモリ部が構成されているため、同一基板上に、論理回路部及びスタティック・ランダム・アクセス・メモリと不揮発性メモリ部を容易に混載することができる。さらに、スタティック・ランダム・アクセス・メモリを高速動作メモリ一時記憶メモリとして混載することにより、半導体装置のさらなる機能の向上を達成することができる。
【００５３】
また、この発明のＩＣカードは、上記発明の半導体記憶装置または半導体装置を備えたことを特徴としている。
【００５４】
この発明のＩＣカードによれば、上記発明の半導体記憶装置または半導体装置と同様の効果を奏することができる。例えば、ＩＣカードはメモリとその周辺回路部、論理回路部およびＳＲＡＭ部等を容易に混載し低コスト化できた半導体装置を有する。それゆえ、コスト削減できたＩＣカードが提供できる。
【００５５】
また、この発明の携帯電子機器は、上記発明の半導体記憶装置または半導体装置を備えたことを特徴としている。
【００５６】
この発明の携帯電子機器によれば、上記発明の半導体記憶装置または半導体装置と同様の効果を奏することができる。例えば、携帯電話はメモリとその周辺回路部、論理回路部およびＳＲＡＭ部等を容易に混載し低コスト化できた半導体装置を有する。それゆえ、コスト削減できた携帯電話が提供できる。
【００５７】
また、この発明の半導体記憶装置の製造方法は、半導体基板上に電界効果トランジスタからなる半導体記憶素子を形成するために、
半導体基板表面上にゲート絶縁膜およびゲート電極からなるスタックを形成する工程と、
上記ゲート電極の両側に相当する半導体基板表面上に、上記半導体基板の一部となる積み上げ半導体層を、ゲート長方向に関して上記ゲート絶縁膜の両側の端部に相当する箇所からそれぞれ立ち上る斜面部をもつ態様で成長させる工程と、上記ゲート電極の側面と上記積み上げ半導体層の斜面部との間の窪みを埋める態様で、上記ゲート電極の両側に、電荷を蓄積する機能を有する材料からなる電荷保持部と蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とから成るメモリ機能体を形成する工程と、
上記ゲート電極及び上記メモリ機能体をマスクとして上記積み上げ半導体層の表面に不純物を導入して、一対のソース／ドレイン拡散領域を形成する工程とを含むことを特徴としている。
【００５８】
この発明の半導体記憶装置の製造方法によれば、上記発明の半導体記憶装置を、簡単なプロセスで容易に作製でき、低コスト化できる。
【００５９】
特に、積み上げ半導体層の斜面部が特別工夫をすることなく少ない工程数で形成され、それに伴って上記ゲート電極の側面と上記積み上げ半導体層の斜面部との間の窪みが形成される。したがって、製造コストが抑制される。
【００６０】
また、作製された半導体記憶装置では、ゲートスタックは半導体基板の本来の表面上に位置する一方、ソース／ドレイン拡散領域はその両側に形成された積み上げ半導体層に配置されており、それらは斜面部を介して離間しているので、実質上のオフセット幅は平面的なパターン設計上（横方向）のオフセット幅に比較して大きくなる。したがって、充分なオフセット幅を有しながら、一対のソース／ドレイン拡散領域間の距離が、設計上微細化される。
【００６１】
また、ソース／ドレイン拡散領域の接合深さがチャネル形成領域に対して相対的に浅く又はチャネル形成領域より上方になる。したがって、短チャネル効果が抑制された微細化が容易な半導体記憶装置が提供できる。さらに、メモリ機能体を介した半導体基板とゲート電極との間の距離が、半導体基板の表面が平坦な場合に比して、きわめて短く構成される。したがって、メモリ機能体に高電界がかかるため、メモリ機能体への電荷の注入／消去が効率的にできる。したがって、書き換え速度の向上した半導体記憶装置が提供される。
【００６２】
また、この発明の半導体装置の製造方法は、半導体基板上に設定されたメモリ領域に電界効果トランジスタからなる半導体記憶素子を形成するのと並行して、上記半導体基板上に設定された論理回路領域に電界効果トランジスタからなる半導体スイッチング素子を形成する半導体装置の製造方法であって、
上記メモリ領域及び論理回路領域の半導体基板表面上に、それぞれゲート絶縁膜およびゲート電極からなるスタックを形成する工程と、
上記メモリ領域及び論理回路領域の両方で、上記ゲート電極の両側に相当する半導体基板表面上に、上記半導体基板の一部となる積み上げ半導体層を、ゲート長方向に関して上記ゲート絶縁膜の両側の端部に相当する箇所からそれぞれ立ち上る斜面部をもつ態様で成長させる工程と、
上記メモリ領域に不純物が導入されないようにマスクを設けた状態で上記論理回路領域に上記ゲート電極をマスクとして不純物を導入して、上記論理回路領域の上記積み上げ半導体層の少なくとも斜面部に、ソース／ドレイン拡散領域の一部となる第１の不純物領域を形成する工程と、
上記メモリ領域及び論理回路領域の両方で、上記ゲート電極の側面と上記積み上げ半導体層の斜面部との間の窪みを埋める態様で、上記ゲート電極の両側に、電荷を蓄積する機能を有する材料からなる電荷保持部と蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とから成るメモリ機能体を形成する工程と、
上記メモリ領域及び論理回路領域に、上記ゲート電極とメモリ機能体とをマスクとして上記積み上げ半導体層の表面に、上記不純物と同じ導電型の不純物をそれぞれ導入して、ソース／ドレイン拡散領域の少なくとも一部となる第２の不純物領域を形成する工程とを有することを特徴としている。
【００６３】
この発明の半導体装置の製造方法によれば、半導体記憶素子と半導体スイッチング素子とを混載した半導体装置を、１枚程度のマスクの増加のみで簡単なプロセスで容易に作製でき、低コスト化できる。具体的には、半導体基板上に設定されたメモリ領域に電界効果トランジスタからなる半導体記憶素子を形成するのと並行して、上記半導体基板上に設定された論理回路領域に電界効果トランジスタからなる半導体スイッチング素子が形成される。形成された半導体記憶素子と半導体スイッチング素子は、上記ゲート電極の側面と上記積み上げ半導体層の斜面部との間の窪みを埋める態様で、上記ゲート電極の両側に、電荷を蓄積する機能を有する材料からなる電荷保持部と蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とから成るメモリ機能体が設けられたものとなる。また、形成された半導体スイッチング素子は、上記ゲート電極の両側に相当する半導体基板表面、つまり積み上げ半導体層の斜面部に上記第１の不純物領域が配置されて、チャネル方向に関してゲート電極とソース／ドレイン拡散領域との間に間隔が存しないものとなる。一方、形成された半導体記憶素子は、チャネル方向に関して上記ゲート電極と上記ソース／ドレイン拡散領域との間に間隔（オフセット領域）が設けられ、半導体基板表面上の上記間隔を覆うように、電荷を蓄積する機能を有する材料からなる電荷保持部及び蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とからなるメモリ機能体が設けられたものとなる。さらに、上記オフセット領域を有しない半導体スイッチング素子は比較的駆動電流が大きく、上記オフセット領域を有する半導体記憶素子は比較的メモリ効果が大きくなるので、駆動電流が大きい論理回路とメモリ効果が大きい不揮発性メモリが容易に混載される。
【００６４】
また、一実施形態の半導体記憶装置の製造方法では、
上記メモリ機能体を形成する工程は、
上記窪みが形成された上記ゲート電極及び半導体基板の露出面に沿って、実質的に均一な膜厚で上記散逸防止絶縁体の少なくとも一部をなす第１の絶縁体を形成する工程と、
上記第１の絶縁体の露出面上に、実質的に均一な膜厚で上記窪みの少なくとも一部を埋める態様で上記電荷保持部の材料を形成する工程と、
上記ゲート電極の両側にそれぞれ上記メモリ機能体を残すように、上記電荷保持部の材料及び上記第１の絶縁体を異方性エッチングバックして加工する工程とを含むことを特徴としている。
【００６５】
この一実施形態半導体記憶装置の製造方法によれば、異方性エッチングバックにより、自己整合的にゲート電極の側方にサイドウォールスペーサとしてメモリ機能体を形成することができる。また、ソース／ドレイン拡散領域がゲート電極端部よりオフセットしていない半導体スイッチング素子が自己整合プロセスを用いてより簡易に形成でき、さらに、オフセットしている半導体記憶素子も自己整合プロセスを用いて簡易に形成できる。したがって、不揮発性半導体記憶素子と論理回路部等の半導体スイッチング素子との混載が極めて容易に可能となる。
【００６６】
また、一実施形態の半導体記憶装置の製造方法では、上記メモリ機能体を残すように、上記電荷保持部の材料及び上記第１の絶縁体を異方性エッチングバックして加工した後、更に上記電荷保持部の材料を等方性エッチングする工程を含むことを特徴としている。
【００６７】
この一実施形態の半導体装置の製造方法によれば、上記電荷保持部の最上部位置を上記ゲート電極の最上部位置より下方にすることができる。つまり、電荷保持部をチャネル近傍に限定して配置することができる。よって、書込みによって注入する電子はチャネル近傍付近に限定されるので、消去によって電子を除去し易くなる。それゆえ、消去不良を防止できる。また、電荷保持部を限定することにより、注入電子数が変わらないとすれば、電子密度が高くなる。よって、書込みと消去のしきい値電圧の差や、駆動電流の差が増大するので、電圧マージンが大きく、信頼性の向上した不揮発性メモリが形成できる。
【００６８】
また、上記異方性エッチングバック工程で電荷保持部の材料の残渣が残った場合に、さらに等方性エッチングを行うことにより、電荷保持部の材料の残渣をリフトオフすることができるので、残渣による素子の不良を抑制できる。
【００６９】
また、一実施形態の半導体装置の製造方法では、上記第１の不純物領域における不純物濃度は、上記第２の不純物領域における不純物濃度より低いことを特徴としている。
【００７０】
この一実施形態の半導体装置の製造方法によれば、上記第１の不純物領域における不純物濃度は、上記第２の不純物領域における不純物濃度より低い。つまり、半導体スイッチング素子においては、ソース／ドレイン拡散領域のうちゲート電極の端部の下に延在する部分がそれ以外の部分より不純物濃度が低くなる。したがって、ドレイン耐圧が向上する。一方、半導体記憶素子のソース／ドレイン拡散領域はそのような構造となっていないため、ホットキャリアが効率的に発生し、充分に早い書込み／消去速度が得られる。よって、信頼性の高い半導体スイッチング素子と、充分に早い書込み／消去速度を有する半導体記憶素子を同時に形成することができる。
【００７１】
【発明の実施の形態】
以下、この発明を図示の実施の形態により詳細に説明する。
【００７２】
（第１の実施形態）
本発明の第１の実施形態の半導体記憶装置を、図１を用いて説明する。
【００７３】
この実施形態の半導体記憶装置では、図１（ａ）に示したように、電界効果トランジスタからなる半導体記憶素子を構成するために、半導体基板１の平坦な表面１ａ上に、ゲート絶縁膜２とゲート電極３とからなるゲートスタック８が形成されている。半導体基板表面１ａのうちゲートスタック８の両側に相当する領域にそれぞれ、半導体基板１の一部として積み上げ半導体層１８，１８が形成されている。これらの積み上げ半導体層１８，１８は、ゲート長方向に関して上記ゲート絶縁膜２の両側の端部に相当する箇所からそれぞれ立ち上る斜面部１８ｂ，１８ｂと、これらの斜面部の上端から外側に連なる平坦な表面１８ａ，１８ａを有している。言い換えれば、半導体基板１の表面には、斜面部１８ｂ，１８ｂ及びそれらの間の本来の表面１ａからなる凹溝が形成されている。そして、その凹溝の底面部１ａ上にゲートスタック８が設けられた状態になっている。
【００７４】
積み上げ半導体層１８，１８の表面１８ａ，１８ａには、一対のソース／ドレイン拡散領域１３，１３が形成されている。一対のソース／ドレイン拡散領域１３，１３の間がチャネル形成領域１９に相当する。
【００７５】
ゲート電極３の側面３ｂと積み上げ半導体層１８の斜面部１８ｂとの間の窪み５０を埋める態様で、ゲート電極３の両側にサイドウォールスペーサとしてメモリ機能体１１，１１が形成されている。メモリ機能体１１は、電荷を蓄積する機能を有する材料からなる電荷保持部３１と、蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体（便宜上、符号３２で総称する。）とから成る。電荷保持部３１の材料は、この例ではシリコン窒化膜から成る。
【００７６】
散逸防止絶縁体３２は、この例では、電荷保持部３１とゲート電極３との間及び電荷保持部３１と半導体基板１との間を隔離するように、実質的に均一な膜厚で上記ゲート電極３の側面３ｂおよび積み上げ半導体層１８の斜面部１８ｂを覆う第１の絶縁体３２ａからなっている。
【００７７】
ゲート長方向に関してゲート電極３とソース／ドレイン拡散領域１３との間に間隔（オフセット領域）２０が設けられている。オフセット領域２０はメモリ機能体１１で覆われている。これにより、メモリ機能体への電子及び正孔の注入が効率的に行われ、書込み、消去速度の速いメモリ素子を形成できる。
【００７８】
また、注入される電荷（電子又は正孔）は通常、電荷が急峻な電界により高エネルギを得て発生するホットキャリアであるが、積み上げ半導体層１８と半導体基板１との界面又は積み上げ半導体層１８においてそのホットキャリアの発生効率が向上するため、高効率な書込み／消去ができ、高速書き換えが可能な半導体記憶素子が形成される。
【００７９】
オフセット領域２０はメモリ機能体１１で覆われているので、メモリ機能体１１の電荷保持部３１に保持された電荷の多寡により、ゲート電極３に電圧を印加した際の一方の上記ソース／ドレイン拡散領域１３から他方の上記ソース／ドレイン拡散領域１３に流れる電流量を変化させ得る。
【００８０】
また、ソース／ドレイン拡散領域１３がゲート電極３からオフセットされていることにより、ゲート電極３に電圧を印加したときのメモリ機能体１１下のオフセット領域１９の反転しやすさを、メモリ機能体１１に蓄積された電荷量によって大きく変化させることができ、メモリ効果を増大させることが可能となる。さらに、通常構造のＭＯＳＦＥＴと比較して、短チャネル効果を抑制することができ、ゲート長の微細化を図ることができる。また、上記理由より構造的に短チャネル効果抑制に適しているため、オフセットしていないロジックトランジスタと比較して膜厚の厚いゲート絶縁膜を採用することができ、信頼性を向上させることが可能となる。
【００８１】
さらに、ゲートスタック８は凹溝の底面部１ａ上に位置する一方、ソース／ドレイン拡散領域１３は積み上げ半導体層１８の表面１８ａに配置されており、それらは斜面部１８ｂを介して離間しているので、実質上のオフセット幅は平面的なパターン設計上（横方向）のオフセット幅に比較して大きくなる。したがって、充分なオフセット幅を有しながら、一対のソース／ドレイン拡散領域１３，１３間の距離が、設計上微細化される。また、構造上一対のソース／ドレイン拡散領域１３，１３間の距離が平面的なパターン設計上の距離より実質上離れることとなるので、パンチスルー、短チャネル効果等の微細化によるトランジスタ動作の劣化が抑制される。以上より、微細化に好適な半導体記憶素子が形成でき、製造コストの抑制できた半導体記憶装置が提供できる。
【００８２】
図のように、電荷保持部が従来の技術に示したように電界効果トランジスタのゲート絶縁膜の機能を担う部分ではなく、ゲート電極の側方に形成されるため、従来の技術にみられた過消去の問題が解消される。
【００８３】
また、半導体記憶素子のメモリ機能体１１は、ゲート絶縁膜２とは独立して形成されている。したがって、メモリ機能体１１が担うメモリ機能と、ゲート絶縁膜２が担うトランジスタ動作機能とは分離されている。また、同様の理由により、メモリ機能体１１としてメモリ機能に好適な材料を選択して形成することができる。
【００８４】
ところで、図面において半導体基板１と積み上げ半導体層１８との境界に境界線を記しているが、それは現実に図示のような境界線が入っている事を説明するものではなく、説明の便宜上記しているに過ぎない。よって、製品においてその境界線が明確に確認できようができまいがそれは問わず本発明の効果に差がでるものではない。
【００８５】
ここで、メモリ機能体１１について詳細に説明する。メモリ機能体１１は、既述のように、電荷を蓄積する機能を有する材料からなる電荷保持部３１と、蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体３２とから成る。
【００８６】
図１（ａ）に示した例では、メモリ機能体１１は、実質的に均一な膜厚でゲート電極３の側面３ｂ及び積み上げ半導体層１８の斜面部１８ｂに沿って形成された第１の絶縁体３２ａと、窪み５０を埋める態様で第１の絶縁体３２ａ上に形成された電荷保持部３１とからなる。つまり、散逸防止絶縁体３２は第１の絶縁体３２ａのみからなっている。
【００８７】
図１（ｂ）に示した例では、メモリ機能体１１は、実質的に均一な膜厚でゲート電極３の側面３ｂ及び積み上げ半導体層１８の斜面部１８ｂに沿って形成された第１の絶縁体３２ａと、実質的に均一な膜厚で窪み５０の一部を埋める態様で第１の絶縁体３２ａ上に沿って形成された電荷保持部３１と、この電荷保持部３１上に形成された第２の絶縁体３２ｂとからなっている。
【００８８】
図１（ａ）と図１（ｂ）のいずれの場合も、電荷保持部３１はゲート電極３及び半導体基板１（積み上げ半導体層１８を含む）に対して第１の絶縁体３２ａを介して離間しているので、電荷保持部に保持された電荷がゲート電極３と半導体基板３に散逸することが抑制される。また、第２の絶縁体３２ｂによっても、電荷保持部３１に保持された電荷の散逸が抑制される。それにより、電荷の保持特性が向上する。
【００８９】
この半導体記憶素子によれば、１トランジスタ当り２ビットの記憶を実現することができる。ここで、１トランジスタ当り２ビットの記憶を実現するための、書き込み／消去、読み出しの方法の原理の例を以下に示す。ここでは、メモリ素子がＮチャネル型である場合を説明する。そこで、メモリ素子がＰチャネル型の場合は電圧の符号を逆にして同様に適応すれば良い。なお、印加電圧を特に指定していないノード（ソース、ドレイン、ゲート、基板）においては、接地電位を与えれば良い。
【００９０】
この半導体記憶素子に書き込みを行う場合には、ゲートに正電圧を、ドレインにゲートと同程度かそれ以上の正電圧を加える。この時ソースから供給された電荷（電子）は、ドレイン端付近で加速され、ホットエレクトロンとなってドレイン側のメモリ機能体１１に注入される。このとき、ソース側に存在するメモリ機能体１１には電子は注入されない。このようにして特定の側のメモリ機能体１１に書き込みをすることができる。また、ソースとドレインを入れ替えることで、容易に２ビットの書き込みを行うことができる。
【００９１】
この半導体記憶素子に書き込まれた情報を消去するためには、ホットホール注入を利用する。消去したいメモリ機能体１１のある側の拡散層領域（ソース／ドレイン）に正電圧を、ゲートに負電圧を与えればよい。このとき、半導体基板１と正電圧を与えられた拡散層領域におけるＰＮ接合において、バンド間トンネルにより正孔が発生し、負電位をもつゲートに引き寄せられて、消去したいメモリ機能体１１に注入される。このようにして、特定の側の情報を消去することができる。なお、反対の側のメモリ機能体１１に書き込まれた情報を消去するためには、反対側のメモリ機能体１１に正電圧を加えればよい。
【００９２】
次に、この半導体記憶素子に書きこまれた情報を読み出すためには、読み出したいメモリ機能体１１の側の拡散領域をソースとし、反対側の拡散領域をドレインとする。すなわち、ゲートに正電圧を、ドレイン（書き込みの時はソースとしていた）にゲートと同程度かそれ以上の正電圧を与えればよい。ただし、このときの電圧は書き込みが行われないよう充分小さくしておく必要がある。メモリ機能体１１に蓄積された電荷の多寡により、ドレイン電流が変化し、記憶情報を検出することができる。なお、反対側のメモリ機能体１１に書き込まれた情報を読み出すためには、ソースとドレインを入れ替えればよい。
【００９３】
上記書き込み消去と読み出しの方法は、メモリ機能体１１にシリコン窒化膜を用いた場合の１例であり、それ以外の方法を用いることができる。さらにまた、それ以外の材料を用いた場合であっても、上記方法かもしくは異なる書き込みと消去の方法を用いることができる。
【００９４】
さらに、メモリ機能体１１が、ゲート電極３下ではなく、ゲート電極３の両側に配置されるため、ゲート絶縁膜２をメモリ機能体１１として機能させる必要がなく、ゲート絶縁膜２を、メモリ機能体１１とは独立して、単純にゲート絶縁膜としての機能のみに使用することが可能となり、ＬＳＩのスケーリング則に応じた設計を行うことが可能となる。このため、フラッシュメモリのようにフローティングゲートをチャネルとコントロールゲートとの間に挿入する必要がなく、さらに、ゲート絶縁膜２としてメモリ機能をもたせたＯＮＯ膜を採用する必要がなく、微細化に応じたゲート絶縁膜を採用することが可能となるとともに、ゲート電極３の電界がチャネルに及ぼす影響が強くなり、短チャネル効果に強いメモリ機能を有する半導体記憶素子を実現することができる。よって、微細化して集積度を向上させることができるとともに、安価な半導体記憶素子を提供することができる。さらに、同時に形成された論理回路部のＭＯＳＦＥＴにおけるゲート絶縁膜２も、半導体記憶素子におけるのと同様に、微細化に応じたゲート絶縁膜を採用することが可能となるため、短チャネル効果に強いＭＯＳＦＥＴも同時に形成される。以上より、高性能な半導体記憶素子と論理回路部等のＭＯＳＦＥＴを自己整合による簡易な工程で形成することができる。
【００９５】
ここで、本半導体記憶素子の構成においては、下記に記載する形態であっても良い。
【００９６】
本発明の半導体装置のメモリを構成する半導体記憶素子は、主として、ゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極の両側に形成されたメモリ機能体と、ゲート電極の下に形成されたチャネル形成領域と、チャネル形成領域の両側に形成されチャネル形成領域と逆導電型を有するソース／ドレイン領域とから構成される。
【００９７】
この半導体記憶素子は、１つのメモリ機能体に２値又はそれ以上の情報を記憶することにより、４値又はそれ以上の情報を記憶する半導体記憶素子として機能し、また、メモリ機能体による可変抵抗効果により、選択トランジスタとメモリトランジスタとの機能を兼ね備えたメモリセルとしても機能する。しかしながら、この半導体記憶素子は、必ずしも４値又はそれ以上の情報を記憶して機能させる必要はなく、例えば、２値の情報を記憶して機能させてもよい。
【００９８】
本発明の半導体装置を構成する半導体記憶素子は、半導体基板上、又は半導体基板内に形成されたチャネル形成領域と同導電型のウェル領域上に形成されることが好ましい。
【００９９】
半導体基板としては、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、シリコンゲルマニウム、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ、ＧａＮ等の化合物半導体による基板が挙げられる。また、表面に半導体層を有するものとして、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ；シリコン・オン・インシュレータ）基板又は多層ＳＯＩ基板等の種々の基板、ガラスやプラスチック基板上に半導体層を有するものを用いてもよい。なかでもシリコン基板又は表面にシリコン層が形成されたＳＯＩ基板等が好ましい。半導体基板又は半導体層は、内部を流れる電流量に多少が生ずるが、単結晶（例えば、エピタキシャル成長による）、多結晶又はアモルファスのいずれであってもよい。
【０１００】
この半導体基板又は半導体層上には、素子分離領域が形成されていることが好ましく、さらにトランジスタ、キャパシタ、抵抗等の素子、これらによる回路、半導体装置や層間絶縁膜が組み合わせられて、シングル又はマルチレイヤー構造で形成されていてもよい。なお、素子分離領域は、ＬＯＣＯＳ（局所酸化）膜、トレンチ酸化膜、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ；浅い溝分離法）膜等種々の素子分離膜により形成することができる。半導体基板は、Ｐ型又はＮ型の導電型を有していてもよく、半導体基板には、少なくとも１つの第１導電型（Ｐ型又はＮ型）のウェル領域が形成されていることが好ましい。半導体基板及びウェル領域の不純物濃度は、当該分野で公知の範囲のものが使用できる。なお、半導体基板としてＳＯＩ基板を用いる場合には、表面半導体層には、ウェル領域が形成されていてもよいが、チャネル形成領域下にボディ領域を有していてもよい。
【０１０１】
ゲート絶縁膜又は絶縁膜は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜；酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜、酸化ハフニウム膜などの高誘電体膜の単層膜又は積層膜を使用することができる。なかでも、シリコン酸化膜が好ましい。ゲート絶縁膜は、例えば、１ｎｍ〜２０ｎｍ程度、好ましく１ｎｍ〜６ｎｍ程度の膜厚とすることが適当である。ゲート絶縁膜は、ゲート電極直下にのみ形成されていてもよいし、ゲート電極よりも大きく（幅広）で形成されていてもよい。
【０１０２】
ゲート電極又は電極は、ゲート絶縁膜上に、通常半導体装置に使用されるような形状又は下端部に凹部を有した形状で形成されている。なお、単一のゲート電極とは、ゲート電極としては、単層又は多層の導電膜によって分離されることなく、一体形状として形成されているゲート電極を意味する。また、ゲート電極は、側壁に側壁絶縁膜を有していてもよい。ゲート電極は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、導電膜、例えば、ポリシリコン：銅、アルミニウム等の金属：タングステン、チタン、タンタル等の高融点金属：高融点金属とのシリサイド等の単層膜又は積層膜等が挙げられる。ゲート電極の膜厚は、例えば５０ｎｍ〜４００ｎｍ程度の膜厚で形成することが適当である。なお、ゲート電極の下にはチャネル形成領域が形成されている。
【０１０３】
メモリ機能体は、電荷を蓄積する機能を有する材料からなる電荷保持部と、蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とによって構成される。電荷保持部としては、シリコン窒化物；シリコン；リン、ボロン等の不純物を含むシリケートガラス；シリコンカーバイド；アルミナ；ハフニウムオキサイド、ジルコニウムオキサイド、タンタルオキサイド等の高誘電体；酸化亜鉛；強誘電体；金属等が挙げられる。メモリ機能体は、例えば、シリコン窒化膜を含む絶縁体膜；導電膜もしくは半導体層を内部に含む絶縁体膜；導電体もしくは半導体ドットを１つ以上含む絶縁体膜；電界により内部電荷が分極し、その状態が保持される強誘電体膜を含む絶縁膜等の単層又は積層構造によって形成することができる。なかでも、シリコン窒化膜は、電荷をトラップする準位が多数存在するため大きなヒステリシス特性を得ることができ、また、電荷保持時間が長く、リークパスの発生による電荷漏れの問題が生じないため保持特性が良好であり、さらに、ＬＳＩプロセスではごく標準的に用いられる材料であるため、好ましい。
【０１０４】
シリコン窒化膜などの電荷保持機能を有する絶縁膜を内部に含む絶縁膜をメモリ機能体として用いることにより、記憶保持に関する信頼性を高めることができる。シリコン窒化膜は絶縁体であるから、その一部に電荷のリークが生じた場合でも、直ちにシリコン窒化膜全体の電荷が失われることがないからである。更には、複数の半導体記憶素子を配列する場合、半導体記憶素子間の距離が縮まって隣接するメモリ機能体が接触しても、メモリ機能体が導電体からなる場合のように夫々のメモリ機能体に記憶された情報が失われることがない。また、コンタクトプラグをよりメモリ機能体と接近して配置することができ、場合によってはメモリ機能体と重なるように配置することができるので、半導体記憶素子の微細化が容易となる。
【０１０５】
さらに記憶保持に関する信頼性を高めるためには、電荷を保持する機能を有する絶縁膜は、必ずしも膜状である必要はなく、電荷を保持する機能を有する絶縁体が絶縁膜に離散的に存在することが好ましい。具体的には、電荷を保持しにくい材料、例えば、シリコン酸化物中にドット状に分散していることが好ましい。
【０１０６】
また、導電膜もしくは半導体層を内部に含む絶縁体膜をメモリ機能体として用いることにより、導電体もしくは半導体中への電荷の注入量を自由に制御できるため、多値化しやすい効果がある。
【０１０７】
さらに、導電体もしくは半導体ドットを１つ以上含む絶縁体膜をメモリ機能体として用いることにより、電荷の直接トンネリングによる書込・消去が行いやすくなり、低消費電力化の効果がある。
【０１０８】
また、メモリ機能体として、電界により分極方向が変化するＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ_３）、ＰＬＺＴ（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ_３）等の強誘電体膜を用いてもよい。この場合、分極により強誘電体膜の表面に実質的に電荷が発生し、その状態で保持される。従って、メモリ機能を有する膜外から電荷を供給され電荷をトラップする膜と同様なヒステリシス特性を得ることができ、かつ、強誘電体膜の電荷保持は、膜外からの電荷注入の必要がなく、膜内の電荷の分極のみによってヒステリシス特性を得ることができるため、高速に書込・消去ができる効果がある。
【０１０９】
また、メモリ機能体は、電荷を逃げにくくする領域又は電荷を逃げにくくする機能を有する膜をさらに含むことが好ましい。電荷を逃げにくくする機能を果たすものとしては、シリコン酸化膜等が挙げられる。
【０１１０】
メモリ機能体に含まれる電荷保持部は、直接又は絶縁膜を介してゲート電極の両側に形成されており、また、直接、ゲート絶縁膜又は絶縁膜を介して半導体基板（ウェル領域、ボディ領域又はソース／ドレイン領域もしくは拡散領域）上に配置している。ゲート電極の両側の電荷保持部は、直接又は絶縁膜を介してゲート電極の側壁の全て又は一部を覆うように形成されていることが好ましい。応用例としては、ゲート電極が下端部に凹部を有する場合には、直接又は絶縁膜を介して凹部を完全に又は凹部の一部を埋め込むように形成されていてもよい。
【０１１１】
ゲート電極は、メモリ機能体の側壁のみに形成されるか、あるいはメモリ機能体の上部を覆わないことが好ましい。このような配置により、コンタクトプラグをよりゲート電極と接近して配置することができるので、半導体記憶素子の微細化が容易となる。また、このような単純な配置を有する半導体記憶素子は製造が容易であり、歩留まりを向上することができる。
【０１１２】
電荷保持部として導電膜を用いる場合には、電荷保持部が半導体基板（ウェル領域、ボディ領域又はソース／ドレイン領域もしくは拡散領域）又はゲート電極と直接接触しないように、絶縁膜を介して配置させることが好ましい。例えば、導電膜と絶縁膜との積層構造、絶縁膜内に導電膜をドット状等に分散させた構造、ゲートの側壁に形成された側壁絶縁膜内の一部に配置した構造等が挙げられる。
【０１１３】
ソース／ドレイン領域は、半導体基板又はウェル領域と逆導電型の拡散領域として、メモリ機能体のゲート電極と反対側のそれぞれに配置されている。ソース／ドレイン領域と半導体基板又はウェル領域との接合は、不純物濃度が急峻であることが好ましい。ホットエレクトロンやホットホールが低電圧で効率良く発生し、より低電圧で高速な動作が可能となるからである。ソース／ドレイン領域の接合深さは、特に限定されるものではなく、得ようとする半導体記憶装置の性能等に応じて、適宜調整することができる。なお、半導体基板としてＳＯＩ基板を用いる場合には、ソース／ドレイン領域は、表面半導体層の膜厚よりも小さな接合深さを有していてもよいが、表面半導体層の膜厚とほぼ同程度の接合深さを有していることが好ましい。
【０１１４】
ソース／ドレイン領域は、ゲート電極端とオーバーラップするように配置していてもよいし、ゲート電極端と一致するように配置してもよいし、ゲート電極端に対してオフセットされて配置されていてもよい。特に、オフセットされている場合には、ゲート電極に電圧を印加したとき、電荷保持部下のオフセット領域の反転しやすさが、メモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果の低減をもたらすため、好ましい。ただし、あまりオフセットしすぎると、ソース・ドレイン間の駆動電流が著しく小さくなるため、ゲート長方向に対する電荷保持部の厚さよりもオフセット量つまり、ゲート長方向における一方のゲート電極端から近い方のソース・ドレイン領域までの距離は短い方が好ましい。特に重要なことは、メモリ機能体中の電荷保持部の少なくとも一部が、拡散領域であるソース／ドレイン領域の一部とオーバーラップしていることである。本発明の半導体記憶装置を構成する半導体記憶素子の本質は、メモリ機能体の側壁部にのみ存在するゲート電極とソース／ドレイン領域間の電圧差によりメモリ機能体を横切る電界によって記憶を書き換えることであるためである。
【０１１５】
ソース／ドレイン領域は、その一部が、チャネル形成領域表面、つまり、ゲート絶縁膜下面よりも高い位置に延設されていてもよい。この場合には、半導体基板内に形成されたソース／ドレイン領域上に、このソース／ドレイン領域と一体化した導電膜が積層されて構成されていることが適当である。導電膜としては、例えば、ポリシリコン、アモルファスシリコン等の半導体、シリサイド、上述した金属、高融点金属等が挙げられる。なかでも、ポリシリコンが好ましい。ポリシリコンは、不純物拡散速度が半導体基板に比べて非常に大きいために、半導体基板内におけるソース／ドレイン領域の接合深さを浅くするのが容易で、短チャネル効果の抑制がしやすいためである。なお、この場合には、このソース／ドレイン領域の一部は、ゲート電極とともに、メモリ機能体の少なくとも一部を挟持するように配置することが好ましい。
【０１１６】
本発明の半導体記憶素子は、通常の半導体プロセスによって、例えば、ゲート電極の側壁に単層又は積層構造のサイドウォールスペーサを形成する方法と同様の方法によって形成することができる。具体的には、ゲート電極又は電極を形成した後、電荷保持部、電荷保持部／絶縁膜、絶縁膜／電荷保持部、絶縁膜／電荷保持部／絶縁膜等の電荷保持部を含む単層膜又は積層膜を形成し、適当な条件下でエッチバックしてこれらの膜をサイドウォールスペーサとして残す方法；絶縁膜又は電荷保持部を形成し、適当な条件下でエッチバックしてサイドウォールスペーサとして残し、さらに電荷保持部又は絶縁膜を形成し、同様にエッチバックしてサイドウォールスペーサとして残す方法；粒子状の電荷保持材料を分散させた絶縁膜材料をゲート電極を含む半導体基板上に塗布または堆積し、適当な条件下でエッチバックして、絶縁膜材料をサイドウォールスペーサとして残す方法；ゲート電極を形成した後、前記単層膜又は積層膜を形成し、マスクを用いてパターニングする方法等が挙げられる。また、ゲート電極又は電極を形成する前に、電荷保持部、電荷保持部／絶縁膜、絶縁膜／電荷保持部、絶縁膜／電荷保持部／絶縁膜等を形成し、これらの膜のチャネル形成領域となる領域に開口を形成し、その上全面にゲート電極材料膜を形成し、このゲート電極材料膜を、開口を含み、開口よりも大きな形状でパターニングする方法等が挙げられる。
【０１１７】
上述の半導体記憶素子を配列してメモリセルアレイを構成した場合、半導体記憶素子の最良の形態は、例えば、
ｉ）複数の半導体記憶素子のゲート電極が一体となってワード線の機能を有する、
ｉｉ）上記ワード線の両側にはメモリ機能体が形成されている、
ｉｉｉ）メモリ機能体内で電荷を保持するのは絶縁体、特にシリコン窒化膜である、
ｉｖ）メモリ機能体はＯＮＯ膜（Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ；酸化膜・窒化膜・酸化膜）で構成されており、シリコン窒化膜はゲート絶縁膜の表面と略並行な表面を有している、
ｖ）メモリ機能体中のシリコン窒化膜はワード線及びチャネル形成領域とシリコン酸化膜で隔てられている、
ｖｉ）メモリ機能体内のシリコン窒化膜と拡散層とがオーバーラップしている、
ｖｉｉ）ゲート絶縁膜の表面と略並行な表面を有するシリコン窒化膜とチャネル形成領域又は半導体層とを隔てる絶縁膜の厚さと、ゲート絶縁膜の厚さが異なる、
ｖｉｉｉ）１個の半導体記憶素子の書込み及び消去動作は単一のワード線により行う、
ｉｘ）メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極（ワード線）がない、
ｘ）メモリ機能体の直下で拡散領域と接する部分に拡散領域の導電型と反対導電型の不純物濃度が濃い領域を有する、
なる要件を満たすものである。前記要件を全て満たす場合が最良の形態となるが、無論、必ずしも上記要件を全て満たす必要はない。
【０１１８】
前記要件を複数満たす場合、特に好ましい組み合わせが存在する。例えば、ｉｉｉ）メモリ機能体内で電荷を保持するのが絶縁体、特にシリコン窒化膜であり、ｉｘ）メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極（ワード線）がなく、ｖｉ）メモリ機能体内の絶縁膜（シリコン窒化膜）と拡散層とがオーバーラップしている、場合である。メモリ機能体内で電荷を保持しているのが絶縁体であり、且つ、メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極がない場合には、メモリ機能体内の絶縁膜（シリコン窒化膜）と拡散層とがオーバーラップしている場合にのみ、書込み動作が良好に行われることを発見した。すなわち、要件ｉｉｉ）及びｉｘ）を満たす場合は、要件ｖｉ）を満たすことが特に好ましい。一方、メモリ機能体内で電荷を保持するのが導電体であり、又はメモリ機能体の上には書込み及び消去動作を補助する機能を有する電極がある場合は、メモリ機能体内の絶縁膜と拡散層がオーバーラップしていない場合でも、書込み動作を行うことができた。しかしながら、メモリ機能体内で電荷を保持するのが導電体ではなく絶縁体であり、又はメモリ機能体の上には書込み及び消去動作を補助する機能を有する電極がない場合には、以下のような非常に大きな効果を得ることができる。すなわち、コンタクトプラグをよりメモリ機能体と接近して配置することができ、又は半導体記憶素子間の距離が接近して複数のメモリ機能体が干渉しても記憶情報を保持できるので、半導体記憶素子の微細化が容易となる。また、素子構造が単純であるから工程数が減少し、歩留まりを向上し、論理回路やアナログ回路を構成するトランジスタとの混載を容易にすることができる。更には、５Ｖ以下という低電圧により書込み及び消去動作が行われることを確認した。以上より、要件ｉｉｉ）、ｉｘ）及びｖｉ）を満たすことが特に好ましいのである。
【０１１９】
本発明の半導体記憶素子及び論理素子を組み合わせた半導体記憶装置は、電池駆動の携帯電子機器、特に携帯情報端末に用いることができる。携帯電子機器としては、携帯情報端末、携帯電話、ゲーム機器等が挙げられる。
【０１２０】
ところで、本実施形態では、Ｎチャネル型素子の場合について述べているが、Ｐチャネル型素子でもよい。その場合は、不純物の導電型を全て逆にし、動作においては符号を逆にし電圧印加すれば同様の効果を示す。
【０１２１】
また、図面の記載において、同一の材料及び物質を用いている部分においては、同一の符号を付しており、必ずしも同―の形状を示すものではない。
【０１２２】
また、図面は模式的なものであり、厚みと平面寸法の関係、各層や各部の厚みや大きさの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや大きさの寸法は、説明を斟酌して判断すべきものである。また図面相互間においても、互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【０１２３】
また、本特許に記載の各層や各部の厚みや大きさは、特に説明がない場合は、半導体装置の形成を完了した段階での最終形状の寸法である。よって、膜や不純物領域等を形成した直後の寸法と比較して最終形状の寸法は、後の工程の熱履歴等によって多少変化することに留意すべきである。
【０１２４】
（第２の実施形態）
本発明の第２の実施形態の半導体記憶装置を、図２を用いて説明する。
【０１２５】
以下に図２（ａ）から図２（ｄ）に沿って、製造工程を順を追って説明して行く。
【０１２６】
図２（ａ）に示すように、ｐ型の導電型を有するシリコン基板１上にＭＯＳ（金属―酸化膜―半導体）形成プロセスを経た、ＭＯＳ構造を有するゲート絶縁膜２及びゲート電極３、つまりゲートスタック８を形成する。
【０１２７】
代表的なＭＯＳ形成プロセスは、次のようなものである。
【０１２８】
まず、所望により、ｐ型の半導体領域を有するシリコンからなる半導体基板１に既知の方法により素子分離領域を形成する。素子分離領域を形成すれば、隣り合ったデバイス間において、基板を通じてリーク電流が流れることを防止することができる。ただし、隣り合ったデバイス間においてソース／ドレイン拡散領域を共通にするデバイス間においては、このような素子分離領域を形成しなくても良い。既知の素子分離領域形成方法とは、既知のロコス酸化膜を用いたものでも、既知のトレンチ分離領域を用いたものでも、その他の既知の方法を用いて素子を分離するという目的を達成することができるものであれば良い。当実施形態においては、上記素子分離領域を形成していない場合に付いて説明するため、図示はしていない。
【０１２９】
次に特に図示していないが、露出している半導体基板の表面付近に不純物拡散領域を形成する。この不純物拡散領域は、しきい値電圧調整のためのものであり、チャネル形成領域の濃度を高くするものである。適切なしきい値電圧にするための、適切な不純物拡散領域を既知の方法で形成すれば良い。
【０１３０】
次に半導体領域の露出面全面に絶縁膜を形成する。この絶縁膜はリークを抑制できればよいので、酸化膜、窒化膜、酸化膜と窒化膜の複合膜や、ハフニウム酸化膜、ジルコニウム酸化膜等の高誘電絶縁膜、高誘電絶縁膜と酸化膜との複合膜を用いても良い。さらには、ＭＯＳＦＥＴのゲート絶縁膜となるため、Ｎ_２Ｏ酸化や、ＮＯ酸化、酸化後の窒化処理等を含んだ工程を用いること等により、ゲート絶縁膜としての性能の良い膜を形成することが望まれる。ゲート絶縁膜としての性能の良い膜とは、ＭＯＳＦＥＴの短チャネル効果の抑制、ゲート絶縁膜を不必要に流れる電流であるリーク電流の抑制、ゲート電極の不純物の空乏化を抑制しつつＭＯＳＦＥＴのチャネル形成領域へのゲート電極不純物の拡散を抑制する等々の、ＭＯＳＦＥＴの微細化や高性能化を進めるに当たってのあらゆる不都合な要因を抑制することができる絶縁膜のことである。代表的な膜および、膜厚の例として熱酸化膜、Ｎ_２Ｏ酸化膜、ＮＯ酸化膜等の酸化膜において、膜厚は１ｎｍから６ｎｍの範囲内であることが適当である。
【０１３１】
次に、上記絶縁膜上にゲート電極材料を形成する。ゲート電極材料とは、ポリシリコン、ドープドポリシリコン等の半導体や、Ａｌ、Ｔｉ、Ｗ等の金属や、これらの金属とシリコンとの化合物等、ＭＯＳＦＥＴとしての性能を有することのできる材料であればどんな材料を用いることも可能である。ここで、１例としてポリシリコン膜を形成した場合、ポリシリコン膜厚は５０ｎｍ〜４００ｎｍ程度であることが好ましい。
【０１３２】
次に、ゲート電極材料上に、フォトリソグラフィ工程により、所望のフォトレジストパターンを形成し、そのフォトレジストパターンをマスクとして、ゲートエッチを行い、ゲート電極材料および、ゲート絶縁膜をエッチングすることにより、図２（ａ）の構造を形成する。つまり、ゲート絶縁膜２及びゲート電極３、および、それらからなるゲートスタック８を形成する。図示はしないが、この時、ゲート絶縁膜はエッチングしなくても良い。エッチングせずに次工程である不純物注入時に注入保護膜として利用した場合、注入保護膜を形成する工程を簡略化することができる。
【０１３３】
なお、ゲート絶縁膜２及びゲート電極３の材料は、上述したように、その時代のスケーリング則に則ったロジックプロセスにおいて使われる材料を用いればよく、上記材料に限定されるものではない。
【０１３４】
また、次に示すような方法で、ゲートスタック８を形成しても良い。ｐ型の半導体領域を有する半導体基板１の露出面全面に上記同様のゲート絶縁膜を形成する。次に、該ゲート絶縁膜上に上記同様のゲート電極材料を形成する。次に該ゲート電極材料上に酸化膜、窒化膜、酸窒化膜等のマスク絶縁膜を形成する。次に、該マスク絶縁膜上に上記同様のフォトレジストパターンを形成し、該マスク絶縁膜をエッチングする。次にフォトレジストパターンを除去し、該マスク絶縁膜をエッチングマスクとしてゲート電極材料をエッチングする。次に、該マスク絶縁膜、および、ゲート絶縁膜の露出部をエッチングすることによって、図２（ａ）の構造を形成する。このようにして、ゲートスタックを形成した場合は、エッチングの際の選択比つまりゲート電極材料とゲート絶縁膜材料の選択比を大きくすることができ、基板をエッチングすることなく薄膜ゲート絶縁膜のエッチングが可能となる。図示はしないが、上記同様の理由より、この時、ゲート絶縁膜はエッチングしなくても良い。
【０１３５】
次に図２（ｂ）に示すように、既知のシリコンエピタキシャル成長法を用いて、シリコン基板の露出している部分、つまりゲート電極３の両側に相当する半導体基板表面１ａ上に、エピタキシャルシリコン層である積み上げ半導体層１８，１８を半導体基板１の一部として形成する。このとき積み上げ半導体層１８，１８は、ゲート長方向に関して上記ゲート絶縁膜２の両側の端部に相当する箇所からそれぞれ立ち上る斜面部１８ｂ，１８ｂと、これらの斜面部の上端から外側に連なる平坦な表面１８ａ，１８ａを有する態様で成長する。これに伴って、ゲート電極３の側面と積み上げ半導体層１８の斜面部１８ｂとの間には、それぞれ窪み５０が形成される。言い換えれば、半導体基板１の表面には、斜面部１８ｂ，１８ｂ及びそれらの間の本来の表面１ａからなる凹溝が形成される。そして、その凹溝の底面部１ａ上にゲートスタック８が設けられた状態になる。
【０１３６】
次に図２（ｃ）に示すように、上記窪み５０が形成されたゲートスタック８及び半導体基板１の露出面に沿って、酸化膜からなる第１絶縁膜９を略均一に形成する。この第１絶縁膜９は散逸防止絶縁体の一部となる（後述）。この第１絶縁膜９としては、ここでは酸化膜を用いているが、電子が通過する絶縁膜となるため、耐圧が高く、リーク電流が少なく、信頼性の高い膜が良い。例えば、上記ゲート絶縁膜２材料と同様に、熱酸化膜、Ｎ_２Ｏ酸化膜、ＮＯ酸化膜等の酸化膜を用いる。酸化膜厚は１ｎｍから２０ｎｍ程度が良い。更に、この絶縁膜をトンネル電流が流れる程度に薄く形成した場合は、電荷の注入／消去に必要とする電圧を低くすることができ、それによって、低消費電力化ができる。その場合の典型的な膜厚は、３ｎｍ〜８ｎｍ程度が良い。
【０１３７】
次に、第１絶縁膜９の露出面上に、窪み５０を埋める態様でシリコン窒化膜１７を略均一に堆積する。シリコン窒化膜１７の膜厚は、例えば２ｎｍ〜１００ｎｍ程度であれば良い。この膜厚は、ソース／ドレイン拡散領域をゲート電極３に対してオフセットさせて形成するのに重要なパラメータであるので、オフセット量を考慮して上記膜厚内で調整すると良い。ここでは、シリコン窒化膜を用いたが、シリコン窒化膜の代わりに、電子及びホール等の電荷を有する物質を保持することができる酸窒化膜や電荷トラップを有する酸化膜のような材料や、分極等の現象によりメモリ機能体の表面に電荷を誘起することができる強誘電体のような材料や、酸化膜中にフローティングのポリシリコンやシリコンドットのような電荷を保持できる物質を有する構造をもつ材料等であり、電荷を保持、誘起できるような材料を用いても良い。これらの材料を用いた場合もシリコン窒化膜を用いた場合と同様の効果を奏する。
【０１３８】
ここで第１絶縁膜９を形成することにより、電荷を蓄積する機能を有する窒化膜１７は、半導体基板およびゲート電極に絶縁膜を介して接することになるので、保持電荷のリークをこの絶縁膜により抑制することができる。それにより、電荷保持特性がよく、長期信頼性の高い半導体記憶素子が形成される。
【０１３９】
次に、図２（ｄ）に示すように、第１の絶縁体３２ａ及び電荷保持部３１から成るメモリ機能体１１、並びに、ソース／ドレイン拡散領域１３を形成する。ここで、ソース／ドレイン拡散領域１３は、メモリ機能体１１の形成前に形成しても良く、また、メモリ機能体１１の形成後に形成しても良く、お互いに同様の効果を示す。ただし、メモリ機能体１１を形成前にソース／ドレイン拡散領域１３を形成した場合は注入保護膜を必要とせず、工程の簡略化が達成される。ここでは、メモリ機能体１１形成後にソース／ドレイン拡散領域１３を形成した場合を記載する。
【０１４０】
まず、シリコン窒化膜１７を異方性エッチングすることにより、ゲートスタック８の両側に、第１絶縁膜９を介してシリコン窒化膜１７の一部からなる電荷保持部３１，３１を形成する。この場合、該エッチングはシリコン窒化膜１７を選択的にエッチングでき、酸化膜から成る第１絶縁膜９とのエッチング選択比の大きな条件で行うとシリコン下地を傷めないので良い。
【０１４１】
次に、第１絶縁膜９を異方性エッチングすることにより、ゲートスタック８の両側に、第１絶縁膜９の一部からなる第１の絶縁体３２ａ，３２ａを形成する。この場合、該エッチングは第１絶縁膜９を選択的にエッチングでき、シリコン窒化膜１７、ゲート電極３、および、半導体基板１とのエッチング選択比の大きな条件で行うと、それぞれを傷めないので良い。
【０１４２】
以上の様にしてゲートスタック８の両側に、窪み５０を埋める態様で第１の絶縁体３２ａ及び電荷保持部３１からなるメモリ機能体１１，１１をサイドウォールスペーサとして形成する。
【０１４３】
次にソース／ドレイン拡散領域１３を自己整合的に形成する。つまり、ゲート電極３及びメモリ機能体１１をマスクとして積み上げ半導体層１８，１８の表面１８ａ，１８ａに不純物を注入し、その後周知の熱処理を経ることにより、積み上げ半導体層１８，１８に一対のソース／ドレイン拡散領域１３，１３を形成する。
【０１４４】
以上の工程により、メモリ機能体１１が第１の絶縁体３２ａと電荷保持部３１とからなるタイプの半導体記憶素子を作製できた。
【０１４５】
なお、メモリ機能体１１が第１の絶縁体３２ａと電荷保持部３１と第２の絶縁体３２ｂとからなるタイプの半導体記憶素子を作製する場合は、図２（ｃ）に示すようにシリコン窒化膜１７を堆積した後、その上に散逸防止絶縁体の一部をなす材料として第２絶縁膜（図示せず）を形成する。
【０１４６】
そして、その第２絶縁膜を異方性エッチングすることにより、ゲートスタック８の両側に、第１絶縁膜９およびシリコン窒化膜１７を介して第２の絶縁体３２ｂ，３２ｂ（図１（ｂ）参照）をサイドウォールスペーサとして形成する。該エッチングは第２絶縁膜を選択的にエッチングでき、シリコン窒化膜１７とのエッチング選択比の大きな条件で行うと良い。
【０１４７】
次に、第２の絶縁体３２ｂをマスクにして、シリコン窒化膜１７を等方性または異方性エッチングする。これにより、ゲートスタック８の両側に、第１絶縁膜を介してシリコン窒化膜１７の一部からなる電荷保持部３１，３１を形成する。この場合、該エッチングはシリコン窒化膜１７を選択的にエッチングでき、酸化膜から成る第１絶縁膜９及び第２の絶縁体３２ｂとのエッチング選択比の大きな条件で行うと良い。
【０１４８】
この後は、メモリ機能体１１が第１の絶縁体３２ａと電荷保持部３１とからなるタイプの半導体記憶素子を作製する場合と同様に工程を進める。これにより、メモリ機能体１１が第１の絶縁体３２ａと電荷保持部３１と第２の絶縁体３２ｂとからなるタイプの半導体記憶素子を作製できる。
【０１４９】
このような工程によって作製された半導体記憶装置は以下の効果を有する。
【０１５０】
すなわち、メモリ機能体１１の電荷保持部３１に電荷を保持した場合に、チャネル形成領域の一部が電荷による影響を強く受けるため、ドレイン電流値が変化する。それにより電荷の有無を区別する半導体記憶素子が形成される。
【０１５１】
また、ゲート絶縁膜２とメモリ機能体１１とを分離して配置させることにより、それぞれ異なったスケーリングをおこなうことができ、短チャネル効果を抑制してメモリ効果の良好な半導体記憶装置を提供できる。
【０１５２】
また、メモリ機能体におけるシリコン窒化膜１７は、半導体基板１およびゲート電極３に絶縁膜を介して接しているため、保持電荷のリークをこの絶縁膜により抑制することができる。それにより、電荷保持特性がよく、長期信頼性の高い半導体記憶素子が形成される。
【０１５３】
また、メモリ機能体として導電体や半導体を用いた場合、ゲート電極に正電位を印加すると、メモリ機能体内で分極し、ゲート電極側壁部付近に電子が誘起され、チャネル形成領域近傍の電子が減少する。それによって、基板もしくはソース／ドレイン領域からの電子の注入を促進させることができ、書込みのスピードが早く信頼性の高い半導体記憶素子が形成できる。
【０１５４】
また、詳しくは後述するが、本実施形態におけるメモリ機能体１１を図５（ａ）から図５（ｊ）に示すようなものとしてもよい。
【０１５５】
（第３の実施形態）
本発明の第３の実施形態の半導体記憶装置を図３を用いて詳細に説明する。
【０１５６】
本実施形態における半導体記憶素子は、図３（ｂ）に示すように、第２の実施形態における半導体記憶素子とほぼ同様な構成をしている。ただし、電荷保持部３１を窪み５０内に収容して、電荷保持部３１の最上部位置がゲート電極３の最上部位置より低くなるようにしていることが特徴である。これにより上記第２の実施形態に記載の半導体記憶素子と比べて、電荷保持部をホットキャリア発生部の付近に限定して形成することができるので、書込みによって注入された電子が消去され易く、消去不良が発生しにくく信頼性が向上する。さらに、注入される電荷の量は変わらず電荷を保持するメモリ機能体における電荷保持部分の体積が減少するので単位体積当たりの電荷の量を増加させることができる。したがって、効率的に電子の書込み／消去を行うことができ、書込み／消去スピードが早い半導体記憶装置が提供される。
【０１５７】
この半導体記憶装置の製造方法は、基本的には第２の実施形態に記載の図２の製造方法を用いれば良い。ただし、当実施形態では、図２（ｄ）の構造を形成した後に、つまりソース／ドレイン拡散領域１７のオフセット部１３を形成した後に続く工程を行う。
【０１５８】
すなわち、図３（ａ）に示すように、シリコン窒化膜（電荷保持部３１の材料）をさらにエッチングし、微小化する。それによって、充分なオフセット幅を確保しつつ、さらに、上記メモリ機能体１１の微小化の効果を得ることができる。メモリ機能体１１をエッチングする工程は、等方性エッチングを用いると高さ方向と幅方向が１度に縮小できるのでさらによい。また、このエッチングはメモリ機能体を構成する物質を選択的にエッチングでき、ゲート電極３や半導体基板１の材料はエッチングしにくい条件でエッチングすると良い。例えば熱リン酸を用いたウェットエッチング法を用いれば良い。
【０１５９】
ただし、メモリ機能体の材料を半導体基板１やゲート電極３の材料と同じ材料を用いた場合、つまり典型的な場合としてメモリ機能体がポリシリコンやシリコンドットを有しており、かつ、半導体基板がシリコンまたはゲート電極がポリシリコンから成っている場合などは、それらの材料の間で充分な選択比が得られず、例えばフッ化水素をエッチング液として用いて等方性エッチングした場合はメモリ機能体中のポリシリコンやシリコンドットがエッチングされずに残る。そのような場合、さらに酸化を行いエッチング残渣を酸化することによりフッ化水素でエッチング可能にし、除去すれば良い。
【０１６０】
その工程を図によって順を追って説明する。
【０１６１】
まず、上記したようにソース／ドレイン拡散領域１３を形成した構造、例えば図２（ｄ）に記載の構造にウェットエッチングを行い、図３（ａ）に記載の構造を形成する。ここでは、熱リン酸を用いてエッチングすれば、酸化膜やシリコン基板等と良好な選択比を保ちながらシリコン窒化膜１７をエッチングすることができる。
【０１６２】
次に、図３（ｂ）に示すように、堆積絶縁膜を略均一に形成し、エッチングバック工程をもちいて、上記堆積絶縁膜の一部からなる図示の第２の絶縁体３２ｂをサイドウォールとして形成する。堆積絶縁膜はＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ；高温酸化膜）等のＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；化学気相成長）をもちいたステップカバレッジの良い膜を用いると良い。ＨＴＯ膜を用いた場合、膜厚は１０ｎｍ〜１００ｎｍ程度であれば良い。
【０１６３】
これにより、ゲートスタック８の両側に、第１の絶縁体３２ａ、電荷保持部３１及び第２の絶縁体３２ｂからなるメモリ機能体１１，１１をサイドウォールスペーサとして形成する。該エッチングは堆積絶縁膜を選択的にエッチングでき、半導体基板１とのエッチング選択比の大きな条件で行うと良い。
【０１６４】
ただし、図３（ｂ）に記載の当工程を用いなくても、後の工程が層間の絶縁膜を形成する工程であれば特に問題ない。つまり、後工程におけるゲート電極やソース／ドレイン拡散領域へのコンタクトを形成するための導電層形成の際にシリコン窒化膜とその導電層が接続しリークが発生しなければ良い。その場合、当該第２の絶縁体３２ｂの形成工程は省略することができる。
【０１６５】
（第４の実施形態）
本実施形態の半導体装置は、本発明の半導体記憶装置における半導体記憶素子を備えたメモリ領域と、通常構造の一般的ＭＯＳＦＥＴ（ＭＯＳ電界効果トランジスタ）で構成されるメモリの周辺回路部、ＭＰＵ（マイクロ・プロセッシング・ユニット）等及びＳＲＡＭ（スタティックＲＡＭ）部等（論理回路領域と呼ぶ）からなる。
【０１６６】
図７（ａ）は、本発明の半導体装置の一実施形態であるメモリユニット２００の平面レイアウトを示している。このメモリユニット２００では、同一の半導体基板１上に、半導体記憶素子を備えたメモリ領域２０１と、半導体スイッチング素子を備えた論理回路領域２０２とが配置されている。メモリ領域２０１には、例えば第１の実施形態に記載の不揮発性半導体記憶素子をアレイ状に配置してなるメモリセルアレイが形成されている。論理回路領域２０２には、デコーダ２０３，２０７、書き込み／消去回路２０９、読み出し回路２０８、アナログ回路２０６、制御回路２０５、各種のＩ／Ｏ回路２０４等、通常のＭＯＳＦＥＴ（電界効果トランジスタ）により構成できる周辺回路が形成されている。
【０１６７】
さらに、図７（ｂ）に示すように、パーソナルコンピュータや携帯電話等の情報処理システムの記憶装置３００を１チップで構成するためには、メモリユニット２００に加えて、ＭＰＵ（マイクロ・プロセッシング・ユニット）３０１、キャッシュ（ＳＲＡＭ（スタティックＲＡＭ））３０２、ロジック回路３０３、アナログ回路３０４等の論理回路領域を、同一の半導体基板１上に配置することが必要である。
【０１６８】
当実施形態における論理回路部等とは、上記通常の半導体スイッチング素子からなる論理回路を用いて構成できる回路やユニットのことである。
【０１６９】
従来はこれらのメモリ領域と論理回路領域を混載するのに標準のＣＭＯＳを形成する場合と比べて製造コストが大幅に増大していたが、本発明により、製造コストの増大を抑制することができる。
【０１７０】
上記第２の実施形態に記載の手順から分かるように、上記半導体記憶素子を形成するための手順は、公知の半導体スイッチング素子（一般的なＭＯＳＦＥＴ）形成プロセスと非常に親和性の高いものとなっている。図２から明らかなように、上記半導体記憶素子の構成は、公知の半導体スイッチング素子に近い。上記半導体スイッチング素子を上記半導体記憶素子に変更するためには、例えば、半導体スイッチング素子のサイドウォールスペーサとしてメモリ機能体を用いて、ＬＤＤ（ライトリ・ドープト・ドレイン）領域を形成しないだけでよい。論理回路部等に形成されている半導体スイッチング素子のサイドウォールスペーサがメモリ機能体としての機能をもっていたとしても、サイドウォールスペーサ幅が適切であって、書き換え動作が起こらない電圧範囲で動作させる限り、トランジスタ性能を損なうことが無い。従って、半導体スイッチング素子と半導体記憶素子とを構成するために、共通のサイドウォールスペーサを用いることができる。また、上記論理回路部等に形成されている半導体スイッチング素子と上記半導体記憶素子とを混載させるためには、更に、上記メモリ周辺回路部、論理回路部およびＳＲＡＭ部等のみＬＤＤ構造を形成することにより可能である。ＬＤＤ構造を形成するためには、上記ゲート電極を形成した後であって、上記メモリ機能体を構成する材料を堆積するまえに、ＬＤＤ領域形成のための不純物注入を行えばよい。従って、上記ＬＤＤ形成のための不純物注入を行う際に、上記メモリ領域のみフォトレジストでマスクするだけで、上記半導体記憶素子と上記メモリ周辺回路部、論理回路部およびＳＲＡＭ部等を構成する通常構造ＭＯＳＦＥＴとを容易に混載することが可能である。さらに、上記半導体記憶素子と上記メモリ周辺回路部、論理回路部およびＳＲＡＭ部等を構成する通常構造ＭＯＳＦＥＴによってＳＲＡＭを構成すれば、半導体記憶装置、論理回路、ＳＲＡＭを容易に混載することができる。
【０１７１】
ところで、上記メモリ素子において、上記論理回路部およびＳＲＡＭ部等で許容されるよりも、高い電圧を印加する必要がある場合、高耐圧ウエル形成用マスク及び高耐圧ゲート絶縁膜形成用マスクを標準ＭＯＳＦＥＴ形成用マスクに追加するだけでよい。従来、ＥＥＰＲＯＭ（書込み消去が電気的に可能なプログラブルＲＯＭ）と論理回路部とを１つのチップ上に混載するプロセスは標準ＭＯＳＦＥＴプロセスと大きく異なり、必要マスク枚数、プロセス工数が著しく増大した。ゆえに、ＥＥＰＲＯＭとメモリ周辺回路部、論理回路部およびＳＲＡＭ部等の回路と混載した従来の場合に比べて、飛躍的にマスク枚数及びプロセス工数を削減することが可能になる。従って、メモリ周辺回路部、論理回路部およびＳＲＡＭ部等の一般的なＭＯＳＦＥＴと半導体記憶装置とを混載したチップのコストが削減される。さらに、上記メモリ素子には高電源電圧の供給ができるため、書込み／消去速度を格段に向上させることができる。さらに、上記論理回路部およびＳＲＡＭ部等には低電源電圧の供給ができるため、ゲート絶縁膜の破壊等による、トランジスタ特性の劣化を抑制することができ、さらに低消費電力化が達成される。よって、同一基板上に容易に混載された信頼性の高い論理回路部と書込み／消去速度が格段に速いメモリ素子を有する半導体装置を実現することができる。
【０１７２】
本実施形態の半導体装置の製造工程を図４を用いて詳細に説明する。
【０１７３】
当実施形態において、論理回路等における半導体スイッチング素子と半導体記憶素子、それぞれのデバイスが同一基板上で同時に複雑なプロセスを必要とせず簡易に形成できることを示す。より詳しくは、上記第２の実施形態に記載の半導体記憶装置形成の工程にフォトリソグラフィ工程を加え、ＬＤＤ拡散領域を形成する領域と形成しない領域とをわけることにより、同一基板上で並行して、半導体スイッチング素子と、半導体記憶素子とを作製することができることを示す。
【０１７４】
以下に図４に従い、製造工程を順をおって、説明してゆく。なお、図４（ａ）から図４（ｄ）では、左側が論理回路領域４における半導体スイッチング素子、右側がメモリ領域５における半導体記憶素子にそれぞれ相当する。
【０１７５】
第１絶縁膜９を形成する工程までは、上記第２の実施形態と同様の工程を用いても良い。つまり、図４（ａ）に示すように、論理回路領域４およびメモリ領域５ともに図２（ｂ）記載の構造を形成し、続いて図４（ｂ）に示すように、第１絶縁膜９を形成する。
【０１７６】
次に、図４（ｂ）に示すように、メモリ領域５を注入マスクとしてのフォトレジスト７で覆った状態で不純物をイオン注入して、論理回路領域４にＬＤＤ領域６を形成する。この際、メモリ領域５には、フォトレジスト７が形成されており、ＬＤＤ領域は形成されない。ここで、メモリ領域５にはＬＤＤ領域６が形成されずに、一般的な半導体スイッチング素子を形成する論理回路領域４にＬＤＤ領域を形成することができた。該フォトレジストは、注入を阻止するものであり、選択的に除去できるものであれば良く、シリコン窒化膜等の絶縁膜であっても良い。本工程のみが上記第２の実施形態と異なる特別な工程であり、これ以降は上記第２の実施形態と同じ工程を用いればよい。
【０１７７】
ただし、第１絶縁膜９を形成する工程はＬＤＤ領域の形成のための注入の前に形成してもよく、また、その後剥離し、サイドウォール形成工程にて形成するのでも良い。注入後一旦剥離し再度形成する工程を用いる場合、絶縁膜の剥離をすることにより半導体表面の注入による荒れが除去され、より良質な半導体表面が露出する。さらに、表面を酸化することにより、半導体表面の荒れ部分を酸化によりさらに除去することができ、非常に良質な半導体表面および酸化膜が形成される。
【０１７８】
さらに、図４（ｃ）に示すように、第２の実施形態と同様の工程を用いて、シリコン窒化膜１７を略均一に形成する。
【０１７９】
さらに、図４（ｄ）に示すように、第２の実施形態の図２（ｄ）と同様の工程をもちいてメモリ機能体１１を形成する。さらに、同様の工程をもちいてソース／ドレイン拡散領域１３形成まで実施する。
【０１８０】
以上より、第２の実施形態に記載の半導体記憶装置形成の工程にフォトリソグラフィ工程を加え、ＬＤＤ拡散領域を形成する領域４と形成しない領域５とをわけることにより、同一基板上で並行して、半導体スイッチング素子と半導体記憶素子とを複雑なプロセスを必要とせず簡易に作製することができた。
【０１８１】
また、メモリ機能体に電荷を保持した場合に、チャネル形成領域の一部が電荷による影響を強く受けるため、ドレイン電流値が変化する。それにより電荷の有無を区別する半導体記憶素子が形成される。
【０１８２】
半導体記憶素子のゲートスタック８とメモリ機能体１１とを分離して配置させることにより、半導体記憶素子と半導体スイッチング素子とを、標準ＭＯＳＦＥＴプロセスと比べて大幅なプロセス変更やプロセス工数の増加なしに１つのチップ上に混載することが可能となった。それゆえメモリ領域と、メモリ論理回路領域を１つのチップ上に混載するための製造コストを大幅に削減することができる。
【０１８３】
ゲート電極端とソース／ドレイン拡散領域とがオフセットした半導体記憶素子と、オフセットしていない論理回路領域における半導体スイッチング素子を自己整合的な工程で同一基板上に形成することにより、メモリ効果の高い半導体記憶素子と、電流駆動力の高い論理回路領域における半導体スイッチング素子を複雑なプロセスを必要とせず簡易に混載できる。
【０１８４】
更には、この半導体記憶素子によれば、１トランジスタ当り２ビットの記憶を実現することができるので、１ビットあたりの半導体記憶素子の占有面積を縮小することができ、大容量の半導体記憶素子を形成できる。
【０１８５】
（第５の実施形態）
本発明の第５の実施形態を図５を用いて説明する。
【０１８６】
本実施形態は、上記第２、４の実施形態における、メモリ機能体の構成の形態を示すものである。第２、４の実施形態の効果に加えて下記する効果を有すものである。
【０１８７】
また、本実施形態のメモリ機能体を第２、４の実施形態に適用するには、それぞれの実施形態における第１絶縁膜９からメモリ機能体１１の形成が完了するまでの工程をそっくり置き換えればよい。
【０１８８】
図５（ａ）に記載のメモリ機能体は、第１の絶縁体３２ａの側壁部に、１層のシリコンドット１０（図中に○で示す）が形成され、そのシリコンドット１０を包むように第２の絶縁体３２ｂが形成されたものである。
【０１８９】
その作製方法は、絶縁膜９形成後、シリコンドット１０を形成し、その後堆積絶縁膜を堆積しエッチングバック工程および、残渣除去工程を行い、図示の構造を作製する。それぞれの工程の詳細を以下に示す。
【０１９０】
シリコンドットの形成方法について示す。ＣＶＤ法で、ジシランを原料ガスとして、１Ｔｏｒｒの圧力のもとで基板温度７００℃でシリコンドット１０を２分間成長させる。このときシリコンドットの大きさは５ｎｍ程度である。ただし、このときのシリコンドットの大きさは、１ｎｍ〜５０ｎｍ程度であることが好ましい。より好ましくは、クーロンブロッケード等の量子効果を発現するような大きさである１ｎｍ〜１５ｎｍ程度であることが望ましい。ここで、ＣＶＤにおける原料ガス、圧力、基板温度、成長時間等のそれぞれの条件を適宜変更、調整することにより、シリコンドットの大きさ、密度等の形態を最適化し形成することが可能となる。
【０１９１】
また、次工程の酸化によりドット径が小さくなることを考慮し、適宜大きめに形成しておくことにより、最適な形状のシリコンドットを形成することができる。
【０１９２】
さらに、図示はしていないが、シリコンドット１０形成後、該シリコンドット１０の表面を酸化することが望ましい。当酸化工程は熱酸化を用いるとよい。この際、シリコンドットの大きさが小さくなるほど、酸化の速度が遅くなるため、シリコンドットの大きさバラツキが抑えられる。また、該シリコンドット表面酸化膜は電子が通過する絶縁膜となるため、耐圧が高く、リーク電流が少なく、信頼性の高い膜であれば良い。例えば、Ｎ_２Ｏ酸化膜、ＮＯ酸化膜等の酸化膜を用いてもよい。最終形状におけるシリコンドット１０と半導体基板、および、シリコンドット１０とゲート電極の間に位置する絶縁膜の膜厚は第１絶縁膜９を含んで等価酸化膜厚で、１ｎｍから２０ｎｍ程度が良い。より好ましくは、シリコンドットの大きさが１ｎｍ〜１５ｎｍ程度大きさである場合には等価酸化膜厚で１ｎｍ〜１０ｎｍ程度であることが望ましい。このように、シリコンドットを酸化し小さくする場合、シリコンドットの形成時に大きさの減少分を考慮して、大きめに形成しておく必要があることは、言うまでもない。更に、該絶縁膜をトンネル電流が流れる程度に薄く形成し、２重トンネル接合を用いたクーロンブロッケード効果によって電荷を保持する場合は、電荷の注入／消去に必要とする電圧を低くすることができ、それによって、低消費電力化ができる。その場合の典型的な酸化膜厚は、１ｎｍ〜３ｎｍ程度が良い。また、図のようにシリコンドットの高さが揃わず凸凹に堆積されても良い。
【０１９３】
次に、ＣＶＤ法を用いた堆積絶縁膜の形成方法は、ＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ；高温酸化膜）やＬＰＣＶＤ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；減圧化学気相成長）を用いたステップカバレッジの良い膜を用いると良い。ＨＴＯ膜を用いた場合、膜厚は２０ｎｍ〜１００ｎｍ程度であれば良い。なお、堆積絶縁膜は、このあとの工程においてサイドウォールスペーサとしてエッチングバックされ、ソース／ドレイン拡散領域を形成する不純物注入の際の注入マスクとして働く。つまり、ソース／ドレイン拡散領域の形状、特にゲート電極端とのオフセット幅を規定する重要な要素となるので、堆積絶縁膜厚を適宜調整変更することにより、ソース／ドレイン拡散領域を最適な形状に形成し、最適なオフセット幅を得ることが可能となる。
【０１９４】
次に、堆積絶縁膜およびシリコンドット１０を異方性エッチングすることにより、ゲートスタック８の側壁にシリコンドット１０を含んだメモリ機能体をサイドウォールスペーサとして形成する。この際、第１絶縁膜９と堆積絶縁膜の材料として互いに異なる材料を選ぶことにより、これらの膜の間の選択比を上げることができ、当工程を効率よく簡単に実施することが可能となる。例えば、第１絶縁膜９の材料としてはシリコン窒化膜を、堆積絶縁膜の材料としては酸化膜を用いると良い。
【０１９５】
ただし、半導体基板１は通常シリコン基板を用いている場合が多く、その場合、ドットの材料としてシリコンを用いているため、シリコンドットをエッチングできず、エッチング残渣が出る場合がある、この場合は、異方性エッチング後にフッ酸等を用いたウエットエッチングを用いて残っている絶縁膜を等方性エッチングすることにより、シリコン残渣をリフトオフすると良い。さらに、残渣が残る場合は、この残渣の表面または全体が酸化されるように、酸化を行い、その後フッ酸等を用いたウエットエッチングを用いて残渣を除去するとよい。
【０１９６】
このように、シリコンドットで電荷を保持する構造を用いたことにより、メモリの保持特性を劣化させる絶縁膜のリークが発生した場合でも、保持されたすべての電荷がリークせず、絶縁膜リーク部近傍のシリコンドットに保持されていた電荷がリークするのみに留まる。よって、保持特性が良い半導体記憶装置が提供される。
【０１９７】
さらに、シリコンドット表面を酸化することにより、シリコンドットの大きさバラツキが抑制でき、電気特性のバラツキが少ない半導体記憶装置が提供される。
【０１９８】
次に、図５（ｂ）に記載のメモリ機能体は、第１の絶縁体３２ａの側壁部に、２層のシリコンドット１０が形成され、そのシリコンドット１０を包むように第２の絶縁体３２ｂが形成されたものである。
【０１９９】
その作製方法は、第１絶縁膜９形成後、図５（ａ）に記載の方法でシリコンドット１０を形成し、シリコンドット表面を酸化する。その後、さらに同様の方法でシリコンドットを形成し、その後堆積絶縁膜を堆積しエッチングバック工程および、残渣除去工程を行い、図示の構造を作製する。それぞれの工程は図５（ａ）に記載の方法を用いると良い。
【０２００】
この構造により、シリコンドットが縦方向に２重以上の多重ドットを構成するため１重ドットと比較して、メモリ保持性能が飛躍的に向上する。さらに、１重ドットと比較して、メモリ機能膜中のシリコンドット数が増加するため、保持電荷数が増加する。よって、書込みと消去のしきい値電圧の差や、駆動電流の差が増大するので、電圧マージンが大きく、信頼性の向上した半導体記憶素子が形成できる。
【０２０１】
次に図５（ｃ）に記載のメモリ機能体は、第１の絶縁体３２ａの側壁部に、３層のシリコンドット１０が形成され、そのシリコンドット１０を包むように第２の絶縁体３２ｂが形成されたものである。その作製方法は、絶縁膜９形成後、図５（ａ）に記載の方法でシリコンドット１０を形成し、シリコンドット表面を酸化する。さらに、シリコンドット１０を形成し、シリコンドット表面を酸化する。その後、さらにシリコンドットを形成し、その後堆積絶縁膜を堆積しエッチングバック工程および、残渣除去工程を行い、図示の構造を作製する。それぞれの工程は図５（ａ）に記載の方法を用いると良い。
【０２０２】
この構造により、シリコンドットが縦方向に３重以上の多重ドットを構成するため１重および２重ドットと比較して、メモリ保持性能が飛躍的に向上する。さらに、１重および２重ドットと比較して、メモリ機能膜中のシリコンドット数が増加するため、保持電荷数が増加する。よって、書込みと消去のしきい値電圧の差や、駆動電流の差が増大するので、電圧マージンが大きく、信頼性の向上した半導体記憶素子が形成できる。
【０２０３】
図５（ｄ）に示すメモリ機能体は、第１の絶縁体３２ａの側壁部に、第２の絶縁体３２ｂ内を充分に満たすだけの膜厚まで、シリコンドット１０が積層され、そのシリコンドット１０を包むように第２の絶縁体３２ｂが形成されたものである。
【０２０４】
その作製方法は、図５（ａ）から図５（ｃ）に対して、上記シリコンドット形成および酸化という工程をさらに適宜複数回繰り返すとよい。１重、２重および３重ドットの場合と比較して、メモリ保持性能が飛躍的に向上する。さらに、１重、２重および３重ドットと比較して、メモリ機能膜中のシリコンドット数が増加するため、保持電荷数が増加する。よって、書込みと消去のしきい値電圧の差や、駆動電流の差が増大するので、電圧マージンが大きく、信頼性の向上した不揮発性メモリが形成できる。
【０２０５】
図５（ｅ）に示すメモリ機能体は、第１の絶縁体３２ａの側壁部のうち電荷注入部つまりホットキャリアが形成される部分付近に微小なポリシリコン１５がサイドウォールとして形成され、そのポリシリコン１５を包むように第２の絶縁体３２ｂが形成されたものである。
【０２０６】
その作製方法は、第１絶縁膜９形成後、ポリシリコンをＬＰＣＶＤ等のステップカバレッジの良い方法で堆積し、エッチングバックする。これにより、ポリシリコン１５を図示のようにメモリ機能体の角部の電荷が注入される部分に限定して形成する。その後、堆積絶縁膜を堆積しエッチングバック工程を行い、図示の構造を作製する。
【０２０７】
この構造により、書込みによって注入される電子はチャネル近傍付近に限定されるので、消去によって電子を除去し易くなり、誤消去を防止できる。さらに、注入される電荷の量は変わらず電荷を保持するメモリ機能体の体積が減少するので単位体積当たりの電荷の量を増加させることができる。したがって、効率的に電子の書込み／消去を行うことができ、書込み／消去スピードが早い半導体記憶装置が提供される。さらに、第２の絶縁体３２ｂがポリシリコン１５を覆っており、よって、ゲート電極やソース／ドレイン拡散領域へのコンタクト工程の際に、ポリシリコン１５とコンタクトとが短絡するのを防止できる。ここで、層間絶縁膜と側壁絶縁膜は例えばそれぞれ酸化膜と窒化膜といったように、違う材料を使っていることが重要である。よって、設計コンタクトマージンが小さくて良いので微細化される。よって、コストが抑えられた半導体記憶装置が提供される。
【０２０８】
ただし、ポリシリコンなどの導体を電荷保持部としてメモリ機能体に用いる場合は、ソース側とドレイン側のメモリ機能体を分離しておかないと２値のメモリとして用いることができない。通常のフォトリソグラフィ及びエッチングの工程をもちいて、ポリシリコンの回り込みの領域の素子分離領域上の部分を除去すれば良い。詳細は下記する。この工程は、以下の図５（ｆ）〜図５（ｊ）について同様である。
【０２０９】
本構造において、ポリシリコンを用いている電荷保持部の材料を、シリコン窒化膜に変更すると、上記左右の電荷保持部の分離工程が省略できるので、簡易な工程になり、低コストで半導体記憶素子を形成できる。さらに、電荷の保持をシリコン窒化膜のトラップサイトで行うため、電荷のリークに強く保持特性の向上した半導体記憶素子を形成できる。その作製工程は、ポリシリコンの堆積工程に代えて、シリコン窒化膜をＬＰＣＶＤ等のステップカバレッジの良い方法で堆積すればよい。
【０２１０】
図５（ｆ）に示すメモリ機能体は、第１の絶縁体３２ａの側壁部に電荷注入部付近に幅が狭いポリシリコン１５がサイドウォールとして形成され、そのポリシリコン１５を包むように第２の絶縁体３２ｂが形成されたものである。
【０２１１】
その形成方法は、図５（ｅ）記載の方法と同じで良く、ポリシリコンの堆積膜厚およびエッチング量を調整することにより形成できる。また、効果も図５（ｅ）と同様である。また、シリコン窒化膜に変更した場合の効果も工程も同様である。
【０２１２】
図５（ｇ）に示すメモリ機能体は、第１の絶縁体３２ａの側壁部に鋭角の略Ｌ字型のポリシリコン１５を形成し、更にその側壁部に第２の絶縁体３２ｂを形成したものである。その形成方法は、上記実施形態同様に第１絶縁膜９を形成後、ポリシリコンをＬＰＣＶＤ等のステップカバレッジの良い方法で堆積し、続けて堆積絶縁膜を堆積する。その後、ポリシリコンおよび堆積絶縁膜をエッチングし、図示の構造を形成する。この構造により、図５（ｅ）と同様の効果を奏することができる。また、シリコン窒化膜に変更した場合の効果も工程も同様である。
【０２１３】
図５（ｈ）に示すメモリ機能体は、第１の絶縁体３２ａの側壁部に、鋭角の略Ｌ字型のポリシリコン１５を形成し、更にその側壁部に複数のシリコンドットを含んだ第２の絶縁体３２ｂを形成したものである。その形成方法は、第１絶縁膜９を形成後、ポリシリコンをＬＰＣＶＤ等のステップカバレッジの良い方法で堆積し、表面を酸化後、シリコンドットを形成し、続けて堆積絶縁膜を堆積する。当構造は、図５（ａ）と図５（ｇ）の構造を形成するのと同じ工程を用いて形成すると良い。この構造では、半導体基板と複数の微粒子との間に、半導体または導体膜が存在するように形成するので、微粒子の位置や大きさのバラツキが電界効果トランジスタのしきい値電圧に与える影響を抑制することができる。よって、誤読み出しの抑制された半導体記憶装置を提供できる。また、シリコンドットの形成工程は図５（ａ）の代わりに図５（ｂ）から図５（ｄ）に記載の方法つまり多層構造のシリコンドットを用いてもそれぞれの効果を追加したメモリ機能体が形成できる。
【０２１４】
また、次の様な工程を用いることもできる。すなわち、絶縁膜９を形成後、ポリシリコンをＬＰＣＶＤ等のステップカバレッジの良い方法で堆積し、表面を酸化する。その後、ポリシリコンを堆積した条件と同じ条件のプロセスを実施する。当初のポリシリコン堆積時と、今回の工程時の下地酸化膜のラフネス（粗さ）の違いによって、今回の工程では、シリコンドットが形成される。そのようなシリコンドット形成を行う場合は、シリコンドットが小さすぎるとクーロンブロッケード効果が大きすぎるため、電荷の注入が困難になり、一方、大きすぎると膜状になってしまうため、最適な膜厚は１ｎｍから２０ｎｍ程度である。典型的な例としては上記ポリシリコン膜同様、６２０℃のＳｉＨ_４雰囲気中で減圧化学的気相成長法（ＬＰＣＶＤ法）により５ｎｍのポリシリコン膜およびシリコンドットを形成できる。
【０２１５】
図５（ｉ）に示すメモリ機能体は、第１の絶縁体３２ａの側壁部に、ポリシリコン１５を形成したものである。その形成方法は、第１絶縁膜９を形成後、ポリシリコンをＬＰＣＶＤ等のステップカバレッジの良い方法で堆積し、異方性エッチングすることにより、メモリ機能体をサイドウォールスペーサとして形成する。当構造は、ポリシリコン領域が大きく、多くの電荷量を保持することができるので、容易に多値化が可能となる。さらに、構造が簡単なため、製造が容易であり、製造コストが削減できる。
【０２１６】
図５（ｊ）に示すメモリ機能体は、第１の絶縁体３２ａの側壁部のうち電荷注入部付近に、図５（ｉ）のものに比較して微小なポリシリコンがサイドウォールとして形成されたものである。その形成方法は、第１絶縁膜９を形成後、ポリシリコンをＬＰＣＶＤ等のステップカバレッジの良い方法で堆積し、異方性選択エッチングする。その後、さらにウエットエッチング等の等方性選択エッチングを行うことにより形成することができる。この構造により、書込みによって注入される電子はチャネル近傍付近に限定されるので、消去によって電子を除去し易くなり、誤消去を防止できる。さらに、注入される電荷の量は変わらず電荷を保持するメモリ機能体の体積が減少するので単位体積当たりの電荷の量を増加させることができる。したがって、効率的に電子の書込み／消去を行うことができ、書込み／消去スピードが早い半導体記憶装置が提供される。
【０２１７】
また、図５（ｅ）から図５（ｊ）の構造によれば、第１の絶縁体３２ａ又は第１の絶縁体３２ａ及び第２の絶縁体３２ｂにより、ポリシリコンに蓄積された電荷の散逸を抑制することができる。よって、保持特性の良い、信頼性の高い半導体記憶素子を提供できる。
【０２１８】
図５（ｅ）から図５（ｊ）に記載のメモリ機能体を備える場合は、電荷保持部３１が連続したポリシリコン１５からなり導電性をもつため、電荷保持部３１のチャネル方向に関して左右の部分を電気的に絶縁して、左右の部分間の短絡を防止する必要がある。
【０２１９】
そこで、図６（ａ）に示すように、まず、第２の絶縁体３２ｂのチャネル幅方向に関して両端部（破線で示す除去領域６０，６０）をエッチングにより除去する。除去方法は、既知のフォトリソグラフィ工程を用いて、第２の絶縁体３２ｂのうち除去領域６０以外の部分をフォトレジストでカバーする。その後、エッチングを行い、第２の絶縁体３２ｂの露出部を除去する。該エッチングは、第２の絶縁体３２ｂを選択的にエッチングでき、電荷保持部３１（ポリシリコン１５からなる）とのエッチング選択比の大きな条件で行うと良い。
【０２２０】
続いて、図６（ｂ）に示すように、電荷保持部３１ここでいうポリシリコン１５のうち除去領域６０，６０に相当する部分をエッチングにより除去する。これにより、電荷保持部３１のチャネル方向に関して左右の部分を電気的に絶縁する。該エッチングは、第１の絶縁体ができるだけエッチングされないようなエッチング条件で行うべきである。そうすることにより第１の絶縁体がゲート電極３の外周を覆っているような形状になるため、他のノードとのコンタクトの短絡が防げる。ここで、除去領域６０は素子分離領域上に設定すべきである、それによりエッチングダメージによる素子特性への影響を防止できる。
【０２２１】
ただし当工程を第１の絶縁体、電荷保持部及び第２の絶縁体全て一度に除去してしまっても、除去領域６０を素子分離領域に形成している限りとくに大きな影響はないので、よい。
【０２２２】
また、図５（ｅ）から図５（ｊ）に記載のメモリ機能体では、電荷保持部の材料は、電荷を保持できる機能を有するならば、ポリシリコンで無くても上記同様の効果を奏する。例えば、シリコン窒化膜や導電体やＰＺＴ、ＰＬＺＴ等の強誘電体等でも良い。
【０２２３】
ただし、ポリシリコンを用いれば、電荷注入量を制御することができ、それによる多値化が可能となり、１ビット当たりの製造コストが削減できる。さらに、ポリシリコンはＬＳＩプロセスでごく標準的に用いられる材料であるため、製造コストが削減できる。
【０２２４】
また、電荷保持部の材料としてポリシリコンの代わりにシリコン窒化膜を用いた場合、電荷保持部の電荷をトラップする準位を１×１０^１２ｃｍ^−２程度含有することができるため大きなヒステリシス特性を得ることができ、また、電荷保持時間が長く、リークパスの発生による電荷漏れの問題が生じないため保持特性が良好になる。さらに、シリコン窒化膜はＬＳＩプロセスでごく標準的に用いられる材料であるため、製造コストが低くなる。
【０２２５】
（第６の実施形態）
この実施形態の半導体記憶装置は、メモリ機能体１６１、１６２が電荷を保持できる領域（電荷を蓄える領域であって、電荷を保持する機能を有する膜であってもよい。上記実施形態における電荷保持部）と電荷を逃げにくくする領域（電荷を逃げにくくする機能を有する膜であってもよい。上記実施形態における散逸防止絶縁体）とから構成される。例えば、図１０に示すように、ＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ；酸化膜−窒化膜−酸化膜）構造を有している。すなわち、シリコン酸化膜１４１とシリコン酸化膜１４３との間にシリコン窒化膜１４２が挟まれ、メモリ機能体１６１、１６２を構成している。ここで、シリコン窒化膜は電荷を保持できる機能を果たす。また、シリコン酸化膜１４１、１４３はシリコン窒化膜中に蓄えられた電荷を逃げにくくする機能を有する膜の役割を果たす。
【０２２６】
また、メモリ機能体１６１、１６２における電荷保持部（シリコン窒化膜１４２）は、拡散領域１１２、１１３とそれぞれオーバーラップしている。ここで、オーバーラップするとは、拡散領域１１２、１１３の少なくとも一部の領域上に、電荷を保持できる領域（シリコン窒化膜１４２）の少なくとも一部が存在することを意味する。なお、１１１は半導体基板、１１４はゲート絶縁膜、１１７はゲート電極、１７１は（ゲート電極と拡散領域との）オフセット領域である。図示しないが、ゲート絶縁膜１１４下であって半導体基板１１１最表面部はチャネル形成領域となる。
【０２２７】
メモリ機能体１６１、１６２における電荷保持部１４２と拡散領域１１２、１１３とがオーバーラップすることによる効果を説明する。
【０２２８】
図１１は、図１０中に示す右側のメモリ機能体１６２及びその周辺部の拡大図である。Ｗ１はゲート電極１１４と拡散領域１１３とのオフセット量を示す。また、Ｗ２はゲート電極のゲート長方向の切断面におけるメモリ機能体１６２の幅を示している。なお、メモリ機能体１６２のうちシリコン窒化膜１４２のゲート電極１１７から遠い側の端が、ゲート電極１１７から遠い側のメモリ機能体１６２の端と一致しているため、メモリ機能体１６２の幅をＷ２として定義した。メモリ機能体１６２と拡散領域１１３とのオーバーラップ量は（Ｗ２−Ｗ１）で表される。特に重要なことは、メモリ機能体１６２のうちシリコン窒化膜１４２が、拡散領域１１３とオーバーラップする、つまり、Ｗ２＞Ｗ１なる関係を満たすことである。
【０２２９】
なお、図１２に示すように、メモリ機能体１６２ａのうちシリコン窒化膜１４２ａのゲート電極から遠い側の端が、ゲート電極から遠い側のメモリ機能体１６２ａの端と一致していない場合は、Ｗ２をゲート電極端からシリコン窒化膜１４２ａのゲート電極と遠い側の端までと定義すればよい。なお、図１２中の要素には、図１１中の対応する要素の符号にａを付した符号を用いている。
【０２３０】
図１１の構造における消去状態（ホールが蓄積されている）のドレイン電流は、シリコン窒化膜１４２と拡散領域１１３とがオーバーラップする形状においては充分な電流値が得られるが、シリコン窒化膜１４２と拡散領域１１３とがオーバーラップしない形状においてはシリコン窒化膜１４２と拡散領域１１３との距離が離れると急激に減少し、３０ｎｍ程度離れるとほぼ３桁程度減少する。
【０２３１】
ドレイン電流値は、読出し動作速度にほぼ比例するので、シリコン窒化膜１４２と拡散領域１１３との距離が離れにつれメモリの性能は急速に劣化する。一方、シリコン窒化膜１４２と拡散領域１１３とがオーバーラップする範囲においては、ドレイン電流の減少は緩やかである。したがって、電荷を保持する機能を有する膜であるシリコン窒化膜１４２の少なくとも一部とソース／ドレイン領域とがオーバーラップすることが好ましい。
【０２３２】
上述した結果を踏まえて、Ｗ２を１００ｎｍ固定とし、Ｗ１を設計値として６０ｎｍ及び１００ｎｍとして、メモリセルアレイを作製した。Ｗ１が６０ｎｍの場合、シリコン窒化膜１４２と拡散領域１１２、１１３とは設計値として４０ｎｍオーバーラップし、Ｗ１が１００ｎｍの場合、設計値としてオーバーラップしない。これらのメモリセルアレイの読出し時間を測定した結果、ばらつきを考慮したワーストケースで比較して、Ｗ１を設計値として６０ｎｍとした場合の方が、読出しアクセス時間で１００倍高速であった。実用上、読み出しアクセス時間は１ビットあたり１００ナノ秒以下であることが好ましいが、Ｗ１＝Ｗ２では、この条件を到底達成できないことが分かった。また、製造ばらつきまで考慮した場合、（Ｗ２−Ｗ１）＞１０ｎｍであることがより好ましいことが判明した。
【０２３３】
メモリ機能体１６１（領域１８１）に記憶された情報の読み出しは、拡散領域１１２をソース電極とし、拡散領域１１３をドレイン領域としてチャネル形成領域中のドレイン領域に近い側にピンチオフ点を形成するのが好ましい。すなわち、２つのメモリ機能体のうち一方に記憶された情報を読み出す時に、ピンチオフ点をチャネル形成領域内であって、他方のメモリ機能体に近い領域に形成させるのが好ましい。これにより、メモリ機能体１６２の記憶状況の如何にかかわらず、メモリ機能体１６１の記憶情報を感度よく検出することができ、２ビット動作を可能にする大きな要因となる。
【０２３４】
一方、２つのメモリ機能体の片側のみに情報を記憶させる場合又は２つのメモリ機能体を同じ記憶状態にして使用する場合には、読出し時に必ずしもピンチオフ点を形成しなくてもよい。
【０２３５】
なお、図１０には図示していないが、半導体基板１１１の表面にウェル領域（Ｎチャネル素子の場合はＰ型ウェル）を形成することが好ましい。ウェル領域を形成することにより、チャネル形成領域の不純物濃度をメモリ動作（書換え動作及び読出し動作）に最適にしつつ、その他の電気特性（耐圧、接合容量、短チャネル効果）を制御するのが容易になる。
【０２３６】
メモリ機能体は、メモリの保持特性を向上させる観点から、電荷を保持できる機能を有する電荷保持部と絶縁膜とを含んでいるのが好ましい。この実施形態では、電荷保持部として電荷をトラップする準位を有するシリコン窒化膜１４２、絶縁膜として電荷保持部に蓄積された電荷の散逸を防ぐ働きのあるシリコン酸化膜１４１、１４３を用いている。メモリ機能体が電荷保持部と絶縁膜とを含むことにより電荷の散逸を防いで保持特性を向上させることができる。さらに、メモリ機能体が電荷保持部のみで構成される場合に比べて電荷保持部の体積を適度に小さくすることができる。電荷保持部の体積を適度に小さくすることにより電荷保持部内での電荷の移動を制限し、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。
【０２３７】
また、メモリ機能体は、半導体基板表面と略平行に配置される電荷保持部を含むこと、いいかえると、メモリ機能体における電荷保持部の上面が、その直下の半導体基板の上面から等しい距離に位置するように配置されることが好ましい。具体的には、図１３に示したように、メモリ機能体１６２の電荷保持部１４２ａが、半導体基板１１１表面、つまり凹溝の斜面部に対して略平行な面を有している。言い換えると、電荷保持部１４２ａは、その直下の半導体基板１１１表面に対応する高さから、均一な高さに形成されることが好ましい。
【０２３８】
メモリ機能体１６２中に、その直下の半導体基板１１１表面と略平行な電荷保持部１４２ａがあることにより、電荷保持部１４２ａに蓄積された電荷の多寡によりオフセット領域１７１での反転層の形成されやすさを効果的に制御することができ、ひいてはメモリ効果を大きくすることができる。また、電荷保持部１４２ａをその直下の半導体基板１１１の表面と略平行とすることにより、オフセット量（Ｗ１）がばらついた場合でもメモリ効果の変化を比較的小さく保つことができ、メモリ効果のばらつきを抑制することができる。しかも、電荷保持部１４２ａ上部方向への電荷の移動が抑制され、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。
【０２３９】
さらに、メモリ機能体１６２は、散逸防止絶縁体の一部として、半導体基板１１１の表面と略平行な電荷保持部１４２ａとチャネル形成領域（又はウェル領域）とを隔てる絶縁膜（例えば、シリコン酸化膜１４４のうちオフセット領域１７１上の部分）を含むことが好ましい。この絶縁膜により、電荷保持部に蓄積された電荷の散逸が抑制され、さらに保持特性の良い半導体記憶装置を得ることができる。
【０２４０】
なお、電荷保持部１４２ａの膜厚を制御すると共に、電荷保持部１４２ａ下の上記絶縁膜（シリコン酸化膜１４４のうちオフセット領域１７１上の部分）の膜厚を一定に制御することにより、半導体基板表面から電荷保持部中に蓄えられる電荷までの距離を概ね一定に保つことが可能となる。つまり、半導体基板表面から電荷保持部中に蓄えられる電荷までの距離を、電荷保持部１４２ａ下の上記絶縁膜の最小膜厚値から、電荷保持部１４２ａ下の絶縁膜の最大膜厚値と電荷保持部１４２ａの最大膜厚値との和までの間に制御することができる。これにより、電荷保持部１４２ａに蓄えられた電荷により発生する電気力線の密度を概ね制御することが可能となり、メモリ素子のメモリ効果の大きさばらつきを非常に小さくすることが可能となる。
【０２４１】
（第７の実施形態）
この実施形態では、メモリ機能体１６２の電荷保持部１４２が、図１４に示すように、略均一な膜厚で、半導体基板１１１の表面と略平行に配置され（矢印１８１）、さらに、ゲート電極１１７側面と略平行に配置された（矢印１８２）形状を有している。
【０２４２】
ゲート電極１１７に正電圧が印加された場合には、メモリ機能体１６２中での電気力線は矢印１８３のように、シリコン窒化膜１４２を２回通過する（シリコン窒化膜１４２のうち矢印１８２及び矢印１８１が示す部分を通過する。）。なお、ゲート電極１１７に負電圧が印加された時は電気力線の向きは反対側となる。ここで、シリコン窒化膜１４２の比誘電率は約６であり、シリコン酸化膜１４１、１４３の比誘電率は約４である。したがって、矢印１８１で示す電荷保持部のみが存在する場合よりも、電気力線１８３の方向におけるメモリ機能体１６２の実効的な比誘電率が大きくなり、電気力線の両端での電位差をより小さくすることができる。すなわち、ゲート電極１１７に印加された電圧の多くの部分が、オフセット領域１７１における電界を強くするために使われることになる。
【０２４３】
書換え動作時に電荷がシリコン窒化膜１４２に注入されるのは、発生した電荷がオフセット領域１７１における電界により引き込まれるためである。したがって、矢印１８２で示される電荷保持部を含むことにより、書換え動作時にメモリ機能体１６２に注入される電荷が増加し、書換え速度が増大する。
【０２４４】
なお、シリコン酸化膜１４３の部分もシリコン窒化膜であった場合、つまり、電荷保持部が半導体基板１１１の表面に対応する高さに対して均一でない場合、シリコン窒化膜の上方向への電荷の移動が顕著になって、保持特性が悪化する。
【０２４５】
電荷保持部は、シリコン窒化膜に代えて、比誘電率が非常に大きい酸化ハフニウムなどの高誘電体により形成されることが、同様の理由により、より好ましい。
【０２４６】
さらに、メモリ機能体は、散逸防止絶縁体の一部として、半導体基板表面と略平行な電荷保持部とチャネル形成領域（又はウェル領域）とを隔てる絶縁膜（シリコン酸化膜１４１のうちオフセット領域１７１上の部分）をさらに含むことが好ましい。この絶縁膜により、電荷保持部に蓄積された電荷の散逸が抑制され、さらに保持特性を向上させることができる。
【０２４７】
また、メモリ機能体は、ゲート電極と、ゲート電極側面と略平行な向きに延びた電荷保持部とを隔てる絶縁膜（シリコン酸化膜１４１のうちゲート電極１１７に接した部分）をさらに含むことが好ましい。この絶縁膜により、ゲート電極から電荷保持部へ電荷が注入されて電気的特性が変化することを防止し、半導体記憶装置の信頼性を向上させることができる。
【０２４８】
さらに、電荷保持部１４２下の絶縁膜（シリコン酸化膜１４１のうちオフセット領域１７１上の部分）の膜厚を一定に制御すること、さらにゲート電極側面上に配置する絶縁膜（シリコン酸化膜１４１のうちゲート電極１１７に接した部分）の膜厚を一定に制御することが好ましい。これにより、電荷保持部１４２に蓄えられた電荷のリークを防止することができる。
【０２４９】
（第８の実施形態）
この実施形態は、ゲート電極、メモリ機能体及びソース／ドレイン領域間距離の最適化に関する。
【０２５０】
図１５に示したように、Ａはゲート長方向の切断面におけるゲート電極長、Ｂはソース／ドレイン領域間の距離（チャネル長）、Ｃは一方のメモリ機能体の端から他方のメモリ機能体の端までの距離、つまり、ゲート長方向の切断面における一方のメモリ機能体内の電荷を保持できる機能を有する膜の端（ゲート電極と離れている側）から他方のメモリ機能体内の電荷を保持できる機能を有する膜の端（ゲート電極と離れている側）までの距離を示す。
【０２５１】
まず、Ｂ＜Ｃであることが好ましい。チャネル形成領域のうちゲート電極１１７下の部分とソース／ドレイン領域１１２、１１３との間にはオフセット領域１７１が存する。Ｂ＜Ｃであれば、メモリ機能体１６１、１６２（シリコン窒化膜１４２）に蓄積された電荷により、オフセット領域１７１の全領域において、反転の容易性が効果的に変動する。したがって、メモリ効果が増大し、特に読出し動作の高速化が実現する。
【０２５２】
また、ゲート電極１１７とソース／ドレイン領域１１２、１１３がオフセットしている場合、つまり、Ａ＜Ｂが成立する場合には、ゲート電極に電圧を印加したときのオフセット領域の反転のしやすさがメモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果を低減することができる。ただし、メモリ効果が発現する限りにおいては、オフセット領域１７１は必ずしも存在する必要はない。オフセット領域１７１がない場合においても、ソース／ドレイン領域１１２、１１３の不純物濃度が十分に薄ければ、メモリ機能体１６１、１６２（シリコン窒化膜１４２）においてメモリ効果が発現し得る。
【０２５３】
したがって、Ａ＜Ｂ＜Ｃであるのが最も好ましい。
【０２５４】
（第９の実施形態）
この実施形態の半導体記憶装置は、図１６に示すように、半導体基板をＳＯＩ基板とする以外は、第６の実施形態の半導体記憶装置と実質的に同様の構成を有する。
【０２５５】
この半導体記憶装置は、半導体基板１８６上に埋め込み酸化膜１８８が形成され、さらにその上にＳＯＩ層が形成されている。ＳＯＩ層内には拡散領域１１２、１１３が形成され、それ以外の領域はボディ領域１８７となっている。
【０２５６】
この半導体記憶装置によっても、第８の実施形態の半導体記憶装置と同様の作用効果を奏する。さらに、拡散領域１１２、１１３とボディ領域１８７との接合容量を著しく小さくすることができるので、素子の高速化や低消費電力化が可能となる。
【０２５７】
また、ＳＯＩ基板特有の基板浮遊効果が発現しやすくなり、それによってホットエレクトロン発生効率を向上させることができ、書込み速度を高速化できる。
【０２５８】
（第１０の実施形態）
この実施形態の半導体記憶装置は、図１７に示すように、Ｎ型のソース／ドレイン領域１１２、１１３のチャネル側に隣接して、Ｐ型高濃度領域１９１を追加した以外は、第６の実施形態の半導体記憶装置と実質的に同様の構成を有する。
【０２５９】
すなわち、Ｐ型高濃度領域１９１におけるＰ型を与える不純物（例えばボロン）濃度が、領域１９２におけるＰ型を与える不純物濃度より高い。Ｐ型高濃度領域１９１におけるＰ型の不純物濃度は、例えば、５×１０^１７ｃｍ^−３〜１×１０^１９ｃｍ^−３程度が適当である。また、領域１９２のＰ型の不純物濃度は、例えば、５×１０^１６ｃｍ^−３〜１×１０^１８ｃｍ^−３とすることができる。
【０２６０】
このように、Ｐ型高濃度領域１９１を設けることにより、拡散領域１１２、１１３と半導体基板１１１との接合が、メモリ機能体１６１、１６２の直下で急峻となる。そのため、書込み及び消去動作時にホットキャリアが発生し易くなり、書込み動作及び消去動作の電圧を低下させ、あるいは書込み動作及び消去動作を高速にすることが可能となる。さらに、領域１９２の不純物濃度は比較的薄いので、メモリが消去状態にあるときの閾値が低く、ドレイン電流は大きくなる。そのため、読出し速度が向上する。したがって、書換え電圧が低く又は書換え速度が高速で、かつ、読出し速度が高速な半導体記憶装置を得ることができる。
【０２６１】
また、図１７において、ソース／ドレイン拡散領域近傍であってメモリ機能体１６１，１６２の下（すなわち、ゲート電極の直下ではない）に相当する箇所に、Ｐ型高濃度領域１９１を設けることにより、トランジスタ全体としての閾値は著しく上昇する。この上昇の程度は、Ｐ型高濃度領域１９１がゲート電極の直下にある場合に比べて著しく大きい。メモリ機能体に書込み電荷（トランジスタがＮチャネル型の場合は電子）が蓄積した場合は、この差がいっそう大きくなる。一方、メモリ機能体に十分な消去電荷（トランジスタがＮチャネル型の場合は正孔）が蓄積された場合は、トランジスタ全体としての閾値は、ゲート電極下のチャネル形成領域（領域１９２）の不純物濃度で決まる閾値まで低下する。すなわち、消去時の閾値は、Ｐ型高濃度領域１９１の不純物濃度には依存せず、一方で、書込み時の閾値は非常に大きな影響を受ける。よって、Ｐ型高濃度領域１９１をメモリ機能体の下であってソース／ドレイン領域近傍に配置することにより、書込み時の閾値のみが非常に大きく変動し、メモリ効果（書込時と消去時での閾値の差）を著しく増大させることができる。
【０２６２】
（第１１の実施形態）
この実施形態の半導体記憶装置は、図１８に示すように、電荷保持部（シリコン窒化膜１４２）とチャネル形成領域又はウェル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（Ｔ２）よりも薄いこと以外は、第６の実施形態の半導体記憶装置と実質的に同様の構成を有する。
【０２６３】
ゲート絶縁膜１１４は、メモリの書換え動作時における耐圧の要請から、その厚さＴ２には下限値が存在する。しかし、絶縁膜の厚さＴ１は、耐圧の要請かかわらず、Ｔ２よりも薄くすることが可能である。Ｔ１を薄くすることにより、メモリ機能体への電荷の注入が容易になり、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にすることが可能となる。また、シリコン窒化膜１４２に電荷が蓄積された時にチャネル形成領域又はウェル領域に誘起される電荷量が増えるため、メモリ効果を増大させることができる。
【０２６４】
したがって、Ｔ１＜Ｔ２とすることにより、メモリの耐圧性能を低下させることなく、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にし、さらにメモリ効果を増大することが可能となる。
【０２６５】
なお、絶縁膜の厚さＴ１は、製造プロセスによる均一性や膜質が一定の水準を維持することが可能であり、かつ保持特性が極端に劣化しない限界となる０．８ｎｍ以上であることがより好ましい。
【０２６６】
（第１２の実施形態）
この実施形態の半導体記憶装置は、図１９に示すように、電荷保持部（シリコン窒化膜１４２）とチャネル形成領域又はウェル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（Ｔ２）よりも厚いこと以外は、第６の実施形態の半導体記憶装置と実質的に同様の構成を有する。
【０２６７】
ゲート絶縁膜１１４は、素子の短チャネル効果防止の要請から、その厚さＴ２には上限値が存在する。しかし、絶縁膜の厚さＴ１は、短チャネル効果防止の要請かかわらず、Ｔ２よりも厚くすることが可能である。Ｔ１を厚くすることにより、電荷蓄積領域に蓄積された電荷が散逸するのを防ぎ、メモリの保持特性を改善することが可能となる。
【０２６８】
したがって、Ｔ１＞Ｔ２とすることにより、メモリの短チャネル効果を悪化させることなく保持特性を改善することが可能となる。
なお、絶縁膜の厚さＴ１は、書換え速度の低下を考慮して、２０ｎｍ以下であることが好ましい。
【０２６９】
（第１３の実施形態）
図８（ａ），図８（ｂ）は、それぞれ本発明の第１３の実施形態のＩＣカード４００Ａ，４００Ｂの構成を示している。
【０２７０】
図８（ａ）に示すＩＣカード４００Ａ内には、ＭＰＵ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ；マイクロ・プロセシング・ユニット）部４０１、及び、コネクト部４０８が内蔵されている。ＭＰＵ部４０１内には、データメモリ部４０４、演算部４０２、制御部４０３、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ；読み出し専用メモリ）４０５及びＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ；ランダム・アクセス・メモリ）４０６があり、これらが１つのチップに形成されている。ＲＯＭ４０５には、ＭＰＵ部４０１を駆動するためのプログラムが格納されている。ＲＡＭ４０６はワークエリアとして用いられ、演算データを一時的に記憶する。ＭＰＵ部４０１には、本発明の半導体装置が組み込まれている。上記各部４０１，４０３，４０３，４０４，４０５，４０６，４０８は、配線（データバス、電源線等を含む）４０７で接続されている。また、コネクト部４０８と外部のリーダライタ４０９は、このＩＣカード４００Ａがリードライタ４０９に装着されたときに接続され、カード４００Ａに電力が供給されるとともにデータの交換が行なわれる。
【０２７１】
本ＩＣカード４００Ａの特徴は、ＭＰＵ部４０１にデータメモリ部４０４が内蔵され、１つの半導体チップ上に半導体スイッチング素子と半導体記憶素子とが混載されている点である。
【０２７２】
データメモリ部４０４には、既述のような製造コストを削減することが可能な半導体記憶装置を用いている。これらの半導体記憶装置は微細化が容易であり、かつ２ビット動作が可能であるから、これを配列したメモリセルアレイの面積を縮小するのも容易となる。したがって、メモリセルアレイのコストを削減することができる。このメモリセルアレイをＩＣカード４００Ａのデータメモリ部４０４に用いれば、ＩＣカードのコストが削減される。
【０２７３】
また、ＭＰＵ部４０１にデータメモリ部４０４を内蔵し、１つのチップ上に形成しているので、ＩＣカードのコストを大きく低減することができる。
【０２７４】
さらに、ＭＰＵ部４０１を本発明の半導体装置で構成しているので、つまりデータメモリ部４０４に半導体記憶素子を用いており、他の回路部には半導体スイッチング素子を用いているので、例えばデータメモリ部４０４にフラッシュメモリを用いた場合に比べて、製造プロセスが著しく簡略化される。この理由は、データメモリ部４０４の半導体記憶素子の形成プロセスと、論理回路部（演算部４０２及び制御部４０３）を構成する半導体スイッチング素子の形成プロセスとが、互いに非常に似ており、それらを１チップ上に混載するのが非常に容易だからである。したがって、ＭＰＵ部４０１とデータメモリ部４０４を１つのチップ上に形成することによるコスト削減効果が特に大きくなる。
【０２７５】
なお、ＲＯＭ４０５を上記半導体記憶装置で構成してもよい。このようにすれば、ＲＯＭ４０５を外部から書き換えることが可能となり、ＩＣカードの機能を飛躍的に高くすることができる。上記記憶素子は微細化が容易で、かつ２ビット動作が可能であるから、マスクＲＯＭを上記記憶装置で置き換えてもチップ面積の増大をほとんど招かない。また、上記半導体記憶素子を形成するプロセスは、通常のＣＭＯＳ形成プロセスとほとんど変わらないので、論理回路部との混載が容易である。
【０２７６】
次に図８（ｂ）に示すＩＣカード４００Ｂ内には、ＭＰＵ部４０１、ＲＦインターフェース部４１０、及び、アンテナ部４１１が内蔵されている。ＭＰＵ部４０１内には、データメモリ部４０４、演算部４０２、制御部４０３、ＲＯＭ４０５及びＲＡＭ４０６があり、これらが１つのチップに形成されている。上記各部４０１，４０２，４０３，４０４，４０５，４０６，４１０，４１１は、配線（データバス、電源線等を含む）４０７で接続されている。
【０２７７】
この図８（ｂ）のＩＣカード４００Ｂが、図８（ａ）のＩＣカード４００Ａと異なるのは、非接触型であるという点である。そのため、制御部４０３は、コネクト部ではなく、ＲＦインターフェース部４１０を介してアンテナ部４１１に接続されている。アンテナ部４１１は、外部機器との通信及び集電機能を有する。ＲＦインターフェース部４１０は、アンテナ部４１１から伝達された高周波信号を整流し電力を供給する機能と、信号の変調及び復調機能を有する。なお、ＲＦインターフェース部４１０及びアンテナ部４１１は、ＭＰＵ部４０１と１つのチップ上に混載されていてもよい。
【０２７８】
本ＩＣカード４００Ｂは非接触型であるから、コネクタ部を通じた静電破壊を防止することができる。また、外部機器と必ずしも密着する必要がないので、使用形態の自由度が大きくなる。更には、データメモリ部４０４を構成する半導体記憶素子は、従来のフラッシュメモリ（約１２Ｖの電源電圧）に比べて低い電源電圧（例えば約９Ｖ）で動作するので、ＲＦインターフェース部４１０の回路を小型化し、コストを削減することができる。
【０２７９】
（第１４の実施形態）
上記実施形態に記載の半導体記憶装置又は半導体装置は、電池駆動の携帯電子機器、特に携帯情報端末に用いることができる。携帯電子機器としては、携帯情報端末、携帯電話、ゲーム機器などが挙げられる。
【０２８０】
図９は本発明の第１４の実施形態の携帯電話５００のブロック構成を示している。
【０２８１】
この携帯電話５００内には、ＭＰＵ部５０１、マン・マシンインターフェース部５０８、ＲＦ回路部５１０、及び、アンテナ部５１１が内蔵されている。ＭＰＵ部５０１内には、データメモリ部５０４、演算部５０２、制御部５０３、ＲＯＭ５０５及びＲＡＭ５０６があり、これらが１つのチップに形成されている。ＲＯＭ５０５には、ＭＰＵ部５０１を駆動するためのプログラムが格納されている。ＲＡＭ５０６はワークエリアとして用いられ、演算データを一時的に記憶する。ＭＰＵ部５０１には、本発明の半導体装置が組み込まれている。上記各部５０１，５０２，５０３，５０４，５０５，５０６，５０８，５１０，５１１は、配線（データバス、電源線等を含む）５０７で接続されている。
【０２８２】
本携帯電話５００の特徴は、ＭＰＵ部５０１にデータメモリ部５０４が内蔵され、１つの半導体チップ上に半導体スイッチング素子と半導体記憶素子とが混載されている点である。
【０２８３】
データメモリ部５０４には、既述のような製造コストを削減することが可能な半導体記憶装置を用いている。これらの半導体記憶装置は占有面積の縮小化が容易であり、かつ２ビット動作が可能であるから、これを配列したメモリセルアレイの面積を縮小するのも容易となる。したがって、メモリセルアレイのコストを削減することができる。このメモリセルアレイを携帯電話５００のデータメモリ部５０４に用いれば、携帯電話のコストが削減される。
【０２８４】
また、ＭＰＵ部５０１にデータメモリ部５０４を内蔵し、１つのチップ上に形成しているので、携帯電話のコストを大きく低減することができる。
【０２８５】
さらに、ＭＰＵ部５０１を本発明の半導体装置で構成しているので、つまりデータメモリ部５０４に半導体記憶素子を用いており、他の回路部には半導体スイッチング素子を用いているので、例えばデータメモリ部５０４にフラッシュメモリを用いた場合に比べて、製造プロセスが著しく簡略化される。この理由は、データメモリ部５０４の半導体記憶素子の形成プロセスと、論理回路部（演算部５０２及び制御部５０３）を構成する半導体スイッチング素子の形成プロセスとが、互いに非常に似ており、それらを１チップ上に混載するのが非常に容易だからである。したがって、ＭＰＵ部５０１とデータメモリ部５０４を１つのチップ上に形成することによるコスト削減効果が特に大きくなる。
【０２８６】
なお、ＲＯＭ５０５を上記半導体記憶装置で構成してもよい。このようにすれば、ＲＯＭ５０５を外部から書き換えることが可能となり、携帯電話の機能を飛躍的に高くすることができる。上記記憶装置は占有面積の縮小化が容易で、かつ２ビット動作が可能であるから、マスクＲＯＭを上記記憶装置で置き換えてもチップ面積の増大をほとんど招かない。また、上記半導体記憶装置を形成するプロセスは、通常のＣＭＯＳ形成プロセスとほとんど変わらないので、論理回路部との混載が容易である。
【０２８７】
このように、本発明の半導体装置を携帯電話５００に代表されるような携帯電子機器に用いることにより、制御回路の製造コストが削減されるから、携帯電子機器自体のコストを削減することができる。もしくは、制御回路に含まれる半導体記憶素子を大容量化して、携帯電子機器の機能を高度化することができる。
【０２８８】
【発明の効果】
以上より明らかなように、本発明の半導体記憶装置によれば、過消去及びそれに起因する読出し不良の問題を解消でき、信頼性を高めることができる。
【０２８９】
また、本発明の半導体記憶装置の製造方法によれば、そのような半導体記憶装置を簡略化された工程で、低コストで製造できる。
【０２９０】
また、本発明の半導体装置は、半導体記憶素子と半導体スイッチング素子とを混載した半導体装置であって、簡単なプロセスで容易に作製でき、低コスト化することができる。
【０２９１】
また、本発明の半導体装置の製造方法によれば、そのような半導体装置を簡略化された工程で、低コストで製造できる。
【０２９２】
また、本発明の携帯電子機器及びＩＣカードは、そのような半導体記憶装置または半導体装置を備えているので、低コスト化できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体記憶装置の構造を示す概略断面図である。
【図２】本発明の第２の実施形態に係る半導体記憶装置の製造工程を示す概略断面図である。
【図３】本発明の第３の実施形態に係る半導体記憶装置の製造工程を示す概略断面図である。
【図４】本発明の第４の実施形態に係る半導体装置の製造工程を示す概略断面図である。
【図５】メモリ機能体のとり得る様々な構造の概要を示す概略断面図である。
【図６】メモリ機能体の左右の部分を電気的に分離するための工程を説明する図である。
【図７】本発明の半導体記憶装置、その周辺回路、ＭＰＵ、キャッシュＳＲＡＭ等からなる半導体装置の構成図である。
【図８】本発明の第１３の実施形態に係るＩＣカードを示す概略ブロック図である。
【図９】本発明の第１４の実施形態に係る携帯電子機器を示す概略ブロック図である。
【図１０】本発明の第６の実施形態に係る半導体記憶装置の構成を示す概略断面図である。
【図１１】図１０中に示す右側のメモリ機能体１６２及びその周辺部の拡大図である。
【図１２】図１１に対応して、メモリ機能体のうちシリコン微粒子のゲート電極から遠い側の端が、ゲート電極から遠い側のメモリ機能体の端と一致していない態様を示す図である。
【図１３】メモリ機能体の電荷保持部が、その直下の半導体基板表面と略平行な部分を有している態様を示す図である。
【図１４】メモリ機能体の電荷保持部が、略均一な膜厚で、その直下の半導体基板表面と略平行に配置され、さらに、ゲート電極側面と略平行に配置された態様を示す図である。
【図１５】ゲート長方向の切断面におけるゲート電極長Ａと、ソース／ドレイン領域間の距離（チャネル長）Ｂと、一方のメモリ機能体の端から他方のメモリ機能体の端までの距離Ｃとを示す図である。
【図１６】本発明の第９の実施形態に係る半導体記憶装置の構成を示す概略断面図である。
【図１７】本発明の第１０の実施形態に係る半導体記憶装置の構成を示す概略断面図である。
【図１８】本発明の第１１の実施形態に係る半導体記憶装置の構成を示す概略断面図である。
【図１９】本発明の第１２の実施形態に係る半導体記憶装置の構成を示す概略断面図である。
【図２０】従来の不揮発性メモリ素子の構造の概要を示す概略断面図である。
【符号の説明】
１ 半導体基板
２ ゲート絶縁膜
３ ゲート電極
４ 論理回路領域
５ メモリ領域
６ ＬＤＤ領域
７ フォトレジスト
８ ゲートスタック
９ 第１絶縁膜
１０ シリコンドット
１１ メモリ機能体
１３ ソース／ドレイン拡散領域
１８ 積み上げ半導体層
１９ チャネル形成領域
２０ オフセット領域
３１ 電荷保持部
３２ 散逸防止絶縁体
３２ａ 第１の絶縁体
３２ｂ 第２の絶縁体

Claims (15)

1. 半導体基板の表面に設けられた凹溝の底面部上にゲート絶縁膜を介して形成されたゲート電極と、上記凹溝の両側に相当する半導体基板表面に形成された一対のソース／ドレイン拡散領域とを有する電界効果トランジスタを備え、
   上記凹溝は、上記底面部に連なって、ゲート長方向に関して上記ゲート絶縁膜の両側の端部に相当する箇所からそれぞれ立ち上る斜面部を有し、
   上記ゲート電極の側面と上記凹溝の斜面部との間の窪みを埋める態様で、上記ゲート電極の両側に、電荷を蓄積する機能を有する材料からなる電荷保持部と蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とから成るメモリ機能体が形成されていることを特徴とする半導体記憶装置。
2. 請求項１に記載の半導体記憶装置において、
   ゲート長方向に関して上記ゲート電極と上記ソース／ドレイン拡散領域との間に間隔が設けられていることを特徴とする半導体記憶装置。
3. 請求項１に記載の半導体記憶装置において、
   上記電荷保持部の最上部位置が上記ゲート電極の最上部位置より下方であることを特徴とする半導体記憶装置。
4. 請求項１に記載の半導体記憶装置において、
   上記電荷保持部の少なくとも一部が前記ソース／ドレイン拡散領域の一部にオーバーラップしていることを特徴とする半導体記憶装置。
5. 請求項１に記載の半導体記憶装置において、
   上記電荷保持部が、上記凹溝の斜面部に対して略平行な部分を有することを特徴とする半導体記憶装置。
6. 請求項１に記載の半導体記憶装置において、
   上記電荷保持部が、上記ゲート電極の側面に対して略平行に延びる部分を含むことを特徴とする半導体記憶装置。
7. 請求項１に記載の半導体記憶装置において、
   上記散逸防止絶縁体のうち上記電荷保持部と上記凹溝の斜面部とを隔てる部分の厚さが、上記ゲート絶縁膜の膜厚より薄く、かつ０．８ｎｍ以上であることを特徴とする半導体記憶装置。
8. 請求項１に記載の半導体記憶装置において、
   上記散逸防止絶縁体のうち上記電荷保持部と上記凹溝の斜面部とを隔てる部分の厚さが、上記ゲート絶縁膜の膜厚より厚く、かつ２０ｎｍ以下であることを特徴とする半導体記憶装置。
9. 半導体基板上に、半導体記憶素子を有するメモリ領域と、半導体スイッチング素子を有する論理回路領域とが配置され、
   上記半導体記憶素子と半導体スイッチング素子はそれぞれ、上記半導体基板の表面に設けられた凹溝の底面部上にゲート絶縁膜を介して形成されたゲート電極と、上記凹溝の両側に相当する半導体基板表面に形成された一対のソース／ドレイン拡散領域とを有する電界効果トランジスタからなり、
   上記凹溝は、上記底面部に連なって、ゲート長方向に関して上記ゲート絶縁膜の両側の端部に相当する箇所からそれぞれ立ち上る斜面部を有し、
   上記半導体記憶素子と上記半導体スイッチング素子との両方で、上記ゲート電極の側面と上記凹溝の斜面部との間の窪みを埋める態様で、上記ゲート電極の両側に、電荷を蓄積する機能を有する材料からなる電荷保持部と蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とから成るメモリ機能体が形成され、
   上記半導体記憶素子においては、上記電荷保持部に保持された電荷の多寡により、上記ゲート電極に電圧を印加した際の一方の上記ソース／ドレイン拡散領域から他方の上記ソース／ドレイン拡散領域に流れる電流量を変化させ得るように構成され、
   上記半導体スイッチング素子においては、上記電荷保持部に保持された電荷の多寡にかかわらずスイッチング動作を行うように構成されていることを特徴とする半導体装置。
10. 請求項９に記載の半導体装置において、
    上記半導体記憶素子では、チャネル方向に関して上記ゲート電極と上記ソース／ドレイン拡散領域との間に間隔が設けられ、上記間隔は上記メモリ機能体で覆われており、
    上記半導体スイッチング素子では、チャネル方向に関して上記ゲート電極の端部の下に上記ソース／ドレイン拡散領域が延在して重なっていることを特徴とする半導体装置。
11. 請求項１に記載の半導体記憶装置または請求項９に記載の半導体装置を備えたことを特徴とするＩＣカード。
12. 請求項１に記載の半導体記憶装置または請求項９に記載の半導体装置を備えたことを特徴とする携帯電子機器。
13. 半導体基板上に電界効果トランジスタからなる半導体記憶素子を形成するために、
    半導体基板表面上にゲート絶縁膜およびゲート電極からなるスタックを形成する工程と、
    上記ゲート電極の両側に相当する半導体基板表面上に、上記半導体基板の一部となる積み上げ半導体層を、ゲート長方向に関して上記ゲート絶縁膜の両側の端部に相当する箇所からそれぞれ立ち上る斜面部をもつ態様で成長させる工程と、
    上記ゲート電極の側面と上記積み上げ半導体層の斜面部との間の窪みを埋める態様で、上記ゲート電極の両側に、電荷を蓄積する機能を有する材料からなる電荷保持部と蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とから成るメモリ機能体を形成する工程と、
    上記ゲート電極及び上記メモリ機能体をマスクとして上記積み上げ半導体層の表面に不純物を導入して、一対のソース／ドレイン拡散領域を形成する工程とを含むことを特徴とする半導体記憶装置の製造方法。
14. 半導体基板上に設定されたメモリ領域に電界効果トランジスタからなる半導体記憶素子を形成するのと並行して、上記半導体基板上に設定された論理回路領域に電界効果トランジスタからなる半導体スイッチング素子を形成する半導体装置の製造方法であって、
    上記メモリ領域及び論理回路領域の半導体基板表面上に、それぞれゲート絶縁膜およびゲート電極からなるスタックを形成する工程と、
    上記メモリ領域及び論理回路領域の両方で、上記ゲート電極の両側に相当する半導体基板表面上に、上記半導体基板の一部となる積み上げ半導体層を、ゲート長方向に関して上記ゲート絶縁膜の両側の端部に相当する箇所からそれぞれ立ち上る斜面部をもつ態様で成長させる工程と、
    上記メモリ領域に不純物が導入されないようにマスクを設けた状態で上記論理回路領域に上記ゲート電極をマスクとして不純物を導入して、上記論理回路領域の上記積み上げ半導体層の少なくとも斜面部に、ソース／ドレイン拡散領域の一部となる第１の不純物領域を形成する工程と、
    上記メモリ領域及び論理回路領域の両方で、上記ゲート電極の側面と上記積み上げ半導体層の斜面部との間の窪みを埋める態様で、上記ゲート電極の両側に、電荷を蓄積する機能を有する材料からなる電荷保持部と蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とから成るメモリ機能体を形成する工程と、
    上記メモリ領域及び論理回路領域に、上記ゲート電極とメモリ機能体とをマスクとして上記積み上げ半導体層の表面に、上記不純物と同じ導電型の不純物をそれぞれ導入して、ソース／ドレイン拡散領域の少なくとも一部となる第２の不純物領域を形成する工程とを有することを特徴とする半導体装置の製造方法。
15. 請求項１４に記載の半導体装置の製造方法において、
    上記第１の不純物領域における不純物濃度は、上記第２の不純物領域における不純物濃度より低いことを特徴とする半導体装置の製造方法。

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