JP2004342730A - 半導体記憶装置、半導体装置及びそれらの製造方法、並びに携帯電子機器、並びにicカード - Google Patents
半導体記憶装置、半導体装置及びそれらの製造方法、並びに携帯電子機器、並びにicカード Download PDFInfo
- Publication number
- JP2004342730A JP2004342730A JP2003135608A JP2003135608A JP2004342730A JP 2004342730 A JP2004342730 A JP 2004342730A JP 2003135608 A JP2003135608 A JP 2003135608A JP 2003135608 A JP2003135608 A JP 2003135608A JP 2004342730 A JP2004342730 A JP 2004342730A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- gate electrode
- memory
- film
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
【課題】過消去及びそれに起因する読出し不良の問題を解消できる半導体記憶装置を提供すること。
【解決手段】半導体基板1上にゲート電極3と、一対のソース/ドレイン拡散領域13,13とを有する電界効果トランジスタ30Aを備える。ゲート電極3の側方にメモリ機能体11,11を備える。メモリ機能体11は、断面L字型に形成された電荷を蓄積する機能を有する半導体又は導電体からなる蓄電体膜23と、電荷を蓄積する機能を有する複数の微粒子10と、蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体9,16とからなる。蓄電体膜23と微粒子10とからなる電荷保持部に保持された電荷の多寡により、ゲート電極3に電圧を印加した際の一方のソース/ドレイン拡散領域から他方の上記ソース/ドレイン拡散領域に流れる電流量を変化させ得る。
【選択図】 図1
【解決手段】半導体基板1上にゲート電極3と、一対のソース/ドレイン拡散領域13,13とを有する電界効果トランジスタ30Aを備える。ゲート電極3の側方にメモリ機能体11,11を備える。メモリ機能体11は、断面L字型に形成された電荷を蓄積する機能を有する半導体又は導電体からなる蓄電体膜23と、電荷を蓄積する機能を有する複数の微粒子10と、蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体9,16とからなる。蓄電体膜23と微粒子10とからなる電荷保持部に保持された電荷の多寡により、ゲート電極3に電圧を印加した際の一方のソース/ドレイン拡散領域から他方の上記ソース/ドレイン拡散領域に流れる電流量を変化させ得る。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は電気的に書き込み消去可能な半導体記憶素子およびその製造方法に関する。
【0002】
また、本発明は、半導体記憶素子と半導体スイッチング素子を同一基板上に混載した半導体装置及びその製造方法に関する。
【0003】
また、本発明は、そのような半導体記憶装置または半導体装置を備えた携帯電子機器ならびにICカードに関する。
【0004】
【従来の技術】
電気的に書込み消去可能なメモリ素子としてフラッシュメモリがある(例えば、非特許文献1参照。)。フラッシュメモリの素子の構造断面図を、図21に示す。半導体基板901上に第1酸化膜904を介してポリシリコンからなる浮遊ゲート906を有し、浮遊ゲート906の上に第2酸化膜905を介してポリシリコンからなる制御ゲート907を有する。ゲート電極906,907の両側の半導体基板901表面には一対のソース/ドレイン拡散領域902及び903が形成されている。ゲート電極906,907の端部はソース/ドレイン拡散領域902,903の端部上にそれぞれ重なっている。制御ゲート907はフラッシュメモリにおける電界効果トランジスタ(FET)のゲート電極の働きを担っている。また、制御ゲート907と半導体基板901間に、第1酸化膜904、浮遊ゲート906及び第2酸化膜905を配置している。つまり、フラッシュメモリはFETのゲート絶縁膜部分に電荷保持部であるメモリ膜(浮遊ゲート)を配置することによって、当該FETのしきい値電圧をメモリ膜に蓄積された電荷量に応じて変化させる機能を有するメモリである。
【0005】
【非特許文献1】
舛岡富士雄編,「フラッシュメモリ技術ハンドブック」,株式会社サイエンスフォーラム,1993年8月15日,P55−58
【0006】
【発明が解決しようとする課題】
上記構造のフラッシュメモリには、次に述べるような所謂過消去という問題がある。つまり通常フラッシュメモリにおける消去動作は、浮遊ゲートに蓄積された電子を引き抜くこと又は正孔を注入することによりフラッシュメモリにおけるFETのしきい値電圧を低下させるものである。この消去が過剰に成されると、ゲート電極(つまり制御ゲート)下の浮遊ゲートに保持された電荷の影響により当該FETがON(オン)してソース/ドレイン拡散領域間に電流が流れる。この現象は、FETとしてのゲート電極である制御ゲートと、メモリとしてのメモリ膜である浮遊ゲートが積み重ねられているという構造の特徴から、浮遊ゲートの保持電荷のみによって、FETがONするため生じるものである。
【0007】
このような過消去が起こると、メモリセルアレイ読出し動作時に非選択メモリセルからのリーク電流が生じて、選択メモリセルの電流が抽出できなくなるといった読出し不良が発生する。
【0008】
そこで、本発明の課題は、過消去及びそれに起因する読出し不良の問題を解消できる半導体記憶装置及びその製造方法を提供することにある。
【0009】
また、本発明の課題は、そのような効果を奏する半導体記憶素子と論理回路をなす半導体スイッチング素子とを同一基板上に混載した半導体装置及びその製造方法を提供することにある。
【0010】
また、本発明の課題は、そのような半導体記憶装置または半導体装置を備えた携帯電子機器及びICカードを提供することにある。
【0011】
【課題を解決するための手段】
上記課題を解決するため、この発明の半導体記憶装置は、
半導体基板上に形成されたゲート電極と、このゲート電極の両側に相当する半導体基板表面に形成された一対のソース/ドレイン拡散領域とを有する電界効果トランジスタを備え、
上記ゲート電極の側面の少なくとも一部及び上記半導体基板表面に沿って断面L字型に形成された電荷を蓄積する機能を有する半導体又は導電体からなる蓄電体膜と、この蓄電体膜上に設けられた電荷を蓄積する機能を有する複数の微粒子と、蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とからなるメモリ機能体が設けられ、
上記蓄電体膜と上記微粒子とからなる電荷保持部に保持された電荷の多寡により、上記ゲート電極に電圧を印加した際の一方の上記ソース/ドレイン拡散領域から他方の上記ソース/ドレイン拡散領域に流れる電流量を変化させ得るように構成されていることを特徴としている。
【0012】
この発明の半導体記憶装置では、メモリ機能体(したがって電荷保持部)が電界効果トランジスタのゲート絶縁膜の機能を担う部分ではなく、ゲート電極の側方に形成されている。したがって、従来技術にみられた過消去及びそれに関する読出し不良の問題が解消される。
【0013】
さらに、半導体基板と複数の微粒子の間に蓄電体膜が存在するように配置することにより、微粒子の位置や大きさのバラツキが電界効果トランジスタのしきい値電圧に与える影響を抑制することができる。よって、誤読み出しの抑制された半導体記憶装置を提供できる。また、散逸防止絶縁体により蓄積電荷の散逸が防止できるので、信頼性の高い半導体記憶装置が提供できる。
【0014】
また、別の局面では、この発明の半導体記憶装置は、半導体基板上に形成されたゲート電極と、このゲート電極の両側に相当する半導体基板表面に形成された一対のソース/ドレイン拡散領域とを有する電界効果トランジスタを備え、
チャネル方向に関して上記ゲート電極と上記ソース/ドレイン拡散領域との間に間隔が設けられ、
半導体基板表面上の上記間隔を覆うように、上記ゲート電極の側面の少なくとも一部及び上記半導体基板表面に沿って断面L字型に形成された電荷を蓄積する機能を有する半導体又は導電体からなる蓄電体膜と、この蓄電体膜上に設けられた電荷を蓄積する機能を有する複数の微粒子と、蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とからなるメモリ機能体が設けられていることを特徴としている。
【0015】
ここでL字型とは、単に角を有する形状のことを意味しているものであり、完全に直角に交わる角を有していることを意味するものではない。以下L字型の記載はすべて同じ。
【0016】
この発明の半導体記憶装置では、メモリ機能体(したがって電荷保持部)が電界効果トランジスタのゲート絶縁膜の機能を担う部分ではなく、ゲート電極の側方に形成されている。したがって、従来技術にみられた過消去及びそれに関する読出し不良の問題が解消される。
【0017】
さらに、半導体基板と複数の微粒子の間に蓄電体膜が存在するように配置することにより、微粒子の位置や大きさのバラツキが電界効果トランジスタのしきい値電圧に与える影響を抑制することができる。よって、誤読み出しの抑制された半導体記憶装置を提供できる。また、散逸防止絶縁体により蓄積電荷の散逸が防止できるので、信頼性の高い半導体記憶装置が提供できる。
【0018】
さらに、本発明の半導体記憶装置は、ゲート電極とソース/ドレイン拡散領域との間に間隔(オフセット領域)が設けられているため、メモリ機能体への電荷の注入効率が高く、書き込み/消去速度が速くなる。
【0019】
さらに、上記間隔のところで半導体基板表面と複数の微粒子との間に蓄電体膜が存在するので、微粒子の位置や大きさのバラツキが電界効果トランジスタのしきい値電圧に与える影響を抑制することができる。よって、半導体記憶装置の誤読み出しが抑制される。
【0020】
一実施形態の半導体記憶装置は、上記メモリ機能体が上記ゲート電極の側面に設けられたサイドウォールスペーサであることを特徴としている。
【0021】
この一実施形態の半導体記憶装置では、サイドウォールスペーサがセルフアラインプロセスにより形成され得るため、最先端の製造プロセスを用いて製造可能であり、微細化が容易になる。
【0022】
一実施形態の半導体記憶装置は、上記蓄電体膜と上記ゲート電極との間、及び、上記蓄電体膜と上記半導体基板との間に、上記散逸防止絶縁体の少なくとも一部が介在し、上記微粒子と上記蓄電体膜との間に、上記散逸防止絶縁体の少なくとも一部が介在していることを特徴としている。
【0023】
この一実施形態の半導体記憶装置では、上記蓄電体膜と上記ゲート電極との間、及び、上記蓄電体膜と上記半導体基板との間に、上記散逸防止絶縁体の少なくとも一部が介在しているので、上記蓄電体膜から上記ゲート電極及び半導体基板への蓄積電荷のリークを抑制することができる。同様に、上記微粒子と上記蓄電体膜との間に、上記散逸防止絶縁体の少なくとも一部が介在しているので、上記微粒子から上記蓄電体膜を介した上記ゲート電極及び半導体基板へのリークを抑制することができる。それにより、電荷保持特性がよく、長期信頼性の高い半導体記憶装置が提供される。
【0024】
一実施形態の半導体記憶装置は、上記蓄電体膜および微粒子の最上部位置が上記ゲート電極の最上部位置より下方であることを特徴としている。
【0025】
この一実施形態の半導体記憶装置によれば、上記微粒子がチャネル近傍に限定して配置される。よって、書き込みによって注入される電子はチャネル近傍付近に限定されるので、消去によって電子を除去し易くなる。それゆえ、消去不良を防止できる。また、電荷保持部の占める領域が限定されるので、注入電子数が変わらないとすれば、電子密度が高くなる。よって、書き込みと消去のしきい値電圧の差や、駆動電流の差が増大するので、電圧マージンが大きく、信頼性の向上した不揮発性半導体記憶素子が形成できる。
【0026】
また、この発明の半導体装置は、半導体基板上に、半導体記憶素子を有するメモリ領域と、半導体スイッチング素子を有する論理回路領域とが配置され、
上記半導体記憶素子と半導体スイッチング素子はそれぞれ、ゲート電極と、このゲート電極の両側に相当する半導体基板表面に形成された一対のソース/ドレイン拡散領域とを有する電界効果トランジスタからなり、
上記半導体記憶素子のゲート電極の両側に、上記ゲート電極の側面の少なくとも一部及び上記半導体基板表面に沿って断面L字型に形成された電荷を蓄積する機能を有する半導体又は導電体からなる蓄電体膜と、この蓄電体膜上に設けられた電荷を蓄積する機能を有する複数の微粒子と、蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とからなるメモリ機能体が設けられ、
上記蓄電体膜と上記微粒子とからなる電荷保持部に保持された電荷の多寡により、上記ゲート電極に電圧を印加した際の一方の上記ソース/ドレイン拡散領域から他方の上記ソース/ドレイン拡散領域に流れる電流量を変化させ得るように構成されていることを特徴としている。
【0027】
この発明の半導体装置では、半導体基板上に、半導体記憶素子を有するメモリ領域と、半導体スイッチング素子を有する論理回路領域とが配置されている。つまり、同一基板内に半導体記憶素子と半導体スイッチング素子とが混載されている。半導体記憶素子は、一方のソース/ドレイン拡散領域から他方のソース/ドレイン拡散領域に流れる電流量を保持電荷の多寡により変化させ得るように構成それている。半導体スイッチング素子は、たとえ電荷を保持し得る場合であっても、一方のソース/ドレイン拡散領域から他方のソース/ドレイン拡散領域に流れる電流量を保持電荷の多寡により変化させないものとする。半導体記憶素子のメモリ機能体は、上記ゲート電極の側面の少なくとも一部及び上記半導体基板表面に沿って断面L字型に形成された電荷を蓄積する機能を有する半導体又は導電体からなる蓄電体膜と、この蓄電体膜上に設けられた電荷を蓄積する機能を有する複数の微粒子と、蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とからなる。ゲート電極の側方にこのようなメモリ機能体が配置されているので、上記半導体記憶素子は不揮発性半導体記憶素子として働くことができる。また、一般的なフラッシュメモリは電荷保持部(電荷を蓄積するための領域)がゲート電極下部にあるのでゲート絶縁膜が厚膜化した電界効果トランジスタとしての能力しかなかったが、本発明の不揮発性半導体記憶素子は、電荷保持部がゲート電極側方にあるため、最先端のMOSFET製造プロセスを容易に適用可能な半導体記憶素子、並びに、そのような半導体記憶素子と半導体スイッチング素子を混載した、半導体装置を提供できる。さらに、上記複数の半導体スイッチング素子より論理回路部が構成され、上記複数の半導体記憶素子により不揮発性半導体記憶素子部が構成されているため、上記効果を有し、同一基板上に容易に混載された論理回路部と不揮発性半導体記憶素子部を有する半導体装置を実現することができる。
【0028】
また、別の局面では、この発明の半導体装置は、半導体基板上に、半導体記憶素子を有するメモリ領域と、半導体スイッチング素子を有する論理回路領域とが配置され、
上記半導体記憶素子と半導体スイッチング素子はそれぞれ、ゲート電極と、このゲート電極の両側に相当する半導体基板表面に形成された一対のソース/ドレイン拡散領域とを有する電界効果トランジスタからなり、
上記半導体スイッチング素子では、チャネル方向に関して上記ゲート電極の端部の下に上記ソース/ドレイン拡散領域が延在して重なる一方、
上記半導体記憶素子では、チャネル方向に関して上記ゲート電極と上記ソース/ドレイン拡散領域との間に間隔が設けられ、かつ、半導体基板表面上の上記間隔を覆うように、上記ゲート電極の側面の少なくとも一部及び上記半導体基板表面に沿って断面L字型に形成された電荷を蓄積する機能を有する半導体又は導電体からなる蓄電体膜と、この蓄電体膜上に設けられた電荷を蓄積する機能を有する複数の微粒子と、蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とからなるメモリ機能体が設けられていることを特徴としている。
【0029】
この発明の半導体装置では、半導体基板上に、半導体記憶素子を有するメモリ領域と、半導体スイッチング素子を有する論理回路領域とが配置されている。つまり、同一基板内に半導体記憶素子と半導体スイッチング素子とが混載されている。半導体記憶素子は、一方のソース/ドレイン拡散領域から他方のソース/ドレイン拡散領域に流れる電流量を保持電荷の多寡により変化させ得るものとする。半導体スイッチング素子は、たとえ電荷を保持し得る場合であっても、一方のソース/ドレイン拡散領域から他方のソース/ドレイン拡散領域に流れる電流量を保持電荷の多寡により変化させないものとする。半導体記憶素子において、チャネル方向に関して上記ゲート電極と上記ソース/ドレイン拡散領域との間に間隔が設けられ、半導体基板表面上の上記間隔を覆うようにメモリ機能体が設けられている。このメモリ機能体は、上記ゲート電極の側面の少なくとも一部及び上記半導体基板表面に沿って断面L字型に形成された電荷を蓄積する機能を有する半導体又は導電体からなる蓄電体膜と、この蓄電体膜上に設けられた電荷を蓄積する機能を有する複数の微粒子と、蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とからなる。ゲート電極の側方にこのようなメモリ機能体が配置されているので、上記半導体記憶素子は不揮発性半導体記憶素子として働くことができる。さらに、チャネル方向に関して上記ゲート電極と上記ソース/ドレイン拡散領域との間に間隔(オフセット領域)を有する半導体記憶素子と、そのような間隔を有しない半導体スイッチング素子とが同一基板内に混載されているので、メモリ効果の良好な不揮発性半導体記憶素子と電流駆動能力の高い半導体スイッチング素子が混載できる。また、一般的なフラッシュメモリは電荷保持部(電荷を蓄積するための領域)がゲート電極下部にあるのでゲート絶縁膜が厚膜化した電界効果トランジスタとしての能力しかなかったが、本発明の不揮発性半導体記憶素子は、電荷保持部がゲート電極側方にあるため、最先端のMOSFET製造プロセスを容易に適用可能な半導体記憶素子、並びに、そのような半導体記憶素子と半導体スイッチング素子を混載した、半導体装置を提供できる。さらに、上記複数の半導体スイッチング素子より論理回路部が構成され、上記複数の半導体記憶素子により不揮発性半導体記憶素子部が構成されているため、上記効果を有し、同一基板上に容易に混載された論理回路部と不揮発性半導体記憶素子部を有する半導体装置を実現することができる。
【0030】
さらに、上記間隔のところで半導体基板表面と複数の微粒子との間に蓄電体膜が存在するので、微粒子の位置や大きさのバラツキが電界効果トランジスタのしきい値電圧に与える影響を抑制することができる。よって、半導体記憶素子の誤読み出しが抑制される。
【0031】
また、一実施形態の半導体装置は、上記半導体スイッチング素子のゲート電極の両側に、上記半導体記憶素子のメモリ機能体と同じものが設けられていることを特徴としている。
【0032】
この一実施形態の半導体装置では、半導体記憶素子だけでなく半導体スイッチング素子でもゲート電極の側方にメモリ機能体を形成しているので、両者の作製プロセスに大幅な差がない。したがって、半導体記憶素子と半導体スイッチング素子とを混載した半導体装置を、簡単なプロセスで容易に作製でき、低コスト化できる。
【0033】
また、一実施形態の半導体装置は、上記メモリ機能体が上記ゲート電極の側面に設けられたサイドウォールスペーサであることを特徴としている。
【0034】
この一実施形態の半導体装置では、サイドウォールスペーサがセルフアラインプロセスにより形成され得るため、例えば、半導体スイッチング素子からなる論理回路等と半導体記憶素子からなる不揮発性半導体記憶素子との混載が自己整合的なプロセスを用いて非常に容易に可能になる。
【0035】
また、一実施形態の半導体装置は、上記半導体基板が、表面半導体層を有するSOI基板からなり、該表面半導体層に、第2導電型を有するボディ領域が形成されていることを特徴としている。
【0036】
この一実施形態の半導体装置では、半導体基板が、表面半導体層を有するSOI(シリコン・オン・インシュレータ)基板からなることにより、ソース/ドレインの拡散領域と半導体基板との容量を極小まで抑えることができるため、高速動作が可能になる。さらに、上記ソース/ドレイン拡散領域の導電型(これを第1導電型と呼ぶ。)とは異なる導電型(これを第2導電型と呼ぶ。)を有するボディ領域を形成することによって、電界効果トランジスタのオフリークが抑制でき、低消費電力の半導体装置が提供できる。
【0037】
また、一実施形態の半導体装置は、上記蓄電体膜と上記ゲート電極との間、及び、上記蓄電体膜と上記半導体基板との間に、上記散逸防止絶縁体の少なくとも一部が介在し、上記微粒子と上記蓄電体膜との間に、上記散逸防止絶縁体の少なくとも一部が介在していることを特徴としている。
【0038】
この一実施形態の半導体装置では、上記蓄電体膜と上記ゲート電極との間、及び、上記蓄電体膜と上記半導体基板との間に、上記散逸防止絶縁体の少なくとも一部が介在しているので、上記蓄電体膜から上記ゲート電極及び半導体基板への蓄積電荷のリークを抑制することができる。同様に、上記微粒子と上記蓄電体膜との間に、上記散逸防止絶縁体の少なくとも一部が介在しているので、上記微粒子から上記蓄電体膜を介した上記ゲート電極及び半導体基板へのリークを抑制することができる。それにより、電荷保持特性がよく、長期信頼性の高い半導体装置が提供される。例えば、上記蓄電体膜と上記ゲート電極との間、及び、上記蓄電体膜と上記半導体基板との間は、上記ゲート電極の側面の少なくとも一部及び上記半導体基板表面に沿って断面L字型に形成された第1のL字型絶縁膜で絶縁される。また、上記微粒子と上記蓄電体膜との間は、上記蓄電体膜の鋭角側の二面に沿って形成された第2のL字型絶縁膜で絶縁される。
【0039】
また、上記半導体基板と上記蓄電体膜との間、および、上記ゲート電極と上記蓄電体膜との間を隔てる絶縁体の厚さは、1nmから10nmの範囲内であるのが望ましく、3nmから6nmの範囲内であるのがさらに望ましい。また、上記微粒子と上記蓄電体膜との間を隔てる絶縁体の厚さは、1nmから10nmの範囲内であるのが望ましく、3nmから6nmの範囲内であるのがさらに望ましい。
【0040】
上記半導体基板と上記蓄電体膜との間、および、上記ゲート電極と上記蓄電体膜との間を隔てる絶縁体の厚さや、上記微粒子と上記蓄電体膜との間を隔てる絶縁体の厚さが1nm以上であれば電荷の散逸を防止できリテンションが向上する一方、10nm以下であれば効率よく電荷を注入できる。さらに、それらの絶縁体の厚さが3nm以上であれば直接トンネルによる電荷の散逸の抑制が可能であり、6nm以下であれば半導体基板と微粒子間及びゲート電極と微粒子間をFNトンネル伝導等のトンネル伝導によって効率的に電荷を移動させることができる。さらに、半導体基板と蓄電体膜と微粒子間およびゲート電極と蓄電体膜と微粒子間をトンネル伝導によって電荷を移動させることができるので、非常に低電圧で、高速の書き込み、消去および長期保持が可能な不揮発性半導体記憶素子が提供できる。
【0041】
さらに、上記微粒子の大きさが1nmから15nmであり、かつ/又は、上記微粒子は、上記半導体基板に対して1nmから6nmの間隔を有する第1の微粒子と、前記第1の微粒子に対して1nmから6nmの間隔を有する第2の微粒子を有するのが望ましい。
【0042】
上記第1の微粒子の大きさが1nm以上であればクーロンブロッケード効果が大き過ぎる場合に起こる書き込み効率の低下が抑制される。さらに、微粒子が15nm以下であれば微粒子のエネルギー準位が離散化し、クーロンブロッケード効果により電荷を保持することができる。よって、長時間の電荷保持が可能な不揮発性半導体記憶素子が提供できる。
【0043】
さらに、半導体基板と第1の微粒子との間の間隔が1nmから6nmであり、かつ、第1の微粒子と第2の微粒子との間の間隔が1nmから6nmであれば、電荷の散逸を防止し、リテンションが向上する。さらに、半導体基板と第1の微粒子との間及び第1の微粒子と第2の微粒子との間をトンネル伝導によって電荷を移動させることができるので、非常に低電圧で、高速の書き込み、消去及び長期保持が可能な不揮発性半導体記憶素子が提供できる。さらに、第1の微粒子の大きさが1nm以上であるためクーロンブロッケード効果が大き過ぎる場合に起こる書き込み効率の低下が抑制される。
【0044】
さらに、上記微粒子の大きさについての限定と、上記半導体基板と第1の微粒子との間及び第1の微粒子と第2の微粒子との間の間隔についての限定とがともに満足されれば、2重トンネル接合が形成されるので、更に効率的にクーロンブロッケード効果が発現し、更に長時間の電荷保持が可能な不揮発性半導体記憶素子が提供できる。
【0045】
さらに、上記半導体基板がシリコン基板であり、上記微粒子はシリコンからなるのが望ましい。LSI(大規模集積回路)の材料として最も広く使われているシリコンを用いることで、非常に高度に発達したシリコンプロセスを用いることができるので、製造が容易になる。
【0046】
また、一実施形態の半導体装置は、上記蓄電体膜および微粒子の最上部位置が上記ゲート電極の最上部位置より下方であることを特徴としている。
【0047】
この一実施形態の半導体装置によれば、上記微粒子がチャネル近傍に限定して配置される。よって、書き込みによって注入される電子はチャネル近傍付近に限定されるので、消去によって電子を除去し易くなる。それゆえ、消去不良を防止できる。また、電荷保持部の占める領域が限定されるので、注入電子数が変わらないとすれば、電子密度が高くなる。よって、書き込みと消去のしきい値電圧の差や、駆動電流の差が増大するので、電圧マージンが大きく、信頼性の向上した不揮発性半導体記憶素子が形成できる。
【0048】
また、上記蓄電体膜と上記ゲート電極との間、及び、上記蓄電体膜と上記半導体基板との間は、上記ゲート電極の側面の少なくとも一部及び上記半導体基板表面に沿って断面L字型に形成された第1のL字型絶縁膜で絶縁されている場合に、上記蓄電体膜の最上部位置が上記第1のL字型絶縁膜の最上部位置より下方であれば、半導体装置を製造するためのシリサイドや配線工程等において、ゲート電極と蓄電体膜および微粒子との間の短絡が抑制される。したがって、半導体装置の製造歩留まりが向上する。
【0049】
また、一実施形態の半導体装置は、上記半導体スイッチング素子の上記ソース/ドレイン拡散領域のうち上記ゲート電極の端部の下に延在する部分は、該ソース/ドレイン拡散領域のうち上記ゲート電極及びメモリ機能体の外側に相当する部分よりも不純物濃度が低いことを特徴としている。
【0050】
この一実施形態の半導体装置によれば、上記半導体スイッチング素子の上記ソース/ドレイン拡散領域のうち上記ゲート電極の端部の下に延在する部分は、該ソース/ドレイン拡散領域のうち上記ゲート電極及びメモリ機能体の外側に相当する部分よりも不純物濃度が低いので、ドレイン耐圧が向上し、不要なリーク電流が流れにくくなる。したがって、半導体スイッチング素子の信頼性が高くなるとともに低消費電力化が実現される。
【0051】
さらに、上記ソース/ドレイン拡散領域のうち上記ゲート電極の端部の下に延在する部分は、該ソース/ドレイン拡散領域のうち上記ゲート電極及びメモリ機能体の外側に相当する部分よりも深さが浅くなっていれば、さらにドレイン耐圧が向上し、不要なリーク電流が流れにくくなる。したがって、さらに半導体スイッチング素子の信頼性が高くなるとともに低消費電力化が実現される。しかも、短チャネル効果を抑制できるので微細化に適した半導体スイッチング素子を実現できる。
【0052】
一方、上記半導体記憶素子では、チャネル方向に関して上記ゲート電極と上記ソース/ドレイン拡散領域との間に間隔が設けられているため、ホットキャリヤが効率的に発生し、充分に早い書き込み/消去速度が得られる。よって、信頼性の高い半導体スイッチング素子と、充分に早い書き込み/消去速度を有する半導体記憶素子とを同時に実現することができる。
【0053】
さらに、上記メモリ領域の半導体記憶素子と上記論理回路領域の半導体スイッチング素子とに対して供給される電源電圧が、互いに独立に設定されるようになっているのが望ましい。その場合、メモリ領域における半導体記憶素子には比較的高電源電圧の供給ができるため、書き込み/消去速度を比較的向上させることができる。さらに、論理回路領域における半導体スイッチング素子には比較的低電源電圧の供給ができるため、ゲート絶縁膜の破壊等による、トランジスタ特性の劣化を抑制することができ、さらに低消費電力化が達成され、それらが混載される。よって、同一基板上に容易に混載された信頼性の高い論理回路領域と書き込み/消去速度が格段に速いメモリ領域を有する半導体装置を実現することができる。
【0054】
さらに、上記複数の半導体スイッチング素子により、スタティック・ランダム・アクセス・メモリが構成されているのが望ましい。その場合、上記複数の半導体スイッチング素子により論理回路部及びスタティック・ランダム・アクセス・メモリが構成され、上記複数の半導体記憶素子により不揮発性半導体記憶素子部が構成される。このため、同一基板上に混載された論理回路部及びスタティック・ランダム・アクセス・メモリと不揮発性半導体記憶素子部を有する半導体装置を容易に実現することができる。さらに、スタティック・ランダム・アクセス・メモリを高速動作メモリ一時記憶メモリとして混載することにより、さらなる機能の向上を達成することができる。
【0055】
また、一実施形態の半導体記憶装置は、上記蓄電体膜の少なくとも一部が前記ソース/ドレイン拡散領域の一部にオーバーラップするように配置されていることを特徴としている。
【0056】
この一実施形態の半導体記憶装置によれば、電界効果トランジスタによって構成される半導体記憶素子の読出し動作時の電流値がオーバーラップしていない場合と比較して、格段に向上する。それによって、読出し速度も格段に向上するので、読出し速度の早い半導体記憶素子を有する半導体記憶装置が提供される。
【0057】
また、一実施形態の半導体記憶装置は、上記蓄電体膜が、上記ゲート電極の直下に形成されたゲート絶縁膜の表面に対して略平行に延びる部分を有することを特徴としている。
【0058】
この一実施形態の半導体記憶装置によれば、上記蓄電体膜からの電界の影響による反転層の形成されやすさを効果的に制御することができ、メモリ効果を大きくすることができる。また、オフセット量がばらついた場合でもメモリ効果の変化を比較的小さく保つことができ、メモリ効果のばらつきを抑制することができる。
【0059】
また、一実施形態の半導体記憶装置は、上記蓄電体膜が、上記ゲート電極の側面に対して略平行に延びる部分を含むことを特徴としている。
【0060】
この一実施形態の半導体記憶装置によれば、電界効果トランジスタによって構成される半導体記憶素子における、書換え動作時に電荷蓄積膜及び微粒子に注入される電荷が増加し、書換え速度が増大する。
【0061】
また、一実施形態の半導体記憶装置は、上記散逸防止絶縁体のうち上記蓄電体膜と上記半導体基板とを隔てる部分の厚さが、上記ゲート電極の直下に形成されたゲート絶縁膜の膜厚より薄く、かつ0.8nm以上であることを特徴としている。
【0062】
この一実施形態の半導体記憶装置によれば、及び微粒子への電荷の注入が容易になり、書込み動作及び及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にすることが可能となり、また、微粒子に電荷が保持された時にチャネル形成領域又はウェル領域に誘起される電荷量が増えるため、メモリ効果を増大させることができる。また、上記散逸防止絶縁体のうち上記蓄電体膜と上記半導体基板とを隔てる部分の厚さが0.8nm以上なので保持特性の極端な劣化が抑制される。
【0063】
また、一実施形態の半導体装置では、上記散逸防止絶縁体のうち上記蓄電体膜と上記半導体基板とを隔てる部分の厚さが、上記ゲート電極の直下に形成されたゲート絶縁膜の膜厚より厚く、かつ20nm以下であることを特徴としている。
【0064】
この一実施形態の半導体装置では、メモリの短チャネル効果を悪化させることなく保持特性を改善することが可能となる。また、上記散逸防止絶縁体のうち上記蓄電体膜と上記半導体基板とを隔てる部分の厚さが20nm以下であるため書換え速度の低下を抑制できる。
【0065】
また、本発明のICカードは、上記発明の半導体記憶装置または半導体装置を備えたことを特徴としている。
【0066】
本発明のICカードによれば、上記発明の半導体記憶装置または半導体装置による作用効果と同様の作用効果を奏することができる。例えば、ICカードは、不揮発性半導体記憶素子とその周辺回路部、論理回路部及びSRAM部等を容易に混載し低コスト化できた半導体装置を有する。それゆえ、コスト削減できたICカードが提供できる。
【0067】
また、本発明の携帯電子機器は、上記発明の半導体記憶装置または半導体装置を備えたことを特徴としている。
【0068】
本発明の携帯電子機器によれば、上記発明の半導体記憶装置または半導体装置による作用効果と同様の作用効果を奏することができる。例えば、携帯電話は、不揮発性半導体記憶素子とその周辺回路部、論理回路部及びSRAM部等を容易に混載し低コスト化できた半導体装置を有する。それゆえ、コスト削減できた携帯電話が提供できる。
【0069】
また、この発明の半導体記憶装置の製造方法は、半導体基板上に電界効果トランジスタからなる半導体記憶素子を形成するために、
半導体基板表面上にゲート絶縁膜を介してゲート電極を形成する工程と、
上記ゲート電極の側面に、上記ゲート電極の側面の少なくとも一部及び上記半導体基板表面に沿って断面L字型に形成された電荷を蓄積する機能を有する半導体又は導電体からなる蓄電体膜と、この蓄電体膜上に設けられた電荷を蓄積する機能を有する複数の微粒子と、蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とからなるメモリ機能体を、自己整合的に形成する工程と、
上記ゲート電極及び上記メモリ機能体をマスクとして上記マスクの両側に相当する半導体基板表面に不純物を導入して、一対のソース/ドレイン拡散領域を形成する工程とを含むことを特徴としている。
【0070】
この発明の半導体記憶装置の製造方法は、ゲート絶縁膜とメモリ機能体とを互いに独立に形成しているので、最先端の製造プロセスを用いて半導体記憶素子を形成でき、微細化が容易に可能となる。また、論理回路等との混載を行う場合、最先端の製造プロセスを用いることが可能となる。形成された半導体記憶素子は、チャネル方向に関して上記ゲート電極と上記ソース/ドレイン拡散領域との間に間隔(オフセット領域)が設けられ、半導体基板表面上の上記間隔を覆うように、メモリ機能体が設けられたものとなる。このメモリ機能体は、上記ゲート電極の側面の少なくとも一部及び上記半導体基板表面に沿って断面L字型に形成された電荷を蓄積する機能を有する半導体又は導電体からなる蓄電体膜と、この蓄電体膜上に設けられた電荷を蓄積する機能を有する複数の微粒子と、蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とからなる。半導体基板表面上の上記間隔を覆うように上記メモリ機能体が設けられているので、形成された半導体記憶素子は、不揮発性半導体記憶素子として動作することができる。さらに、上記間隔のところで半導体基板表面と複数の微粒子との間に蓄電体膜が存在するので、微粒子の位置や大きさのバラツキが電界効果トランジスタのしきい値電圧に与える影響を抑制することができる。よって、半導体記憶素子の誤読み出しが抑制される。
【0071】
一実施形態の半導体記憶装置の製造方法では、上記メモリ機能体を形成する工程は、
実質的に均一な膜厚で上記ゲート電極の側面と上記ゲート電極の両側に相当する半導体基板表面とを覆う断面L字型の部分をもつ第1絶縁膜を形成する工程と、
上記第1絶縁膜の表面に沿って、所定の形成条件でシリコンからなる上記蓄電体膜を形成する工程と、
上記蓄電体膜上に、蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体を形成する工程と、
上記散逸防止絶縁体上に、上記蓄電体膜を形成した形成条件と同じ形成条件でシリコンからなる上記微粒子を形成する工程を含み、
上記散逸防止絶縁体を形成する工程と上記微粒子を形成する工程とを組み合わせて1回以上繰り返すことを特徴としている。
【0072】
この一実施形態の半導体記憶装置の製造方法では、上記蓄電体膜と微粒子とを同じ条件で形成しているので、TAT(Turn Around Time:一連のプロセスに要する時間)を短くすることができる。したがって、半導体記憶装置を低コストで製造できる。
【0073】
さらに、微粒子を表面処理することにより、微粒子の大きさバラツキが抑えられ、メモリ効果のバラツキが抑えられ、信頼性が向上する。
【0074】
さらに、上記散逸防止絶縁体を形成する工程と上記微粒子を形成する工程とを組み合わせて2回繰り返した場合、縦方向に2重トンネル接合を形成することができる。したがって、形成される半導体記憶装置は、低電圧動作と長時間記憶保持が可能になる。
【0075】
また、一実施形態の半導体記憶装置の製造方法は、上記蓄電体膜および微粒子の最上部位置が上記ゲート電極の最上部位置より下方になるように、上記サイドウォールスペーサを等方性エッチングすることを特徴としている。
【0076】
この一実施形態の半導体記憶装置の製造方法によれば、微粒子の最上部位置は、上記ゲート電極の最上部位置より下方になることから、微粒子をチャネル近傍に限定して配置することができる。よって、書き込みによって注入される電子はチャネル近傍付近に限定されるので、消去によって電子を除去し易くなる。それゆえ、消去不良を防止できる。また、電荷保持部の占める領域が限定されるので、注入電子数が変わらないとすれば、電子密度が高くなる。よって、書き込みと消去のしきい値電圧の差や、駆動電流の差が増大するので、電圧マージンが大きく、信頼性の向上した不揮発性半導体記憶素子が形成できる。
【0077】
また、サイドウォールスペーサ形成時のエッチングバック工程で微粒子の残渣が残った場合に、サイドウォールスペーサにさらに等方性エッチングを行うことにより、残渣をリフトオフすることができる。したがって、残渣による素子の不良を防止できる。
【0078】
また、本発明の半導体装置の製造方法は、半導体基板上に設定されたメモリ領域に電界効果トランジスタからなる半導体記憶素子を形成するのと並行して、上記半導体基板上に設定された論理回路領域に電界効果トランジスタからなる半導体スイッチング素子を形成する半導体装置の製造方法であって、
上記メモリ領域及び論理回路領域の半導体基板表面上に、それぞれゲート絶縁膜を介してゲート電極を形成する工程と、
上記メモリ領域に不純物が導入されないようにマスクを設けた状態で上記論理回路領域に上記ゲート電極をマスクとして不純物を導入して、上記論理回路領域に、ソース/ドレイン拡散領域の一部となる第1の不純物領域を形成する工程と、
上記メモリ領域の上記ゲート電極の側面に、上記ゲート電極の側面の少なくとも一部及び上記半導体基板表面に沿って断面L字型に形成された電荷を蓄積する機能を有する半導体又は導電体からなる蓄電体膜と、この蓄電体膜上に設けられた電荷を蓄積する機能を有する複数の微粒子と、蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とからなるメモリ機能体を、自己整合的に形成する工程と、
上記メモリ領域と論理回路領域に、上記ゲート電極と形成されたメモリ機能体とをマスクとして上記不純物と同じ導電型の不純物をそれぞれ導入して、ソース/ドレイン拡散領域の少なくとも一部となる第2の不純物領域を形成する工程とを有することを特徴としている。
【0079】
本発明の半導体装置の製造方法によれば、半導体記憶素子と半導体スイッチング素子とを混載した半導体装置を、簡単なプロセスで容易に作製でき、低コスト化できる。具体的には、上記第1の不純物領域を形成する工程で使うマスクのお蔭で、半導体基板上に設定されたメモリ領域に電界効果トランジスタからなる半導体記憶素子を形成するのと並行して、上記半導体基板上に設定された論理回路領域に電界効果トランジスタからなる半導体スイッチング素子が形成される。形成された半導体スイッチング素子は、上記ゲート電極の両側に相当する半導体基板表面に上記第1の不純物領域が配置されて、チャネル方向に関してゲート電極とソース/ドレイン拡散領域との間に間隔が存しないものとなる。一方、形成された半導体記憶素子は、チャネル方向に関して上記ゲート電極と上記ソース/ドレイン拡散領域との間に間隔(オフセット領域)が設けられ、半導体基板表面上の上記間隔を覆うように、メモリ機能体が設けられたものとなる。このメモリ機能体は、上記ゲート電極の側面の少なくとも一部及び上記半導体基板表面に沿って断面L字型に形成された電荷を蓄積する機能を有する半導体又は導電体からなる蓄電体膜と、この蓄電体膜上に設けられた電荷を蓄積する機能を有する複数の微粒子と、蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とからなる。
【0080】
上記半導体スイッチング素子は、第1の不純物注入領域と第2の不純物注入領域とからなるLDD(ライトリ・ドープト・ドレイン)構造をとることができる。したがって、短チャネル効果を抑制でき、ソース/ドレイン耐圧が高く、信頼性の高いものとなる。
【0081】
一方、上記半導体記憶素子は、半導体基板表面上の上記間隔を覆うように上記メモリ機能体が設けられているので、不揮発性半導体記憶素子として動作することができる。さらに、上記間隔のところで半導体基板表面と複数の微粒子との間に蓄電体膜が存在するので、微粒子の位置や大きさのバラツキが電界効果トランジスタのしきい値電圧に与える影響を抑制することができる。よって、半導体記憶素子の誤読み出しが抑制される。
【0082】
さらに、上記オフセット領域を有しない半導体スイッチング素子は比較的駆動電流が大きく、上記オフセット領域を有する半導体記憶素子は比較的メモリ効果が大きくなるので、駆動電流が大きい論理回路とメモリ効果が大きい不揮発性半導体記憶素子が容易に混載される。
【0083】
一実施形態の半導体装置の製造方法は、上記メモリ領域の上記ゲート電極の側面に上記メモリ機能体を自己整合的に形成する工程で、上記半導体スイッチング素子のゲート電極の両側に、上記半導体記憶素子のメモリ機能体と同じものを自己整合的に並行して形成することを特徴としている。
【0084】
この一実施形態の半導体装置の製造方法によれば、上記メモリ領域におけるゲート電極の側面だけでなく、上記論理回路領域におけるゲート電極の側面にも、上記半導体記憶素子のメモリ機能体と同じものが自己整合的に並行して形成される。したがって、上記メモリ機能体を形成する工程がマスクを使用することなく簡単に行われる。したがって、さらに容易に混載構造を形成することができる。
【0085】
一実施形態の半導体装置の製造方法では、上記メモリ機能体を形成する工程は、
実質的に均一な膜厚で上記ゲート電極の側面と上記ゲート電極の両側に相当する半導体基板表面とを覆う断面L字型の部分をもつ第1絶縁膜を形成する工程と、
上記第1絶縁膜の表面に沿って、所定の形成条件でシリコンからなる上記蓄電体膜を形成する工程と、
上記蓄電体膜上に、蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体を形成する工程と、
上記散逸防止絶縁体上に、上記蓄電体膜を形成した形成条件と同じ形成条件でシリコンからなる上記微粒子を形成する工程を含み、
上記散逸防止絶縁体を形成する工程と上記微粒子を形成する工程とを組み合わせて1回以上繰り返すことを特徴としている。
【0086】
この一実施形態の半導体装置の製造方法では、上記蓄電体膜と微粒子とを同じ条件で形成しているので、TAT(Turn Around Time:一連のプロセスに要する時間)を短くすることができる。したがって、半導体装置を低コストで製造できる。
【0087】
さらに、微粒子を表面処理することにより、微粒子の大きさバラツキが抑えられ、メモリ効果のバラツキが抑えられ、信頼性が向上する。
【0088】
さらに、上記散逸防止絶縁体を形成する工程と上記微粒子を形成する工程とを組み合わせて2回繰り返した場合、縦方向に2重トンネル接合を形成することができる。したがって、形成される半導体装置は、低電圧動作と長時間記憶保持が可能になる。
【0089】
また、一実施形態の半導体装置の製造方法では、上記微粒子形成後に形成される上記絶縁膜は、酸化若しくは窒化又は酸化と窒化を混合した処理により形成されることを特徴としている。
【0090】
この一実施形態の半導体装置の製造方法では、上記微粒子形成後に形成される上記絶縁膜は、酸化若しくは窒化又は酸化と窒化を混合した処理により形成されるので、形成される半導体装置は、耐圧が高く、リーク電流が少なく、信頼性の高いものとなる。
【0091】
また、一実施形態の半導体装置の製造方法は、
上記微粒子とともに上記蓄電体膜の表面を覆うように、堆積絶縁膜を堆積する工程と、
上記第1絶縁膜、蓄電体膜及び堆積絶縁膜をエッチングバックして、上記ゲート電極の側面に、上記第1絶縁膜、蓄電体膜、微粒子及び堆積絶縁膜を有するサイドウォールスペーサを形成する工程とを含み、
上記第1絶縁膜、蓄電体膜及び堆積絶縁膜をエッチングバックするとき、異方性エッチングを行うことを特徴としている。
【0092】
この一実施形態の半導体装置の製造方法は、上記第1絶縁膜、蓄電体膜及び堆積絶縁膜をエッチングバックするとき、異方性エッチングを行うので、選択的なエッチングを容易に行うことができる。したがって、上記ゲート電極の側面に上記サイドウォールスペーサを容易に形成することができる。このようにした場合、上記オフセット領域を有しない半導体スイッチング素子が自己整合プロセスを用いてより簡易に形成できる。さらに、上記オフセット領域を有する半導体記憶素子も自己整合プロセスを用いて簡易に形成できる。したがって、メモリ領域の半導体スイッチング素子と論理回路領域の半導体スイッチング素子との混載が極めて容易に可能となる。
【0093】
また、一実施形態の半導体装置の製造方法は、上記蓄電体膜および微粒子の最上部位置が上記ゲート電極の最上部位置より下方になるように、上記サイドウォールスペーサを等方性エッチングすることを特徴としている。
【0094】
この一実施形態の半導体装置の製造方法によれば、微粒子の最上部位置は、上記ゲート電極の最上部位置より下方になることから、微粒子をチャネル近傍に限定して配置することができる。よって、書き込みによって注入される電子はチャネル近傍付近に限定されるので、消去によって電子を除去し易くなる。それゆえ、消去不良を防止できる。また、電荷保持部の占める領域が限定されるので、注入電子数が変わらないとすれば、電子密度が高くなる。よって、書き込みと消去のしきい値電圧の差や、駆動電流の差が増大するので、電圧マージンが大きく、信頼性の向上した不揮発性半導体記憶素子が形成できる。
【0095】
また、サイドウォールスペーサ形成時のエッチングバック工程で微粒子の残渣が残った場合に、サイドウォールスペーサにさらに等方性エッチングを行うことにより、残渣をリフトオフすることができる。したがって、残渣による素子の不良を防止できる。
【0096】
また、一実施形態の半導体装置の製造方法では、上記第1の不純物領域における不純物濃度は、上記第2の不純物領域における不純物濃度より低いことを特徴としている。
【0097】
この一実施形態の半導体装置の製造方法では、上記半導体スイッチング素子の上記ソース/ドレイン拡散領域のうち第1の不純物領域における不純物濃度は、上記第2の不純物領域における不純物濃度より低いので、ドレイン耐圧が向上する。一方、上記半導体記憶素子ではチャネル方向に関して上記ゲート電極と上記ソース/ドレイン拡散領域との間に間隔が設けられているため、ホットキャリヤが効率的に発生し、充分に早い書き込み/消去速度が得られる。よって、信頼性の高い半導体スイッチング素子と、充分に早い書き込み/消去速度を有する半導体記憶素子とを同時に形成することができる。
【0098】
【発明の実施の形態】
以下、本発明を図示の実施の形態により詳細に説明する。
【0099】
(第1の実施形態)
図8は、本発明の半導体装置の一実施形態であるメモリユニット200の平面レイアウトを示している。このメモリユニット200では、同一の半導体基板1上に、半導体記憶素子を備えたメモリ領域201と、半導体スイッチング素子を備えた論理回路領域202とが配置されている。メモリ領域201には、後述する半導体記憶素子をアレイ状に配置してなるメモリセルアレイが形成されている。論理回路領域202には、デコーダ203,207、書き込み/消去回路209、読み出し回路208、アナログ回路206、制御回路205、各種のI/O回路204等、通常のMOSFET(電界効果トランジスタ)により構成できる周辺回路が形成されている。
【0100】
さらに、図9に示すように、パーソナルコンピュータや携帯電話等の情報処理システムの記憶装置300を1チップで構成するためには、メモリユニット200に加えて、MPU(マイクロ・プロセッシング・ユニット)301、キャッシュ(SRAM(スタティックRAM))302、ロジック回路303、アナログ回路304等の論理回路領域を、同一の半導体基板1上に配置することが必要である。
【0101】
従来はこれらのメモリ領域201と論理回路領域202,…を混載するのに標準のCMOSを形成する場合と比べて製造コストが大幅に増大していたが、以下の説明から明らかになるように、本発明により、製造コストの増大を抑制することができる。
【0102】
図1(a)は、上記メモリ領域201を構成する半導体記憶素子30Aのチャネル方向に沿った断面を例示している。図1(a)における左右方向がチャネル方向に相当する。
【0103】
この半導体記憶素子30Aは、図1(a)に示したように、半導体基板1上に、ゲート絶縁膜2を介して、ゲート電極3を備えている。ゲート電極3の両側に相当する半導体基板表面1aには、一対のソース/ドレイン拡散領域13,13が形成されている。このソース/ドレイン拡散領域13は、ゲート電極3の端部3eに対してオフセットされている。つまり、チャネル方向に関してゲート電極3とソース/ドレイン拡散領域13との間には間隔(これを「オフセット領域」と呼ぶ。)20が設けられている。ゲート絶縁膜2及びゲート電極3よりなるゲートスタック8の両側には、それぞれオフセット領域20を覆うように、メモリ機能体11が形成されている。メモリ機能体11は、ゲート電極3の側面及び半導体基板表面1aに沿って断面L字型に形成された第1絶縁膜9と、この第1絶縁膜9の鋭角側の二面に沿って断面L字型に形成された蓄電体膜(図中に斜線で示す。)23と、この蓄電体膜23上に設けられた電荷を蓄積する機能を有する複数の微粒子(図中に●で示す。)10及び蓄積された電荷の散逸を防止する機能を有する側壁絶縁体16とからなるメモリ機能体である。蓄電体膜23は、詳しくは後述するが、電荷を蓄積する機能を有する半導体又は導電体からなる。これにより、メモリ機能体11への電子の注入、及び、正孔の注入が効率的に行われ、書き込み、消去速度の速いメモリ素子が構成される。
【0104】
また、半導体記憶素子30Aにおける、ソース/ドレイン拡散領域13がゲート電極3からオフセットされていることにより、ゲート電極3に電圧を印加したときのメモリ機能体11下のオフセット領域20の反転しやすさを、メモリ機能体11に蓄積された電荷量によって大きく変化させることができ、メモリ効果を増大させることが可能となる。さらに、通常構造のMOSFETと比較して、短チャネル効果を抑制することができ、ゲート長の微細化を図ることができる。また、上記理由より構造的に短チャネル効果抑制に適しているため、オフセットしていないロジックトランジスタと比較して膜厚の厚いゲート絶縁膜を採用することができ、信頼性を向上させることが可能となる。
【0105】
また、半導体記憶素子30Aのメモリ機能体11は、ゲート絶縁膜2とは独立して形成されている。したがって、メモリ機能体11が担うメモリ機能と、ゲート絶縁膜2が担うトランジスタ動作機能とは互いに独立に実現されている。また、同様の理由により、メモリ機能体11としてメモリ機能に好適な材料を選択して形成することができる。
【0106】
この半導体記憶素子30Aは、1つの素子に2ビット又はそれ以上の情報を記憶することにより、4値又はそれ以上の情報を記憶する半導体記憶素子として機能し、また、メモリ機能体11による可変抵抗効果により、選択トランジスタとメモリトランジスタとの機能を兼ね備えた半導体記憶素子としても機能する。
【0107】
ここで、1トランジスタ当り2ビットの記憶を実現するための、書き込み/消去、読み出しの方法の原理の例を以下に示す。ここでは、メモリ素子がNチャネル型である場合を説明する。そこで、メモリ素子がPチャネル型の場合は電圧の符号を逆にして同様に適応すれば良い。なお、印加電圧を特に指定していないノード(ソース、ドレイン、ゲート、基板)においては、接地電位を与えれば良い。
【0108】
この半導体記憶素子30Aに書き込みを行う場合には、ゲートに正電圧を、ドレインにゲートと同程度かそれ以上の正電圧を加える。この時ソースから供給された電荷(電子)は、ドレイン端付近で加速され、ホットエレクトロンとなってドレイン側のメモリ機能体11に注入される。このとき、ソース側に存在するメモリ機能体11には電子は注入されない。このようにして特定の側のメモリ機能体11に書き込みをすることができる。また、ソースとドレインを入れ替えることで、容易に2ビットの書き込みを行うことができる。
【0109】
この半導体記憶素子30Aに書き込まれた情報を消去するためには、ホットホール注入を利用する。消去したいメモリ機能体11のある側の拡散層領域(ソース/ドレイン)に正電圧を、ゲートに負電圧をくわえればよい。このとき、半導体基板1と正電圧を与えられた拡散層領域におけるPN接合において、バンド間トンネルにより正孔が発生し、負電位をもつゲートに引き寄せられて、消去したいメモリ機能体11に注入される。このようにして、特定の側の情報を消去することができる。なお、反対の側のメモリ機能体11に書き込まれた情報を消去するためには、反対側のメモリ機能体11に正電圧を加えればよい。
【0110】
次に、この半導体記憶素子30Aに書きこまれた情報を読み出すためには、読み出したいメモリ機能体11の側の拡散領域をソースとし、反対側の拡散領域をドレインとする。すなわち、ゲートに正電圧を、ドレイン(書き込みの時はソースとしていた)にゲートと同程度かそれ以上の正電圧を与えればよい。ただし、このときの電圧は書き込みが行われないよう充分小さくしておく必要がある。メモリ機能体11に蓄積された電荷の多寡により、ドレイン電流が変化し、記憶情報を検出することができる。なお、反対側のメモリ機能体11に書き込まれた情報を読み出すためには、ソースとドレインを入れ替えればよい。
【0111】
上記書き込み消去と読み出しの方法は、メモリ機能体11に窒化膜を用いた場合の1例であり、それ以外の方法を用いることができる。さらにまた、それ以外の材料を用いた場合であっても、上記方法かもしくは異なる書き込みと消去の方法を用いることができる。
【0112】
さらに、メモリ機能体11が、ゲート電極3下ではなく、ゲート電極3の両側に配置されるため、ゲート絶縁膜2をメモリ機能体11として機能させる必要がなく、ゲート絶縁膜2を、メモリ機能体11とは独立して、単純にゲート絶縁膜としての機能のみに使用することが可能となり、LSIのスケーリング則に応じた設計を行うことが可能となる。このため、フラッシュメモリのようにフローティングゲートをチャネルとコントロールゲートとの間に挿入する必要がなく、さらに、ゲート絶縁膜2としてメモリ機能をもたせたONO膜を採用する必要がなく、微細化に応じたゲート絶縁膜を採用することが可能となるとともに、ゲート電極3の電界がチャネルに及ぼす影響が強くなり、短チャネル効果に強いメモリ機能を有する半導体記憶素子30Aを実現することができる。よって、微細化して集積度を向上させることができるとともに、安価な半導体記憶素子を提供することができる。さらに、同時に形成された論理回路部のMOSFETにおけるゲート絶縁膜2も、半導体記憶素子30Aにおけるのと同様に、微細化に応じたゲート絶縁膜を採用することが可能となるため、短チャネル効果に強いMOSFETも同時に形成される。以上より、高性能な半導体記憶素子と論理回路部等のMOSFETを自己整合による簡易な工程で形成することができる。
【0113】
このように、この半導体記憶素子30Aによれば、1トランジスタ当り2ビットの記憶を実現しながら、短チャネル効果が極めて抑制され、微細化が可能となる。また、高速動作と低消費電力化が可能である。また、メモリ機能体11に電荷を保持した場合に、チャネル形成領域の一部が電荷による影響を強く受けるため、ドレイン電流値が変化する。それにより電荷の有無を区別する半導体記憶素子が形成される。
【0114】
上記半導体記憶素子の半導体基板は、P型又はN型の導電型を有していてもよく、半導体基板には、少なくともソース/ドレイン拡散領域とは逆導電型(P型又はN型)のウエル領域が形成されていれば良い。半導体基板及びウエル領域の不純物濃度は、当該分野で公知の範囲のものが使用できる。
【0115】
例えば、図1(b)に示す半導体記憶素子30Bのように、半導体基板1内に形成されたソース/ドレイン拡散領域13の不純物導電型と逆導電型のウエル領域25上に形成されていても良い。そうすることにより、ソース/ドレイン間のパンチスルーを防止でき、短チャネル効果を抑制でき、同時にしきい値電圧の調整ができる。
【0116】
さらに、図1(c)に示す半導体記憶素子30Cのように、埋め込み絶縁膜26および表面半導体層27を有するSOI(シリコン・オン・インシュレータ)基板又は多層SOI基板等の種々の基板を用いることができる。SOI基板を用いることにより、ソース/ドレイン拡散領域13と半導体基板1との間の容量を極小まで抑えることができるため、半導体記憶素子は高速動作が可能になる。なかでもシリコン基板又は表面半導体層としてシリコン層が形成されたものが好ましい。
【0117】
なお、半導体基板としてSOI基板を用いる場合には、表面半導体層には、ウエル領域が形成されていてもよいが、チャネル形成領域下にボディ領域を有していてもよい。このように、半導体基板および表面半導体層に形成されるウエル領域やボディ領域はソース/ドレイン拡散領域の不純物の導電型と逆導電型のものであり、適切な不純物濃度に調整されているものである。つまり、一方のソース/ドレイン拡散領域(ソース)から他方のソース/ドレイン拡散領域(ドレイン)にリークする電流をウエル領域やボディ領域を形成することにより低減することができる。それによって、SOI基板を用いた場合に問題となる基板浮遊効果を低減することも可能となる。また、ソース/ドレイン間のパンチスルーを防止でき、短チャネル効果を抑制でき、同時にしきい値電圧の調整ができる。
【0118】
ここで、本半導体記憶素子の構成については、下記に記載する形態であっても良い。
【0119】
つまり、本発明の半導体装置のメモリ領域を構成する半導体記憶素子は、主として、ゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極の両側に形成されたメモリ機能体と、該メモリ機能体より下方に少なくとも一部を配置するソース/ドレイン拡散領域(拡散領域)と、ゲート電極下に配置されたチャネル形成領域とから構成される。この半導体記憶素子は、1つの素子に2ビット又はそれ以上の情報を記憶することにより、4値又はそれ以上の情報を記憶する半導体記憶素子として機能し、また、メモリ機能体による可変抵抗効果により、選択トランジスタとメモリトランジスタとの機能を兼ね備えたメ半導体記憶素子としても機能する。
【0120】
本発明の半導体装置を構成する半導体記憶素子は、半導体基板上、又は半導体基板内に形成されたチャネル形成領域と同導電型のウェル領域上に形成されることが好ましい。
【0121】
半導体基板としては、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、シリコンゲルマニウム、GaAs、InGaAs、ZnSe、GaN等の化合物半導体による基板が挙げられる。また、表面に半導体層を有するものとして、SOI(Silicon on Insulator;シリコン・オン・インシュレータ)基板又は多層SOI基板等の種々の基板、ガラスやプラスチック基板上に半導体層を有するものを用いてもよい。なかでもシリコン基板又は表面にシリコン層が形成されたSOI基板等が好ましい。半導体基板又は半導体層は、内部を流れる電流量に多少が生ずるが、単結晶(例えば、エピタキシャル成長による)、多結晶又はアモルファスのいずれであってもよい。
【0122】
この半導体基板又は半導体層上には、素子分離領域が形成されていることが好ましく、さらにトランジスタ、キャパシタ、抵抗等の素子、これらによる回路、半導体装置や層間絶縁膜が組み合わせられて、シングル又はマルチレイヤー構造で形成されていてもよい。なお、素子分離領域は、LOCOS(局所酸化)膜、トレンチ酸化膜、STI(Shallow Trench Isolation;浅い溝分離法)膜等種々の素子分離膜により形成することができる。半導体基板は、P型又はN型の導電型を有していてもよく、半導体基板には、少なくとも1つの第1導電型(P型又はN型)のウェル領域が形成されていることが好ましい。半導体基板及びウェル領域の不純物濃度は、当該分野で公知の範囲のものが使用できる。なお、半導体基板としてSOI基板を用いる場合には、表面半導体層には、ウェル領域が形成されていてもよいが、チャネル形成領域下にボディ領域を有していてもよい。
【0123】
ゲート絶縁膜又は絶縁膜は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜;酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜、酸化ハフニウム膜などの高誘電体膜の単層膜又は積層膜を使用することができる。なかでも、シリコン酸化膜が好ましい。ゲート絶縁膜は、例えば、1nm〜20nm程度、好ましく1nm〜6nm程度の膜厚とすることが適当である。ゲート絶縁膜は、ゲート電極直下にのみ形成されていてもよいし、ゲート電極よりも大きく(幅広)で形成されていてもよい。
【0124】
ゲート電極又は電極は、ゲート絶縁膜上に、通常半導体装置に使用されるような形状又は下端部に凹部を有した形状で形成されている。なお、単一のゲート電極とは、ゲート電極としては、単層又は多層の導電膜によって分離されることなく、一体形状として形成されているゲート電極を意味する。また、ゲート電極は、側壁に側壁絶縁膜を有していてもよい。ゲート電極は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、導電膜、例えば、ポリシリコン:銅、アルミニウム等の金属:タングステン、チタン、タンタル等の高融点金属:高融点金属とのシリサイド等の単層膜又は積層膜等が挙げられる。ゲート電極の膜厚は、例えば50nm〜400nm程度の膜厚で形成することが適当である。なお、ゲート電極の下にはチャネル形成領域が形成されている。
【0125】
チャネル形成領域は、ゲート電極下のみならず、ゲート電極とゲート長方向におけるゲート端の外側を含む領域下に形成されていることが好ましい。このように、ゲート電極で覆われていないチャネル形成領域が存在する場合には、そのチャネル形成領域は、ゲート絶縁膜又は後述するメモリ機能体で覆われていることが好ましい。
【0126】
メモリ機能体11は、上記ゲート電極の側面の少なくとも一部及び上記半導体基板表面に沿って断面L字型に形成された電荷を蓄積する機能を有する半導体又は導電体からなる蓄電体膜と、この蓄電体膜上に設けられた電荷を蓄積する機能を有する複数の微粒子と、蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とによって構成されている。微粒子としては、材料の形状がドット型をしているものであり、必ずしも球形である必要は無く歪な球形であっても良く、また、立方体に近いのものであっても良く、その大きさは1nm〜50nm程度であることが好ましい。より好ましくは、クーロンブロッケード等の量子効果を発現するような1nm〜15nm程度であることが望ましい。なぜなら、微粒子の大きさが1から15nmであるので、クーロンブロッケード効果が大きくなる過ぎて書き込めなくなることがなく、かつ、微粒子のエネルギー準位が離散化し、クーロンブロッケード効果により電荷を保持することができる。よって、長時間の電荷保持が可能な半導体記憶素子が提供できるからである。
【0127】
なかでも、シリコン窒化膜微粒子を1つ以上含む絶縁体をメモリ機能体の一形態として用いれば、電荷をトラップする準位が多数存在するため大きなヒステリシス特性を得ることができ、また、電荷保持時間が長く、リークパスの発生による電荷漏れの問題が生じないため保持特性が良好であり、さらに、LSIプロセスではごく標準的に用いられる材料であるため、好ましい。
【0128】
さらに、導電体もしくは半導体ドットを1つ以上含む絶縁体膜をメモリ機能体として用いることにより、電荷の直接トンネリングによる書込・消去が行ないやすくなり、低消費電力化の効果がある。
【0129】
また、メモリ機能体は、電荷を逃げにくくする領域又は電荷を逃げにくくする機能を有する膜をさらに含むことが好ましい。電荷を逃げにくくする機能を果たすものとしては、シリコン酸化膜等が挙げられる。
【0130】
また、導電体もしくは半導体から成る膜を含む絶縁体をメモリ機能体の一形態として用いれば、導電体もしくは半導体中への電荷の注入量を自由に制御できるため、多値化しやすい効果がある。さらに、電荷の直接トンネリングによる書込・消去が行いやすくなり、低消費電力化の効果がある。
【0131】
さらに、半導体基板と微粒子の間に半導体膜等を配置することにより、微粒子の位置や大きさのバラツキが半導体基板に与える影響を抑制することができる。つまり、半導体膜等がない場合は微粒子の位置や大きさがばらつくことにより、微粒子内部に保持される電荷によって半導体基板側に誘起される電荷の量や、クーロン力がばらつき、ひいては電界効果トランジスタのしきい値電圧がばらつく。しかし、半導体膜等がある場合は半導体膜で誘起電荷量やクーロン力のばらつきが平均化され、半導体基板と半導体膜等との距離はほぼ一定であるため、半導体基板には平均化された誘起電荷量やクーロン力となる。よって、誤読み出しの抑制された半導体記憶装置を提供できる。
【0132】
メモリ機能体に含まれる電荷保持部は、直接又は絶縁膜を介してゲート電極の両側に形成されており、また、直接、ゲート絶縁膜又は絶縁膜を介して半導体基板(ウェル領域、ボディ領域又はソース/ドレイン領域もしくは拡散領域)上に配置している。ゲート電極の両側の電荷保持部は、直接又は絶縁膜を介してゲート電極の側壁の全て又は一部を覆うように形成されていることが好ましい。応用例としては、ゲート電極が下端部に凹部を有する場合には、直接又は絶縁膜を介して凹部を完全に又は凹部の一部を埋め込むように形成されていてもよい。 ゲート電極は、メモリ機能体の側壁のみに形成されるか、あるいはメモリ機能体の上部を覆わないことが好ましい。このような配置により、コンタクトプラグをよりゲート電極と接近して配置することができるので、半導体記憶素子の微細化が容易となる。また、このような単純な配置を有する半導体記憶素子は製造が容易であり、歩留まりを向上することができる。
【0133】
電荷保持部の蓄電体膜として導電膜を用いる場合には、その導電膜が半導体基板(ウェル領域、ボディ領域又はソース/ドレイン領域もしくは拡散領域)又はゲート電極と直接接触しないように、絶縁膜を介して配置させることが好ましい。例えば、導電膜と絶縁膜との積層構造、絶縁膜内に導電膜をドット状等に分散させた構造、ゲートの側壁に形成された側壁絶縁膜内の一部に配置した構造等が挙げられる。
【0134】
半導体記憶素子における、ソース/ドレイン領域は、半導体基板又はウェル領域と逆導電型の拡散領域として、メモリ機能体のゲート電極と反対側のそれぞれに配置されている。ソース/ドレイン領域と半導体基板又はウェル領域との接合は、不純物濃度が急峻であることが好ましい。ホットエレクトロンやホットホールが低電圧で効率良く発生し、より低電圧で高速な動作が可能となるからである。ソース/ドレイン領域の接合深さは、特に限定されるものではなく、得ようとする半導体記憶装置の性能等に応じて、適宜調整することができる。なお、半導体基板としてSOI基板を用いる場合には、ソース/ドレイン領域は、表面半導体層の膜厚よりも小さな接合深さを有していてもよいが、表面半導体層の膜厚とほぼ同程度の接合深さを有していることが好ましい。そうすることにより、ソース/ドレイン拡散領域と半導体基板のソース/ドレイン拡散領域と逆導電型の不純物領域との間に生じる接合容量を大幅に低減することができる。
【0135】
半導体記憶素子における、ソース/ドレイン領域は、ゲート電極端とオーバーラップするように配置していてもよいし、ゲート電極端と一致するように配置してもよいし、ゲート電極端に対してオフセットされて配置されていてもよい。特に、オフセットされている場合には、ゲート電極に電圧を印加したとき、電荷保持部下のオフセット領域の反転しやすさが、メモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果の低減をもたらすため、好ましい。ただし、あまりオフセットしすぎると、ソース・ドレイン間の駆動電流が著しく小さくなるため、ゲート長方向に対する電荷保持部の厚さよりもオフセット量つまり、ゲート長方向における一方のゲート電極端から近い方のソース・ドレイン領域までの距離は短い方が好ましい。特に重要なことは、メモリ機能体中の電荷保持部の少なくとも一部が、拡散領域であるソース/ドレイン領域の一部とオーバーラップしていることである。本発明の半導体記憶装置を構成する半導体記憶素子の本質は、メモリ機能体の側壁部にのみ存在するゲート電極とソース/ドレイン領域間の電圧差によりメモリ機能体を横切る電界によって記憶を書き換えることであるためである。
【0136】
半導体記憶素子における、ソース/ドレイン領域は、その一部が、チャネル形成領域表面、つまり、ゲート絶縁膜下面よりも高い位置に延設されていてもよい。この場合には、半導体基板内に形成されたソース/ドレイン領域上に、このソース/ドレイン領域と一体化した導電膜が積層されて構成されていることが適当である。導電膜としては、例えば、ポリシリコン、アモルファスシリコン等の半導体、シリサイド、上述した金属、高融点金属等が挙げられる。なかでも、ポリシリコンが好ましい。ポリシリコンは、不純物拡散速度が半導体基板に比べて非常に大きいために、半導体基板内におけるソース/ドレイン領域の接合深さを浅くするのが容易で、短チャネル効果の抑制がしやすいためである。なお、この場合には、このソース/ドレイン領域の一部は、ゲート電極とともに、メモリ機能体の少なくとも一部を挟持するように配置することが好ましい。
【0137】
本発明の半導体記憶素子は、通常の半導体プロセスによって、例えば、ゲート電極の側壁に単層又は積層構造のサイドウォールスペーサを形成する方法と同様の方法によって形成することができる。具体的には、ゲート電極又は電極を形成した後、蓄電体膜及びドット、蓄電体膜及びドット/絶縁膜、絶縁膜/蓄電体膜及びドット、絶縁膜/蓄電体膜及びドット/絶縁膜等の蓄電体膜及びドットを含む単層膜又は積層膜を形成し、適当な条件下でエッチバックしてこれらの膜をサイドウォールスペーサ状に残す方法;絶縁膜又は蓄電体膜及びドットを形成し、適当な条件下でエッチバックしてサイドウォールスペーサ状に残し、さらに蓄電体膜及びドット又は絶縁膜を形成し、同様にエッチバックしてサイドウォールスペーサ状に残す方法;粒子状の電荷保持材料を分散させた絶縁膜材料をゲート電極を含む半導体基板上に塗布または堆積し、適当な条件下でエッチバックして、絶縁膜材料をサイドウォールスペーサ形状に残す方法;ゲート電極を形成した後、前記単層膜又は積層膜を形成し、マスクを用いてパターニングする方法等が挙げられる。また、ゲート電極又は電極を形成する前に、蓄電体膜及びドット、蓄電体膜及びドット/絶縁膜、絶縁膜/蓄電体膜及びドット、絶縁膜/蓄電体膜及びドット/絶縁膜等を形成し、これらの膜のチャネル形成領域となる領域に開口を形成し、その上全面にゲート電極材料膜を形成し、このゲート電極材料膜を、開口を含み、開口よりも大きな形状でパターニングする方法等が挙げられる。
【0138】
本発明の半導体記憶素子を配列してメモリセルアレイを構成した場合、半導体記憶素子の最良の形態は、例えば、
i)複数の半導体記憶素子のゲート電極が一体となってワード線の機能を有する、
ii)上記ワード線の両側にはメモリ機能体が形成されている、
iii)メモリ機能体内で電荷を保持するのは蓄電体膜及びドットである、
iv)メモリ機能体は蓄電体膜及びドットが絶縁膜ではさまれた構成をしており、蓄電体膜はゲート絶縁膜の表面と略並行な表面を有している、
v)メモリ機能体中の蓄電体膜及びドットはワード線及びチャネル形成領域とシリコン酸化膜で隔てられている、
vi)メモリ機能体内の蓄電体膜と拡散層とがオーバーラップしている、
vii)ゲート絶縁膜の表面と略並行な表面を有する蓄電体膜及びドットとチャネル形成領域又は半導体層とを隔てる絶縁膜の厚さと、ゲート絶縁膜の厚さが異なる、viii)1個の半導体記憶素子の書込み及び消去動作は単一のワード線により行なう、
ix)メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極(ワード線)がない、
x)メモリ機能体の直下で拡散領域と接する部分に拡散領域の導電型と反対導電型の不純物濃度が濃い領域を有する、なる要件を満たすものである。前記要件を全て満たす場合が最良の形態となり、メモリ特性が向上するが、無論、必ずしも上記要件を全て満たす必要はない。
【0139】
また、本発明の半導体記憶装置は、電池駆動の携帯電子機器、特に携帯情報端末に用いることができる。携帯電子機器としては、携帯情報端末、携帯電話、ゲーム機器等が挙げられる。
【0140】
ところで、本実施形態では、Nチャネル型素子の場合について述べているが、Pチャネル型素子でもよい。その場合は、不純物の導電型を全て逆にすれば良い。
【0141】
また、図面の記載において、同一の材料及び物質を用いている部分においては、同一の符号を付しており、必ずしも同―の形状を示すものではない。
【0142】
また、図面は模式的なものであり、厚みと平面寸法の関係、各層や各部の厚みや大きさの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや大きさの寸法は、以下の説明を斟酌して判断すべきものである。また図面相互間においても、互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【0143】
また、本特許に記載の各層や各部の厚みや大きさは、特に説明がない場合は、半導体装置の形成を完了した段階での最終形状の寸法である。よって、膜や不純物領域等を形成した直後の寸法と比較して最終形状の寸法は、後の工程の熱履歴等によって多少変化することに留意すべきである。
【0144】
また、本発明の半導体記憶素子は、電池駆動の携帯電子機器、特に携帯情報端末に用いることができる。携帯電子機器としては、携帯情報端末、携帯電話、ゲーム機器等が挙げられる。
【0145】
(第2の実施形態)
図2(d)は本発明の一実施形態の半導体装置の概略構成を示している。この半導体装置は、論理回路領域4に形成される半導体スイッチング素子32と、メモリ領域5に形成される2ビットの記憶が可能な半導体記憶素子31とから成る。ここで、図2(a)〜図2(d)において、左側が周辺回路領域4における通常構造の1個のMOSFETに対応する領域を示し、右側がメモリ領域5における1個の半導体記憶素子に対応する領域を示している(後述する図3〜図6において同様。)。論理回路領域4とは、メモリ周辺回路部、論理回路部及びSRAM部等を含む領域のことを総称している。
【0146】
この半導体記憶素子31は、半導体基板1上に、ゲート絶縁膜2を介して、ゲート電極3を備えている。ゲート電極3の両側に相当する半導体基板表面1aには、一対のソース/ドレイン拡散領域13,13が形成されている。このソース/ドレイン拡散領域13は、ゲート電極3の端部3eに対してオフセットされている。つまり、チャネル方向に関してゲート電極3とソース/ドレイン拡散領域13との間にはオフセット領域20が設けられている。ゲート絶縁膜2及びゲート電極3よりなるゲートスタック8の両側にはサイドウォールとして、それぞれオフセット領域20を覆うように、メモリ機能体11が形成されている。メモリ機能体11は、ゲート電極3の側面及び半導体基板表面1aに沿って断面L字型に形成された第1絶縁膜9と、この第1絶縁膜9の鋭角側の二面に沿って断面L字型に形成された蓄電体膜(図中に斜線で示す。)23と、この蓄電体膜23上に設けられた電荷を蓄積する機能を有する複数の微粒子(図中に●で示す。)10及び蓄積された電荷の散逸を防止する機能を有する側壁絶縁体16とからなるメモリ機能体である。これにより、ホットキャリアにより書込み/消去を行なう場合、ピンチオフ領域で発生したホットキャリアーが注入され易くなるため、メモリ機能体11への電子の注入、および、正孔の注入が効率的に行われ、書き込み、消去速度の速いメモリ素子を形成できる。
【0147】
また、半導体記憶素子31における、ソース/ドレイン拡散領域13がゲート電極3からオフセットされていることにより、ゲート電極3に電圧を印加したときのメモリ機能体11下のオフセット領域20の反転しやすさを、メモリ機能体11に蓄積された電荷量によって大きく変化させることができ、メモリ効果を増大させることが可能となる。さらに、通常構造のMOSFETと比較して、短チャネル効果を強力に防止することができ、より一層のゲート長の微細化を図ることができる。
【0148】
また、オフセット構造は短チャネル効果抑制に適しているため、ロジックトランジスタと比較して膜厚の厚いゲート絶縁膜を採用することができ、信頼性を向上させることが可能となる。
【0149】
また、半導体記憶素子31のメモリ機能体11は、ゲート絶縁膜2とは独立して形成されている。したがって、メモリ機能体11が担うメモリ機能と、ゲート絶縁膜2が担うトランジスタ動作機能とは互いに独立に実現されている。また、同様の理由により、メモリ機能体11としてメモリ機能に好適な材料を選択して形成することができる。
【0150】
次に、半導体スイッチング素子32は、半導体記憶素子31とほぼ同じに構成されているが、次の点で異なっている。つまり、半導体スイッチング素子32では、ゲート電極3とソース/ドレイン拡散領域13との間にオフセット領域20が設けられておらず、その代わりに、ゲート電極3の下に延在して重なる拡散領域6が設けられている。これは、通常のMOSFETのプロセスで用いられている、エクステンション拡散層領域やLDD拡散層領域と呼ばれているもので良い。
【0151】
半導体記憶素子31と半導体スイッチング素子32との構造の相違が、上の点だけであるため、この半導体装置を製造する場合、最先端の微細MOSFET形成プロセスを用いることができる。
【0152】
以下に、図2(a)〜図2(d)を用いて、論理回路領域4に形成される半導体スイッチング素子32と、メモリ領域5に形成される半導体記憶素子31とを、同一の半導体基板(チップ)1上に混載する手順を説明する。メモリ領域5の半導体記憶素子31は、ゲートスタック8の側面にメモリ機能体11を有しているため、混載プロセスが非常に簡単になる。より具体的には、ゲート電極3形成後の工程にフォトリソグラフィ工程を加え、LDD(Lightly Doped Drain;ライトリ・ドープト・ドレイン)拡散領域を形成する領域と形成しない領域とを設けることにより、同一基板上で自動的に、論理回路領域4に半導体スイッチング素子32、メモリ領域5に半導体記憶素子31を作製することができることを示す。
【0153】
まず、図2(a)に示すように、半導体基板1上に、膜厚1nm〜6nm程度のシリコン酸窒化膜からなるゲート絶縁膜2と、膜厚50nm〜400nm程度のゲート電極3形成のための材料膜とを形成し、これらを所望の形状にパターニングすることによりゲートスタック8を形成する。
【0154】
なお、ゲート電極3形成のための材料膜としては、ポリシリコン、又は、ポリシリコンと高融点金属シリサイドの積層膜、又は、ポリシリコンと金属との積層膜が挙げられる。ゲート絶縁膜2及びゲート電極3の材料は、上述したように、その時代のスケーリング則に則ったロジックプロセスにおいて使われる材料を用いればよく、上記材料に限定されるものではない。
【0155】
次に、図2(b)に示すように、フォトレジストを塗布して、メモリ領域5をフォトレジスト7で覆い、論理回路領域4における半導体スイッチング素子32を形成すべき部位にレジスト開口部を設けるようにパターニングする(図2(b)の左半分はレジスト開口部に相当する。)。その後フォトレジスト7及びゲートスタック8をマスクとして不純物を注入し、論理回路領域4における、ゲートスタック8の両側に相当する半導体基板表面にLDD領域6を形成する。ここで、メモリ領域5にはLDD領域6が形成されずに、通常構造のトランジスタを形成すべき論理回路領域4にLDD領域6を形成することができた。
【0156】
続いて、図2(c)に示すように、得られた半導体基板1、および、ゲートスタック8の露出面上に、第1絶縁膜9、シリコン膜23、複数のシリコンドット10および絶縁膜16を含む膜厚20nm〜100nm程度の複合膜を形成し、異方性エッチングによりエッチバックすることにより、記憶に最適なメモリ機能体11を、ゲート電極3の側面に沿ってサイドウォールとして形成する。
【0157】
ここでは、メモリ機能体11の電荷を蓄積する機能を有する材料としてシリコン膜23、シリコンドット10をもちいているが、上記している通り、メモリ機能体は、電荷を蓄積又はトラップする機能を有する物質によって形成されていればよく、例えばシリコンドットの代わりに、導電体ドットもしくは半導体ドットを用いても良い。ここで、第1絶縁膜9の厚さ、つまり半導体基板1とシリコン膜23との間およびゲート電極3とシリコン膜23との間の間隔は1nmから6nmであることが好ましい。また、シリコン膜23とシリコンドット10との間の最短の間隔も1nmから6nmであることが好ましい。なぜなら、電荷の散逸を防止してリテンションが向上し、さらに、半導体基板1とシリコン膜23とシリコンドット10間およびゲート電極3とシリコン膜23とシリコンドット10間をトンネル伝導によって電荷を移動させることができるので、非常に低電圧で、高速の書き込み、消去および長期保持が可能な半導体記憶素子を実現できるからである。
【0158】
その後、図2(d)に示すように、ゲート電極3及びメモリ機能体11をマスクとして不純物をイオン注入することにより、ゲート電極3及びメモリ機能体11の両側に相当する半導体基板表面にソース/ドレイン拡散領域13を形成する。この際、熱処理を行ない、ソース/ドレイン拡散領域を活性化することが必要だが、周知であるためとくに言及していない。
【0159】
上記したような方法を用いて半導体記憶素子31、及び、半導体スイッチング素子32を、同一基板1上に並行して形成することができる。
【0160】
ここで、論理回路領域4における半導体スイッチング素子32はソース/ドレイン拡散領域はLDD領域6を有する。したがって半導体スイッチング素子32は、ドレイン耐圧が向上し、不要なリーク電流が流れにくくなり、信頼性が高く、低消費電力になる。一方、メモリ領域5における半導体記憶素子31のソース/ドレイン拡散領域はLDD領域を有しておらずかつソース/ドレイン拡散領域13がゲート電極3に対してオフセットしているため、ホットキャリヤが効率的に発生し、充分に早い書き込み/消去速度が得られる。よって、信頼性が高く低消費電力化できる半導体スイッチング素子32と、充分に早い書き込み/消去速度を有する半導体記憶素子31とを同時に実現することができる。
【0161】
上記手順から分かるように、上記半導体記憶素子31を形成するための手順は、通常構造のMOSFET形成プロセスと非常に親和性の高いものとなっている。上記半導体記憶素子31の構成は、公知の一般的なMOSFETに近い。上記一般的なMOSFETを上記半導体記憶素子31に変更するためには、例えば、公知の一般的なMOSFETのサイドウォールスペーサにメモリ機能体11としての機能を有する材料を用いて、LDD領域6を形成しないだけでよい。上記メモリ周辺回路部、論理回路部及びSRAM部等を構成する通常構造MOSFETのサイドウォールスペーサがメモリ機能体11としての機能をもっていたとしても、サイドウォールスペーサ幅が適切であって、書き換え動作が起こらない電圧範囲で動作させる限り、トランジスタ性能を損なうことが無い。従って、半導体スイッチング素子32と半導体記憶素子31とは、共通のサイドウォールスペーサを用いることができる。また、上記半導体スイッチング素子32と上記半導体記憶素子31とを混載させるためには、更に、上記メモリ周辺回路部、論理回路部及びSRAM部等にLDD構造を形成する必要がある。LDD構造を形成するためには、上記ゲート電極3を形成した後であって、上記メモリ機能体11を構成する材料を堆積するまえに、LDD領域形成のための不純物注入を行えばよい。従って、上記LDD形成のための不純物注入を行う際に、上記メモリ領域5のみフォトレジスト7でマスクするだけで、上記半導体記憶素子31と上記論理回路領域を構成する半導体スイッチング素子32とを容易に混載することが可能である。さらに、上記半導体記憶素子31と上記論理回路領域を構成する半導体スイッチング素子32によってSRAMを構成すれば、不揮発性半導体記憶素子、論理回路、SRAMを容易に混載することができる。
【0162】
ところで、上記メモリ領域5の半導体記憶素子31と上記論理回路領域4の半導体スイッチング素子32とに対して供給される電源電圧が、互いに独立に設定されるべき場合がある。例えば、メモリ領域5における半導体記憶素子31には比較的高電圧を供給して、書き込み/消去速度を比較的向上させるためである。一方、論理回路領域4における半導体スイッチング素子32には比較的低電圧を供給して、ゲート絶縁膜の破壊等による、トランジスタ特性の劣化を抑制するとともに、低消費電力化するためである。本発明によれば、上記半導体記憶素子31において、上記論理回路部及びSRAM部等で許容されるよりも、高い電圧を印加する必要がある場合、高耐圧ウエル形成用マスク及び高耐圧ゲート絶縁膜形成用マスクを標準MOSFET形成用マスクに追加するだけでよい。従来、EEPROM(書き込み消去が電気的に可能なプログラブルROM)と論理回路部とを1つのチップ上に混載するプロセスは標準MOSFETプロセスと大きく異なり、必要マスク枚数、プロセス工数が著しく増大した。ゆえに、EEPROMとメモリ周辺回路部、論理回路部及びSRAM部等の回路と混載した従来の場合に比べて、飛躍的にマスク枚数及びプロセス工数を削減することが可能になる。従って、論理回路領域の半導体スイッチング素子32と半導体記憶素子31とを混載したチップの歩留まりが向上し、コストが削減される。
【0163】
(第3の実施形態)
図3(a)〜図4(g)に、論理回路領域4における半導体スイッチング素子42と、メモリ領域5における半導体記憶素子41とを、同一の半導体基板1上に混載する別の手順を示す。より詳しくは、ゲート電極3を形成した後であって、ゲート側面にメモリ機能体11を構成する材料を堆積する前にフォトリソグラフィ工程及びそれに続く不純物注入工程を行うことにより、通常構造MOSFETを形成する領域に選択的にLDD領域を形成し、半導体スイッチング素子42と半導体記憶素子41とを、複雑なプロセスを必要とせず簡易に並行して形成できることを示す。
【0164】
図3(a)に示すように、p型の導電型を有する半導体基板1上にMOS(金属―酸化膜―半導体)形成プロセスを経た、MOS構造を有するゲート絶縁膜2及びゲート電極3、つまりゲートスタック8を形成する。
【0165】
代表的なMOS形成プロセスは、次のようなものである。
【0166】
まず、p型の半導体領域を有する半導体基板1に既知の方法により素子分離領域(図示せず)を形成する。素子分離領域は隣り合ったデバイス間において、基板を通じてリーク電流が流れることを防止することができる。ただし、隣り合ったデバイス同士であっても、ソース/ドレイン拡散領域13を共通にするものであれば、このような素子分離領域を形成しなくても良い。既知の素子分離領域形成方法とは、既知のロコス酸化膜を用いたものでも、既知のトレンチ分離領域を用いたものでも、その他の既知の方法を用いて素子を分離するという目的を達成することができるものであれば良い。
【0167】
次に、半導体領域の露出面全面に絶縁膜2を形成する(ただし、図3(a)は既にパターン加工された状態を示している。)。この絶縁膜2はMOSFETのゲート絶縁膜となるため、N2O酸化や、NO酸化、酸化後の窒化処理等を含んだ工程を用いること等により、ゲート絶縁膜2としての性能の良い膜を形成することが望まれる。ゲート絶縁膜2としての性能の良い膜とは、MOSFETの短チャネル効果の抑制、ゲート絶縁膜2を不必要に流れる電流であるリーク電流の抑制、ゲート電極3の不純物の空乏化を抑制しつつMOSFETのチャネル形成領域へのゲート電極3不純物の拡散を抑制する等々の、MOSFETの微細化や高性能化を進めるに当たってのあらゆる不都合な要因を抑制することができる絶縁膜のことである。代表的な膜は熱酸化膜、N2O酸化膜、NO酸化膜等の酸化膜であり、膜厚は1nmから6nmの範囲内であることが適当である。
【0168】
次に、上記絶縁膜2上にゲート電極3のための材料(以下、「ゲート電極材料」と呼び、簡単のため、ゲート電極と同じ符号3を用いて説明する。)を全面に形成する。ゲート電極材料3としては、ポリシリコン、ドープドポリシリコン等の半導体や、Al、Ti、W等の金属や、これらの金属とシリコンとの化合物等、MOSFETとしての性能を有することのできる材料であればどんな材料を用いることも可能である。
【0169】
次に、ゲート電極材料3上に、フォトリソグラフィ工程により、所望のフォトレジストパターンを形成し、そのフォトレジストパターンをマスクとして、ゲート電極材料3及びゲート絶縁膜2をエッチングして、図3(a)中に示すようにパターン加工する。これによりゲートスタック8を形成する。この時、ゲート絶縁膜2はエッチングしなくても良い。エッチングせずに次工程である不純物注入時に注入保護膜として利用した場合、注入保護膜を形成する工程を略することができる。
【0170】
また、次に示すような方法で、ゲートスタック8を形成しても良い。p型の半導体領域を有する半導体基板1の露出面全面に上記同様の機能を有するゲート絶縁膜2を形成する。次に、該ゲート絶縁膜2上に上記同様の機能を有するゲート電極材料3を形成する。次に該ゲート電極材料3上に酸化膜、窒化膜、酸窒化膜等からなるマスク絶縁膜を形成する。次に、該マスク絶縁膜上に上記同様の機能を有するフォトレジストパターンを形成し、このフォトレジストパターンの通りに該マスク絶縁膜をエッチングしてパターン化する。次にフォトレジストパターンを除去し、該マスク絶縁膜をエッチングマスクとしてゲート電極材料3をエッチングする。次に、該マスク絶縁膜、及び、ゲート絶縁膜2の露出部をエッチングすることによって、図3(a)中に示すようにゲートスタック8を形成する。
【0171】
次に、図3(b)に示すように論理回路領域4にLDD領域6を形成する。この際、メモリ領域5には、フォトレジスト7が形成されており、LDD領域は形成されない。ここで、メモリ領域5にはLDD領域6が形成されずに、通常構造のトランジスタを形成する論理回路領域4にLDD領域を形成することができた。該フォトレジストは、注入を阻止するものであり、選択的に除去できるものであれば良い。したがって、フォトレジストに代えて、窒化膜等の絶縁膜を用いることもできる。
【0172】
次に、図3(c)に示すように、該ゲートスタック8および該半導体基板1の露出面上に第1絶縁膜9を略均一に形成する。この第1絶縁膜9は、電子が通過する絶縁膜となるため、耐圧が高く、リーク電流が少なく、信頼性の高い膜が良い。例えば、上記ゲート絶縁膜2材料と同様に、熱酸化膜、N2O酸化膜、NO酸化膜等の酸化膜を用いる。該酸化膜を用いる場合、膜厚は1nmから20nm程度が良い。更に、該絶縁膜9をトンネル電流が流れる程度に薄く形成した場合は、電荷の注入/消去に必要とする電圧を低くすることができ、それによって、低消費電力化ができる。その場合の典型的な膜厚は、1nmから6nm程度が良い。典型的な例として、900℃のN2O雰囲気中で、成膜直後の膜厚が2.5nmのN2O酸化膜を形成する。ここで第1絶縁膜9を形成することにより、後述するシリコン膜23は、半導体基板1及びゲート電極3に絶縁膜を介して接することになるので、保持電荷のリークをこの絶縁膜により抑制することができる。それにより、電荷保持特性がよく、長期信頼性の高い半導体記憶素子が形成される。
【0173】
次に、第1絶縁膜9の表面(露出面)に沿ってポリシリコン膜23を略均一に堆積する。膜厚は1nm〜40nm程度が良い。ポリシリコン膜23の膜厚は、最終形状において2nm〜100nm程度であれば良い。当ポリシリコン膜23は、不純物ドーピングされてなくても良いが、不純物ドーピングされている場合は、多数キャリアを有するので、書き込みと消去の速度を速くすることができる。また、ここでは、ポリシリコン膜23を用いているが、当膜の材料は電子、および、ホール等の電荷を保持することができる窒化膜、酸窒化膜や酸化膜のような材料や、分極等の現象によりメモリ機能体の表面に電荷を誘起することができる強誘電体のような材料や、導体や半導体のような電荷を保持できるような材料等であれば良い。典型的な例として、620℃のSiH4雰囲気中で減圧化学的気相成長法(LPCVD法)により成膜直後の膜厚が5nm程度のポリシリコン膜を形成する。
【0174】
次に、ポリシリコン膜23上に第2絶縁膜17を略均一に形成する。この第2絶縁膜17も第1絶縁膜9同様、電子が通過する絶縁膜となるため、第1絶縁膜同様の膜質、膜厚であることが好ましい。
【0175】
次に図4(d)に示すように、第2絶縁膜17上にシリコンドット10を形成する。当工程のシリコンドット10は、上記ポリシリコン膜23を形成したときの形成条件と全く同じ形成条件で形成可能である。すなわち、シリコン単結晶基板を熱酸化して形成した酸化膜9上ではポリシリコン膜23が層状に成長したが、同じシリコン成長条件を用いても、ポリシリコン膜23を熱酸化して形成した酸化膜17上ではシリコン10がドット状に形成された。それによって、ポリシリコン膜23とシリコンドット10はまったく同様の形成条件で形成できることが分かった。この結果、ポリシリコン膜23とシリコンドット10とを実質的に連続して形成可能となるので、TATを短くすることができ、低コストの半導体記憶素子または半導体装置を提供できる。シリコンドット10の大きさは、1nm〜50nm程度であることが好ましい。より好ましくは、クーロンブロッケード等の量子効果を発現するような大きさである1nm〜15nm程度であることが望ましい。典型的な例としては上記ポリシリコン膜23と同様、620℃のSiH4雰囲気中で減圧化学的気相成長法(LPCVD法)により5nmのシリコンドット10を形成できる。また、図においては、シリコンドット10は1層のみ積層されている。しかし、このシリコンドット10の上にさらにシリコンドット10が堆積し、2層以上の層構造をなしても良い。また、シリコンドット10は、図中に示したようには位置が揃わず、凸凹に堆積されても良い。ここで、CVDにおける原料ガス、圧力、基板温度、成長時間等の条件を適宜変更することにより、所望の大きさのシリコンドットを形成することが可能となる。
【0176】
シリコンドット10の形成方法は次のような工程を用いても良い。つまり、CVD法で、ジシランを原料ガスとして、1Torrの圧力のもとで基板温度700℃でシリコンドット10を2分間成長させる。このときシリコンドット10の大きさは5nm程度である。ただし、このときのシリコンドット10の大きさは、1nm〜50nm程度であることが好ましい。より好ましくは、クーロンブロッケード等の量子効果を発現するような大きさである1nm〜15nm程度であることが望ましい。ここで、CVDにおける原料ガス、圧力、基板温度、成長時間等のそれぞれの条件を適宜変更、調整することにより、シリコンドット10の大きさ、密度等の形態を最適化し形成することが可能となる。また、次工程の酸化によりドット径が小さくなることを考慮し、適宜大きめに形成しておくことにより、最適な形状のシリコンドット10を形成することができる。
【0177】
さらに、図示はしていないが、シリコンドット10形成後、該シリコンドット10表面を酸化することが望ましい。当酸化工程は熱酸化を用いるとよい。この際、シリコンドット10の大きさが小さくなるほど、酸化の速度が遅くなるため、シリコンドット10の大きさバラツキが抑えられる。また、該シリコンドット10の表面酸化膜は電子が通過する絶縁膜となるため、耐圧が高く、リーク電流が少なく、信頼性の高い膜であれば良い。例えば、N2O酸化膜、NO酸化膜等の酸化膜を用いてもよい。該酸化膜の場合、最終形状における膜厚は第1絶縁膜9を含んで等価酸化膜厚で、1nmから20nm程度が良い。より好ましくは、シリコンドット10の大きさが1nm〜15nm程度大きさである場合には1nm〜10nm程度であることが望ましい。このように、シリコンドット10を酸化し小さくする場合、シリコンドット10の形成時に大きさの減少分を考慮して、大きめに形成しておく必要があることは、言うまでもない。更に、該絶縁膜をトンネル電流が流れる程度に薄く形成し、2重トンネル接合を用いたクーロンブロッケード効果によって電荷を保持する場合は、電荷の注入/消去に必要とする電圧を低くすることができ、それによって、低消費電力化ができる。その場合の典型的な酸化膜厚は、1nm〜3nm程度が良い。
【0178】
次に、図4(d)に示すように、第2絶縁膜17およびシリコンドット10上に堆積絶縁膜15を略均一に形成する。この堆積絶縁膜15はHTO(High Temperature Oxide;高温酸化膜)やLPCVD(Low Pressure Chemical Vapor Deposition;減圧気相成長法)を用いたステップカバレッジの良い膜を用いると良い。HTO膜を用いた場合、膜厚は20nm〜100nm程度であれば良い。なお、堆積絶縁膜15は、このあとの工程においてエッチングバックされてサイドウォールスペーサとして加工され、ソース/ドレイン拡散領域13を形成する不純物注入の際の注入マスクとして働く。つまり、ソース/ドレイン拡散領域13の形状、特にゲート電極3とソース/ドレイン拡散領域13との間のオフセット幅を規定する重要な要素となる。したがって、堆積絶縁膜厚を適宜調整変更することにより、ソース/ドレイン拡散領域13を最適な形状に形成し、最適なオフセット幅を得ることが可能となる。
【0179】
次に、図4(e)に示すように、堆積絶縁膜15、第2絶縁膜17およびシリコンドット10を異方性エッチングすることにより、ゲートスタック8の側面に第1絶縁膜9およびポリシリコン膜23を介して、サイドウォールスペーサとして、堆積絶縁膜15の一部からなる側壁絶縁体16を形成する。ポリシリコン膜23と側壁絶縁体16との間には、第2絶縁膜17の一部からなる第2L字型絶縁膜22とシリコンドット10とが残存する。該エッチングは堆積絶縁膜15および第2絶縁膜17を選択的にエッチングでき、ポリシリコン膜23とのエッチング選択比の大きな条件で行うと良い。ただし、ポリシリコン膜23とシリコンドット10は材料がともにシリコンであるため、シリコンドット10を充分エッチングできず、エッチング残りが出る場合がある、この場合は、異方性エッチング後にフッ酸等を用いた等方性のウエットエッチングを用いて、残っている絶縁膜を等方性エッチングすることにより、シリコン残渣をリフトオフすると良い。
【0180】
次に、図4(e)に示すように、第1絶縁膜9に対して異方性エッチングを行うことにより、露出部分のみ、選択的にエッチングして、第1絶縁膜9の一部からなるL字型絶縁膜12を形成する。該エッチングは第1絶縁膜9を選択的にエッチングでき、側壁絶縁体16、及び、ゲート電極3材料、及び、半導体基板1材料とのエッチング選択比の大きな条件で行うと良い。これにより、L字型絶縁膜12、シリコンドット10、及び、側壁絶縁体16からなる、メモリ機能体11を形成することができた。
【0181】
次に、図4(f)に示すように、第2L字型絶縁膜22およびシリコンドット10を含んだ側壁絶縁体16をマスクにし、ポリシリコン膜23の露出部分と第1絶縁膜9の露出部分とを順次エッチングすることにより、ポリシリコン膜23の一部からなるL字型ポリシリコン(簡単のため、ポリシリコン膜23と同じ符号を用いて示す。)23と、第1絶縁膜9の一部からなる第1L字型絶縁膜18を形成する。該エッチングはポリシリコン膜23を選択的にエッチングでき、第1絶縁膜9とのエッチング選択比の大きな条件で行うと良い。
【0182】
これにより、第1L字型絶縁膜18、L字型ポリシリコン膜23、第2L字型絶縁膜22、シリコンドット10、および、側壁絶縁体16からなる、メモリ機能体11を形成することができた。
【0183】
また、図4(d)に示す構造から、図4(f)に示す構造まで、1工程で進めてもよい。つまり、第1絶縁膜9、ポリシリコン膜23、第2絶縁膜17、シリコンドット10、および、堆積絶縁膜15をともに選択的にエッチングでき、ゲート電極3材料、および、半導体基板1材料とのエッチング選択比の大きな条件を用いた異方性エッチングを行うことにより、通常2工程必要なところを1工程で進めても良い。そのようにした場合、工程数を減少させることができる。ただし、シリコンドット10とポリシリコン膜23、ゲート電極材料3、および、半導体基板1材料は、本実施形態における典型的な例としてはシリコンを材料としているため、エッチング選択比を大きく取ることが難しい。そこで、ポリシリコン膜23およびシリコンドット10は残るが、第1絶縁膜9、第2絶縁膜17および堆積絶縁膜15はエッチングされるような条件でエッチングし、その後、熱酸化をおこない残渣の一部または全部を酸化する。その後ウエットエッチングを用いて残っている絶縁膜を等方性エッチングすることにより、シリコン残渣をリフトオフまたは除去すると良い。
【0184】
ただし、図示はしないが、これまでの工程において、第1絶縁膜9はエッチングしなくても良い。エッチングせずに次工程である不純物注入時に注入保護膜として利用した場合、注入保護膜を形成する工程を略することができる。
【0185】
この段階では、図7(a)に示すように、平面的に見た場合、ゲート電極3の外周にL字型ポリシリコン膜23が環状に連なっている。メモリ機能体11の材料として導体もしくは半導体等の、電気的に導電性を有する物質を含む材料(本実施形態の典型的な例では、ポリシリコン膜23)を用いた場合、メモリ機能体11をチャネル方向に関して左右に分断して、メモリ機能体11の左右の部分を電気的に絶縁する必要がある。そこで、図7(a)に示すように、まず、側壁絶縁体16および第2L字型絶縁膜22のチャネル幅方向に関して両端部(破線で示す除去領域21,21)をエッチングにより除去する。除去方法は、既知のフォトリソグラフィ工程を用いて、側壁絶縁体16および第2L字型絶縁膜22のうち除去領域21以外の部分をフォトレジストでカバーする。その後、異方性エッチングを行い、側壁絶縁体16および第2L字型絶縁膜22の露出部を除去する。該エッチングは、側壁絶縁体16および第2L字型絶縁膜22を選択的にエッチングでき、ゲート電極3とのエッチング選択比の大きな条件で行うと良い。ただし、該除去領域21は、素子分離領域上に存在することが望ましい。
【0186】
続いて、図7(b)に示すように、等方性または異方性のエッチングを用いて、環状のL字型ポリシリコン膜23のうち除去領域21,21に相当する部分を除去して、ゲート電極3のチャネル方向両側のL字型ポリシリコン膜23,23を電気的に絶縁する形状にするとよい。除去方法は、既知のフォトリソグラフィ工程を用いて、環状のL字型ポリシリコン膜23のうち除去領域21以外の部分をフォトレジストでカバーする。その後、異方性エッチングを行い、L字型ポリシリコン膜23の露出部を除去する。該エッチングはL字型ポリシリコン膜23を選択的にエッチングでき、第1L字型絶縁膜18およびゲート電極3とのエッチング選択比の大きな条件で行うことが望ましい。
【0187】
ただし、ゲート電極3とL字型ポリシリコン膜23とは同じ材料で形成されているために、選択比が大きくとれない。そこで、ゲート電極3のエッチングをさけるため、第1絶縁膜9を上記工程で、エッチングせずに残しておくと良い。ここで、上記同様、該除去領域21は、素子分離領域上に存在することが望ましい。第1絶縁体9がゲート電極3を覆うように残っていると、ソース/ドレインのコンタクト(図示せず)とゲート電極3との短絡を抑制することができる。それによって、微細化が容易になり、メモリの高集積化が可能となる。
【0188】
また、図7(b)に示すように、第1L字型絶縁膜18を残し、メモリ機能体11のうち除去領域21,21に相当する部分をエッチングにより1度に除去することもできる。除去方法は、既知のフォトリソグラフィ工程を用いて、環状のメモリ機能体11のうち除去領域21以外の部分をフォトレジストでカバーする。その後、異方性エッチングを行いメモリ機能体11の露出部を除去する。該エッチングは、L字型ポリシリコン23、第2L字型絶縁膜22、シリコンドット10、および、側壁絶縁体16を選択的にエッチングでき、第1L字型絶縁膜18とのエッチング選択比の大きな条件で行うと良い。ここでの典型的な例としては、第1L字型絶縁膜は、窒化膜にすると良い。ただし、該除去領域21は、素子分離領域上に存在することが望ましい。ここで、第1L字型絶縁膜18が図7(b)のような状態でのこり、ゲート電極3の外周を覆うため、ソース/ドレインのコンタクト(図示せず)とゲート電極3との短絡を抑制することができる。それによって、微細化が容易になり、メモリの高集積化が可能となる。
【0189】
次に、図4(g)に示すように、ゲート電極3及びその両側のメモリ機能体11,11を一体のマスク14として用いてソース/ドレイン注入を行い、さらに所定の熱処理を行う。これにより、ソース/ドレイン拡散領域13を自己整合的に形成することができる。その後、周知の工程を経ることによって、半導体装置が形成される。
【0190】
以上のプロセスを用いることにより、論理回路領域4に用いるLDD領域を形成した半導体スイッチング素子42、及び、メモリ領域5に用いる半導体記憶素子41を、同一基板上で並行して、特別複雑な工程を用いることなく簡易な工程を追加するだけで、容易に形成することができる。
【0191】
また、メモリ機能体11に電荷を保持した場合に、チャネル形成領域の一部が電荷による影響を強く受けるため、ドレイン電流値が変化する。それにより半導体記憶素子41は、保持電荷の有無に応じて情報を記憶することができる。
【0192】
半導体記憶素子41のゲート絶縁膜2とメモリ機能体11とを独立して設けることにより、半導体記憶素子41と半導体スイッチング素子42とを、標準MOSFETプロセスと比べて大幅なプロセス変更やプロセス工数の増加なしに1つのチップ上に混載することが可能となった。それゆえメモリ領域5と、論理回路領域4を1つの半導体基板(チップ)1上に混載するための製造コストを大幅に削減することができる。
【0193】
ゲート電極3とソース/ドレイン拡散領域13とがオフセットした半導体記憶素子41と、オフセットしていない論理回路における半導体スイッチング素子42を自己整合的な工程で同一基板上に形成することにより、メモリ効果の高い半導体記憶素子と、電流駆動力の高い論理回路における半導体スイッチング素子を複雑なプロセスを必要とせず簡易に混載できる。
【0194】
更には、この半導体記憶素子41によれば、1トランジスタ当り2ビットの記憶を実現することができるので、1ビットあたりのメモリ素子の占有面積を縮小することができ、大容量の半導体記憶素子を実現できる。
【0195】
また、メモリ機能体11において、L字型ポリシリコン膜23とゲート電極3との間及びL字型ポリシリコン膜23と半導体基板1との間を隔離するようにL字型絶縁膜18が介在しているため、保持電荷のリークをこの絶縁膜18により抑制することができる。それにより、電荷保持特性がよく、長期信頼性の高い半導体記憶素子を実現できる。
【0196】
更に、基板1とL字型ポリシリコン膜23間の絶縁膜18、L字型ポリシリコン膜23とシリコンドット10間の絶縁膜22およびシリコンドット間の絶縁膜16をトンネル電流が流れる程度に薄く形成することにより、2重トンネル接合を用いたクーロンブロッケード効果によって電荷を保持する事が可能となり、電荷の注入/消去の際に必要となる電圧を低くすることができる。それによって、低消費電力化が達成できる。
【0197】
また、半導体基板1と複数の微粒子10との間に、L字型ポリシリコン膜23のような半導体または導電体からなる膜が存在するように配置することにより、微粒子10の位置や大きさのバラツキが半導体基板に与える影響を抑制することができる。よって、半導体記憶素子41の誤読み出しが抑制され、半導体記憶素子および半導体装置の信頼性が高まる。
【0198】
(第4の実施形態)
図5(a)〜図5(c)を用いて、上記第3の実施形態を変形した実施形態について説明する。本実施形態では、上記第3の実施形態におけるシリコンドット10形成の際、シリコンドット10を1層のみでなく、2層、3層及びそれ以上積層している。
【0199】
図5(a)に示すのは、シリコンドット10を2層積層した場合のソース/ドレイン拡散領域13形成後の断面形状である。メモリ機能体11A中のシリコンドット10が縦方向に2重以上の多重ドットを構成するため1重ドットと比較して、メモリ保持性能が飛躍的に向上する。さらに、1重ドットと比較して、メモリ機能体11A中のシリコンドット10の数が増加するため、保持電荷数が増加し、電荷密度が増大する。よって、書き込みと消去のしきい値電圧の差や、駆動電流の差が増大するので、電圧マージンが大きく、信頼性の向上した半導体記憶素子51Aを実現できる。
【0200】
また、図5(b)に示すのは、シリコンドット10を3層積層した場合のソース/ドレイン拡散領域13形成後の断面形状である。メモリ機能体11B中のシリコンドット10が縦方向に3重以上の多重ドットを構成するため1重及び2重ドットと比較して、メモリ保持性能が飛躍的に向上する。さらに、1重及び2重ドットと比較して、メモリ機能体11B中のシリコンドット10の数が増加するため、保持電荷数が増加し、電荷密度が増大する。よって、書き込みと消去のしきい値電圧の差や、駆動電流の差が増大するので、電圧マージンが大きく、信頼性の向上した半導体記憶素子51Bを実現できる。
【0201】
さらに、図5(c)に示すのは、メモリ機能体11C内を充分に満たすだけの膜厚まで、つまり側壁絶縁体16の全域まで、シリコンドット10を積層した場合のソース/ドレイン拡散領域13形成後の断面形状である。1重、2重及び3重ドットの場合と比較して、メモリ保持性能が飛躍的に向上する。さらに、1重、2重及び3重ドットと比較して、メモリ機能体11C中のシリコンドット10数が増加するため、保持電荷数が増加し、電荷密度が増大する。よって、書き込みと消去のしきい値電圧の差や、駆動電流の差が増大するので、電圧マージンが大きく、信頼性の向上した半導体記憶素子51Cを実現できる。
【0202】
次に、シリコンドット10を複数層積層させる製造方法について説明する。シリコンドット10を複数層積層させること以外の工程は基本的には上記第3の実施形態に記載の工程と同様の工程を用いても良いが、シリコンドット10の複数層積層による膜厚の厚膜化によって、堆積絶縁膜15(図4(d)参照)の堆積膜厚を減らす必要がある。詳細を以下に説明する。
【0203】
図3(c)に示すようなLDD領域形成工程までは、上記第3の実施形態と同様の工程を用いても良い。そこで、同様の工程を用いることによる、重複説明は省略する。
【0204】
その後、図4(d)に示したのと同様にゲートスタック8及び半導体基板1の露出面上に第1絶縁膜9、ポリシリコン膜23および第2絶縁膜17を形成し、さらに、第2絶縁膜17上にシリコンドット10を形成し、その後、化学的気相堆積(CVD)法を用いた堆積絶縁膜15を形成する。ただし、シリコンドット10は1層のみでなく、2層、3層及びそれ以上積層する。つまり、1層シリコンドット10を形成後、第3の実施形態と同様の工程によるシリコンドット10表面の酸化を行い、2層目のシリコンドット10を形成する。3層の場合はさらに、2層目のシリコンドット10表面酸化を行い、その後3層目のシリコンドット10を形成する。以降同様に多層構造を形成することができる。
【0205】
ただし、2層目以降のシリコンドット10表面酸化は、1層目のシリコンドット10の表面をも酸化するといった現象があるため、下層の酸化膜が厚膜化する。つまり、下層酸化膜の厚膜化を考慮した酸化条件を設定することにより、所望の酸化膜を形成することが可能となる。
【0206】
シリコンドット10及び酸化膜の形成工程は上記第3の実施形態と同様次のようなものである。
【0207】
シリコンドットの形成方法は、上記ポリシリコン膜23を形成した成膜条件と全く同じ条件でよい。すなわち、既述のように、シリコン単結晶基板を熱酸化して形成した酸化膜上ではポリシリコン膜が層状に成長するが、同じシリコン成長条件を用いても、ポリシリコン膜を熱酸化して形成した酸化膜上ではシリコンがドット状に形成された。それによって、互いに異なる膜であるポリシリコン膜23とシリコンドット10とをまったく同様の処理条件で形成することができる。したがって、TATを短くすることができ、低コストの半導体記憶素子または半導体装置を提供できる。シリコンドット10の大きさは、1nm〜50nm程度であることが好ましい。より好ましくは、クーロンブロッケード等の量子効果を発現するような大きさである1nm〜15nm程度であることが望ましい。典型的な例としては上記ポリシリコン膜23の形成条件と同様、620℃のSiH4雰囲気中で減圧化学的気相成長法(LPCVD法)により5nmのシリコンドットを形成できる。
【0208】
シリコンドットの形成方法は次のような工程を用いても良い。つまり、CVD法で、ジシランを原料ガスとして、1Torrの圧力のもとで基板温度700℃でシリコンドット10を2分間成長させる。このときシリコンドット10の大きさは5nm程度である。ただし、最終形状におけるシリコンドット10の大きさは、1nm〜50nm程度であることが好ましい。より好ましくは、クーロンブロッケード等の量子効果を発現するような大きさである1nm〜15nm程度であることが望ましい。ここで、CVDにおける原料ガス、圧力、基板温度、成長時間等のそれぞれの条件を適宜変更、調整することにより、シリコンドット10の大きさ、密度等の形態を最適化し形成することが可能となる。また、次工程の酸化によりドット径が小さくなることを考慮し、適宜大きめに形成しておくことにより、最適な形状のシリコンドット10を形成することができる。
【0209】
次にシリコンドット10表面酸化の1例は次の様なものである。当酸化工程は熱酸化を用いるとよい。この際、シリコンドット10の大きさが小さくなるほど、酸化の速度が遅くなるため、シリコンドット10の大きさバラツキが抑えられる。また、該シリコンドット10の表面酸化膜は電子が通過する絶縁膜となるため、耐圧が高く、リーク電流が少なく、信頼性の高い膜であれば良い。例えば、N2O酸化膜、NO酸化膜等の酸化膜を用いてもよい。該酸化膜の場合、最終形状における膜厚は第1絶縁膜9を含んで等価酸化膜厚で、1nmから20nm程度が良い。より好ましくは、シリコンドット10の大きさが1nm〜15nm程度大きさである場合には膜厚が1nm〜10nm程度であることが望ましい。このように、シリコンドット10を酸化し小さくする場合、シリコンドット10の形成時に大きさの減少分を考慮して、大きめに形成しておく必要があることは、言うまでもない。
【0210】
次に、CVD法を用いた堆積絶縁膜15を形成するが、当工程はHTOやLPCVDを用いたステップカバレッジの良い膜を用いると良い。HTO膜を用いた場合、膜厚は20nm〜100nm程度であれば良い。なお、堆積絶縁膜15は、このあとの工程においてエッチングバックされてサイドウォールスペーサとして加工され、ソース/ドレイン拡散領域13を形成する不純物注入の際の注入マスクとして働く。つまり、ソース/ドレイン拡散領域13の形状、特にゲート電極3とソース/ドレイン拡散領域13との間のオフセット幅を規定する重要な要素となる。したがって、堆積絶縁膜厚を適宜調整変更することにより、ソース/ドレイン拡散領域13を最適な形状に形成し、最適なオフセット幅を得ることが可能となる。ただし、シリコンドット10の積層膜厚に堆積絶縁膜15の膜厚を加えたものがサイドウォールスペーサ幅となる。したがって、シリコンドット10の積層膜厚を考慮して堆積絶縁膜15の膜厚を決めることにより、適切なサイドウォールスペーサ幅を得ることができる。例えば、シリコンドット10積層膜厚が所望のサイドウォールスペーサ幅に達している場合は、堆積絶縁膜を形成しなくてよい。
【0211】
次に、図4(e)に示したの同様に、堆積絶縁膜15、シリコンドット10及び第2絶縁膜17を異方性エッチングすることにより、ゲートスタック8の側面に沿って、第1絶縁膜9およびポリシリコン膜23を介して、サイドウォールスペーサとして、堆積絶縁膜15の一部からなる側壁絶縁体16を形成する。なお、第2絶縁膜17と側壁絶縁体16との間にはシリコンドット10が残存する。該エッチングは堆積絶縁膜15および第2絶縁膜17を選択的にエッチングでき、ポリシリコン膜23とのエッチング選択比の大きな条件で行うと良い。ただし、ポリシリコン膜23とシリコンドット10は材料がともにシリコンであるため、シリコンドット10を充分エッチングできず、エッチング残りが出る場合がある、この場合は、異方性エッチング後にフッ酸等を用いた等方性のウエットエッチングを用いて、残っている絶縁膜を等方性エッチングすることにより、シリコン残渣をリフトオフすると良い。
【0212】
次に、図4(f)に示したのと同様に、第2L字型絶縁膜22およびシリコンドット10を含んだ側壁絶縁体16をマスクにし、ポリシリコン膜23の露出部分と第1絶縁膜9の露出部分とを順次エッチングすることにより、ポリシリコン膜23の一部からなるL字型ポリシリコン(簡単のため、ポリシリコン膜23と同じ符号を用いて示す。)23と、第1絶縁膜9の一部からなる第1L字型絶縁膜18を形成する。該エッチングはポリシリコン膜23を選択的にエッチングでき、第1絶縁膜9とのエッチング選択比の大きな条件で行うと良い。
【0213】
これにより、第1L字型絶縁膜18、L字型ポリシリコン23、第2L字型絶縁膜22、シリコンドット10、および、側壁絶縁体16からなる、メモリ機能体11を形成することができた。
【0214】
ただし、図示はしないが、これまでの工程において、第1絶縁膜9はエッチングしなくても良い。エッチングせずに次工程である不純物注入時に注入保護膜として利用した場合、注入保護膜を形成する工程を略することができる。
【0215】
この段階では、図7(a)に示したのと同様に、平面的に見た場合、ゲート電極3の外周にL字型ポリシリコン膜23が環状に連なっている。そこで、上記第2の実施形態におけるのと同様に、メモリ機能体11をチャネル方向に関して左右に分断して、メモリ機能体11の左右の部分を電気的に絶縁する。
【0216】
更に、図5(a)〜図5(c)にそれぞれ示すように、ゲート電極3及びその両側のメモリ機能体11A,11A、ゲート電極3及びその両側のメモリ機能体11B,11B、ゲート電極3及びその両側のメモリ機能体11C,11Cをそれぞれ一体のマスクとして用いて、ソース/ドレイン注入を行い、さらに所定の熱処理を行う。これにより、それぞれソース/ドレイン拡散領域13を自己整合的に形成することができる。
【0217】
以上のプロセスを用いることにより、論理回路領域4に用いるLDD領域を形成した半導体スイッチング素子52A,52B,52C、および、メモリ領域5に用いる半導体記憶素子51A,51B,51Cを、同一基板上で並行して、特別複雑な工程を用いることなく簡易な工程を追加するだけで、容易に形成することができる。
【0218】
また、メモリ機能体11A,11B,11Cに電荷を保持した場合に、チャネル形成領域の一部が電荷による影響を強く受けるため、ドレイン電流値が変化する。それにより半導体記憶素子51A,51B,51Cは、保持電荷の有無に応じて情報を記憶することができる。
【0219】
半導体記憶素子51A,51B,51Cのゲート絶縁膜2とメモリ機能体11A,11B,11Cとを独立して設けることにより、半導体記憶素子51A,51B,51Cと半導体スイッチング素子52A,52B,52Cとを、標準MOSFETプロセスと比べて大幅なプロセス変更やプロセス工数の増加なしに1つのチップ上に混載することが可能となった。それゆえメモリ領域5と、論理回路領域4を1つの半導体基板(チップ)1上に混載するための製造コストを大幅に削減することができる。
【0220】
ゲート電極3とソース/ドレイン拡散領域13とがオフセットした半導体記憶素子51A,51B,51Cと、オフセットしていない論理回路における半導体スイッチング素子52A,52B,52Cを自己整合的な工程で同一基板上に形成することにより、メモリ効果の高い半導体記憶素子と、電流駆動力の高い論理回路における半導体スイッチング素子を複雑なプロセスを必要とせず簡易に混載できる。
【0221】
更には、この半導体記憶素子51A,51B,51Cによれば、1トランジスタ当り2ビットの記憶を実現することができるので、1ビットあたりのメモリ素子の占有面積を縮小することができ、大容量の半導体記憶素子を実現できる。
【0222】
また、メモリ機能体11A,11B,11Cにおいて、シリコンドット10とゲート電極3との間及びシリコンドット10と半導体基板1との間を隔離するように第2L字型絶縁膜22が介在しているため、保持電荷のリークをこの絶縁膜22により抑制することができる。それにより、電荷保持特性がよく、長期信頼性の高い半導体記憶素子を実現できる。
【0223】
さらに、シリコンドット10表面を酸化することにより、シリコンドット10の大きさバラツキが抑制でき、電気特性のバラツキが少ない半導体装置が得られる。
【0224】
更に、シリコンドット10が2重、3重もしくはそれ以上の多重ドットを形成するため、1重ドットと比較して、より蓄積電荷量が多く、保持時間の長い半導体記憶素子51A,51B,51Cが得られる。
【0225】
また、メモリ機能体11A,11B,11Cにおいて、L字型ポリシリコン膜23とゲート電極3との間及びL字型ポリシリコン膜23と半導体基板1との間を隔離するように第1L字型絶縁膜18が介在しているため、保持電荷のリークをこの絶縁膜18により抑制することができる。それにより、電荷保持特性がよく、長期信頼性の高い半導体記憶素子を実現できる。
【0226】
更に、基板1とL字型ポリシリコン膜23間の絶縁膜18、L字型ポリシリコン膜23とシリコンドット10間の絶縁膜22およびシリコンドット間の絶縁膜16をトンネル電流が流れる程度に薄く形成することにより、2重トンネル接合を用いたクーロンブロッケード効果によって電荷を保持する事が可能となり、電荷の注入/消去の際に必要となる電圧を低くすることができる。それによって、低消費電力化が達成できる。
【0227】
また、半導体基板1と複数の微粒子10との間に、L字型ポリシリコン膜23のような半導体または導電体からなる膜が存在するように配置することにより、微粒子10の位置や大きさのバラツキが半導体基板に与える影響を抑制することができる。よって、半導体記憶素子51A,51B,51Cの誤読み出しが抑制され、半導体記憶素子および半導体装置の信頼性が高まる。
【0228】
(第5の実施形態)
図6(a)〜図6(d)を用いて、上記第3または第4の実施形態を変形した実施形態について説明する。本実施形態ではメモリ機能体等の形状を改変している。
【0229】
図6(a)に示すのは、シリコンドット10を1層含むメモリ機能体11の形状を改変した場合(改変されたメモリ機能体を符号11Dで示す。)の断面形状である。この場合、電荷を保持するL字型ポリシリコン膜23およびシリコンドット10が、チャネル形成領域付近にのみ形成されるため、書き込みによって注入した電子を消去によって除去しやすくなる。それゆえ、消去不良を防止できる。また、電荷保持部を微小化することにより、効率的に電荷の消去を行うことができ、読み出しと消去スピードが早く信頼性の高い半導体記憶素子61Aを実現できる。
【0230】
また、図6(b)に示すのは、シリコンドット10を1層含むメモリ機能体11形成時に形状を改変し(改変されたメモリ機能体を符号11Eで示す。)、その後、メモリ機能体11Eを覆う絶縁膜25を形成した場合の断面形状である。この場合、電荷を保持するシリコンドット10が、チャネル形成領域付近にのみ形成されるため、書き込みによって注入した電子を消去によって除去しやすくなる。それゆえ、消去後のしきい値電圧バラツキが抑制でき、消去不良を防止できる。また、電荷保持部を微小化することにより、効率的に電荷の消去を行うことができ、読み出しと消去スピードが早く信頼性の高い半導体記憶素子61Bを実現できる。
【0231】
また、図6(c)に示すのは、シリコンドット10を多層含むメモリ機能体11Cの形状を改変した場合(改変されたメモリ機能体を符号11Fで示す。)の断面形状である。
【0232】
また、図6(d)に示すのは、シリコンドット10を多層含むメモリ機能体11Cの形状を改変し(改変されたメモリ機能体を符号11Eで示す。)、その後、メモリ機能体11Eを覆う絶縁膜25を形成した場合の断面形状である。
【0233】
この図6(c),図6(d)の場合、電荷を保持するL字型ポリシリコン膜23およびシリコンドット10が、チャネル形成領域付近にのみ形成されるため、書き込みによって注入した電子を消去によって除去しやすくなる。それゆえ、消去後のしきい値電圧バラツキが抑制でき、消去不良を防止できる。また、効率的に電荷の消去を行うことができ、読み出しと消去スピードが早く信頼性の高い半導体記憶素子61C,61Dを実現できる。さらに、L字型絶縁膜18はゲート電極3の外周を覆うように残るため、ソース/ドレインのコンタクトとゲート電極3との短絡およびゲート電極3とL字型ポリシリコン膜23との短絡を抑制することができる。それによって、微細化が容易になり、メモリの高集積化が可能となる。更に、ゲート電極3の外周を覆うように第1絶縁膜9を残した場合にもソース/ドレインのコンタクトとゲート電極3との短絡およびゲート電極3とL字型ポリシリコン膜23との短絡を抑制することができる。それによって、微細化が容易になり、メモリの高集積化が可能となる。さらに、1層ドットの場合と比較して、メモリ機能体11D,11E中のシリコンドット10の数が増加するため、保持電荷数が増加し、電荷密度が増大する。よって、書き込みと消去のしきい値電圧の差や、駆動電流の差が増大するので、電圧マージンが大きく、信頼性の向上した半導体記憶素子61C,61Dを実現できる。
【0234】
ここで、上記図6(a)〜図6(d)の構造において、メモリ領域5における、ゲート電極3とソース/ドレイン拡散領域13との間のオフセット幅、つまり、ゲート電極3の一方の端部からソース/ドレイン拡散領域13の近い方の端部までの横方向の距離は、それぞれメモリ機能体11D,11E,11F,11Gの厚さ(図中の横方向の寸法)と等しいか、または、それ以下であることが望ましい。
【0235】
次に、図6(a)及び図6(c)に示す構造の半導体装置の形成方法について詳細に説明する。
【0236】
ソース/ドレイン拡散領域13形成工程までは、上記第3の実施形態におけるのと同様の工程を用いても良い。そこで、同様の工程を用いることによる、重複説明は省略する。
【0237】
次に、図6(a)及び図6(c)に示すように、メモリ機能体11D,11Fを等方性エッチングすることにより、ゲートスタック8の最上部位置より、メモリ機能体11D,11Fの最上部位置が低くなるようにする。
【0238】
ただし、半導体基板1およびゲート電極3は通常シリコン基板を用いている場合が多く、その場合、ドットの材料としてシリコンを用いているため、シリコンドット10を充分エッチングできず、エッチング残りが出るような条件でエッチングを実施しても良い。ただし、この場合は、フッ酸等を用いたウエットエッチングを用いて残っている絶縁膜18を適宜等方性エッチングすることにより、シリコン残渣をリフトオフすると良い。加えて、シリコン残渣を酸化し、その後、適宜フッ酸等を用いたウエットエッチングを用いてシリコン残渣を除去しても良い。
【0239】
また、当工程におけるエッチング量を調整し、次に示すような最適形状になるように、メモリ機能体11D,11Fの横幅を最適になるようにすることが好ましい。最適形状とは、メモリ領域5における、ゲート電極3とソース/ドレイン拡散領域13との間のオフセット幅、つまり、ゲート電極3の一方の端部からソース/ドレイン拡散領域13の近い方の端部までの横方向の距離が、それぞれメモリ機能体11D,11Fの厚さ(図中の横方向の寸法)と等しいか、または、それ以下であることを意味する。
【0240】
次に、図6(b)に示す構造の半導体装置の形成方法について詳細に説明する。
【0241】
この場合、まず上記第2実施形態における図4(e)に示される構造を形成する。
【0242】
次に、等方性エッチングを行って、側壁絶縁体16、第2L字型絶縁膜22およびシリコンドット10を図6(b)に示す形状になるまでエッチングする。つまり、ゲートスタック8の最上部位置より、メモリ機能体11Eの最上部位置が低くなるようにする。ただし、可能であれば、ポリシリコン膜23まで一度にエッチングすると良い。ここで、図7(a)に示したのと同様に、フォトリソグラフィ工程を用いて、側壁絶縁体16、第2L字型絶縁膜22およびシリコンドット10の一部(除去領域21)を除去する。
【0243】
次に、等方性エッチングをもちいてポリシリコン膜23の露出部分を除去する。それによって、図6(b)に示す形状の、側壁絶縁膜16、第2L字型絶縁膜22およびシリコンドット10およびL字型ポリシリコン膜23を形成できる。さらに、図7(a)に示したのと同様にゲート電極3の外周にL字型ポリシリコン膜23が環状に連なっているので、図7(b)に示したのと同様に、ここでメモリ機能体11Eをチャネル方向に関して左右に分断して、メモリ機能体11Eの左右の部分を電気的に絶縁する。
【0244】
次に、第1絶縁膜9を、等方性または異方性エッチングを用いてエッチングし、図6(b)に示す形状のメモリ機能体11Eを形成する。また、図示はしないが、第1絶縁膜9をエッチングせずに残しておいても良い。第1絶縁膜9をエッチングせずに次工程である不純物注入時に注入保護膜として利用した場合、注入保護膜を形成する工程を簡略化することができる。さらに、ソース/ドレインのコンタクトとゲート電極3との短絡およびゲート電極3とL字型ポリシリコン膜23との短絡を抑制することができる。
【0245】
次に、CVD法を用いた堆積絶縁膜を全域に形成し、それを異方性エッチングして、図6の(b)に示すように、ゲート電極3の両側にメモリ機能体11Eを包むようにサイドウォールスペーサ絶縁体28を形成する。当工程はHTOやLPCVDを用いたステップカバレッジの良い膜を用いると良い。なお、サイドウォールスペーサ絶縁体28は、このあとの工程においてソース/ドレイン拡散領域13を形成する不純物注入の際のマスクの一部として働く。つまり、ソース/ドレイン拡散領域13の形状、特にゲート電極3とソース/ドレイン拡散領域13との間のオフセット幅を規定する重要な要素となる。したがって、堆積絶縁膜厚を適宜調整変更することにより、ソース/ドレイン拡散領域13を最適な形状に形成し、最適なオフセット幅を得ることが可能となる。ただし、メモリ機能体11Eの幅に堆積絶縁膜の膜厚を加えたものがサイドウォールスペーサ幅となる。したがって、メモリ機能体11Eの幅を考慮して堆積絶縁膜の膜厚を決めることにより、適切なサイドウォールスペーサ幅を得ることができる。
【0246】
次に、図6(b)に示すように、ゲート電極3、その両側のメモリ機能体11E,11E及びサイドウォールスペーサ絶縁体25,25を一体のマスクとして用いて、ソース/ドレイン注入を行い、さらに所定の熱処理を行う。これにより、ソース/ドレイン拡散領域13を自己整合的に形成することができる。
【0247】
次に、図6(d)に示す構造の半導体装置の形成方法について詳細に説明する。
【0248】
この図6(d)に示す構造を形成する方法は、シリコンドット10を積層する工程以外は、ほぼ上記図6(b)を形成した工程と同様な工程を用いる。つまり、まず第4の実施形態に記載した半導体装置の形成方法における、シリコンドット10の積層膜を形成する。その後に、等方性エッチングを行って、側壁絶縁膜16、第2L字型絶縁膜22及びシリコンドット10を図6(d)に示す形状になるまでエッチングする。つまり、ゲートスタック8の最上部位置より、メモリ機能体11Gの最上部位置が低くなるようにする。ここで、図7(a)に示したのと同様に、フォトリソグラフィ工程を用いて、側壁絶縁体16、第2L字型絶縁膜22およびシリコンドット10の一部(除去領域21)を除去する。
【0249】
次に、等方性エッチングをもちいてポリシリコン膜23の露出部分を除去する。それによって、図6(d)に示す形状の、側壁絶縁膜16、第2L字型絶縁膜22およびシリコンドット10およびL字型ポリシリコン膜23を形成できる。さらに、図7(a)に示したのと同様にゲート電極3の外周にL字型ポリシリコン膜23が環状に連なっているので、図7(b)に示したのと同様に、ここでメモリ機能体11Eをチャネル方向に関して左右に分断して、メモリ機能体11Eの左右の部分を電気的に絶縁する。
【0250】
次に、第1絶縁膜9を、等方性または異方性エッチングを用いてエッチングし、図6(d)に示す形状のメモリ機能体11Gを形成する。また、図示はしないが、第1絶縁膜9をエッチングせずに残しておいても良い。第1絶縁膜9をエッチングせずに次工程である不純物注入時に注入保護膜として利用した場合、注入保護膜を形成する工程を簡略化することができる。さらに、ソース/ドレインのコンタクトとゲート電極3との短絡およびゲート電極3とL字型ポリシリコン膜23との短絡を抑制することができる。
【0251】
次に、CVD法を用いた堆積絶縁膜を全域に形成し、それを異方性エッチングして、図6の(d)に示すように、ゲート電極3の両側にメモリ機能体11Eを包むようにサイドウォールスペーサ絶縁体28を形成する。当工程はHTOやLPCVDを用いたステップカバレッジの良い膜を用いると良い。なお、サイドウォールスペーサ絶縁体28は、このあとの工程においてソース/ドレイン拡散領域13を形成する不純物注入の際のマスクの一部として働く。つまり、ソース/ドレイン拡散領域13の形状、特にゲート電極3とソース/ドレイン拡散領域13との間のオフセット幅を規定する重要な要素となる。したがって、堆積絶縁膜厚を適宜調整変更することにより、ソース/ドレイン拡散領域13を最適な形状に形成し、最適なオフセット幅を得ることが可能となる。ただし、メモリ機能体11Gの幅に堆積絶縁膜の膜厚を加えたものがサイドウォールスペーサ幅となる。したがって、メモリ機能体11Eの幅を考慮して堆積絶縁膜の膜厚を決めることにより、適切なサイドウォールスペーサ幅を得ることができる。
【0252】
次に、図6(d)に示すように、ゲート電極3、その両側のメモリ機能体11G,11G及びサイドウォールスペーサ絶縁体25,25を一体のマスクとして用いて、ソース/ドレイン注入を行い、さらに所定の熱処理を行う。これにより、ソース/ドレイン拡散領域13を自己整合的に形成することができる。
【0253】
以上のプロセスを用いることにより、論理回路領域4に用いるLDD領域を形成した半導体スイッチング素子62A,62B,62C,62D、及び、メモリ領域5に用いる半導体記憶素子61A,61B,61C,61Dを、同一基板上で並行して、特別複雑な工程を用いることなく簡易な工程を追加するだけで、容易に形成することができる。
【0254】
また、メモリ機能体11D,11E,11F,11Gに電荷を保持した場合に、チャネル形成領域の一部が電荷による影響を強く受けるため、ドレイン電流値が変化する。それにより半導体記憶素子61A,61B,61C,61Dは、保持電荷の有無に応じて情報を記憶することができる。
【0255】
半導体記憶素子61A,61B,61C,61Dのゲート絶縁膜2とメモリ機能体11D,11E,11F,11Gとを独立して設けることにより、半導体記憶素子61A,61B,61C,61Dと半導体スイッチング素子62A,62B,62C,62Dとを、標準MOSFETプロセスと比べて大幅なプロセス変更やプロセス工数の増加なしに1つのチップ上に混載することが可能となった。それゆえメモリ領域5と、メモリ周辺回路部等4を1つの半導体基板(チップ)1上に混載するための製造コストを大幅に削減することができる。
【0256】
ゲート電極3とソース/ドレイン拡散領域13とがオフセットした半導体記憶素子61A,61B,61C,61Dと、オフセットしていない論理回路における半導体スイッチング素子62A,62B,62C,62Dを自己整合的な工程で同一基板上に形成することにより、メモリ効果の高い半導体記憶素子と、電流駆動力の高い論理回路領域における半導体スイッチング素子を複雑なプロセスを必要とせず簡易に混載できる。
【0257】
更には、この半導体記憶素子61A,61B,61C,61Dによれば、1トランジスタ当り2ビットの記憶を実現することができるので、1ビットあたりのメモリ素子の占有面積を縮小することができ、大容量の半導体記憶素子を実現できる。
【0258】
また、メモリ機能体11D,11E,11F,11Gにおいて、シリコンドット10とゲート電極3との間及びシリコンドット10と半導体基板1との間を隔離するように第2L字型絶縁膜22が介在しているため、保持電荷のリークをこの絶縁膜22により抑制することができる。それにより、電荷保持特性がよく、長期信頼性の高い半導体記憶素子を実現できる。
【0259】
さらに、シリコンドット10表面を酸化することにより、シリコンドット10の大きさバラツキが抑制でき、電気特性のバラツキが少ない半導体装置が得られる。
【0260】
更に、シリコンドット10が2重、3重もしくはそれ以上の多重ドットを形成するため、1重ドットと比較して、より蓄積電荷量が多く、保持時間の長い半導体記憶素子61A,61B,61C,61Dが得られる。
【0261】
また、メモリ機能体11A,11B,11Cにおいて、L字型ポリシリコン膜23とゲート電極3との間及びL字型ポリシリコン膜23と半導体基板1との間を隔離するように第1L字型絶縁膜18が介在しているため、保持電荷のリークをこの絶縁膜18により抑制することができる。それにより、電荷保持特性がよく、長期信頼性の高い半導体記憶素子を実現できる。
【0262】
更に、電荷を保持するシリコンドット10が、チャネル形成領域付近にのみ形成されるため、書き込みによって注入した電子を消去によって除去しやすくなる。それゆえ、消去後のしきい値電圧バラツキが抑制でき、消去不良を防止できる。また、効率的に電荷の消去を行うことができ、読み出しと消去スピードが早く信頼性の高い半導体記憶素子が形成できる。
【0263】
更に、基板1とL字型ポリシリコン膜23間の絶縁膜18、L字型ポリシリコン膜23とシリコンドット10間の絶縁膜22およびシリコンドット間の絶縁膜16をトンネル電流が流れる程度に薄く形成することにより、2重トンネル接合を用いたクーロンブロッケード効果によって電荷を保持する事が可能となり、電荷の注入/消去の際に必要となる電圧を低くすることができる。それによって、低消費電力化が達成できる。
【0264】
また、半導体基板1と複数の微粒子10との間に、L字型ポリシリコン膜23のような半導体または導電体からなる膜が存在するように配置することにより、微粒子10の位置や大きさのバラツキが半導体基板に与える影響を抑制することができる。よって、半導体記憶素子61A,61B,61C,61Dの誤読み出しが抑制され、半導体記憶素子および半導体装置の信頼性が高まる。
【0265】
(第6の実施形態)
図10(a),図10(b)は、それぞれ本発明の一実施形態のICカード400A,400Bの構成を示している。
【0266】
図10(a)に示すICカード400A内には、MPU(Micro Processing Unit;マイクロ・プロセシング・ユニット)部401、及び、コネクト部408が内蔵されている。MPU部401内には、データメモリ部404、演算部402、制御部403、ROM(Read Only Memory;読み出し専用メモリ)405及びRAM(Random Access Memory;ランダム・アクセス・メモリ)406があり、これらが1つのチップに形成されている。ROM405には、MPU部401を駆動するためのプログラムが格納されている。RAM406はワークエリアとして用いられ、演算データを一時的に記憶する。MPU部401には、本発明の半導体装置が組み込まれている。上記各部401,403,403,404,405,406,408は、配線(データバス、電源線等を含む)407で接続されている。また、コネクト部408と外部のリーダライタ409は、このICカード400Aがリードライタ409に装着されたときに接続され、カード400Aに電力が供給されるとともにデータの交換が行なわれる。
【0267】
本ICカード400Aの特徴は、MPU部401にデータメモリ部404が内蔵され、1つの半導体チップ上に半導体スイッチング素子と半導体記憶素子とが混載されている点である。
【0268】
データメモリ部404には、既述のような製造コストを削減することが可能な半導体記憶素子30A〜30C,31,41,51A〜51Cまたは61A〜61Dを用いている。これらの半導体記憶素子は微細化が容易であり、かつ2ビット動作が可能であるから、これを配列したメモリセルアレイの面積を縮小するのも容易となる。したがって、メモリセルアレイのコストを削減することができる。このメモリセルアレイをICカード400Aのデータメモリ部404に用いれば、ICカードのコストが削減される。
【0269】
また、MPU部401にデータメモリ部404を内蔵し、1つのチップ上に形成しているので、ICカードのコストを大きく低減することができる。
【0270】
さらに、MPU部401を本発明の半導体装置で構成しているので、つまりデータメモリ部404に半導体記憶素子を用いており、他の回路部には半導体スイッチング素子を用いているので、例えばデータメモリ部404にフラッシュメモリを用いた場合に比べて、製造プロセスが著しく簡略化される。この理由は、データメモリ部404の半導体記憶素子の形成プロセスと、論理回路部(演算部402及び制御部403)を構成する半導体スイッチング素子の形成プロセスとが、互いに非常に似ており、それらを1チップ上に混載するのが非常に容易だからである。したがって、MPU部401とデータメモリ部404を1つのチップ上に形成することによるコスト削減効果が特に大きくなる。
【0271】
なお、ROM405を上記半導体記憶素子で構成してもよい。このようにすれば、ROM405を外部から書き換えることが可能となり、ICカードの機能を飛躍的に高くすることができる。上記記憶素子は微細化が容易で、かつ2ビット動作が可能であるから、マスクROMを上記記憶素子で置き換えてもチップ面積の増大をほとんど招かない。また、上記半導体記憶素子を形成するプロセスは、通常のCMOS形成プロセスとほとんど変わらないので、論理回路部との混載が容易である。
【0272】
次に図10の(b)に示すICカード400B内には、MPU部401、RFインターフェース部410、及び、アンテナ部411が内蔵されている。MPU部401内には、データメモリ部404、演算部402、制御部403、ROM405及びRAM406があり、これらが1つのチップに形成されている。上記各部401,402,403,404,405,406,410,411は、配線(データバス、電源線等を含む)407で接続されている。
【0273】
この図10(b)のICカード400Bが、図10の(a)のICカード400Aと異なるのは、非接触型であるという点である。そのため、制御部403は、コネクト部ではなく、RFインターフェース部410を介してアンテナ部411に接続されている。アンテナ部411は、外部機器との通信及び集電機能を有する。RFインターフェース部410は、アンテナ部411から伝達された高周波信号を整流し電力を供給する機能と、信号の変調及び復調機能を有する。なお、RFインターフェース部410及びアンテナ部411は、MPU部401と1つのチップ上に混載されていてもよい。
【0274】
本ICカード400Bは非接触型であるから、コネクタ部を通じた静電破壊を防止することができる。また、外部機器と必ずしも密着する必要がないので、使用形態の自由度が大きくなる。更には、データメモリ部404を構成する半導体記憶素子は、従来のフラッシュメモリ(約12Vの電源電圧)に比べて低い電源電圧(例えば約9V)で動作するので、RFインターフェース部410の回路を小型化し、コストを削減することができる。
【0275】
(第7の実施形態)
本発明の半導体装置は、電池駆動の携帯電子機器、特に携帯情報端末に用いることができる。携帯電子機器としては、携帯情報端末、携帯電話、ゲーム機器等が挙げられる。
【0276】
図11は本発明を適用した一実施形態の携帯電話500のブロック構成を示している。
【0277】
この携帯電話500内には、MPU部501、マン・マシンインターフェース部508、RF回路部510、及び、アンテナ部511が内蔵されている。MPU部501内には、データメモリ部504、演算部502、制御部503、ROM505及びRAM506があり、これらが1つのチップに形成されている。ROM505には、MPU部501を駆動するためのプログラムが格納されている。RAM506はワークエリアとして用いられ、演算データを一時的に記憶する。MPU部501には、本発明の半導体装置が組み込まれている。上記各部501,502,503,504,505,506,508,510,511は、配線(データバス、電源線等を含む)507で接続されている。
【0278】
本携帯電話500の特徴は、MPU部501にデータメモリ部504が内蔵され、1つの半導体チップ上に半導体スイッチング素子と半導体記憶素子とが混載されている点である。
【0279】
データメモリ部504には、既述のような製造コストを削減することが可能な半導体記憶素子30A〜30C,31,41,51A〜51Cまたは61A〜61Dを用いている。これらの半導体記憶素子は微細化が容易であり、かつ2ビット動作が可能であるから、これを配列したメモリセルアレイの面積を縮小するのも容易となる。したがって、メモリセルアレイのコストを削減することができる。このメモリセルアレイを携帯電話500のデータメモリ部504に用いれば、携帯電話のコストが削減される。
【0280】
また、MPU部501にデータメモリ部504を内蔵し、1つのチップ上に形成しているので、携帯電話のコストを大きく低減することができる。
【0281】
さらに、MPU部501を本発明の半導体装置で構成しているので、つまりデータメモリ部504に半導体記憶素子を用いており、他の回路部には半導体スイッチング素子を用いているので、例えばデータメモリ部504にフラッシュメモリを用いた場合に比べて、製造プロセスが著しく簡略化される。この理由は、データメモリ部504の半導体記憶素子の形成プロセスと、論理回路部(演算部502及び制御部503)を構成する半導体スイッチング素子の形成プロセスとが、互いに非常に似ており、それらを1チップ上に混載するのが非常に容易だからである。したがって、MPU部501とデータメモリ部504を1つのチップ上に形成することによるコスト削減効果が特に大きくなる。
【0282】
なお、ROM505を上記半導体記憶素子で構成してもよい。このようにすれば、ROM505を外部から書き換えることが可能となり、携帯電話の機能を飛躍的に高くすることができる。上記記憶素子は微細化が容易で、かつ2ビット動作が可能であるから、マスクROMを上記記憶素子で置き換えてもチップ面積の増大をほとんど招かない。また、上記半導体記憶素子を形成するプロセスは、通常のCMOS形成プロセスとほとんど変わらないので、論理回路部との混載が容易である。
【0283】
このように、本発明の半導体装置を携帯電話500に代表されるような携帯電子機器に用いることにより、制御回路の製造コストが削減されるから、携帯電子機器自体のコストを削減することができる。もしくは、制御回路に含まれる半導体記憶素子を大容量化して、携帯電子機器の機能を高度化することができる。
【0284】
(第8の実施形態)
本発明の第8の実施形態を、図12を用いて説明する。本実施形態は、上記実施形態の効果に加えて下記する効果を奏する。
【0285】
この実施形態の半導体記憶装置を構成する半導体記憶素子は、ゲート電極の側方にメモリ機能体161、162を有する。ゲート電極117の両側のメモリ機能体161、162が電荷保持部(電荷を蓄える領域であって、電荷を保持する機能を有する膜であってもよく、以降はポリシリコン膜とシリコン微粒子の場合を例として説明している。)と電荷を逃げにくくする領域(電荷を逃げにくくする機能を有する膜であってもよく、以降はシリコン酸化膜の場合を例として説明している。)から構成される。例えば、図12に示すような構造であればよい。また、シリコン酸化膜141、143は電荷保持部に蓄えられた電荷を逃げにくくする機能を有する膜の役割を果たす。
【0286】
また、メモリ機能体161、162における電荷保持部(ポリシリコン膜及びシリコン微粒子142)は、ソース/ドレイン拡散領域112、113とそれぞれオーバーラップしている。ここで、オーバーラップするとは、ソース/ドレイン拡散領域112、113の少なくとも一部の領域上に、電荷保持部(ポリシリコン膜及びシリコン微粒子142)の少なくとも一部が存在することを意味する。なお、111は半導体基板、114はゲート絶縁膜、117はゲート電極、171は(ゲート電極とソース/ドレイン拡散領域との)オフセット領域である。図示しないが、ゲート絶縁膜114下であって半導体基板111最表面部はチャネル形成領域となる。
【0287】
メモリ機能体161、162における電荷保持部142の少なくとも一部とソース/ドレイン拡散領域112、113とがオーバーラップすることによる効果を次に説明する。
【0288】
図13は、図12の右側のメモリ機能体162周辺部の拡大図である。W1はゲート電極114とソース/ドレイン拡散領域113とのオフセット量を示す。また、W2はゲート電極のゲート長方向の切断面におけるメモリ機能体162の幅を示しているが、メモリ機能体162のうちポリシリコン膜及びシリコン微粒子142のゲート電極117と離れた側の端が、ゲート電極117から離れた側のメモリ機能体162の端と一致しているため、メモリ機能体162の幅をW2として定義した。W2−W1が、メモリ機能体162とソース/ドレイン拡散領域113とのオーバーラップ量である。メモリ機能体162とソース/ドレイン拡散領域113とのオーバーラップ量は(W2−W1)で表される。特に重要なことは、メモリ機能体162のうちポリシリコン膜及びシリコン微粒子142で構成されたメモリ機能体162が、ソース/ドレイン拡散領域113とオーバーラップする、つまり、W2>W1なる関係を満たすことである。
【0289】
なお、図14に示すように、メモリ機能体162aのうちポリシリコン膜及びシリコン微粒子142aのゲート電極と離れた側の端が、ゲート電極から離れた側のメモリ機能体162aの端と一致していない場合は、W2をゲート電極端からポリシリコン膜及びシリコン微粒子142aのゲート電極と遠い側の端までと定義すればよい。なお、図14中の要素には、図13中の対応する要素の符号にaを付した符号を用いている。
【0290】
図13の構造における消去状態(ホールが蓄積されている)のドレイン電流は、ポリシリコン膜及びシリコン微粒子142の少なくとも一部とソース/ドレイン拡散領域113とがオーバーラップする形状においては充分な電流値が得られるが、ポリシリコン膜及びシリコン微粒子142の少なくとも一部とソース/ドレイン拡散領域113とがオーバーラップしない形状においては電荷保持部142とソース/ドレイン拡散領域113との距離が離れると急激に減少し、30nm程度離れると3桁程度減少する。
【0291】
ドレイン電流値は、読出し動作速度にほぼ比例するので、電荷保持部142とソース/ドレイン拡散領域113との距離が離れにつれメモリの性能は急速に劣化する。一方、電荷保持部142とソース/ドレイン拡散領域113とがオーバーラップする範囲においては、ドレイン電流の減少は緩やかである。したがって、電荷保持部142の少なくとも一部とソース/ドレイン拡散領域とがオーバーラップすることが好ましい。
【0292】
メモリ機能体161(領域181)に記憶された情報の読み出しは、ソース/ドレイン拡散領域112をソース電極とし、ソース/ドレイン拡散領域113をドレイン領域としてチャネル形成領域中のドレイン領域に近い側にピンチオフ点を形成するのが好ましい。すなわち、2つのメモリ機能体のうち一方に記憶された情報を読み出す時に、ピンチオフ点をチャネル形成領域内であって、他方のメモリ機能体に近い領域に形成させるのが好ましい。これにより、メモリ機能体162の記憶状況の如何にかかわらず、メモリ機能体161の記憶情報を感度よく検出することができ、2ビット動作を可能にする大きな要因となる。
【0293】
一方、2つのメモリ機能体の片側のみに情報を記憶させる場合又は2つのメモリ機能体を同じ記憶状態にして使用する場合には、読出し時に必ずしもピンチオフ点を形成しなくてもよい。
【0294】
なお、図12には図示していないが、半導体基板111の表面にウエル領域(Nチャネル素子の場合はP型ウェル)を形成することが好ましい。ウエル領域を形成することにより、チャネル形成領域の不純物濃度をメモリ動作(書換え動作及び読出し動作)に最適にしつつ、その他の電気特性(耐圧、接合容量、短チャネル効果)を制御するのが容易になる。
【0295】
メモリ機能体は、メモリの保持特性を向上させる観点から、電荷を保持する機能を有する電荷保持部及びその電荷保持部に蓄積された電荷の散逸を防止する散逸防止絶縁体を含んでいるのが好ましい。この実施形態では、電荷保持部として電荷をトラップする準位を有するポリシリコン膜及びシリコン微粒子142、散逸防止絶縁体として電荷保持部に蓄積された電荷の散逸を防ぐ働きのあるシリコン酸化膜141、143を用いている。メモリ機能体が電荷保持部と散逸防止絶縁体とを含むことにより電荷の散逸を防いで保持特性を向上させることができる。さらに、メモリ機能体が電荷保持部のみで構成される場合に比べて電荷保持部の体積を適度に小さくすることができる。電荷保持部の体積を適度に小さくすることにより電荷保持部内での電荷の移動を制限し、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。
【0296】
また、メモリ機能体は、ゲート絶縁膜表面と略平行に配置されるポリシリコン膜を含むことが好ましい。いいかえると、メモリ機能体におけるポリシリコン膜の上面が、ゲート絶縁膜上面から等しい距離に位置するように配置されることが好ましい。具体的には、図15に示したように、メモリ機能体162のポリシリコン膜202が、ゲート絶縁膜114表面と略平行な面を有している。言い換えると、ポリシリコン膜202は、ゲート絶縁膜114表面に対応する高さから、均一な高さに形成されることが好ましい。メモリ機能体162中に、ゲート絶縁膜114表面と略平行なポリシリコン膜202があることにより、ポリシリコン膜202に蓄積された電荷の多寡によりオフセット領域171での反転層の形成されやすさを効果的に制御することができ、ひいてはメモリ効果を大きくすることができる。また、ポリシリコン膜202をゲート絶縁膜114の表面と略平行とすることにより、オフセット量(W1)がばらついた場合でもメモリ効果の変化を比較的小さく保つことができ、メモリ効果のばらつきを抑制することができる。しかも、ポリシリコン膜202上部方向への電荷の移動が抑制され、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。
【0297】
さらに、メモリ機能体162は、ゲート絶縁膜114の表面と略平行なポリシリコン膜202とチャネル形成領域(又はウエル領域)とを隔てる絶縁膜(例えば、シリコン酸化膜144のうちオフセット領域171上の部分)を含むことが好ましい。この絶縁膜により、電荷保持部に蓄積された電荷の散逸が抑制され、さらに保持特性の良い半導体記憶素子を得ることができる。
【0298】
なお、ポリシリコン膜202の膜厚を制御すると共に、ポリシリコン膜202下の絶縁膜(シリコン酸化膜144のうちオフセット領域171上の部分)の膜厚を一定に制御することにより、半導体基板表面からポリシリコン膜までの距離を概ね一定に保つことが可能となる。これにより、ポリシリコン膜202より発生する電気力線の密度を概ね制御することが可能となり、半導体記憶素子のメモリ効果の大きさばらつきを非常に小さくすることが可能となる。
【0299】
(第9の実施形態)
この実施形態は、ゲート電極、メモリ機能体及びソース/ドレイン拡散領域間距離の最適化に関する。
【0300】
図16に示したように、Aはゲート長方向の切断面におけるゲート電極長、Bはソース/ドレイン拡散領域間の距離(チャネル長)、Cは一方のメモリ機能体の端から他方のメモリ機能体の端までの距離、つまり、ゲート長方向の切断面における一方のメモリ機能体内の電荷を保持する機能を有する膜の端(ゲート電極と離れている側)から他方のメモリ機能体内の電荷を保持する機能を有する膜の端(ゲート電極と離れている側)までの距離を示す。
【0301】
まず、B<Cであることが好ましい。チャネル形成領域のうちゲート電極117下の部分とソース/ドレイン拡散領域112、113との間にはオフセット領域171が存する。B<Cにより、メモリ機能体161、162(ポリシリコン膜及びシリコン微粒子142)に蓄積された電荷により、オフセット領域171の全領域において、反転の容易性が効果的に変動する。したがって、メモリ効果が増大し、特に読出し動作の高速化が実現する。
【0302】
また、ゲート電極117とソース/ドレイン拡散領域112、113がオフセットしている場合、つまり、A<Bが成立する場合には、ゲート電極に電圧を印加したときのオフセット領域の反転のしやすさがメモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果を低減することができる。ただし、メモリ効果が発現する限りにおいては、必ずしも存在する必要はない。オフセット領域171がない場合においても、ソース/ドレイン拡散領域112、113の不純物濃度が十分に薄ければ、メモリ機能体161、162(ポリシリコン膜及びシリコン微粒子142)においてメモリ効果が発現し得る。
【0303】
したがって、A<B<Cであるのが最も好ましい。
【0304】
(第10の実施形態)
この実施形態の半導体記憶装置を構成する半導体記憶素子は、図17に示すように、第8の実施形態における半導体基板をSOI基板とする以外は、実質的に同様の構成を有する。
【0305】
この半導体記憶素子は、半導体基板181上に埋め込み酸化膜183が形成され、さらにその上にSOI層が形成されている。SOI層内にはソース/ドレイン拡散領域112、113が形成され、それ以外の領域はボディ領域182となっている。
【0306】
この半導体記憶素子によっても、第8の実施形態における半導体記憶素子と同様の作用効果を奏する。さらに、ソース/ドレイン拡散領域112、113とボディ領域182との接合容量を著しく小さくすることができるので、素子の高速化や低消費電力化が可能となる。
【0307】
(第11の実施形態)
この実施形態の半導体記憶装置を構成する半導体記憶素子は、図18に示すように、第8の実施形態において、N型のソース/ドレイン拡散領域112、113のチャネル側に隣接して、P型高濃度領域191を追加した以外は、実質的に同様の構成を有する。
【0308】
すなわち、P型高濃度領域191におけるP型を与える不純物(例えばボロン)濃度が、領域192におけるP型を与える不純物濃度より高い。P型高濃度領域191におけるP型の不純物濃度は、例えば、5×1017cm−3〜1×1019cm−3程度が適当である。また、領域192のP型の不純物濃度は、例えば、5×1016cm−3〜1×1018cm−3とすることができる。
【0309】
このように、P型高濃度領域191を設けることにより、ソース/ドレイン拡散領域112、113と半導体基板111との接合が、メモリ機能体161、162の直下で急峻となる。そのため、書込み及び消去動作時にホットキャリアが発生し易くなり、書込み動作及び消去動作の電圧を低下させ、あるいは書込み動作及び消去動作を高速にすることが可能となる。さらに、領域192の不純物濃度は比較的薄いので、メモリが消去状態にあるときの閾値が低く、ドレイン電流は大きくなる。そのため、読出し速度が向上する。したがって、書換え電圧が低く又は書換え速度が高速で、かつ、読出し速度が高速な半導体記憶素子を得ることができる。
【0310】
また、図14において、ソース/ドレイン拡散領域近傍であってメモリ機能体の下(すなわち、ゲート電極の直下ではない)において、P型高濃度領域191を設けることにより、トランジスタ全体としての閾値は著しく上昇する。この上昇の程度は、P型高濃度領域191がゲート電極の直下にある場合に比べて著しく大きい。メモリ機能体に書込み電荷(トランジスタがNチャネル型の場合は電子)が蓄積した場合は、この差がいっそう大きくなる。一方、メモリ機能体に十分な消去電荷(トランジスタがNチャネル型の場合は正孔)が蓄積された場合は、トランジスタ全体としての閾値は、ゲート電極下のチャネル形成領域(領域192)の不純物濃度で決まる閾値まで低下する。すなわち、消去時の閾値は、P型高濃度領域191の不純物濃度には依存せず、一方で、書込み時の閾値は非常に大きな影響を受ける。よって、P型高濃度領域191をメモリ機能体の下であってソース/ドレイン拡散領域近傍に配置することにより、書込み時の閾値のみが非常に大きく変動し、メモリ効果(書込み時と消去時での閾値の差)を著しく増大させることができる。
【0311】
(第12の実施形態)
この実施形態の半導体記憶装置を構成する半導体記憶素子は、図19に示すように、第8の実施形態において、電荷保持部(ポリシリコン膜及びシリコン微粒子142)とチャネル形成領域又はウエル領域とを隔てる絶縁膜の厚さ(T1)が、ゲート絶縁膜の厚さ(T2)よりも薄いこと以外は、実質的に同様の構成を有する。
【0312】
ゲート絶縁膜114は、メモリの書換え動作時における耐圧の要請から、その厚さT2には下限値が存在する。しかし、絶縁膜の厚さT1は、耐圧の要請にかかわらず、T2よりも薄くすることが可能である。
【0313】
本実施形態の半導体記憶素子において、上述のようにT1に対する設計の自由度が高いのは以下の理由による。本実施形態の半導体記憶素子においては、電荷保持部とチャネル形成領域又はウエル領域とを隔てる絶縁膜は、ゲート電極とチャネル形成領域又はウエル領域とに挟まれていない。そのため、電荷保持部とチャネル形成領域又はウエル領域とを隔てる絶縁膜には、ゲート電極とチャネル形成領域又はウエル領域間に働く高電界が直接作用せず、ゲート電極から横方向に広がる比較的弱い電界が作用する。そのため、ゲート絶縁膜に対する耐圧の要請にかかわらず、T1をT2より薄くすることが可能になるのである。一方、例えば、フラッシュメモリに代表されるEEPROMにおいては、フローティングゲートとチャネル形成領域又はウエル領域とを隔てる絶縁膜は、ゲート電極(コントロールゲート)とチャネル形成領域又はウエル領域に挟まれているので、ゲート電極からの高電界が直接作用する。それゆえ、EEPROMにおいては、フローティングゲートとチャネル形成領域又はウエル領域とを隔てる絶縁膜の厚さが制限され、半導体記憶素子の機能の最適化が阻害されるのである。以上より明らかなように、本実施形態の半導体記憶素子において電荷保持部とチャネル形成領域又はウエル領域とを隔てる絶縁膜が、ゲート電極とチャネル形成領域又はウエル領域とに挟まれていないことが、T1の自由度を高くする本質的な理由となっている。
【0314】
T1を薄くすることにより、メモリ機能体への電荷の注入が容易になり、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にすることが可能となり、また、ポリシリコン膜及びシリコン微粒子142に電荷が蓄積された時にチャネル形成領域又はウエル領域に誘起される電荷量が増えるため、メモリ効果を増大させることができる。
【0315】
T1を薄くすることによりポリシリコン膜及びシリコン微粒子142が図の下側に移動し、ゲート電極117に印加された電圧の多くの部分が、オフセット領域における電界を強くするために使われ、書込み動作及び消去動作が高速になる。
【0316】
以上より明らかなように、T1<T2とすることにより、メモリの耐圧性能を低下させることなく、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にし、さらにメモリ効果を増大することが可能となる。
【0317】
なお、絶縁膜の厚さT1は、製造プロセスによる均一性や膜質が一定の水準を維持することが可能であり、かつ保持特性が極端に劣化しない限界となる0.8nm以上であることがより好ましい。
【0318】
(第13の実施形態)
この実施形態の半導体記憶装置を構成する半導体記憶素子は、図20に示すように、第8の実施形態において、電荷保持部(ポリシリコン膜及びシリコン微粒子142)とチャネル形成領域又はウエル領域とを隔てる絶縁膜の厚さ(T1)が、ゲート絶縁膜の厚さ(T2)よりも厚いこと以外は、実質的に同様の構成を有する。
【0319】
ゲート絶縁膜114は、素子の短チャネル効果防止の要請から、その厚さT2には上限値が存在する。しかし、絶縁膜の厚さT1は、短チャネル効果防止の要請かかわらず、T2よりも厚くすることが可能である。
【0320】
本実施形態の半導体記憶素子において、上述のようにT1に対する設計の自由度が高い理由は、既に述べた通り、電荷保持部とチャネル形成領域又はウエル領域とを隔てる絶縁膜が、ゲート電極とチャネル形成領域又はウエル領域とに挟まれていないことによる。そのため、ゲート絶縁膜に対する短チャネル効果防止の要請にかかわらず、T1をT2より厚くすることが可能になるのである。
【0321】
T1を厚くすることにより、メモリ機能体に蓄積された電荷が散逸するのを防ぎ、メモリの保持特性を改善することが可能となる。
【0322】
したがって、T1>T2とすることにより、メモリの短チャネル効果を悪化させることなく保持特性を改善することが可能となる。
【0323】
なお、絶縁膜の厚さT1は、書換え速度の低下を考慮して、20nm以下であることが好ましい。
【0324】
【発明の効果】
以上より明らかなように、本発明の半導体記憶装置によれば、過消去及びそれに起因する読出し不良の問題を解消できる。
【0325】
また、本発明の半導体記憶装置の製造方法は、そのような半導体記憶装置を、簡単なプロセスで容易に作製でき、低コスト化できる。
【0326】
また、本発明の半導体装置は、そのような効果を奏する半導体記憶素子と論理回路をなす半導体スイッチング素子との混載を同一基板上に実現できる。
【0327】
また、半導体装置の製造方法は、そのような半導体装置を簡単なプロセスで容易に作製でき、低コスト化することができる。
【0328】
また、本発明の携帯電子機器及びICカードは、そのような半導体記憶装置または半導体装置を備えているので、コスト削減できる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係る半導体記憶素子の構造の概要を示す概略断面図である。
【図2】本発明の第2の実施形態に係る半導体装置の製造工程を示す概略断面図である。
【図3】本発明の第3の実施形態に係る半導体装置の製造工程を示す概略断面図である。
【図4】本発明の第3の実施形態に係る半導体装置の製造工程を示す概略断面図である。
【図5】本発明の第4の実施形態に係る半導体装置の製造工程を示す概略断面図である。
【図6】本発明の第5の実施形態に係る半導体装置の製造工程を示す概略断面図である。
【図7】工程途中の半導体記憶素子の平面レイアウトを示す図である。
【図8】本発明の第1の実施形態に係る半導体装置の構成図である。
【図9】本発明の第1の実施形態に係る別の半導体装置の構成図である。
【図10】本発明の第6の実施形態に係るICカードを示す概略ブロック図である。
【図11】本発明の第7の実施形態に係る携帯電話を示す概略ブロック図である。
【図12】本発明の第8の実施形態に係る半導体記憶素子の構造の概要を示す概略断面図である。
【図13】図7の半導体記憶素子が有するメモリ機能体及びその周辺部の拡大図である。
【図14】図8に対応して、メモリ機能体のうちシリコン微粒子のゲート電極から遠い側の端が、ゲート電極から遠い側のメモリ機能体の端と一致していない態様を示す図である。
【図15】メモリ機能体のポリシリコン膜が、ゲート絶縁膜表面と略平行に配列している態様を示す図である。
【図16】本発明の第9の実施形態に係る半導体記憶素子の構造の概要を示す概略断面図である。
【図17】本発明の第10の実施形態に係る半導体記憶素子の構造の概要を示す概略断面図である。
【図18】本発明の第11の実施形態に係る半導体記憶素子の構造の概要を示す概略断面図である。
【図19】本発明の第12の実施形態に係る半導体記憶素子の構造の概要を示す概略断面図である。
【図20】本発明の第13の実施形態に係る半導体記憶素子の構造の概要を示す概略断面図である。
【図21】従来の不揮発性半導体記憶素子の構造の概要を示す概略断面図である。
【符号の説明】
1 半導体基板
2 ゲート絶縁膜
3 ゲート電極
4 論理回路領域
5 メモリ領域
6 LDD領域
8 ゲートスタック
10 シリコンドット
11,11A,11B,11C,…,11G メモリ機能体
16 側壁絶縁体
18 第1L字型絶縁膜
20 オフセット領域
22 第2L字型絶縁膜
23 L字型ポリシリコン膜
25 サイドウォールスペーサ絶縁体
【発明の属する技術分野】
本発明は電気的に書き込み消去可能な半導体記憶素子およびその製造方法に関する。
【0002】
また、本発明は、半導体記憶素子と半導体スイッチング素子を同一基板上に混載した半導体装置及びその製造方法に関する。
【0003】
また、本発明は、そのような半導体記憶装置または半導体装置を備えた携帯電子機器ならびにICカードに関する。
【0004】
【従来の技術】
電気的に書込み消去可能なメモリ素子としてフラッシュメモリがある(例えば、非特許文献1参照。)。フラッシュメモリの素子の構造断面図を、図21に示す。半導体基板901上に第1酸化膜904を介してポリシリコンからなる浮遊ゲート906を有し、浮遊ゲート906の上に第2酸化膜905を介してポリシリコンからなる制御ゲート907を有する。ゲート電極906,907の両側の半導体基板901表面には一対のソース/ドレイン拡散領域902及び903が形成されている。ゲート電極906,907の端部はソース/ドレイン拡散領域902,903の端部上にそれぞれ重なっている。制御ゲート907はフラッシュメモリにおける電界効果トランジスタ(FET)のゲート電極の働きを担っている。また、制御ゲート907と半導体基板901間に、第1酸化膜904、浮遊ゲート906及び第2酸化膜905を配置している。つまり、フラッシュメモリはFETのゲート絶縁膜部分に電荷保持部であるメモリ膜(浮遊ゲート)を配置することによって、当該FETのしきい値電圧をメモリ膜に蓄積された電荷量に応じて変化させる機能を有するメモリである。
【0005】
【非特許文献1】
舛岡富士雄編,「フラッシュメモリ技術ハンドブック」,株式会社サイエンスフォーラム,1993年8月15日,P55−58
【0006】
【発明が解決しようとする課題】
上記構造のフラッシュメモリには、次に述べるような所謂過消去という問題がある。つまり通常フラッシュメモリにおける消去動作は、浮遊ゲートに蓄積された電子を引き抜くこと又は正孔を注入することによりフラッシュメモリにおけるFETのしきい値電圧を低下させるものである。この消去が過剰に成されると、ゲート電極(つまり制御ゲート)下の浮遊ゲートに保持された電荷の影響により当該FETがON(オン)してソース/ドレイン拡散領域間に電流が流れる。この現象は、FETとしてのゲート電極である制御ゲートと、メモリとしてのメモリ膜である浮遊ゲートが積み重ねられているという構造の特徴から、浮遊ゲートの保持電荷のみによって、FETがONするため生じるものである。
【0007】
このような過消去が起こると、メモリセルアレイ読出し動作時に非選択メモリセルからのリーク電流が生じて、選択メモリセルの電流が抽出できなくなるといった読出し不良が発生する。
【0008】
そこで、本発明の課題は、過消去及びそれに起因する読出し不良の問題を解消できる半導体記憶装置及びその製造方法を提供することにある。
【0009】
また、本発明の課題は、そのような効果を奏する半導体記憶素子と論理回路をなす半導体スイッチング素子とを同一基板上に混載した半導体装置及びその製造方法を提供することにある。
【0010】
また、本発明の課題は、そのような半導体記憶装置または半導体装置を備えた携帯電子機器及びICカードを提供することにある。
【0011】
【課題を解決するための手段】
上記課題を解決するため、この発明の半導体記憶装置は、
半導体基板上に形成されたゲート電極と、このゲート電極の両側に相当する半導体基板表面に形成された一対のソース/ドレイン拡散領域とを有する電界効果トランジスタを備え、
上記ゲート電極の側面の少なくとも一部及び上記半導体基板表面に沿って断面L字型に形成された電荷を蓄積する機能を有する半導体又は導電体からなる蓄電体膜と、この蓄電体膜上に設けられた電荷を蓄積する機能を有する複数の微粒子と、蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とからなるメモリ機能体が設けられ、
上記蓄電体膜と上記微粒子とからなる電荷保持部に保持された電荷の多寡により、上記ゲート電極に電圧を印加した際の一方の上記ソース/ドレイン拡散領域から他方の上記ソース/ドレイン拡散領域に流れる電流量を変化させ得るように構成されていることを特徴としている。
【0012】
この発明の半導体記憶装置では、メモリ機能体(したがって電荷保持部)が電界効果トランジスタのゲート絶縁膜の機能を担う部分ではなく、ゲート電極の側方に形成されている。したがって、従来技術にみられた過消去及びそれに関する読出し不良の問題が解消される。
【0013】
さらに、半導体基板と複数の微粒子の間に蓄電体膜が存在するように配置することにより、微粒子の位置や大きさのバラツキが電界効果トランジスタのしきい値電圧に与える影響を抑制することができる。よって、誤読み出しの抑制された半導体記憶装置を提供できる。また、散逸防止絶縁体により蓄積電荷の散逸が防止できるので、信頼性の高い半導体記憶装置が提供できる。
【0014】
また、別の局面では、この発明の半導体記憶装置は、半導体基板上に形成されたゲート電極と、このゲート電極の両側に相当する半導体基板表面に形成された一対のソース/ドレイン拡散領域とを有する電界効果トランジスタを備え、
チャネル方向に関して上記ゲート電極と上記ソース/ドレイン拡散領域との間に間隔が設けられ、
半導体基板表面上の上記間隔を覆うように、上記ゲート電極の側面の少なくとも一部及び上記半導体基板表面に沿って断面L字型に形成された電荷を蓄積する機能を有する半導体又は導電体からなる蓄電体膜と、この蓄電体膜上に設けられた電荷を蓄積する機能を有する複数の微粒子と、蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とからなるメモリ機能体が設けられていることを特徴としている。
【0015】
ここでL字型とは、単に角を有する形状のことを意味しているものであり、完全に直角に交わる角を有していることを意味するものではない。以下L字型の記載はすべて同じ。
【0016】
この発明の半導体記憶装置では、メモリ機能体(したがって電荷保持部)が電界効果トランジスタのゲート絶縁膜の機能を担う部分ではなく、ゲート電極の側方に形成されている。したがって、従来技術にみられた過消去及びそれに関する読出し不良の問題が解消される。
【0017】
さらに、半導体基板と複数の微粒子の間に蓄電体膜が存在するように配置することにより、微粒子の位置や大きさのバラツキが電界効果トランジスタのしきい値電圧に与える影響を抑制することができる。よって、誤読み出しの抑制された半導体記憶装置を提供できる。また、散逸防止絶縁体により蓄積電荷の散逸が防止できるので、信頼性の高い半導体記憶装置が提供できる。
【0018】
さらに、本発明の半導体記憶装置は、ゲート電極とソース/ドレイン拡散領域との間に間隔(オフセット領域)が設けられているため、メモリ機能体への電荷の注入効率が高く、書き込み/消去速度が速くなる。
【0019】
さらに、上記間隔のところで半導体基板表面と複数の微粒子との間に蓄電体膜が存在するので、微粒子の位置や大きさのバラツキが電界効果トランジスタのしきい値電圧に与える影響を抑制することができる。よって、半導体記憶装置の誤読み出しが抑制される。
【0020】
一実施形態の半導体記憶装置は、上記メモリ機能体が上記ゲート電極の側面に設けられたサイドウォールスペーサであることを特徴としている。
【0021】
この一実施形態の半導体記憶装置では、サイドウォールスペーサがセルフアラインプロセスにより形成され得るため、最先端の製造プロセスを用いて製造可能であり、微細化が容易になる。
【0022】
一実施形態の半導体記憶装置は、上記蓄電体膜と上記ゲート電極との間、及び、上記蓄電体膜と上記半導体基板との間に、上記散逸防止絶縁体の少なくとも一部が介在し、上記微粒子と上記蓄電体膜との間に、上記散逸防止絶縁体の少なくとも一部が介在していることを特徴としている。
【0023】
この一実施形態の半導体記憶装置では、上記蓄電体膜と上記ゲート電極との間、及び、上記蓄電体膜と上記半導体基板との間に、上記散逸防止絶縁体の少なくとも一部が介在しているので、上記蓄電体膜から上記ゲート電極及び半導体基板への蓄積電荷のリークを抑制することができる。同様に、上記微粒子と上記蓄電体膜との間に、上記散逸防止絶縁体の少なくとも一部が介在しているので、上記微粒子から上記蓄電体膜を介した上記ゲート電極及び半導体基板へのリークを抑制することができる。それにより、電荷保持特性がよく、長期信頼性の高い半導体記憶装置が提供される。
【0024】
一実施形態の半導体記憶装置は、上記蓄電体膜および微粒子の最上部位置が上記ゲート電極の最上部位置より下方であることを特徴としている。
【0025】
この一実施形態の半導体記憶装置によれば、上記微粒子がチャネル近傍に限定して配置される。よって、書き込みによって注入される電子はチャネル近傍付近に限定されるので、消去によって電子を除去し易くなる。それゆえ、消去不良を防止できる。また、電荷保持部の占める領域が限定されるので、注入電子数が変わらないとすれば、電子密度が高くなる。よって、書き込みと消去のしきい値電圧の差や、駆動電流の差が増大するので、電圧マージンが大きく、信頼性の向上した不揮発性半導体記憶素子が形成できる。
【0026】
また、この発明の半導体装置は、半導体基板上に、半導体記憶素子を有するメモリ領域と、半導体スイッチング素子を有する論理回路領域とが配置され、
上記半導体記憶素子と半導体スイッチング素子はそれぞれ、ゲート電極と、このゲート電極の両側に相当する半導体基板表面に形成された一対のソース/ドレイン拡散領域とを有する電界効果トランジスタからなり、
上記半導体記憶素子のゲート電極の両側に、上記ゲート電極の側面の少なくとも一部及び上記半導体基板表面に沿って断面L字型に形成された電荷を蓄積する機能を有する半導体又は導電体からなる蓄電体膜と、この蓄電体膜上に設けられた電荷を蓄積する機能を有する複数の微粒子と、蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とからなるメモリ機能体が設けられ、
上記蓄電体膜と上記微粒子とからなる電荷保持部に保持された電荷の多寡により、上記ゲート電極に電圧を印加した際の一方の上記ソース/ドレイン拡散領域から他方の上記ソース/ドレイン拡散領域に流れる電流量を変化させ得るように構成されていることを特徴としている。
【0027】
この発明の半導体装置では、半導体基板上に、半導体記憶素子を有するメモリ領域と、半導体スイッチング素子を有する論理回路領域とが配置されている。つまり、同一基板内に半導体記憶素子と半導体スイッチング素子とが混載されている。半導体記憶素子は、一方のソース/ドレイン拡散領域から他方のソース/ドレイン拡散領域に流れる電流量を保持電荷の多寡により変化させ得るように構成それている。半導体スイッチング素子は、たとえ電荷を保持し得る場合であっても、一方のソース/ドレイン拡散領域から他方のソース/ドレイン拡散領域に流れる電流量を保持電荷の多寡により変化させないものとする。半導体記憶素子のメモリ機能体は、上記ゲート電極の側面の少なくとも一部及び上記半導体基板表面に沿って断面L字型に形成された電荷を蓄積する機能を有する半導体又は導電体からなる蓄電体膜と、この蓄電体膜上に設けられた電荷を蓄積する機能を有する複数の微粒子と、蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とからなる。ゲート電極の側方にこのようなメモリ機能体が配置されているので、上記半導体記憶素子は不揮発性半導体記憶素子として働くことができる。また、一般的なフラッシュメモリは電荷保持部(電荷を蓄積するための領域)がゲート電極下部にあるのでゲート絶縁膜が厚膜化した電界効果トランジスタとしての能力しかなかったが、本発明の不揮発性半導体記憶素子は、電荷保持部がゲート電極側方にあるため、最先端のMOSFET製造プロセスを容易に適用可能な半導体記憶素子、並びに、そのような半導体記憶素子と半導体スイッチング素子を混載した、半導体装置を提供できる。さらに、上記複数の半導体スイッチング素子より論理回路部が構成され、上記複数の半導体記憶素子により不揮発性半導体記憶素子部が構成されているため、上記効果を有し、同一基板上に容易に混載された論理回路部と不揮発性半導体記憶素子部を有する半導体装置を実現することができる。
【0028】
また、別の局面では、この発明の半導体装置は、半導体基板上に、半導体記憶素子を有するメモリ領域と、半導体スイッチング素子を有する論理回路領域とが配置され、
上記半導体記憶素子と半導体スイッチング素子はそれぞれ、ゲート電極と、このゲート電極の両側に相当する半導体基板表面に形成された一対のソース/ドレイン拡散領域とを有する電界効果トランジスタからなり、
上記半導体スイッチング素子では、チャネル方向に関して上記ゲート電極の端部の下に上記ソース/ドレイン拡散領域が延在して重なる一方、
上記半導体記憶素子では、チャネル方向に関して上記ゲート電極と上記ソース/ドレイン拡散領域との間に間隔が設けられ、かつ、半導体基板表面上の上記間隔を覆うように、上記ゲート電極の側面の少なくとも一部及び上記半導体基板表面に沿って断面L字型に形成された電荷を蓄積する機能を有する半導体又は導電体からなる蓄電体膜と、この蓄電体膜上に設けられた電荷を蓄積する機能を有する複数の微粒子と、蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とからなるメモリ機能体が設けられていることを特徴としている。
【0029】
この発明の半導体装置では、半導体基板上に、半導体記憶素子を有するメモリ領域と、半導体スイッチング素子を有する論理回路領域とが配置されている。つまり、同一基板内に半導体記憶素子と半導体スイッチング素子とが混載されている。半導体記憶素子は、一方のソース/ドレイン拡散領域から他方のソース/ドレイン拡散領域に流れる電流量を保持電荷の多寡により変化させ得るものとする。半導体スイッチング素子は、たとえ電荷を保持し得る場合であっても、一方のソース/ドレイン拡散領域から他方のソース/ドレイン拡散領域に流れる電流量を保持電荷の多寡により変化させないものとする。半導体記憶素子において、チャネル方向に関して上記ゲート電極と上記ソース/ドレイン拡散領域との間に間隔が設けられ、半導体基板表面上の上記間隔を覆うようにメモリ機能体が設けられている。このメモリ機能体は、上記ゲート電極の側面の少なくとも一部及び上記半導体基板表面に沿って断面L字型に形成された電荷を蓄積する機能を有する半導体又は導電体からなる蓄電体膜と、この蓄電体膜上に設けられた電荷を蓄積する機能を有する複数の微粒子と、蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とからなる。ゲート電極の側方にこのようなメモリ機能体が配置されているので、上記半導体記憶素子は不揮発性半導体記憶素子として働くことができる。さらに、チャネル方向に関して上記ゲート電極と上記ソース/ドレイン拡散領域との間に間隔(オフセット領域)を有する半導体記憶素子と、そのような間隔を有しない半導体スイッチング素子とが同一基板内に混載されているので、メモリ効果の良好な不揮発性半導体記憶素子と電流駆動能力の高い半導体スイッチング素子が混載できる。また、一般的なフラッシュメモリは電荷保持部(電荷を蓄積するための領域)がゲート電極下部にあるのでゲート絶縁膜が厚膜化した電界効果トランジスタとしての能力しかなかったが、本発明の不揮発性半導体記憶素子は、電荷保持部がゲート電極側方にあるため、最先端のMOSFET製造プロセスを容易に適用可能な半導体記憶素子、並びに、そのような半導体記憶素子と半導体スイッチング素子を混載した、半導体装置を提供できる。さらに、上記複数の半導体スイッチング素子より論理回路部が構成され、上記複数の半導体記憶素子により不揮発性半導体記憶素子部が構成されているため、上記効果を有し、同一基板上に容易に混載された論理回路部と不揮発性半導体記憶素子部を有する半導体装置を実現することができる。
【0030】
さらに、上記間隔のところで半導体基板表面と複数の微粒子との間に蓄電体膜が存在するので、微粒子の位置や大きさのバラツキが電界効果トランジスタのしきい値電圧に与える影響を抑制することができる。よって、半導体記憶素子の誤読み出しが抑制される。
【0031】
また、一実施形態の半導体装置は、上記半導体スイッチング素子のゲート電極の両側に、上記半導体記憶素子のメモリ機能体と同じものが設けられていることを特徴としている。
【0032】
この一実施形態の半導体装置では、半導体記憶素子だけでなく半導体スイッチング素子でもゲート電極の側方にメモリ機能体を形成しているので、両者の作製プロセスに大幅な差がない。したがって、半導体記憶素子と半導体スイッチング素子とを混載した半導体装置を、簡単なプロセスで容易に作製でき、低コスト化できる。
【0033】
また、一実施形態の半導体装置は、上記メモリ機能体が上記ゲート電極の側面に設けられたサイドウォールスペーサであることを特徴としている。
【0034】
この一実施形態の半導体装置では、サイドウォールスペーサがセルフアラインプロセスにより形成され得るため、例えば、半導体スイッチング素子からなる論理回路等と半導体記憶素子からなる不揮発性半導体記憶素子との混載が自己整合的なプロセスを用いて非常に容易に可能になる。
【0035】
また、一実施形態の半導体装置は、上記半導体基板が、表面半導体層を有するSOI基板からなり、該表面半導体層に、第2導電型を有するボディ領域が形成されていることを特徴としている。
【0036】
この一実施形態の半導体装置では、半導体基板が、表面半導体層を有するSOI(シリコン・オン・インシュレータ)基板からなることにより、ソース/ドレインの拡散領域と半導体基板との容量を極小まで抑えることができるため、高速動作が可能になる。さらに、上記ソース/ドレイン拡散領域の導電型(これを第1導電型と呼ぶ。)とは異なる導電型(これを第2導電型と呼ぶ。)を有するボディ領域を形成することによって、電界効果トランジスタのオフリークが抑制でき、低消費電力の半導体装置が提供できる。
【0037】
また、一実施形態の半導体装置は、上記蓄電体膜と上記ゲート電極との間、及び、上記蓄電体膜と上記半導体基板との間に、上記散逸防止絶縁体の少なくとも一部が介在し、上記微粒子と上記蓄電体膜との間に、上記散逸防止絶縁体の少なくとも一部が介在していることを特徴としている。
【0038】
この一実施形態の半導体装置では、上記蓄電体膜と上記ゲート電極との間、及び、上記蓄電体膜と上記半導体基板との間に、上記散逸防止絶縁体の少なくとも一部が介在しているので、上記蓄電体膜から上記ゲート電極及び半導体基板への蓄積電荷のリークを抑制することができる。同様に、上記微粒子と上記蓄電体膜との間に、上記散逸防止絶縁体の少なくとも一部が介在しているので、上記微粒子から上記蓄電体膜を介した上記ゲート電極及び半導体基板へのリークを抑制することができる。それにより、電荷保持特性がよく、長期信頼性の高い半導体装置が提供される。例えば、上記蓄電体膜と上記ゲート電極との間、及び、上記蓄電体膜と上記半導体基板との間は、上記ゲート電極の側面の少なくとも一部及び上記半導体基板表面に沿って断面L字型に形成された第1のL字型絶縁膜で絶縁される。また、上記微粒子と上記蓄電体膜との間は、上記蓄電体膜の鋭角側の二面に沿って形成された第2のL字型絶縁膜で絶縁される。
【0039】
また、上記半導体基板と上記蓄電体膜との間、および、上記ゲート電極と上記蓄電体膜との間を隔てる絶縁体の厚さは、1nmから10nmの範囲内であるのが望ましく、3nmから6nmの範囲内であるのがさらに望ましい。また、上記微粒子と上記蓄電体膜との間を隔てる絶縁体の厚さは、1nmから10nmの範囲内であるのが望ましく、3nmから6nmの範囲内であるのがさらに望ましい。
【0040】
上記半導体基板と上記蓄電体膜との間、および、上記ゲート電極と上記蓄電体膜との間を隔てる絶縁体の厚さや、上記微粒子と上記蓄電体膜との間を隔てる絶縁体の厚さが1nm以上であれば電荷の散逸を防止できリテンションが向上する一方、10nm以下であれば効率よく電荷を注入できる。さらに、それらの絶縁体の厚さが3nm以上であれば直接トンネルによる電荷の散逸の抑制が可能であり、6nm以下であれば半導体基板と微粒子間及びゲート電極と微粒子間をFNトンネル伝導等のトンネル伝導によって効率的に電荷を移動させることができる。さらに、半導体基板と蓄電体膜と微粒子間およびゲート電極と蓄電体膜と微粒子間をトンネル伝導によって電荷を移動させることができるので、非常に低電圧で、高速の書き込み、消去および長期保持が可能な不揮発性半導体記憶素子が提供できる。
【0041】
さらに、上記微粒子の大きさが1nmから15nmであり、かつ/又は、上記微粒子は、上記半導体基板に対して1nmから6nmの間隔を有する第1の微粒子と、前記第1の微粒子に対して1nmから6nmの間隔を有する第2の微粒子を有するのが望ましい。
【0042】
上記第1の微粒子の大きさが1nm以上であればクーロンブロッケード効果が大き過ぎる場合に起こる書き込み効率の低下が抑制される。さらに、微粒子が15nm以下であれば微粒子のエネルギー準位が離散化し、クーロンブロッケード効果により電荷を保持することができる。よって、長時間の電荷保持が可能な不揮発性半導体記憶素子が提供できる。
【0043】
さらに、半導体基板と第1の微粒子との間の間隔が1nmから6nmであり、かつ、第1の微粒子と第2の微粒子との間の間隔が1nmから6nmであれば、電荷の散逸を防止し、リテンションが向上する。さらに、半導体基板と第1の微粒子との間及び第1の微粒子と第2の微粒子との間をトンネル伝導によって電荷を移動させることができるので、非常に低電圧で、高速の書き込み、消去及び長期保持が可能な不揮発性半導体記憶素子が提供できる。さらに、第1の微粒子の大きさが1nm以上であるためクーロンブロッケード効果が大き過ぎる場合に起こる書き込み効率の低下が抑制される。
【0044】
さらに、上記微粒子の大きさについての限定と、上記半導体基板と第1の微粒子との間及び第1の微粒子と第2の微粒子との間の間隔についての限定とがともに満足されれば、2重トンネル接合が形成されるので、更に効率的にクーロンブロッケード効果が発現し、更に長時間の電荷保持が可能な不揮発性半導体記憶素子が提供できる。
【0045】
さらに、上記半導体基板がシリコン基板であり、上記微粒子はシリコンからなるのが望ましい。LSI(大規模集積回路)の材料として最も広く使われているシリコンを用いることで、非常に高度に発達したシリコンプロセスを用いることができるので、製造が容易になる。
【0046】
また、一実施形態の半導体装置は、上記蓄電体膜および微粒子の最上部位置が上記ゲート電極の最上部位置より下方であることを特徴としている。
【0047】
この一実施形態の半導体装置によれば、上記微粒子がチャネル近傍に限定して配置される。よって、書き込みによって注入される電子はチャネル近傍付近に限定されるので、消去によって電子を除去し易くなる。それゆえ、消去不良を防止できる。また、電荷保持部の占める領域が限定されるので、注入電子数が変わらないとすれば、電子密度が高くなる。よって、書き込みと消去のしきい値電圧の差や、駆動電流の差が増大するので、電圧マージンが大きく、信頼性の向上した不揮発性半導体記憶素子が形成できる。
【0048】
また、上記蓄電体膜と上記ゲート電極との間、及び、上記蓄電体膜と上記半導体基板との間は、上記ゲート電極の側面の少なくとも一部及び上記半導体基板表面に沿って断面L字型に形成された第1のL字型絶縁膜で絶縁されている場合に、上記蓄電体膜の最上部位置が上記第1のL字型絶縁膜の最上部位置より下方であれば、半導体装置を製造するためのシリサイドや配線工程等において、ゲート電極と蓄電体膜および微粒子との間の短絡が抑制される。したがって、半導体装置の製造歩留まりが向上する。
【0049】
また、一実施形態の半導体装置は、上記半導体スイッチング素子の上記ソース/ドレイン拡散領域のうち上記ゲート電極の端部の下に延在する部分は、該ソース/ドレイン拡散領域のうち上記ゲート電極及びメモリ機能体の外側に相当する部分よりも不純物濃度が低いことを特徴としている。
【0050】
この一実施形態の半導体装置によれば、上記半導体スイッチング素子の上記ソース/ドレイン拡散領域のうち上記ゲート電極の端部の下に延在する部分は、該ソース/ドレイン拡散領域のうち上記ゲート電極及びメモリ機能体の外側に相当する部分よりも不純物濃度が低いので、ドレイン耐圧が向上し、不要なリーク電流が流れにくくなる。したがって、半導体スイッチング素子の信頼性が高くなるとともに低消費電力化が実現される。
【0051】
さらに、上記ソース/ドレイン拡散領域のうち上記ゲート電極の端部の下に延在する部分は、該ソース/ドレイン拡散領域のうち上記ゲート電極及びメモリ機能体の外側に相当する部分よりも深さが浅くなっていれば、さらにドレイン耐圧が向上し、不要なリーク電流が流れにくくなる。したがって、さらに半導体スイッチング素子の信頼性が高くなるとともに低消費電力化が実現される。しかも、短チャネル効果を抑制できるので微細化に適した半導体スイッチング素子を実現できる。
【0052】
一方、上記半導体記憶素子では、チャネル方向に関して上記ゲート電極と上記ソース/ドレイン拡散領域との間に間隔が設けられているため、ホットキャリヤが効率的に発生し、充分に早い書き込み/消去速度が得られる。よって、信頼性の高い半導体スイッチング素子と、充分に早い書き込み/消去速度を有する半導体記憶素子とを同時に実現することができる。
【0053】
さらに、上記メモリ領域の半導体記憶素子と上記論理回路領域の半導体スイッチング素子とに対して供給される電源電圧が、互いに独立に設定されるようになっているのが望ましい。その場合、メモリ領域における半導体記憶素子には比較的高電源電圧の供給ができるため、書き込み/消去速度を比較的向上させることができる。さらに、論理回路領域における半導体スイッチング素子には比較的低電源電圧の供給ができるため、ゲート絶縁膜の破壊等による、トランジスタ特性の劣化を抑制することができ、さらに低消費電力化が達成され、それらが混載される。よって、同一基板上に容易に混載された信頼性の高い論理回路領域と書き込み/消去速度が格段に速いメモリ領域を有する半導体装置を実現することができる。
【0054】
さらに、上記複数の半導体スイッチング素子により、スタティック・ランダム・アクセス・メモリが構成されているのが望ましい。その場合、上記複数の半導体スイッチング素子により論理回路部及びスタティック・ランダム・アクセス・メモリが構成され、上記複数の半導体記憶素子により不揮発性半導体記憶素子部が構成される。このため、同一基板上に混載された論理回路部及びスタティック・ランダム・アクセス・メモリと不揮発性半導体記憶素子部を有する半導体装置を容易に実現することができる。さらに、スタティック・ランダム・アクセス・メモリを高速動作メモリ一時記憶メモリとして混載することにより、さらなる機能の向上を達成することができる。
【0055】
また、一実施形態の半導体記憶装置は、上記蓄電体膜の少なくとも一部が前記ソース/ドレイン拡散領域の一部にオーバーラップするように配置されていることを特徴としている。
【0056】
この一実施形態の半導体記憶装置によれば、電界効果トランジスタによって構成される半導体記憶素子の読出し動作時の電流値がオーバーラップしていない場合と比較して、格段に向上する。それによって、読出し速度も格段に向上するので、読出し速度の早い半導体記憶素子を有する半導体記憶装置が提供される。
【0057】
また、一実施形態の半導体記憶装置は、上記蓄電体膜が、上記ゲート電極の直下に形成されたゲート絶縁膜の表面に対して略平行に延びる部分を有することを特徴としている。
【0058】
この一実施形態の半導体記憶装置によれば、上記蓄電体膜からの電界の影響による反転層の形成されやすさを効果的に制御することができ、メモリ効果を大きくすることができる。また、オフセット量がばらついた場合でもメモリ効果の変化を比較的小さく保つことができ、メモリ効果のばらつきを抑制することができる。
【0059】
また、一実施形態の半導体記憶装置は、上記蓄電体膜が、上記ゲート電極の側面に対して略平行に延びる部分を含むことを特徴としている。
【0060】
この一実施形態の半導体記憶装置によれば、電界効果トランジスタによって構成される半導体記憶素子における、書換え動作時に電荷蓄積膜及び微粒子に注入される電荷が増加し、書換え速度が増大する。
【0061】
また、一実施形態の半導体記憶装置は、上記散逸防止絶縁体のうち上記蓄電体膜と上記半導体基板とを隔てる部分の厚さが、上記ゲート電極の直下に形成されたゲート絶縁膜の膜厚より薄く、かつ0.8nm以上であることを特徴としている。
【0062】
この一実施形態の半導体記憶装置によれば、及び微粒子への電荷の注入が容易になり、書込み動作及び及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にすることが可能となり、また、微粒子に電荷が保持された時にチャネル形成領域又はウェル領域に誘起される電荷量が増えるため、メモリ効果を増大させることができる。また、上記散逸防止絶縁体のうち上記蓄電体膜と上記半導体基板とを隔てる部分の厚さが0.8nm以上なので保持特性の極端な劣化が抑制される。
【0063】
また、一実施形態の半導体装置では、上記散逸防止絶縁体のうち上記蓄電体膜と上記半導体基板とを隔てる部分の厚さが、上記ゲート電極の直下に形成されたゲート絶縁膜の膜厚より厚く、かつ20nm以下であることを特徴としている。
【0064】
この一実施形態の半導体装置では、メモリの短チャネル効果を悪化させることなく保持特性を改善することが可能となる。また、上記散逸防止絶縁体のうち上記蓄電体膜と上記半導体基板とを隔てる部分の厚さが20nm以下であるため書換え速度の低下を抑制できる。
【0065】
また、本発明のICカードは、上記発明の半導体記憶装置または半導体装置を備えたことを特徴としている。
【0066】
本発明のICカードによれば、上記発明の半導体記憶装置または半導体装置による作用効果と同様の作用効果を奏することができる。例えば、ICカードは、不揮発性半導体記憶素子とその周辺回路部、論理回路部及びSRAM部等を容易に混載し低コスト化できた半導体装置を有する。それゆえ、コスト削減できたICカードが提供できる。
【0067】
また、本発明の携帯電子機器は、上記発明の半導体記憶装置または半導体装置を備えたことを特徴としている。
【0068】
本発明の携帯電子機器によれば、上記発明の半導体記憶装置または半導体装置による作用効果と同様の作用効果を奏することができる。例えば、携帯電話は、不揮発性半導体記憶素子とその周辺回路部、論理回路部及びSRAM部等を容易に混載し低コスト化できた半導体装置を有する。それゆえ、コスト削減できた携帯電話が提供できる。
【0069】
また、この発明の半導体記憶装置の製造方法は、半導体基板上に電界効果トランジスタからなる半導体記憶素子を形成するために、
半導体基板表面上にゲート絶縁膜を介してゲート電極を形成する工程と、
上記ゲート電極の側面に、上記ゲート電極の側面の少なくとも一部及び上記半導体基板表面に沿って断面L字型に形成された電荷を蓄積する機能を有する半導体又は導電体からなる蓄電体膜と、この蓄電体膜上に設けられた電荷を蓄積する機能を有する複数の微粒子と、蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とからなるメモリ機能体を、自己整合的に形成する工程と、
上記ゲート電極及び上記メモリ機能体をマスクとして上記マスクの両側に相当する半導体基板表面に不純物を導入して、一対のソース/ドレイン拡散領域を形成する工程とを含むことを特徴としている。
【0070】
この発明の半導体記憶装置の製造方法は、ゲート絶縁膜とメモリ機能体とを互いに独立に形成しているので、最先端の製造プロセスを用いて半導体記憶素子を形成でき、微細化が容易に可能となる。また、論理回路等との混載を行う場合、最先端の製造プロセスを用いることが可能となる。形成された半導体記憶素子は、チャネル方向に関して上記ゲート電極と上記ソース/ドレイン拡散領域との間に間隔(オフセット領域)が設けられ、半導体基板表面上の上記間隔を覆うように、メモリ機能体が設けられたものとなる。このメモリ機能体は、上記ゲート電極の側面の少なくとも一部及び上記半導体基板表面に沿って断面L字型に形成された電荷を蓄積する機能を有する半導体又は導電体からなる蓄電体膜と、この蓄電体膜上に設けられた電荷を蓄積する機能を有する複数の微粒子と、蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とからなる。半導体基板表面上の上記間隔を覆うように上記メモリ機能体が設けられているので、形成された半導体記憶素子は、不揮発性半導体記憶素子として動作することができる。さらに、上記間隔のところで半導体基板表面と複数の微粒子との間に蓄電体膜が存在するので、微粒子の位置や大きさのバラツキが電界効果トランジスタのしきい値電圧に与える影響を抑制することができる。よって、半導体記憶素子の誤読み出しが抑制される。
【0071】
一実施形態の半導体記憶装置の製造方法では、上記メモリ機能体を形成する工程は、
実質的に均一な膜厚で上記ゲート電極の側面と上記ゲート電極の両側に相当する半導体基板表面とを覆う断面L字型の部分をもつ第1絶縁膜を形成する工程と、
上記第1絶縁膜の表面に沿って、所定の形成条件でシリコンからなる上記蓄電体膜を形成する工程と、
上記蓄電体膜上に、蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体を形成する工程と、
上記散逸防止絶縁体上に、上記蓄電体膜を形成した形成条件と同じ形成条件でシリコンからなる上記微粒子を形成する工程を含み、
上記散逸防止絶縁体を形成する工程と上記微粒子を形成する工程とを組み合わせて1回以上繰り返すことを特徴としている。
【0072】
この一実施形態の半導体記憶装置の製造方法では、上記蓄電体膜と微粒子とを同じ条件で形成しているので、TAT(Turn Around Time:一連のプロセスに要する時間)を短くすることができる。したがって、半導体記憶装置を低コストで製造できる。
【0073】
さらに、微粒子を表面処理することにより、微粒子の大きさバラツキが抑えられ、メモリ効果のバラツキが抑えられ、信頼性が向上する。
【0074】
さらに、上記散逸防止絶縁体を形成する工程と上記微粒子を形成する工程とを組み合わせて2回繰り返した場合、縦方向に2重トンネル接合を形成することができる。したがって、形成される半導体記憶装置は、低電圧動作と長時間記憶保持が可能になる。
【0075】
また、一実施形態の半導体記憶装置の製造方法は、上記蓄電体膜および微粒子の最上部位置が上記ゲート電極の最上部位置より下方になるように、上記サイドウォールスペーサを等方性エッチングすることを特徴としている。
【0076】
この一実施形態の半導体記憶装置の製造方法によれば、微粒子の最上部位置は、上記ゲート電極の最上部位置より下方になることから、微粒子をチャネル近傍に限定して配置することができる。よって、書き込みによって注入される電子はチャネル近傍付近に限定されるので、消去によって電子を除去し易くなる。それゆえ、消去不良を防止できる。また、電荷保持部の占める領域が限定されるので、注入電子数が変わらないとすれば、電子密度が高くなる。よって、書き込みと消去のしきい値電圧の差や、駆動電流の差が増大するので、電圧マージンが大きく、信頼性の向上した不揮発性半導体記憶素子が形成できる。
【0077】
また、サイドウォールスペーサ形成時のエッチングバック工程で微粒子の残渣が残った場合に、サイドウォールスペーサにさらに等方性エッチングを行うことにより、残渣をリフトオフすることができる。したがって、残渣による素子の不良を防止できる。
【0078】
また、本発明の半導体装置の製造方法は、半導体基板上に設定されたメモリ領域に電界効果トランジスタからなる半導体記憶素子を形成するのと並行して、上記半導体基板上に設定された論理回路領域に電界効果トランジスタからなる半導体スイッチング素子を形成する半導体装置の製造方法であって、
上記メモリ領域及び論理回路領域の半導体基板表面上に、それぞれゲート絶縁膜を介してゲート電極を形成する工程と、
上記メモリ領域に不純物が導入されないようにマスクを設けた状態で上記論理回路領域に上記ゲート電極をマスクとして不純物を導入して、上記論理回路領域に、ソース/ドレイン拡散領域の一部となる第1の不純物領域を形成する工程と、
上記メモリ領域の上記ゲート電極の側面に、上記ゲート電極の側面の少なくとも一部及び上記半導体基板表面に沿って断面L字型に形成された電荷を蓄積する機能を有する半導体又は導電体からなる蓄電体膜と、この蓄電体膜上に設けられた電荷を蓄積する機能を有する複数の微粒子と、蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とからなるメモリ機能体を、自己整合的に形成する工程と、
上記メモリ領域と論理回路領域に、上記ゲート電極と形成されたメモリ機能体とをマスクとして上記不純物と同じ導電型の不純物をそれぞれ導入して、ソース/ドレイン拡散領域の少なくとも一部となる第2の不純物領域を形成する工程とを有することを特徴としている。
【0079】
本発明の半導体装置の製造方法によれば、半導体記憶素子と半導体スイッチング素子とを混載した半導体装置を、簡単なプロセスで容易に作製でき、低コスト化できる。具体的には、上記第1の不純物領域を形成する工程で使うマスクのお蔭で、半導体基板上に設定されたメモリ領域に電界効果トランジスタからなる半導体記憶素子を形成するのと並行して、上記半導体基板上に設定された論理回路領域に電界効果トランジスタからなる半導体スイッチング素子が形成される。形成された半導体スイッチング素子は、上記ゲート電極の両側に相当する半導体基板表面に上記第1の不純物領域が配置されて、チャネル方向に関してゲート電極とソース/ドレイン拡散領域との間に間隔が存しないものとなる。一方、形成された半導体記憶素子は、チャネル方向に関して上記ゲート電極と上記ソース/ドレイン拡散領域との間に間隔(オフセット領域)が設けられ、半導体基板表面上の上記間隔を覆うように、メモリ機能体が設けられたものとなる。このメモリ機能体は、上記ゲート電極の側面の少なくとも一部及び上記半導体基板表面に沿って断面L字型に形成された電荷を蓄積する機能を有する半導体又は導電体からなる蓄電体膜と、この蓄電体膜上に設けられた電荷を蓄積する機能を有する複数の微粒子と、蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とからなる。
【0080】
上記半導体スイッチング素子は、第1の不純物注入領域と第2の不純物注入領域とからなるLDD(ライトリ・ドープト・ドレイン)構造をとることができる。したがって、短チャネル効果を抑制でき、ソース/ドレイン耐圧が高く、信頼性の高いものとなる。
【0081】
一方、上記半導体記憶素子は、半導体基板表面上の上記間隔を覆うように上記メモリ機能体が設けられているので、不揮発性半導体記憶素子として動作することができる。さらに、上記間隔のところで半導体基板表面と複数の微粒子との間に蓄電体膜が存在するので、微粒子の位置や大きさのバラツキが電界効果トランジスタのしきい値電圧に与える影響を抑制することができる。よって、半導体記憶素子の誤読み出しが抑制される。
【0082】
さらに、上記オフセット領域を有しない半導体スイッチング素子は比較的駆動電流が大きく、上記オフセット領域を有する半導体記憶素子は比較的メモリ効果が大きくなるので、駆動電流が大きい論理回路とメモリ効果が大きい不揮発性半導体記憶素子が容易に混載される。
【0083】
一実施形態の半導体装置の製造方法は、上記メモリ領域の上記ゲート電極の側面に上記メモリ機能体を自己整合的に形成する工程で、上記半導体スイッチング素子のゲート電極の両側に、上記半導体記憶素子のメモリ機能体と同じものを自己整合的に並行して形成することを特徴としている。
【0084】
この一実施形態の半導体装置の製造方法によれば、上記メモリ領域におけるゲート電極の側面だけでなく、上記論理回路領域におけるゲート電極の側面にも、上記半導体記憶素子のメモリ機能体と同じものが自己整合的に並行して形成される。したがって、上記メモリ機能体を形成する工程がマスクを使用することなく簡単に行われる。したがって、さらに容易に混載構造を形成することができる。
【0085】
一実施形態の半導体装置の製造方法では、上記メモリ機能体を形成する工程は、
実質的に均一な膜厚で上記ゲート電極の側面と上記ゲート電極の両側に相当する半導体基板表面とを覆う断面L字型の部分をもつ第1絶縁膜を形成する工程と、
上記第1絶縁膜の表面に沿って、所定の形成条件でシリコンからなる上記蓄電体膜を形成する工程と、
上記蓄電体膜上に、蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体を形成する工程と、
上記散逸防止絶縁体上に、上記蓄電体膜を形成した形成条件と同じ形成条件でシリコンからなる上記微粒子を形成する工程を含み、
上記散逸防止絶縁体を形成する工程と上記微粒子を形成する工程とを組み合わせて1回以上繰り返すことを特徴としている。
【0086】
この一実施形態の半導体装置の製造方法では、上記蓄電体膜と微粒子とを同じ条件で形成しているので、TAT(Turn Around Time:一連のプロセスに要する時間)を短くすることができる。したがって、半導体装置を低コストで製造できる。
【0087】
さらに、微粒子を表面処理することにより、微粒子の大きさバラツキが抑えられ、メモリ効果のバラツキが抑えられ、信頼性が向上する。
【0088】
さらに、上記散逸防止絶縁体を形成する工程と上記微粒子を形成する工程とを組み合わせて2回繰り返した場合、縦方向に2重トンネル接合を形成することができる。したがって、形成される半導体装置は、低電圧動作と長時間記憶保持が可能になる。
【0089】
また、一実施形態の半導体装置の製造方法では、上記微粒子形成後に形成される上記絶縁膜は、酸化若しくは窒化又は酸化と窒化を混合した処理により形成されることを特徴としている。
【0090】
この一実施形態の半導体装置の製造方法では、上記微粒子形成後に形成される上記絶縁膜は、酸化若しくは窒化又は酸化と窒化を混合した処理により形成されるので、形成される半導体装置は、耐圧が高く、リーク電流が少なく、信頼性の高いものとなる。
【0091】
また、一実施形態の半導体装置の製造方法は、
上記微粒子とともに上記蓄電体膜の表面を覆うように、堆積絶縁膜を堆積する工程と、
上記第1絶縁膜、蓄電体膜及び堆積絶縁膜をエッチングバックして、上記ゲート電極の側面に、上記第1絶縁膜、蓄電体膜、微粒子及び堆積絶縁膜を有するサイドウォールスペーサを形成する工程とを含み、
上記第1絶縁膜、蓄電体膜及び堆積絶縁膜をエッチングバックするとき、異方性エッチングを行うことを特徴としている。
【0092】
この一実施形態の半導体装置の製造方法は、上記第1絶縁膜、蓄電体膜及び堆積絶縁膜をエッチングバックするとき、異方性エッチングを行うので、選択的なエッチングを容易に行うことができる。したがって、上記ゲート電極の側面に上記サイドウォールスペーサを容易に形成することができる。このようにした場合、上記オフセット領域を有しない半導体スイッチング素子が自己整合プロセスを用いてより簡易に形成できる。さらに、上記オフセット領域を有する半導体記憶素子も自己整合プロセスを用いて簡易に形成できる。したがって、メモリ領域の半導体スイッチング素子と論理回路領域の半導体スイッチング素子との混載が極めて容易に可能となる。
【0093】
また、一実施形態の半導体装置の製造方法は、上記蓄電体膜および微粒子の最上部位置が上記ゲート電極の最上部位置より下方になるように、上記サイドウォールスペーサを等方性エッチングすることを特徴としている。
【0094】
この一実施形態の半導体装置の製造方法によれば、微粒子の最上部位置は、上記ゲート電極の最上部位置より下方になることから、微粒子をチャネル近傍に限定して配置することができる。よって、書き込みによって注入される電子はチャネル近傍付近に限定されるので、消去によって電子を除去し易くなる。それゆえ、消去不良を防止できる。また、電荷保持部の占める領域が限定されるので、注入電子数が変わらないとすれば、電子密度が高くなる。よって、書き込みと消去のしきい値電圧の差や、駆動電流の差が増大するので、電圧マージンが大きく、信頼性の向上した不揮発性半導体記憶素子が形成できる。
【0095】
また、サイドウォールスペーサ形成時のエッチングバック工程で微粒子の残渣が残った場合に、サイドウォールスペーサにさらに等方性エッチングを行うことにより、残渣をリフトオフすることができる。したがって、残渣による素子の不良を防止できる。
【0096】
また、一実施形態の半導体装置の製造方法では、上記第1の不純物領域における不純物濃度は、上記第2の不純物領域における不純物濃度より低いことを特徴としている。
【0097】
この一実施形態の半導体装置の製造方法では、上記半導体スイッチング素子の上記ソース/ドレイン拡散領域のうち第1の不純物領域における不純物濃度は、上記第2の不純物領域における不純物濃度より低いので、ドレイン耐圧が向上する。一方、上記半導体記憶素子ではチャネル方向に関して上記ゲート電極と上記ソース/ドレイン拡散領域との間に間隔が設けられているため、ホットキャリヤが効率的に発生し、充分に早い書き込み/消去速度が得られる。よって、信頼性の高い半導体スイッチング素子と、充分に早い書き込み/消去速度を有する半導体記憶素子とを同時に形成することができる。
【0098】
【発明の実施の形態】
以下、本発明を図示の実施の形態により詳細に説明する。
【0099】
(第1の実施形態)
図8は、本発明の半導体装置の一実施形態であるメモリユニット200の平面レイアウトを示している。このメモリユニット200では、同一の半導体基板1上に、半導体記憶素子を備えたメモリ領域201と、半導体スイッチング素子を備えた論理回路領域202とが配置されている。メモリ領域201には、後述する半導体記憶素子をアレイ状に配置してなるメモリセルアレイが形成されている。論理回路領域202には、デコーダ203,207、書き込み/消去回路209、読み出し回路208、アナログ回路206、制御回路205、各種のI/O回路204等、通常のMOSFET(電界効果トランジスタ)により構成できる周辺回路が形成されている。
【0100】
さらに、図9に示すように、パーソナルコンピュータや携帯電話等の情報処理システムの記憶装置300を1チップで構成するためには、メモリユニット200に加えて、MPU(マイクロ・プロセッシング・ユニット)301、キャッシュ(SRAM(スタティックRAM))302、ロジック回路303、アナログ回路304等の論理回路領域を、同一の半導体基板1上に配置することが必要である。
【0101】
従来はこれらのメモリ領域201と論理回路領域202,…を混載するのに標準のCMOSを形成する場合と比べて製造コストが大幅に増大していたが、以下の説明から明らかになるように、本発明により、製造コストの増大を抑制することができる。
【0102】
図1(a)は、上記メモリ領域201を構成する半導体記憶素子30Aのチャネル方向に沿った断面を例示している。図1(a)における左右方向がチャネル方向に相当する。
【0103】
この半導体記憶素子30Aは、図1(a)に示したように、半導体基板1上に、ゲート絶縁膜2を介して、ゲート電極3を備えている。ゲート電極3の両側に相当する半導体基板表面1aには、一対のソース/ドレイン拡散領域13,13が形成されている。このソース/ドレイン拡散領域13は、ゲート電極3の端部3eに対してオフセットされている。つまり、チャネル方向に関してゲート電極3とソース/ドレイン拡散領域13との間には間隔(これを「オフセット領域」と呼ぶ。)20が設けられている。ゲート絶縁膜2及びゲート電極3よりなるゲートスタック8の両側には、それぞれオフセット領域20を覆うように、メモリ機能体11が形成されている。メモリ機能体11は、ゲート電極3の側面及び半導体基板表面1aに沿って断面L字型に形成された第1絶縁膜9と、この第1絶縁膜9の鋭角側の二面に沿って断面L字型に形成された蓄電体膜(図中に斜線で示す。)23と、この蓄電体膜23上に設けられた電荷を蓄積する機能を有する複数の微粒子(図中に●で示す。)10及び蓄積された電荷の散逸を防止する機能を有する側壁絶縁体16とからなるメモリ機能体である。蓄電体膜23は、詳しくは後述するが、電荷を蓄積する機能を有する半導体又は導電体からなる。これにより、メモリ機能体11への電子の注入、及び、正孔の注入が効率的に行われ、書き込み、消去速度の速いメモリ素子が構成される。
【0104】
また、半導体記憶素子30Aにおける、ソース/ドレイン拡散領域13がゲート電極3からオフセットされていることにより、ゲート電極3に電圧を印加したときのメモリ機能体11下のオフセット領域20の反転しやすさを、メモリ機能体11に蓄積された電荷量によって大きく変化させることができ、メモリ効果を増大させることが可能となる。さらに、通常構造のMOSFETと比較して、短チャネル効果を抑制することができ、ゲート長の微細化を図ることができる。また、上記理由より構造的に短チャネル効果抑制に適しているため、オフセットしていないロジックトランジスタと比較して膜厚の厚いゲート絶縁膜を採用することができ、信頼性を向上させることが可能となる。
【0105】
また、半導体記憶素子30Aのメモリ機能体11は、ゲート絶縁膜2とは独立して形成されている。したがって、メモリ機能体11が担うメモリ機能と、ゲート絶縁膜2が担うトランジスタ動作機能とは互いに独立に実現されている。また、同様の理由により、メモリ機能体11としてメモリ機能に好適な材料を選択して形成することができる。
【0106】
この半導体記憶素子30Aは、1つの素子に2ビット又はそれ以上の情報を記憶することにより、4値又はそれ以上の情報を記憶する半導体記憶素子として機能し、また、メモリ機能体11による可変抵抗効果により、選択トランジスタとメモリトランジスタとの機能を兼ね備えた半導体記憶素子としても機能する。
【0107】
ここで、1トランジスタ当り2ビットの記憶を実現するための、書き込み/消去、読み出しの方法の原理の例を以下に示す。ここでは、メモリ素子がNチャネル型である場合を説明する。そこで、メモリ素子がPチャネル型の場合は電圧の符号を逆にして同様に適応すれば良い。なお、印加電圧を特に指定していないノード(ソース、ドレイン、ゲート、基板)においては、接地電位を与えれば良い。
【0108】
この半導体記憶素子30Aに書き込みを行う場合には、ゲートに正電圧を、ドレインにゲートと同程度かそれ以上の正電圧を加える。この時ソースから供給された電荷(電子)は、ドレイン端付近で加速され、ホットエレクトロンとなってドレイン側のメモリ機能体11に注入される。このとき、ソース側に存在するメモリ機能体11には電子は注入されない。このようにして特定の側のメモリ機能体11に書き込みをすることができる。また、ソースとドレインを入れ替えることで、容易に2ビットの書き込みを行うことができる。
【0109】
この半導体記憶素子30Aに書き込まれた情報を消去するためには、ホットホール注入を利用する。消去したいメモリ機能体11のある側の拡散層領域(ソース/ドレイン)に正電圧を、ゲートに負電圧をくわえればよい。このとき、半導体基板1と正電圧を与えられた拡散層領域におけるPN接合において、バンド間トンネルにより正孔が発生し、負電位をもつゲートに引き寄せられて、消去したいメモリ機能体11に注入される。このようにして、特定の側の情報を消去することができる。なお、反対の側のメモリ機能体11に書き込まれた情報を消去するためには、反対側のメモリ機能体11に正電圧を加えればよい。
【0110】
次に、この半導体記憶素子30Aに書きこまれた情報を読み出すためには、読み出したいメモリ機能体11の側の拡散領域をソースとし、反対側の拡散領域をドレインとする。すなわち、ゲートに正電圧を、ドレイン(書き込みの時はソースとしていた)にゲートと同程度かそれ以上の正電圧を与えればよい。ただし、このときの電圧は書き込みが行われないよう充分小さくしておく必要がある。メモリ機能体11に蓄積された電荷の多寡により、ドレイン電流が変化し、記憶情報を検出することができる。なお、反対側のメモリ機能体11に書き込まれた情報を読み出すためには、ソースとドレインを入れ替えればよい。
【0111】
上記書き込み消去と読み出しの方法は、メモリ機能体11に窒化膜を用いた場合の1例であり、それ以外の方法を用いることができる。さらにまた、それ以外の材料を用いた場合であっても、上記方法かもしくは異なる書き込みと消去の方法を用いることができる。
【0112】
さらに、メモリ機能体11が、ゲート電極3下ではなく、ゲート電極3の両側に配置されるため、ゲート絶縁膜2をメモリ機能体11として機能させる必要がなく、ゲート絶縁膜2を、メモリ機能体11とは独立して、単純にゲート絶縁膜としての機能のみに使用することが可能となり、LSIのスケーリング則に応じた設計を行うことが可能となる。このため、フラッシュメモリのようにフローティングゲートをチャネルとコントロールゲートとの間に挿入する必要がなく、さらに、ゲート絶縁膜2としてメモリ機能をもたせたONO膜を採用する必要がなく、微細化に応じたゲート絶縁膜を採用することが可能となるとともに、ゲート電極3の電界がチャネルに及ぼす影響が強くなり、短チャネル効果に強いメモリ機能を有する半導体記憶素子30Aを実現することができる。よって、微細化して集積度を向上させることができるとともに、安価な半導体記憶素子を提供することができる。さらに、同時に形成された論理回路部のMOSFETにおけるゲート絶縁膜2も、半導体記憶素子30Aにおけるのと同様に、微細化に応じたゲート絶縁膜を採用することが可能となるため、短チャネル効果に強いMOSFETも同時に形成される。以上より、高性能な半導体記憶素子と論理回路部等のMOSFETを自己整合による簡易な工程で形成することができる。
【0113】
このように、この半導体記憶素子30Aによれば、1トランジスタ当り2ビットの記憶を実現しながら、短チャネル効果が極めて抑制され、微細化が可能となる。また、高速動作と低消費電力化が可能である。また、メモリ機能体11に電荷を保持した場合に、チャネル形成領域の一部が電荷による影響を強く受けるため、ドレイン電流値が変化する。それにより電荷の有無を区別する半導体記憶素子が形成される。
【0114】
上記半導体記憶素子の半導体基板は、P型又はN型の導電型を有していてもよく、半導体基板には、少なくともソース/ドレイン拡散領域とは逆導電型(P型又はN型)のウエル領域が形成されていれば良い。半導体基板及びウエル領域の不純物濃度は、当該分野で公知の範囲のものが使用できる。
【0115】
例えば、図1(b)に示す半導体記憶素子30Bのように、半導体基板1内に形成されたソース/ドレイン拡散領域13の不純物導電型と逆導電型のウエル領域25上に形成されていても良い。そうすることにより、ソース/ドレイン間のパンチスルーを防止でき、短チャネル効果を抑制でき、同時にしきい値電圧の調整ができる。
【0116】
さらに、図1(c)に示す半導体記憶素子30Cのように、埋め込み絶縁膜26および表面半導体層27を有するSOI(シリコン・オン・インシュレータ)基板又は多層SOI基板等の種々の基板を用いることができる。SOI基板を用いることにより、ソース/ドレイン拡散領域13と半導体基板1との間の容量を極小まで抑えることができるため、半導体記憶素子は高速動作が可能になる。なかでもシリコン基板又は表面半導体層としてシリコン層が形成されたものが好ましい。
【0117】
なお、半導体基板としてSOI基板を用いる場合には、表面半導体層には、ウエル領域が形成されていてもよいが、チャネル形成領域下にボディ領域を有していてもよい。このように、半導体基板および表面半導体層に形成されるウエル領域やボディ領域はソース/ドレイン拡散領域の不純物の導電型と逆導電型のものであり、適切な不純物濃度に調整されているものである。つまり、一方のソース/ドレイン拡散領域(ソース)から他方のソース/ドレイン拡散領域(ドレイン)にリークする電流をウエル領域やボディ領域を形成することにより低減することができる。それによって、SOI基板を用いた場合に問題となる基板浮遊効果を低減することも可能となる。また、ソース/ドレイン間のパンチスルーを防止でき、短チャネル効果を抑制でき、同時にしきい値電圧の調整ができる。
【0118】
ここで、本半導体記憶素子の構成については、下記に記載する形態であっても良い。
【0119】
つまり、本発明の半導体装置のメモリ領域を構成する半導体記憶素子は、主として、ゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極の両側に形成されたメモリ機能体と、該メモリ機能体より下方に少なくとも一部を配置するソース/ドレイン拡散領域(拡散領域)と、ゲート電極下に配置されたチャネル形成領域とから構成される。この半導体記憶素子は、1つの素子に2ビット又はそれ以上の情報を記憶することにより、4値又はそれ以上の情報を記憶する半導体記憶素子として機能し、また、メモリ機能体による可変抵抗効果により、選択トランジスタとメモリトランジスタとの機能を兼ね備えたメ半導体記憶素子としても機能する。
【0120】
本発明の半導体装置を構成する半導体記憶素子は、半導体基板上、又は半導体基板内に形成されたチャネル形成領域と同導電型のウェル領域上に形成されることが好ましい。
【0121】
半導体基板としては、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、シリコンゲルマニウム、GaAs、InGaAs、ZnSe、GaN等の化合物半導体による基板が挙げられる。また、表面に半導体層を有するものとして、SOI(Silicon on Insulator;シリコン・オン・インシュレータ)基板又は多層SOI基板等の種々の基板、ガラスやプラスチック基板上に半導体層を有するものを用いてもよい。なかでもシリコン基板又は表面にシリコン層が形成されたSOI基板等が好ましい。半導体基板又は半導体層は、内部を流れる電流量に多少が生ずるが、単結晶(例えば、エピタキシャル成長による)、多結晶又はアモルファスのいずれであってもよい。
【0122】
この半導体基板又は半導体層上には、素子分離領域が形成されていることが好ましく、さらにトランジスタ、キャパシタ、抵抗等の素子、これらによる回路、半導体装置や層間絶縁膜が組み合わせられて、シングル又はマルチレイヤー構造で形成されていてもよい。なお、素子分離領域は、LOCOS(局所酸化)膜、トレンチ酸化膜、STI(Shallow Trench Isolation;浅い溝分離法)膜等種々の素子分離膜により形成することができる。半導体基板は、P型又はN型の導電型を有していてもよく、半導体基板には、少なくとも1つの第1導電型(P型又はN型)のウェル領域が形成されていることが好ましい。半導体基板及びウェル領域の不純物濃度は、当該分野で公知の範囲のものが使用できる。なお、半導体基板としてSOI基板を用いる場合には、表面半導体層には、ウェル領域が形成されていてもよいが、チャネル形成領域下にボディ領域を有していてもよい。
【0123】
ゲート絶縁膜又は絶縁膜は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜;酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜、酸化ハフニウム膜などの高誘電体膜の単層膜又は積層膜を使用することができる。なかでも、シリコン酸化膜が好ましい。ゲート絶縁膜は、例えば、1nm〜20nm程度、好ましく1nm〜6nm程度の膜厚とすることが適当である。ゲート絶縁膜は、ゲート電極直下にのみ形成されていてもよいし、ゲート電極よりも大きく(幅広)で形成されていてもよい。
【0124】
ゲート電極又は電極は、ゲート絶縁膜上に、通常半導体装置に使用されるような形状又は下端部に凹部を有した形状で形成されている。なお、単一のゲート電極とは、ゲート電極としては、単層又は多層の導電膜によって分離されることなく、一体形状として形成されているゲート電極を意味する。また、ゲート電極は、側壁に側壁絶縁膜を有していてもよい。ゲート電極は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、導電膜、例えば、ポリシリコン:銅、アルミニウム等の金属:タングステン、チタン、タンタル等の高融点金属:高融点金属とのシリサイド等の単層膜又は積層膜等が挙げられる。ゲート電極の膜厚は、例えば50nm〜400nm程度の膜厚で形成することが適当である。なお、ゲート電極の下にはチャネル形成領域が形成されている。
【0125】
チャネル形成領域は、ゲート電極下のみならず、ゲート電極とゲート長方向におけるゲート端の外側を含む領域下に形成されていることが好ましい。このように、ゲート電極で覆われていないチャネル形成領域が存在する場合には、そのチャネル形成領域は、ゲート絶縁膜又は後述するメモリ機能体で覆われていることが好ましい。
【0126】
メモリ機能体11は、上記ゲート電極の側面の少なくとも一部及び上記半導体基板表面に沿って断面L字型に形成された電荷を蓄積する機能を有する半導体又は導電体からなる蓄電体膜と、この蓄電体膜上に設けられた電荷を蓄積する機能を有する複数の微粒子と、蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とによって構成されている。微粒子としては、材料の形状がドット型をしているものであり、必ずしも球形である必要は無く歪な球形であっても良く、また、立方体に近いのものであっても良く、その大きさは1nm〜50nm程度であることが好ましい。より好ましくは、クーロンブロッケード等の量子効果を発現するような1nm〜15nm程度であることが望ましい。なぜなら、微粒子の大きさが1から15nmであるので、クーロンブロッケード効果が大きくなる過ぎて書き込めなくなることがなく、かつ、微粒子のエネルギー準位が離散化し、クーロンブロッケード効果により電荷を保持することができる。よって、長時間の電荷保持が可能な半導体記憶素子が提供できるからである。
【0127】
なかでも、シリコン窒化膜微粒子を1つ以上含む絶縁体をメモリ機能体の一形態として用いれば、電荷をトラップする準位が多数存在するため大きなヒステリシス特性を得ることができ、また、電荷保持時間が長く、リークパスの発生による電荷漏れの問題が生じないため保持特性が良好であり、さらに、LSIプロセスではごく標準的に用いられる材料であるため、好ましい。
【0128】
さらに、導電体もしくは半導体ドットを1つ以上含む絶縁体膜をメモリ機能体として用いることにより、電荷の直接トンネリングによる書込・消去が行ないやすくなり、低消費電力化の効果がある。
【0129】
また、メモリ機能体は、電荷を逃げにくくする領域又は電荷を逃げにくくする機能を有する膜をさらに含むことが好ましい。電荷を逃げにくくする機能を果たすものとしては、シリコン酸化膜等が挙げられる。
【0130】
また、導電体もしくは半導体から成る膜を含む絶縁体をメモリ機能体の一形態として用いれば、導電体もしくは半導体中への電荷の注入量を自由に制御できるため、多値化しやすい効果がある。さらに、電荷の直接トンネリングによる書込・消去が行いやすくなり、低消費電力化の効果がある。
【0131】
さらに、半導体基板と微粒子の間に半導体膜等を配置することにより、微粒子の位置や大きさのバラツキが半導体基板に与える影響を抑制することができる。つまり、半導体膜等がない場合は微粒子の位置や大きさがばらつくことにより、微粒子内部に保持される電荷によって半導体基板側に誘起される電荷の量や、クーロン力がばらつき、ひいては電界効果トランジスタのしきい値電圧がばらつく。しかし、半導体膜等がある場合は半導体膜で誘起電荷量やクーロン力のばらつきが平均化され、半導体基板と半導体膜等との距離はほぼ一定であるため、半導体基板には平均化された誘起電荷量やクーロン力となる。よって、誤読み出しの抑制された半導体記憶装置を提供できる。
【0132】
メモリ機能体に含まれる電荷保持部は、直接又は絶縁膜を介してゲート電極の両側に形成されており、また、直接、ゲート絶縁膜又は絶縁膜を介して半導体基板(ウェル領域、ボディ領域又はソース/ドレイン領域もしくは拡散領域)上に配置している。ゲート電極の両側の電荷保持部は、直接又は絶縁膜を介してゲート電極の側壁の全て又は一部を覆うように形成されていることが好ましい。応用例としては、ゲート電極が下端部に凹部を有する場合には、直接又は絶縁膜を介して凹部を完全に又は凹部の一部を埋め込むように形成されていてもよい。 ゲート電極は、メモリ機能体の側壁のみに形成されるか、あるいはメモリ機能体の上部を覆わないことが好ましい。このような配置により、コンタクトプラグをよりゲート電極と接近して配置することができるので、半導体記憶素子の微細化が容易となる。また、このような単純な配置を有する半導体記憶素子は製造が容易であり、歩留まりを向上することができる。
【0133】
電荷保持部の蓄電体膜として導電膜を用いる場合には、その導電膜が半導体基板(ウェル領域、ボディ領域又はソース/ドレイン領域もしくは拡散領域)又はゲート電極と直接接触しないように、絶縁膜を介して配置させることが好ましい。例えば、導電膜と絶縁膜との積層構造、絶縁膜内に導電膜をドット状等に分散させた構造、ゲートの側壁に形成された側壁絶縁膜内の一部に配置した構造等が挙げられる。
【0134】
半導体記憶素子における、ソース/ドレイン領域は、半導体基板又はウェル領域と逆導電型の拡散領域として、メモリ機能体のゲート電極と反対側のそれぞれに配置されている。ソース/ドレイン領域と半導体基板又はウェル領域との接合は、不純物濃度が急峻であることが好ましい。ホットエレクトロンやホットホールが低電圧で効率良く発生し、より低電圧で高速な動作が可能となるからである。ソース/ドレイン領域の接合深さは、特に限定されるものではなく、得ようとする半導体記憶装置の性能等に応じて、適宜調整することができる。なお、半導体基板としてSOI基板を用いる場合には、ソース/ドレイン領域は、表面半導体層の膜厚よりも小さな接合深さを有していてもよいが、表面半導体層の膜厚とほぼ同程度の接合深さを有していることが好ましい。そうすることにより、ソース/ドレイン拡散領域と半導体基板のソース/ドレイン拡散領域と逆導電型の不純物領域との間に生じる接合容量を大幅に低減することができる。
【0135】
半導体記憶素子における、ソース/ドレイン領域は、ゲート電極端とオーバーラップするように配置していてもよいし、ゲート電極端と一致するように配置してもよいし、ゲート電極端に対してオフセットされて配置されていてもよい。特に、オフセットされている場合には、ゲート電極に電圧を印加したとき、電荷保持部下のオフセット領域の反転しやすさが、メモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果の低減をもたらすため、好ましい。ただし、あまりオフセットしすぎると、ソース・ドレイン間の駆動電流が著しく小さくなるため、ゲート長方向に対する電荷保持部の厚さよりもオフセット量つまり、ゲート長方向における一方のゲート電極端から近い方のソース・ドレイン領域までの距離は短い方が好ましい。特に重要なことは、メモリ機能体中の電荷保持部の少なくとも一部が、拡散領域であるソース/ドレイン領域の一部とオーバーラップしていることである。本発明の半導体記憶装置を構成する半導体記憶素子の本質は、メモリ機能体の側壁部にのみ存在するゲート電極とソース/ドレイン領域間の電圧差によりメモリ機能体を横切る電界によって記憶を書き換えることであるためである。
【0136】
半導体記憶素子における、ソース/ドレイン領域は、その一部が、チャネル形成領域表面、つまり、ゲート絶縁膜下面よりも高い位置に延設されていてもよい。この場合には、半導体基板内に形成されたソース/ドレイン領域上に、このソース/ドレイン領域と一体化した導電膜が積層されて構成されていることが適当である。導電膜としては、例えば、ポリシリコン、アモルファスシリコン等の半導体、シリサイド、上述した金属、高融点金属等が挙げられる。なかでも、ポリシリコンが好ましい。ポリシリコンは、不純物拡散速度が半導体基板に比べて非常に大きいために、半導体基板内におけるソース/ドレイン領域の接合深さを浅くするのが容易で、短チャネル効果の抑制がしやすいためである。なお、この場合には、このソース/ドレイン領域の一部は、ゲート電極とともに、メモリ機能体の少なくとも一部を挟持するように配置することが好ましい。
【0137】
本発明の半導体記憶素子は、通常の半導体プロセスによって、例えば、ゲート電極の側壁に単層又は積層構造のサイドウォールスペーサを形成する方法と同様の方法によって形成することができる。具体的には、ゲート電極又は電極を形成した後、蓄電体膜及びドット、蓄電体膜及びドット/絶縁膜、絶縁膜/蓄電体膜及びドット、絶縁膜/蓄電体膜及びドット/絶縁膜等の蓄電体膜及びドットを含む単層膜又は積層膜を形成し、適当な条件下でエッチバックしてこれらの膜をサイドウォールスペーサ状に残す方法;絶縁膜又は蓄電体膜及びドットを形成し、適当な条件下でエッチバックしてサイドウォールスペーサ状に残し、さらに蓄電体膜及びドット又は絶縁膜を形成し、同様にエッチバックしてサイドウォールスペーサ状に残す方法;粒子状の電荷保持材料を分散させた絶縁膜材料をゲート電極を含む半導体基板上に塗布または堆積し、適当な条件下でエッチバックして、絶縁膜材料をサイドウォールスペーサ形状に残す方法;ゲート電極を形成した後、前記単層膜又は積層膜を形成し、マスクを用いてパターニングする方法等が挙げられる。また、ゲート電極又は電極を形成する前に、蓄電体膜及びドット、蓄電体膜及びドット/絶縁膜、絶縁膜/蓄電体膜及びドット、絶縁膜/蓄電体膜及びドット/絶縁膜等を形成し、これらの膜のチャネル形成領域となる領域に開口を形成し、その上全面にゲート電極材料膜を形成し、このゲート電極材料膜を、開口を含み、開口よりも大きな形状でパターニングする方法等が挙げられる。
【0138】
本発明の半導体記憶素子を配列してメモリセルアレイを構成した場合、半導体記憶素子の最良の形態は、例えば、
i)複数の半導体記憶素子のゲート電極が一体となってワード線の機能を有する、
ii)上記ワード線の両側にはメモリ機能体が形成されている、
iii)メモリ機能体内で電荷を保持するのは蓄電体膜及びドットである、
iv)メモリ機能体は蓄電体膜及びドットが絶縁膜ではさまれた構成をしており、蓄電体膜はゲート絶縁膜の表面と略並行な表面を有している、
v)メモリ機能体中の蓄電体膜及びドットはワード線及びチャネル形成領域とシリコン酸化膜で隔てられている、
vi)メモリ機能体内の蓄電体膜と拡散層とがオーバーラップしている、
vii)ゲート絶縁膜の表面と略並行な表面を有する蓄電体膜及びドットとチャネル形成領域又は半導体層とを隔てる絶縁膜の厚さと、ゲート絶縁膜の厚さが異なる、viii)1個の半導体記憶素子の書込み及び消去動作は単一のワード線により行なう、
ix)メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極(ワード線)がない、
x)メモリ機能体の直下で拡散領域と接する部分に拡散領域の導電型と反対導電型の不純物濃度が濃い領域を有する、なる要件を満たすものである。前記要件を全て満たす場合が最良の形態となり、メモリ特性が向上するが、無論、必ずしも上記要件を全て満たす必要はない。
【0139】
また、本発明の半導体記憶装置は、電池駆動の携帯電子機器、特に携帯情報端末に用いることができる。携帯電子機器としては、携帯情報端末、携帯電話、ゲーム機器等が挙げられる。
【0140】
ところで、本実施形態では、Nチャネル型素子の場合について述べているが、Pチャネル型素子でもよい。その場合は、不純物の導電型を全て逆にすれば良い。
【0141】
また、図面の記載において、同一の材料及び物質を用いている部分においては、同一の符号を付しており、必ずしも同―の形状を示すものではない。
【0142】
また、図面は模式的なものであり、厚みと平面寸法の関係、各層や各部の厚みや大きさの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや大きさの寸法は、以下の説明を斟酌して判断すべきものである。また図面相互間においても、互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【0143】
また、本特許に記載の各層や各部の厚みや大きさは、特に説明がない場合は、半導体装置の形成を完了した段階での最終形状の寸法である。よって、膜や不純物領域等を形成した直後の寸法と比較して最終形状の寸法は、後の工程の熱履歴等によって多少変化することに留意すべきである。
【0144】
また、本発明の半導体記憶素子は、電池駆動の携帯電子機器、特に携帯情報端末に用いることができる。携帯電子機器としては、携帯情報端末、携帯電話、ゲーム機器等が挙げられる。
【0145】
(第2の実施形態)
図2(d)は本発明の一実施形態の半導体装置の概略構成を示している。この半導体装置は、論理回路領域4に形成される半導体スイッチング素子32と、メモリ領域5に形成される2ビットの記憶が可能な半導体記憶素子31とから成る。ここで、図2(a)〜図2(d)において、左側が周辺回路領域4における通常構造の1個のMOSFETに対応する領域を示し、右側がメモリ領域5における1個の半導体記憶素子に対応する領域を示している(後述する図3〜図6において同様。)。論理回路領域4とは、メモリ周辺回路部、論理回路部及びSRAM部等を含む領域のことを総称している。
【0146】
この半導体記憶素子31は、半導体基板1上に、ゲート絶縁膜2を介して、ゲート電極3を備えている。ゲート電極3の両側に相当する半導体基板表面1aには、一対のソース/ドレイン拡散領域13,13が形成されている。このソース/ドレイン拡散領域13は、ゲート電極3の端部3eに対してオフセットされている。つまり、チャネル方向に関してゲート電極3とソース/ドレイン拡散領域13との間にはオフセット領域20が設けられている。ゲート絶縁膜2及びゲート電極3よりなるゲートスタック8の両側にはサイドウォールとして、それぞれオフセット領域20を覆うように、メモリ機能体11が形成されている。メモリ機能体11は、ゲート電極3の側面及び半導体基板表面1aに沿って断面L字型に形成された第1絶縁膜9と、この第1絶縁膜9の鋭角側の二面に沿って断面L字型に形成された蓄電体膜(図中に斜線で示す。)23と、この蓄電体膜23上に設けられた電荷を蓄積する機能を有する複数の微粒子(図中に●で示す。)10及び蓄積された電荷の散逸を防止する機能を有する側壁絶縁体16とからなるメモリ機能体である。これにより、ホットキャリアにより書込み/消去を行なう場合、ピンチオフ領域で発生したホットキャリアーが注入され易くなるため、メモリ機能体11への電子の注入、および、正孔の注入が効率的に行われ、書き込み、消去速度の速いメモリ素子を形成できる。
【0147】
また、半導体記憶素子31における、ソース/ドレイン拡散領域13がゲート電極3からオフセットされていることにより、ゲート電極3に電圧を印加したときのメモリ機能体11下のオフセット領域20の反転しやすさを、メモリ機能体11に蓄積された電荷量によって大きく変化させることができ、メモリ効果を増大させることが可能となる。さらに、通常構造のMOSFETと比較して、短チャネル効果を強力に防止することができ、より一層のゲート長の微細化を図ることができる。
【0148】
また、オフセット構造は短チャネル効果抑制に適しているため、ロジックトランジスタと比較して膜厚の厚いゲート絶縁膜を採用することができ、信頼性を向上させることが可能となる。
【0149】
また、半導体記憶素子31のメモリ機能体11は、ゲート絶縁膜2とは独立して形成されている。したがって、メモリ機能体11が担うメモリ機能と、ゲート絶縁膜2が担うトランジスタ動作機能とは互いに独立に実現されている。また、同様の理由により、メモリ機能体11としてメモリ機能に好適な材料を選択して形成することができる。
【0150】
次に、半導体スイッチング素子32は、半導体記憶素子31とほぼ同じに構成されているが、次の点で異なっている。つまり、半導体スイッチング素子32では、ゲート電極3とソース/ドレイン拡散領域13との間にオフセット領域20が設けられておらず、その代わりに、ゲート電極3の下に延在して重なる拡散領域6が設けられている。これは、通常のMOSFETのプロセスで用いられている、エクステンション拡散層領域やLDD拡散層領域と呼ばれているもので良い。
【0151】
半導体記憶素子31と半導体スイッチング素子32との構造の相違が、上の点だけであるため、この半導体装置を製造する場合、最先端の微細MOSFET形成プロセスを用いることができる。
【0152】
以下に、図2(a)〜図2(d)を用いて、論理回路領域4に形成される半導体スイッチング素子32と、メモリ領域5に形成される半導体記憶素子31とを、同一の半導体基板(チップ)1上に混載する手順を説明する。メモリ領域5の半導体記憶素子31は、ゲートスタック8の側面にメモリ機能体11を有しているため、混載プロセスが非常に簡単になる。より具体的には、ゲート電極3形成後の工程にフォトリソグラフィ工程を加え、LDD(Lightly Doped Drain;ライトリ・ドープト・ドレイン)拡散領域を形成する領域と形成しない領域とを設けることにより、同一基板上で自動的に、論理回路領域4に半導体スイッチング素子32、メモリ領域5に半導体記憶素子31を作製することができることを示す。
【0153】
まず、図2(a)に示すように、半導体基板1上に、膜厚1nm〜6nm程度のシリコン酸窒化膜からなるゲート絶縁膜2と、膜厚50nm〜400nm程度のゲート電極3形成のための材料膜とを形成し、これらを所望の形状にパターニングすることによりゲートスタック8を形成する。
【0154】
なお、ゲート電極3形成のための材料膜としては、ポリシリコン、又は、ポリシリコンと高融点金属シリサイドの積層膜、又は、ポリシリコンと金属との積層膜が挙げられる。ゲート絶縁膜2及びゲート電極3の材料は、上述したように、その時代のスケーリング則に則ったロジックプロセスにおいて使われる材料を用いればよく、上記材料に限定されるものではない。
【0155】
次に、図2(b)に示すように、フォトレジストを塗布して、メモリ領域5をフォトレジスト7で覆い、論理回路領域4における半導体スイッチング素子32を形成すべき部位にレジスト開口部を設けるようにパターニングする(図2(b)の左半分はレジスト開口部に相当する。)。その後フォトレジスト7及びゲートスタック8をマスクとして不純物を注入し、論理回路領域4における、ゲートスタック8の両側に相当する半導体基板表面にLDD領域6を形成する。ここで、メモリ領域5にはLDD領域6が形成されずに、通常構造のトランジスタを形成すべき論理回路領域4にLDD領域6を形成することができた。
【0156】
続いて、図2(c)に示すように、得られた半導体基板1、および、ゲートスタック8の露出面上に、第1絶縁膜9、シリコン膜23、複数のシリコンドット10および絶縁膜16を含む膜厚20nm〜100nm程度の複合膜を形成し、異方性エッチングによりエッチバックすることにより、記憶に最適なメモリ機能体11を、ゲート電極3の側面に沿ってサイドウォールとして形成する。
【0157】
ここでは、メモリ機能体11の電荷を蓄積する機能を有する材料としてシリコン膜23、シリコンドット10をもちいているが、上記している通り、メモリ機能体は、電荷を蓄積又はトラップする機能を有する物質によって形成されていればよく、例えばシリコンドットの代わりに、導電体ドットもしくは半導体ドットを用いても良い。ここで、第1絶縁膜9の厚さ、つまり半導体基板1とシリコン膜23との間およびゲート電極3とシリコン膜23との間の間隔は1nmから6nmであることが好ましい。また、シリコン膜23とシリコンドット10との間の最短の間隔も1nmから6nmであることが好ましい。なぜなら、電荷の散逸を防止してリテンションが向上し、さらに、半導体基板1とシリコン膜23とシリコンドット10間およびゲート電極3とシリコン膜23とシリコンドット10間をトンネル伝導によって電荷を移動させることができるので、非常に低電圧で、高速の書き込み、消去および長期保持が可能な半導体記憶素子を実現できるからである。
【0158】
その後、図2(d)に示すように、ゲート電極3及びメモリ機能体11をマスクとして不純物をイオン注入することにより、ゲート電極3及びメモリ機能体11の両側に相当する半導体基板表面にソース/ドレイン拡散領域13を形成する。この際、熱処理を行ない、ソース/ドレイン拡散領域を活性化することが必要だが、周知であるためとくに言及していない。
【0159】
上記したような方法を用いて半導体記憶素子31、及び、半導体スイッチング素子32を、同一基板1上に並行して形成することができる。
【0160】
ここで、論理回路領域4における半導体スイッチング素子32はソース/ドレイン拡散領域はLDD領域6を有する。したがって半導体スイッチング素子32は、ドレイン耐圧が向上し、不要なリーク電流が流れにくくなり、信頼性が高く、低消費電力になる。一方、メモリ領域5における半導体記憶素子31のソース/ドレイン拡散領域はLDD領域を有しておらずかつソース/ドレイン拡散領域13がゲート電極3に対してオフセットしているため、ホットキャリヤが効率的に発生し、充分に早い書き込み/消去速度が得られる。よって、信頼性が高く低消費電力化できる半導体スイッチング素子32と、充分に早い書き込み/消去速度を有する半導体記憶素子31とを同時に実現することができる。
【0161】
上記手順から分かるように、上記半導体記憶素子31を形成するための手順は、通常構造のMOSFET形成プロセスと非常に親和性の高いものとなっている。上記半導体記憶素子31の構成は、公知の一般的なMOSFETに近い。上記一般的なMOSFETを上記半導体記憶素子31に変更するためには、例えば、公知の一般的なMOSFETのサイドウォールスペーサにメモリ機能体11としての機能を有する材料を用いて、LDD領域6を形成しないだけでよい。上記メモリ周辺回路部、論理回路部及びSRAM部等を構成する通常構造MOSFETのサイドウォールスペーサがメモリ機能体11としての機能をもっていたとしても、サイドウォールスペーサ幅が適切であって、書き換え動作が起こらない電圧範囲で動作させる限り、トランジスタ性能を損なうことが無い。従って、半導体スイッチング素子32と半導体記憶素子31とは、共通のサイドウォールスペーサを用いることができる。また、上記半導体スイッチング素子32と上記半導体記憶素子31とを混載させるためには、更に、上記メモリ周辺回路部、論理回路部及びSRAM部等にLDD構造を形成する必要がある。LDD構造を形成するためには、上記ゲート電極3を形成した後であって、上記メモリ機能体11を構成する材料を堆積するまえに、LDD領域形成のための不純物注入を行えばよい。従って、上記LDD形成のための不純物注入を行う際に、上記メモリ領域5のみフォトレジスト7でマスクするだけで、上記半導体記憶素子31と上記論理回路領域を構成する半導体スイッチング素子32とを容易に混載することが可能である。さらに、上記半導体記憶素子31と上記論理回路領域を構成する半導体スイッチング素子32によってSRAMを構成すれば、不揮発性半導体記憶素子、論理回路、SRAMを容易に混載することができる。
【0162】
ところで、上記メモリ領域5の半導体記憶素子31と上記論理回路領域4の半導体スイッチング素子32とに対して供給される電源電圧が、互いに独立に設定されるべき場合がある。例えば、メモリ領域5における半導体記憶素子31には比較的高電圧を供給して、書き込み/消去速度を比較的向上させるためである。一方、論理回路領域4における半導体スイッチング素子32には比較的低電圧を供給して、ゲート絶縁膜の破壊等による、トランジスタ特性の劣化を抑制するとともに、低消費電力化するためである。本発明によれば、上記半導体記憶素子31において、上記論理回路部及びSRAM部等で許容されるよりも、高い電圧を印加する必要がある場合、高耐圧ウエル形成用マスク及び高耐圧ゲート絶縁膜形成用マスクを標準MOSFET形成用マスクに追加するだけでよい。従来、EEPROM(書き込み消去が電気的に可能なプログラブルROM)と論理回路部とを1つのチップ上に混載するプロセスは標準MOSFETプロセスと大きく異なり、必要マスク枚数、プロセス工数が著しく増大した。ゆえに、EEPROMとメモリ周辺回路部、論理回路部及びSRAM部等の回路と混載した従来の場合に比べて、飛躍的にマスク枚数及びプロセス工数を削減することが可能になる。従って、論理回路領域の半導体スイッチング素子32と半導体記憶素子31とを混載したチップの歩留まりが向上し、コストが削減される。
【0163】
(第3の実施形態)
図3(a)〜図4(g)に、論理回路領域4における半導体スイッチング素子42と、メモリ領域5における半導体記憶素子41とを、同一の半導体基板1上に混載する別の手順を示す。より詳しくは、ゲート電極3を形成した後であって、ゲート側面にメモリ機能体11を構成する材料を堆積する前にフォトリソグラフィ工程及びそれに続く不純物注入工程を行うことにより、通常構造MOSFETを形成する領域に選択的にLDD領域を形成し、半導体スイッチング素子42と半導体記憶素子41とを、複雑なプロセスを必要とせず簡易に並行して形成できることを示す。
【0164】
図3(a)に示すように、p型の導電型を有する半導体基板1上にMOS(金属―酸化膜―半導体)形成プロセスを経た、MOS構造を有するゲート絶縁膜2及びゲート電極3、つまりゲートスタック8を形成する。
【0165】
代表的なMOS形成プロセスは、次のようなものである。
【0166】
まず、p型の半導体領域を有する半導体基板1に既知の方法により素子分離領域(図示せず)を形成する。素子分離領域は隣り合ったデバイス間において、基板を通じてリーク電流が流れることを防止することができる。ただし、隣り合ったデバイス同士であっても、ソース/ドレイン拡散領域13を共通にするものであれば、このような素子分離領域を形成しなくても良い。既知の素子分離領域形成方法とは、既知のロコス酸化膜を用いたものでも、既知のトレンチ分離領域を用いたものでも、その他の既知の方法を用いて素子を分離するという目的を達成することができるものであれば良い。
【0167】
次に、半導体領域の露出面全面に絶縁膜2を形成する(ただし、図3(a)は既にパターン加工された状態を示している。)。この絶縁膜2はMOSFETのゲート絶縁膜となるため、N2O酸化や、NO酸化、酸化後の窒化処理等を含んだ工程を用いること等により、ゲート絶縁膜2としての性能の良い膜を形成することが望まれる。ゲート絶縁膜2としての性能の良い膜とは、MOSFETの短チャネル効果の抑制、ゲート絶縁膜2を不必要に流れる電流であるリーク電流の抑制、ゲート電極3の不純物の空乏化を抑制しつつMOSFETのチャネル形成領域へのゲート電極3不純物の拡散を抑制する等々の、MOSFETの微細化や高性能化を進めるに当たってのあらゆる不都合な要因を抑制することができる絶縁膜のことである。代表的な膜は熱酸化膜、N2O酸化膜、NO酸化膜等の酸化膜であり、膜厚は1nmから6nmの範囲内であることが適当である。
【0168】
次に、上記絶縁膜2上にゲート電極3のための材料(以下、「ゲート電極材料」と呼び、簡単のため、ゲート電極と同じ符号3を用いて説明する。)を全面に形成する。ゲート電極材料3としては、ポリシリコン、ドープドポリシリコン等の半導体や、Al、Ti、W等の金属や、これらの金属とシリコンとの化合物等、MOSFETとしての性能を有することのできる材料であればどんな材料を用いることも可能である。
【0169】
次に、ゲート電極材料3上に、フォトリソグラフィ工程により、所望のフォトレジストパターンを形成し、そのフォトレジストパターンをマスクとして、ゲート電極材料3及びゲート絶縁膜2をエッチングして、図3(a)中に示すようにパターン加工する。これによりゲートスタック8を形成する。この時、ゲート絶縁膜2はエッチングしなくても良い。エッチングせずに次工程である不純物注入時に注入保護膜として利用した場合、注入保護膜を形成する工程を略することができる。
【0170】
また、次に示すような方法で、ゲートスタック8を形成しても良い。p型の半導体領域を有する半導体基板1の露出面全面に上記同様の機能を有するゲート絶縁膜2を形成する。次に、該ゲート絶縁膜2上に上記同様の機能を有するゲート電極材料3を形成する。次に該ゲート電極材料3上に酸化膜、窒化膜、酸窒化膜等からなるマスク絶縁膜を形成する。次に、該マスク絶縁膜上に上記同様の機能を有するフォトレジストパターンを形成し、このフォトレジストパターンの通りに該マスク絶縁膜をエッチングしてパターン化する。次にフォトレジストパターンを除去し、該マスク絶縁膜をエッチングマスクとしてゲート電極材料3をエッチングする。次に、該マスク絶縁膜、及び、ゲート絶縁膜2の露出部をエッチングすることによって、図3(a)中に示すようにゲートスタック8を形成する。
【0171】
次に、図3(b)に示すように論理回路領域4にLDD領域6を形成する。この際、メモリ領域5には、フォトレジスト7が形成されており、LDD領域は形成されない。ここで、メモリ領域5にはLDD領域6が形成されずに、通常構造のトランジスタを形成する論理回路領域4にLDD領域を形成することができた。該フォトレジストは、注入を阻止するものであり、選択的に除去できるものであれば良い。したがって、フォトレジストに代えて、窒化膜等の絶縁膜を用いることもできる。
【0172】
次に、図3(c)に示すように、該ゲートスタック8および該半導体基板1の露出面上に第1絶縁膜9を略均一に形成する。この第1絶縁膜9は、電子が通過する絶縁膜となるため、耐圧が高く、リーク電流が少なく、信頼性の高い膜が良い。例えば、上記ゲート絶縁膜2材料と同様に、熱酸化膜、N2O酸化膜、NO酸化膜等の酸化膜を用いる。該酸化膜を用いる場合、膜厚は1nmから20nm程度が良い。更に、該絶縁膜9をトンネル電流が流れる程度に薄く形成した場合は、電荷の注入/消去に必要とする電圧を低くすることができ、それによって、低消費電力化ができる。その場合の典型的な膜厚は、1nmから6nm程度が良い。典型的な例として、900℃のN2O雰囲気中で、成膜直後の膜厚が2.5nmのN2O酸化膜を形成する。ここで第1絶縁膜9を形成することにより、後述するシリコン膜23は、半導体基板1及びゲート電極3に絶縁膜を介して接することになるので、保持電荷のリークをこの絶縁膜により抑制することができる。それにより、電荷保持特性がよく、長期信頼性の高い半導体記憶素子が形成される。
【0173】
次に、第1絶縁膜9の表面(露出面)に沿ってポリシリコン膜23を略均一に堆積する。膜厚は1nm〜40nm程度が良い。ポリシリコン膜23の膜厚は、最終形状において2nm〜100nm程度であれば良い。当ポリシリコン膜23は、不純物ドーピングされてなくても良いが、不純物ドーピングされている場合は、多数キャリアを有するので、書き込みと消去の速度を速くすることができる。また、ここでは、ポリシリコン膜23を用いているが、当膜の材料は電子、および、ホール等の電荷を保持することができる窒化膜、酸窒化膜や酸化膜のような材料や、分極等の現象によりメモリ機能体の表面に電荷を誘起することができる強誘電体のような材料や、導体や半導体のような電荷を保持できるような材料等であれば良い。典型的な例として、620℃のSiH4雰囲気中で減圧化学的気相成長法(LPCVD法)により成膜直後の膜厚が5nm程度のポリシリコン膜を形成する。
【0174】
次に、ポリシリコン膜23上に第2絶縁膜17を略均一に形成する。この第2絶縁膜17も第1絶縁膜9同様、電子が通過する絶縁膜となるため、第1絶縁膜同様の膜質、膜厚であることが好ましい。
【0175】
次に図4(d)に示すように、第2絶縁膜17上にシリコンドット10を形成する。当工程のシリコンドット10は、上記ポリシリコン膜23を形成したときの形成条件と全く同じ形成条件で形成可能である。すなわち、シリコン単結晶基板を熱酸化して形成した酸化膜9上ではポリシリコン膜23が層状に成長したが、同じシリコン成長条件を用いても、ポリシリコン膜23を熱酸化して形成した酸化膜17上ではシリコン10がドット状に形成された。それによって、ポリシリコン膜23とシリコンドット10はまったく同様の形成条件で形成できることが分かった。この結果、ポリシリコン膜23とシリコンドット10とを実質的に連続して形成可能となるので、TATを短くすることができ、低コストの半導体記憶素子または半導体装置を提供できる。シリコンドット10の大きさは、1nm〜50nm程度であることが好ましい。より好ましくは、クーロンブロッケード等の量子効果を発現するような大きさである1nm〜15nm程度であることが望ましい。典型的な例としては上記ポリシリコン膜23と同様、620℃のSiH4雰囲気中で減圧化学的気相成長法(LPCVD法)により5nmのシリコンドット10を形成できる。また、図においては、シリコンドット10は1層のみ積層されている。しかし、このシリコンドット10の上にさらにシリコンドット10が堆積し、2層以上の層構造をなしても良い。また、シリコンドット10は、図中に示したようには位置が揃わず、凸凹に堆積されても良い。ここで、CVDにおける原料ガス、圧力、基板温度、成長時間等の条件を適宜変更することにより、所望の大きさのシリコンドットを形成することが可能となる。
【0176】
シリコンドット10の形成方法は次のような工程を用いても良い。つまり、CVD法で、ジシランを原料ガスとして、1Torrの圧力のもとで基板温度700℃でシリコンドット10を2分間成長させる。このときシリコンドット10の大きさは5nm程度である。ただし、このときのシリコンドット10の大きさは、1nm〜50nm程度であることが好ましい。より好ましくは、クーロンブロッケード等の量子効果を発現するような大きさである1nm〜15nm程度であることが望ましい。ここで、CVDにおける原料ガス、圧力、基板温度、成長時間等のそれぞれの条件を適宜変更、調整することにより、シリコンドット10の大きさ、密度等の形態を最適化し形成することが可能となる。また、次工程の酸化によりドット径が小さくなることを考慮し、適宜大きめに形成しておくことにより、最適な形状のシリコンドット10を形成することができる。
【0177】
さらに、図示はしていないが、シリコンドット10形成後、該シリコンドット10表面を酸化することが望ましい。当酸化工程は熱酸化を用いるとよい。この際、シリコンドット10の大きさが小さくなるほど、酸化の速度が遅くなるため、シリコンドット10の大きさバラツキが抑えられる。また、該シリコンドット10の表面酸化膜は電子が通過する絶縁膜となるため、耐圧が高く、リーク電流が少なく、信頼性の高い膜であれば良い。例えば、N2O酸化膜、NO酸化膜等の酸化膜を用いてもよい。該酸化膜の場合、最終形状における膜厚は第1絶縁膜9を含んで等価酸化膜厚で、1nmから20nm程度が良い。より好ましくは、シリコンドット10の大きさが1nm〜15nm程度大きさである場合には1nm〜10nm程度であることが望ましい。このように、シリコンドット10を酸化し小さくする場合、シリコンドット10の形成時に大きさの減少分を考慮して、大きめに形成しておく必要があることは、言うまでもない。更に、該絶縁膜をトンネル電流が流れる程度に薄く形成し、2重トンネル接合を用いたクーロンブロッケード効果によって電荷を保持する場合は、電荷の注入/消去に必要とする電圧を低くすることができ、それによって、低消費電力化ができる。その場合の典型的な酸化膜厚は、1nm〜3nm程度が良い。
【0178】
次に、図4(d)に示すように、第2絶縁膜17およびシリコンドット10上に堆積絶縁膜15を略均一に形成する。この堆積絶縁膜15はHTO(High Temperature Oxide;高温酸化膜)やLPCVD(Low Pressure Chemical Vapor Deposition;減圧気相成長法)を用いたステップカバレッジの良い膜を用いると良い。HTO膜を用いた場合、膜厚は20nm〜100nm程度であれば良い。なお、堆積絶縁膜15は、このあとの工程においてエッチングバックされてサイドウォールスペーサとして加工され、ソース/ドレイン拡散領域13を形成する不純物注入の際の注入マスクとして働く。つまり、ソース/ドレイン拡散領域13の形状、特にゲート電極3とソース/ドレイン拡散領域13との間のオフセット幅を規定する重要な要素となる。したがって、堆積絶縁膜厚を適宜調整変更することにより、ソース/ドレイン拡散領域13を最適な形状に形成し、最適なオフセット幅を得ることが可能となる。
【0179】
次に、図4(e)に示すように、堆積絶縁膜15、第2絶縁膜17およびシリコンドット10を異方性エッチングすることにより、ゲートスタック8の側面に第1絶縁膜9およびポリシリコン膜23を介して、サイドウォールスペーサとして、堆積絶縁膜15の一部からなる側壁絶縁体16を形成する。ポリシリコン膜23と側壁絶縁体16との間には、第2絶縁膜17の一部からなる第2L字型絶縁膜22とシリコンドット10とが残存する。該エッチングは堆積絶縁膜15および第2絶縁膜17を選択的にエッチングでき、ポリシリコン膜23とのエッチング選択比の大きな条件で行うと良い。ただし、ポリシリコン膜23とシリコンドット10は材料がともにシリコンであるため、シリコンドット10を充分エッチングできず、エッチング残りが出る場合がある、この場合は、異方性エッチング後にフッ酸等を用いた等方性のウエットエッチングを用いて、残っている絶縁膜を等方性エッチングすることにより、シリコン残渣をリフトオフすると良い。
【0180】
次に、図4(e)に示すように、第1絶縁膜9に対して異方性エッチングを行うことにより、露出部分のみ、選択的にエッチングして、第1絶縁膜9の一部からなるL字型絶縁膜12を形成する。該エッチングは第1絶縁膜9を選択的にエッチングでき、側壁絶縁体16、及び、ゲート電極3材料、及び、半導体基板1材料とのエッチング選択比の大きな条件で行うと良い。これにより、L字型絶縁膜12、シリコンドット10、及び、側壁絶縁体16からなる、メモリ機能体11を形成することができた。
【0181】
次に、図4(f)に示すように、第2L字型絶縁膜22およびシリコンドット10を含んだ側壁絶縁体16をマスクにし、ポリシリコン膜23の露出部分と第1絶縁膜9の露出部分とを順次エッチングすることにより、ポリシリコン膜23の一部からなるL字型ポリシリコン(簡単のため、ポリシリコン膜23と同じ符号を用いて示す。)23と、第1絶縁膜9の一部からなる第1L字型絶縁膜18を形成する。該エッチングはポリシリコン膜23を選択的にエッチングでき、第1絶縁膜9とのエッチング選択比の大きな条件で行うと良い。
【0182】
これにより、第1L字型絶縁膜18、L字型ポリシリコン膜23、第2L字型絶縁膜22、シリコンドット10、および、側壁絶縁体16からなる、メモリ機能体11を形成することができた。
【0183】
また、図4(d)に示す構造から、図4(f)に示す構造まで、1工程で進めてもよい。つまり、第1絶縁膜9、ポリシリコン膜23、第2絶縁膜17、シリコンドット10、および、堆積絶縁膜15をともに選択的にエッチングでき、ゲート電極3材料、および、半導体基板1材料とのエッチング選択比の大きな条件を用いた異方性エッチングを行うことにより、通常2工程必要なところを1工程で進めても良い。そのようにした場合、工程数を減少させることができる。ただし、シリコンドット10とポリシリコン膜23、ゲート電極材料3、および、半導体基板1材料は、本実施形態における典型的な例としてはシリコンを材料としているため、エッチング選択比を大きく取ることが難しい。そこで、ポリシリコン膜23およびシリコンドット10は残るが、第1絶縁膜9、第2絶縁膜17および堆積絶縁膜15はエッチングされるような条件でエッチングし、その後、熱酸化をおこない残渣の一部または全部を酸化する。その後ウエットエッチングを用いて残っている絶縁膜を等方性エッチングすることにより、シリコン残渣をリフトオフまたは除去すると良い。
【0184】
ただし、図示はしないが、これまでの工程において、第1絶縁膜9はエッチングしなくても良い。エッチングせずに次工程である不純物注入時に注入保護膜として利用した場合、注入保護膜を形成する工程を略することができる。
【0185】
この段階では、図7(a)に示すように、平面的に見た場合、ゲート電極3の外周にL字型ポリシリコン膜23が環状に連なっている。メモリ機能体11の材料として導体もしくは半導体等の、電気的に導電性を有する物質を含む材料(本実施形態の典型的な例では、ポリシリコン膜23)を用いた場合、メモリ機能体11をチャネル方向に関して左右に分断して、メモリ機能体11の左右の部分を電気的に絶縁する必要がある。そこで、図7(a)に示すように、まず、側壁絶縁体16および第2L字型絶縁膜22のチャネル幅方向に関して両端部(破線で示す除去領域21,21)をエッチングにより除去する。除去方法は、既知のフォトリソグラフィ工程を用いて、側壁絶縁体16および第2L字型絶縁膜22のうち除去領域21以外の部分をフォトレジストでカバーする。その後、異方性エッチングを行い、側壁絶縁体16および第2L字型絶縁膜22の露出部を除去する。該エッチングは、側壁絶縁体16および第2L字型絶縁膜22を選択的にエッチングでき、ゲート電極3とのエッチング選択比の大きな条件で行うと良い。ただし、該除去領域21は、素子分離領域上に存在することが望ましい。
【0186】
続いて、図7(b)に示すように、等方性または異方性のエッチングを用いて、環状のL字型ポリシリコン膜23のうち除去領域21,21に相当する部分を除去して、ゲート電極3のチャネル方向両側のL字型ポリシリコン膜23,23を電気的に絶縁する形状にするとよい。除去方法は、既知のフォトリソグラフィ工程を用いて、環状のL字型ポリシリコン膜23のうち除去領域21以外の部分をフォトレジストでカバーする。その後、異方性エッチングを行い、L字型ポリシリコン膜23の露出部を除去する。該エッチングはL字型ポリシリコン膜23を選択的にエッチングでき、第1L字型絶縁膜18およびゲート電極3とのエッチング選択比の大きな条件で行うことが望ましい。
【0187】
ただし、ゲート電極3とL字型ポリシリコン膜23とは同じ材料で形成されているために、選択比が大きくとれない。そこで、ゲート電極3のエッチングをさけるため、第1絶縁膜9を上記工程で、エッチングせずに残しておくと良い。ここで、上記同様、該除去領域21は、素子分離領域上に存在することが望ましい。第1絶縁体9がゲート電極3を覆うように残っていると、ソース/ドレインのコンタクト(図示せず)とゲート電極3との短絡を抑制することができる。それによって、微細化が容易になり、メモリの高集積化が可能となる。
【0188】
また、図7(b)に示すように、第1L字型絶縁膜18を残し、メモリ機能体11のうち除去領域21,21に相当する部分をエッチングにより1度に除去することもできる。除去方法は、既知のフォトリソグラフィ工程を用いて、環状のメモリ機能体11のうち除去領域21以外の部分をフォトレジストでカバーする。その後、異方性エッチングを行いメモリ機能体11の露出部を除去する。該エッチングは、L字型ポリシリコン23、第2L字型絶縁膜22、シリコンドット10、および、側壁絶縁体16を選択的にエッチングでき、第1L字型絶縁膜18とのエッチング選択比の大きな条件で行うと良い。ここでの典型的な例としては、第1L字型絶縁膜は、窒化膜にすると良い。ただし、該除去領域21は、素子分離領域上に存在することが望ましい。ここで、第1L字型絶縁膜18が図7(b)のような状態でのこり、ゲート電極3の外周を覆うため、ソース/ドレインのコンタクト(図示せず)とゲート電極3との短絡を抑制することができる。それによって、微細化が容易になり、メモリの高集積化が可能となる。
【0189】
次に、図4(g)に示すように、ゲート電極3及びその両側のメモリ機能体11,11を一体のマスク14として用いてソース/ドレイン注入を行い、さらに所定の熱処理を行う。これにより、ソース/ドレイン拡散領域13を自己整合的に形成することができる。その後、周知の工程を経ることによって、半導体装置が形成される。
【0190】
以上のプロセスを用いることにより、論理回路領域4に用いるLDD領域を形成した半導体スイッチング素子42、及び、メモリ領域5に用いる半導体記憶素子41を、同一基板上で並行して、特別複雑な工程を用いることなく簡易な工程を追加するだけで、容易に形成することができる。
【0191】
また、メモリ機能体11に電荷を保持した場合に、チャネル形成領域の一部が電荷による影響を強く受けるため、ドレイン電流値が変化する。それにより半導体記憶素子41は、保持電荷の有無に応じて情報を記憶することができる。
【0192】
半導体記憶素子41のゲート絶縁膜2とメモリ機能体11とを独立して設けることにより、半導体記憶素子41と半導体スイッチング素子42とを、標準MOSFETプロセスと比べて大幅なプロセス変更やプロセス工数の増加なしに1つのチップ上に混載することが可能となった。それゆえメモリ領域5と、論理回路領域4を1つの半導体基板(チップ)1上に混載するための製造コストを大幅に削減することができる。
【0193】
ゲート電極3とソース/ドレイン拡散領域13とがオフセットした半導体記憶素子41と、オフセットしていない論理回路における半導体スイッチング素子42を自己整合的な工程で同一基板上に形成することにより、メモリ効果の高い半導体記憶素子と、電流駆動力の高い論理回路における半導体スイッチング素子を複雑なプロセスを必要とせず簡易に混載できる。
【0194】
更には、この半導体記憶素子41によれば、1トランジスタ当り2ビットの記憶を実現することができるので、1ビットあたりのメモリ素子の占有面積を縮小することができ、大容量の半導体記憶素子を実現できる。
【0195】
また、メモリ機能体11において、L字型ポリシリコン膜23とゲート電極3との間及びL字型ポリシリコン膜23と半導体基板1との間を隔離するようにL字型絶縁膜18が介在しているため、保持電荷のリークをこの絶縁膜18により抑制することができる。それにより、電荷保持特性がよく、長期信頼性の高い半導体記憶素子を実現できる。
【0196】
更に、基板1とL字型ポリシリコン膜23間の絶縁膜18、L字型ポリシリコン膜23とシリコンドット10間の絶縁膜22およびシリコンドット間の絶縁膜16をトンネル電流が流れる程度に薄く形成することにより、2重トンネル接合を用いたクーロンブロッケード効果によって電荷を保持する事が可能となり、電荷の注入/消去の際に必要となる電圧を低くすることができる。それによって、低消費電力化が達成できる。
【0197】
また、半導体基板1と複数の微粒子10との間に、L字型ポリシリコン膜23のような半導体または導電体からなる膜が存在するように配置することにより、微粒子10の位置や大きさのバラツキが半導体基板に与える影響を抑制することができる。よって、半導体記憶素子41の誤読み出しが抑制され、半導体記憶素子および半導体装置の信頼性が高まる。
【0198】
(第4の実施形態)
図5(a)〜図5(c)を用いて、上記第3の実施形態を変形した実施形態について説明する。本実施形態では、上記第3の実施形態におけるシリコンドット10形成の際、シリコンドット10を1層のみでなく、2層、3層及びそれ以上積層している。
【0199】
図5(a)に示すのは、シリコンドット10を2層積層した場合のソース/ドレイン拡散領域13形成後の断面形状である。メモリ機能体11A中のシリコンドット10が縦方向に2重以上の多重ドットを構成するため1重ドットと比較して、メモリ保持性能が飛躍的に向上する。さらに、1重ドットと比較して、メモリ機能体11A中のシリコンドット10の数が増加するため、保持電荷数が増加し、電荷密度が増大する。よって、書き込みと消去のしきい値電圧の差や、駆動電流の差が増大するので、電圧マージンが大きく、信頼性の向上した半導体記憶素子51Aを実現できる。
【0200】
また、図5(b)に示すのは、シリコンドット10を3層積層した場合のソース/ドレイン拡散領域13形成後の断面形状である。メモリ機能体11B中のシリコンドット10が縦方向に3重以上の多重ドットを構成するため1重及び2重ドットと比較して、メモリ保持性能が飛躍的に向上する。さらに、1重及び2重ドットと比較して、メモリ機能体11B中のシリコンドット10の数が増加するため、保持電荷数が増加し、電荷密度が増大する。よって、書き込みと消去のしきい値電圧の差や、駆動電流の差が増大するので、電圧マージンが大きく、信頼性の向上した半導体記憶素子51Bを実現できる。
【0201】
さらに、図5(c)に示すのは、メモリ機能体11C内を充分に満たすだけの膜厚まで、つまり側壁絶縁体16の全域まで、シリコンドット10を積層した場合のソース/ドレイン拡散領域13形成後の断面形状である。1重、2重及び3重ドットの場合と比較して、メモリ保持性能が飛躍的に向上する。さらに、1重、2重及び3重ドットと比較して、メモリ機能体11C中のシリコンドット10数が増加するため、保持電荷数が増加し、電荷密度が増大する。よって、書き込みと消去のしきい値電圧の差や、駆動電流の差が増大するので、電圧マージンが大きく、信頼性の向上した半導体記憶素子51Cを実現できる。
【0202】
次に、シリコンドット10を複数層積層させる製造方法について説明する。シリコンドット10を複数層積層させること以外の工程は基本的には上記第3の実施形態に記載の工程と同様の工程を用いても良いが、シリコンドット10の複数層積層による膜厚の厚膜化によって、堆積絶縁膜15(図4(d)参照)の堆積膜厚を減らす必要がある。詳細を以下に説明する。
【0203】
図3(c)に示すようなLDD領域形成工程までは、上記第3の実施形態と同様の工程を用いても良い。そこで、同様の工程を用いることによる、重複説明は省略する。
【0204】
その後、図4(d)に示したのと同様にゲートスタック8及び半導体基板1の露出面上に第1絶縁膜9、ポリシリコン膜23および第2絶縁膜17を形成し、さらに、第2絶縁膜17上にシリコンドット10を形成し、その後、化学的気相堆積(CVD)法を用いた堆積絶縁膜15を形成する。ただし、シリコンドット10は1層のみでなく、2層、3層及びそれ以上積層する。つまり、1層シリコンドット10を形成後、第3の実施形態と同様の工程によるシリコンドット10表面の酸化を行い、2層目のシリコンドット10を形成する。3層の場合はさらに、2層目のシリコンドット10表面酸化を行い、その後3層目のシリコンドット10を形成する。以降同様に多層構造を形成することができる。
【0205】
ただし、2層目以降のシリコンドット10表面酸化は、1層目のシリコンドット10の表面をも酸化するといった現象があるため、下層の酸化膜が厚膜化する。つまり、下層酸化膜の厚膜化を考慮した酸化条件を設定することにより、所望の酸化膜を形成することが可能となる。
【0206】
シリコンドット10及び酸化膜の形成工程は上記第3の実施形態と同様次のようなものである。
【0207】
シリコンドットの形成方法は、上記ポリシリコン膜23を形成した成膜条件と全く同じ条件でよい。すなわち、既述のように、シリコン単結晶基板を熱酸化して形成した酸化膜上ではポリシリコン膜が層状に成長するが、同じシリコン成長条件を用いても、ポリシリコン膜を熱酸化して形成した酸化膜上ではシリコンがドット状に形成された。それによって、互いに異なる膜であるポリシリコン膜23とシリコンドット10とをまったく同様の処理条件で形成することができる。したがって、TATを短くすることができ、低コストの半導体記憶素子または半導体装置を提供できる。シリコンドット10の大きさは、1nm〜50nm程度であることが好ましい。より好ましくは、クーロンブロッケード等の量子効果を発現するような大きさである1nm〜15nm程度であることが望ましい。典型的な例としては上記ポリシリコン膜23の形成条件と同様、620℃のSiH4雰囲気中で減圧化学的気相成長法(LPCVD法)により5nmのシリコンドットを形成できる。
【0208】
シリコンドットの形成方法は次のような工程を用いても良い。つまり、CVD法で、ジシランを原料ガスとして、1Torrの圧力のもとで基板温度700℃でシリコンドット10を2分間成長させる。このときシリコンドット10の大きさは5nm程度である。ただし、最終形状におけるシリコンドット10の大きさは、1nm〜50nm程度であることが好ましい。より好ましくは、クーロンブロッケード等の量子効果を発現するような大きさである1nm〜15nm程度であることが望ましい。ここで、CVDにおける原料ガス、圧力、基板温度、成長時間等のそれぞれの条件を適宜変更、調整することにより、シリコンドット10の大きさ、密度等の形態を最適化し形成することが可能となる。また、次工程の酸化によりドット径が小さくなることを考慮し、適宜大きめに形成しておくことにより、最適な形状のシリコンドット10を形成することができる。
【0209】
次にシリコンドット10表面酸化の1例は次の様なものである。当酸化工程は熱酸化を用いるとよい。この際、シリコンドット10の大きさが小さくなるほど、酸化の速度が遅くなるため、シリコンドット10の大きさバラツキが抑えられる。また、該シリコンドット10の表面酸化膜は電子が通過する絶縁膜となるため、耐圧が高く、リーク電流が少なく、信頼性の高い膜であれば良い。例えば、N2O酸化膜、NO酸化膜等の酸化膜を用いてもよい。該酸化膜の場合、最終形状における膜厚は第1絶縁膜9を含んで等価酸化膜厚で、1nmから20nm程度が良い。より好ましくは、シリコンドット10の大きさが1nm〜15nm程度大きさである場合には膜厚が1nm〜10nm程度であることが望ましい。このように、シリコンドット10を酸化し小さくする場合、シリコンドット10の形成時に大きさの減少分を考慮して、大きめに形成しておく必要があることは、言うまでもない。
【0210】
次に、CVD法を用いた堆積絶縁膜15を形成するが、当工程はHTOやLPCVDを用いたステップカバレッジの良い膜を用いると良い。HTO膜を用いた場合、膜厚は20nm〜100nm程度であれば良い。なお、堆積絶縁膜15は、このあとの工程においてエッチングバックされてサイドウォールスペーサとして加工され、ソース/ドレイン拡散領域13を形成する不純物注入の際の注入マスクとして働く。つまり、ソース/ドレイン拡散領域13の形状、特にゲート電極3とソース/ドレイン拡散領域13との間のオフセット幅を規定する重要な要素となる。したがって、堆積絶縁膜厚を適宜調整変更することにより、ソース/ドレイン拡散領域13を最適な形状に形成し、最適なオフセット幅を得ることが可能となる。ただし、シリコンドット10の積層膜厚に堆積絶縁膜15の膜厚を加えたものがサイドウォールスペーサ幅となる。したがって、シリコンドット10の積層膜厚を考慮して堆積絶縁膜15の膜厚を決めることにより、適切なサイドウォールスペーサ幅を得ることができる。例えば、シリコンドット10積層膜厚が所望のサイドウォールスペーサ幅に達している場合は、堆積絶縁膜を形成しなくてよい。
【0211】
次に、図4(e)に示したの同様に、堆積絶縁膜15、シリコンドット10及び第2絶縁膜17を異方性エッチングすることにより、ゲートスタック8の側面に沿って、第1絶縁膜9およびポリシリコン膜23を介して、サイドウォールスペーサとして、堆積絶縁膜15の一部からなる側壁絶縁体16を形成する。なお、第2絶縁膜17と側壁絶縁体16との間にはシリコンドット10が残存する。該エッチングは堆積絶縁膜15および第2絶縁膜17を選択的にエッチングでき、ポリシリコン膜23とのエッチング選択比の大きな条件で行うと良い。ただし、ポリシリコン膜23とシリコンドット10は材料がともにシリコンであるため、シリコンドット10を充分エッチングできず、エッチング残りが出る場合がある、この場合は、異方性エッチング後にフッ酸等を用いた等方性のウエットエッチングを用いて、残っている絶縁膜を等方性エッチングすることにより、シリコン残渣をリフトオフすると良い。
【0212】
次に、図4(f)に示したのと同様に、第2L字型絶縁膜22およびシリコンドット10を含んだ側壁絶縁体16をマスクにし、ポリシリコン膜23の露出部分と第1絶縁膜9の露出部分とを順次エッチングすることにより、ポリシリコン膜23の一部からなるL字型ポリシリコン(簡単のため、ポリシリコン膜23と同じ符号を用いて示す。)23と、第1絶縁膜9の一部からなる第1L字型絶縁膜18を形成する。該エッチングはポリシリコン膜23を選択的にエッチングでき、第1絶縁膜9とのエッチング選択比の大きな条件で行うと良い。
【0213】
これにより、第1L字型絶縁膜18、L字型ポリシリコン23、第2L字型絶縁膜22、シリコンドット10、および、側壁絶縁体16からなる、メモリ機能体11を形成することができた。
【0214】
ただし、図示はしないが、これまでの工程において、第1絶縁膜9はエッチングしなくても良い。エッチングせずに次工程である不純物注入時に注入保護膜として利用した場合、注入保護膜を形成する工程を略することができる。
【0215】
この段階では、図7(a)に示したのと同様に、平面的に見た場合、ゲート電極3の外周にL字型ポリシリコン膜23が環状に連なっている。そこで、上記第2の実施形態におけるのと同様に、メモリ機能体11をチャネル方向に関して左右に分断して、メモリ機能体11の左右の部分を電気的に絶縁する。
【0216】
更に、図5(a)〜図5(c)にそれぞれ示すように、ゲート電極3及びその両側のメモリ機能体11A,11A、ゲート電極3及びその両側のメモリ機能体11B,11B、ゲート電極3及びその両側のメモリ機能体11C,11Cをそれぞれ一体のマスクとして用いて、ソース/ドレイン注入を行い、さらに所定の熱処理を行う。これにより、それぞれソース/ドレイン拡散領域13を自己整合的に形成することができる。
【0217】
以上のプロセスを用いることにより、論理回路領域4に用いるLDD領域を形成した半導体スイッチング素子52A,52B,52C、および、メモリ領域5に用いる半導体記憶素子51A,51B,51Cを、同一基板上で並行して、特別複雑な工程を用いることなく簡易な工程を追加するだけで、容易に形成することができる。
【0218】
また、メモリ機能体11A,11B,11Cに電荷を保持した場合に、チャネル形成領域の一部が電荷による影響を強く受けるため、ドレイン電流値が変化する。それにより半導体記憶素子51A,51B,51Cは、保持電荷の有無に応じて情報を記憶することができる。
【0219】
半導体記憶素子51A,51B,51Cのゲート絶縁膜2とメモリ機能体11A,11B,11Cとを独立して設けることにより、半導体記憶素子51A,51B,51Cと半導体スイッチング素子52A,52B,52Cとを、標準MOSFETプロセスと比べて大幅なプロセス変更やプロセス工数の増加なしに1つのチップ上に混載することが可能となった。それゆえメモリ領域5と、論理回路領域4を1つの半導体基板(チップ)1上に混載するための製造コストを大幅に削減することができる。
【0220】
ゲート電極3とソース/ドレイン拡散領域13とがオフセットした半導体記憶素子51A,51B,51Cと、オフセットしていない論理回路における半導体スイッチング素子52A,52B,52Cを自己整合的な工程で同一基板上に形成することにより、メモリ効果の高い半導体記憶素子と、電流駆動力の高い論理回路における半導体スイッチング素子を複雑なプロセスを必要とせず簡易に混載できる。
【0221】
更には、この半導体記憶素子51A,51B,51Cによれば、1トランジスタ当り2ビットの記憶を実現することができるので、1ビットあたりのメモリ素子の占有面積を縮小することができ、大容量の半導体記憶素子を実現できる。
【0222】
また、メモリ機能体11A,11B,11Cにおいて、シリコンドット10とゲート電極3との間及びシリコンドット10と半導体基板1との間を隔離するように第2L字型絶縁膜22が介在しているため、保持電荷のリークをこの絶縁膜22により抑制することができる。それにより、電荷保持特性がよく、長期信頼性の高い半導体記憶素子を実現できる。
【0223】
さらに、シリコンドット10表面を酸化することにより、シリコンドット10の大きさバラツキが抑制でき、電気特性のバラツキが少ない半導体装置が得られる。
【0224】
更に、シリコンドット10が2重、3重もしくはそれ以上の多重ドットを形成するため、1重ドットと比較して、より蓄積電荷量が多く、保持時間の長い半導体記憶素子51A,51B,51Cが得られる。
【0225】
また、メモリ機能体11A,11B,11Cにおいて、L字型ポリシリコン膜23とゲート電極3との間及びL字型ポリシリコン膜23と半導体基板1との間を隔離するように第1L字型絶縁膜18が介在しているため、保持電荷のリークをこの絶縁膜18により抑制することができる。それにより、電荷保持特性がよく、長期信頼性の高い半導体記憶素子を実現できる。
【0226】
更に、基板1とL字型ポリシリコン膜23間の絶縁膜18、L字型ポリシリコン膜23とシリコンドット10間の絶縁膜22およびシリコンドット間の絶縁膜16をトンネル電流が流れる程度に薄く形成することにより、2重トンネル接合を用いたクーロンブロッケード効果によって電荷を保持する事が可能となり、電荷の注入/消去の際に必要となる電圧を低くすることができる。それによって、低消費電力化が達成できる。
【0227】
また、半導体基板1と複数の微粒子10との間に、L字型ポリシリコン膜23のような半導体または導電体からなる膜が存在するように配置することにより、微粒子10の位置や大きさのバラツキが半導体基板に与える影響を抑制することができる。よって、半導体記憶素子51A,51B,51Cの誤読み出しが抑制され、半導体記憶素子および半導体装置の信頼性が高まる。
【0228】
(第5の実施形態)
図6(a)〜図6(d)を用いて、上記第3または第4の実施形態を変形した実施形態について説明する。本実施形態ではメモリ機能体等の形状を改変している。
【0229】
図6(a)に示すのは、シリコンドット10を1層含むメモリ機能体11の形状を改変した場合(改変されたメモリ機能体を符号11Dで示す。)の断面形状である。この場合、電荷を保持するL字型ポリシリコン膜23およびシリコンドット10が、チャネル形成領域付近にのみ形成されるため、書き込みによって注入した電子を消去によって除去しやすくなる。それゆえ、消去不良を防止できる。また、電荷保持部を微小化することにより、効率的に電荷の消去を行うことができ、読み出しと消去スピードが早く信頼性の高い半導体記憶素子61Aを実現できる。
【0230】
また、図6(b)に示すのは、シリコンドット10を1層含むメモリ機能体11形成時に形状を改変し(改変されたメモリ機能体を符号11Eで示す。)、その後、メモリ機能体11Eを覆う絶縁膜25を形成した場合の断面形状である。この場合、電荷を保持するシリコンドット10が、チャネル形成領域付近にのみ形成されるため、書き込みによって注入した電子を消去によって除去しやすくなる。それゆえ、消去後のしきい値電圧バラツキが抑制でき、消去不良を防止できる。また、電荷保持部を微小化することにより、効率的に電荷の消去を行うことができ、読み出しと消去スピードが早く信頼性の高い半導体記憶素子61Bを実現できる。
【0231】
また、図6(c)に示すのは、シリコンドット10を多層含むメモリ機能体11Cの形状を改変した場合(改変されたメモリ機能体を符号11Fで示す。)の断面形状である。
【0232】
また、図6(d)に示すのは、シリコンドット10を多層含むメモリ機能体11Cの形状を改変し(改変されたメモリ機能体を符号11Eで示す。)、その後、メモリ機能体11Eを覆う絶縁膜25を形成した場合の断面形状である。
【0233】
この図6(c),図6(d)の場合、電荷を保持するL字型ポリシリコン膜23およびシリコンドット10が、チャネル形成領域付近にのみ形成されるため、書き込みによって注入した電子を消去によって除去しやすくなる。それゆえ、消去後のしきい値電圧バラツキが抑制でき、消去不良を防止できる。また、効率的に電荷の消去を行うことができ、読み出しと消去スピードが早く信頼性の高い半導体記憶素子61C,61Dを実現できる。さらに、L字型絶縁膜18はゲート電極3の外周を覆うように残るため、ソース/ドレインのコンタクトとゲート電極3との短絡およびゲート電極3とL字型ポリシリコン膜23との短絡を抑制することができる。それによって、微細化が容易になり、メモリの高集積化が可能となる。更に、ゲート電極3の外周を覆うように第1絶縁膜9を残した場合にもソース/ドレインのコンタクトとゲート電極3との短絡およびゲート電極3とL字型ポリシリコン膜23との短絡を抑制することができる。それによって、微細化が容易になり、メモリの高集積化が可能となる。さらに、1層ドットの場合と比較して、メモリ機能体11D,11E中のシリコンドット10の数が増加するため、保持電荷数が増加し、電荷密度が増大する。よって、書き込みと消去のしきい値電圧の差や、駆動電流の差が増大するので、電圧マージンが大きく、信頼性の向上した半導体記憶素子61C,61Dを実現できる。
【0234】
ここで、上記図6(a)〜図6(d)の構造において、メモリ領域5における、ゲート電極3とソース/ドレイン拡散領域13との間のオフセット幅、つまり、ゲート電極3の一方の端部からソース/ドレイン拡散領域13の近い方の端部までの横方向の距離は、それぞれメモリ機能体11D,11E,11F,11Gの厚さ(図中の横方向の寸法)と等しいか、または、それ以下であることが望ましい。
【0235】
次に、図6(a)及び図6(c)に示す構造の半導体装置の形成方法について詳細に説明する。
【0236】
ソース/ドレイン拡散領域13形成工程までは、上記第3の実施形態におけるのと同様の工程を用いても良い。そこで、同様の工程を用いることによる、重複説明は省略する。
【0237】
次に、図6(a)及び図6(c)に示すように、メモリ機能体11D,11Fを等方性エッチングすることにより、ゲートスタック8の最上部位置より、メモリ機能体11D,11Fの最上部位置が低くなるようにする。
【0238】
ただし、半導体基板1およびゲート電極3は通常シリコン基板を用いている場合が多く、その場合、ドットの材料としてシリコンを用いているため、シリコンドット10を充分エッチングできず、エッチング残りが出るような条件でエッチングを実施しても良い。ただし、この場合は、フッ酸等を用いたウエットエッチングを用いて残っている絶縁膜18を適宜等方性エッチングすることにより、シリコン残渣をリフトオフすると良い。加えて、シリコン残渣を酸化し、その後、適宜フッ酸等を用いたウエットエッチングを用いてシリコン残渣を除去しても良い。
【0239】
また、当工程におけるエッチング量を調整し、次に示すような最適形状になるように、メモリ機能体11D,11Fの横幅を最適になるようにすることが好ましい。最適形状とは、メモリ領域5における、ゲート電極3とソース/ドレイン拡散領域13との間のオフセット幅、つまり、ゲート電極3の一方の端部からソース/ドレイン拡散領域13の近い方の端部までの横方向の距離が、それぞれメモリ機能体11D,11Fの厚さ(図中の横方向の寸法)と等しいか、または、それ以下であることを意味する。
【0240】
次に、図6(b)に示す構造の半導体装置の形成方法について詳細に説明する。
【0241】
この場合、まず上記第2実施形態における図4(e)に示される構造を形成する。
【0242】
次に、等方性エッチングを行って、側壁絶縁体16、第2L字型絶縁膜22およびシリコンドット10を図6(b)に示す形状になるまでエッチングする。つまり、ゲートスタック8の最上部位置より、メモリ機能体11Eの最上部位置が低くなるようにする。ただし、可能であれば、ポリシリコン膜23まで一度にエッチングすると良い。ここで、図7(a)に示したのと同様に、フォトリソグラフィ工程を用いて、側壁絶縁体16、第2L字型絶縁膜22およびシリコンドット10の一部(除去領域21)を除去する。
【0243】
次に、等方性エッチングをもちいてポリシリコン膜23の露出部分を除去する。それによって、図6(b)に示す形状の、側壁絶縁膜16、第2L字型絶縁膜22およびシリコンドット10およびL字型ポリシリコン膜23を形成できる。さらに、図7(a)に示したのと同様にゲート電極3の外周にL字型ポリシリコン膜23が環状に連なっているので、図7(b)に示したのと同様に、ここでメモリ機能体11Eをチャネル方向に関して左右に分断して、メモリ機能体11Eの左右の部分を電気的に絶縁する。
【0244】
次に、第1絶縁膜9を、等方性または異方性エッチングを用いてエッチングし、図6(b)に示す形状のメモリ機能体11Eを形成する。また、図示はしないが、第1絶縁膜9をエッチングせずに残しておいても良い。第1絶縁膜9をエッチングせずに次工程である不純物注入時に注入保護膜として利用した場合、注入保護膜を形成する工程を簡略化することができる。さらに、ソース/ドレインのコンタクトとゲート電極3との短絡およびゲート電極3とL字型ポリシリコン膜23との短絡を抑制することができる。
【0245】
次に、CVD法を用いた堆積絶縁膜を全域に形成し、それを異方性エッチングして、図6の(b)に示すように、ゲート電極3の両側にメモリ機能体11Eを包むようにサイドウォールスペーサ絶縁体28を形成する。当工程はHTOやLPCVDを用いたステップカバレッジの良い膜を用いると良い。なお、サイドウォールスペーサ絶縁体28は、このあとの工程においてソース/ドレイン拡散領域13を形成する不純物注入の際のマスクの一部として働く。つまり、ソース/ドレイン拡散領域13の形状、特にゲート電極3とソース/ドレイン拡散領域13との間のオフセット幅を規定する重要な要素となる。したがって、堆積絶縁膜厚を適宜調整変更することにより、ソース/ドレイン拡散領域13を最適な形状に形成し、最適なオフセット幅を得ることが可能となる。ただし、メモリ機能体11Eの幅に堆積絶縁膜の膜厚を加えたものがサイドウォールスペーサ幅となる。したがって、メモリ機能体11Eの幅を考慮して堆積絶縁膜の膜厚を決めることにより、適切なサイドウォールスペーサ幅を得ることができる。
【0246】
次に、図6(b)に示すように、ゲート電極3、その両側のメモリ機能体11E,11E及びサイドウォールスペーサ絶縁体25,25を一体のマスクとして用いて、ソース/ドレイン注入を行い、さらに所定の熱処理を行う。これにより、ソース/ドレイン拡散領域13を自己整合的に形成することができる。
【0247】
次に、図6(d)に示す構造の半導体装置の形成方法について詳細に説明する。
【0248】
この図6(d)に示す構造を形成する方法は、シリコンドット10を積層する工程以外は、ほぼ上記図6(b)を形成した工程と同様な工程を用いる。つまり、まず第4の実施形態に記載した半導体装置の形成方法における、シリコンドット10の積層膜を形成する。その後に、等方性エッチングを行って、側壁絶縁膜16、第2L字型絶縁膜22及びシリコンドット10を図6(d)に示す形状になるまでエッチングする。つまり、ゲートスタック8の最上部位置より、メモリ機能体11Gの最上部位置が低くなるようにする。ここで、図7(a)に示したのと同様に、フォトリソグラフィ工程を用いて、側壁絶縁体16、第2L字型絶縁膜22およびシリコンドット10の一部(除去領域21)を除去する。
【0249】
次に、等方性エッチングをもちいてポリシリコン膜23の露出部分を除去する。それによって、図6(d)に示す形状の、側壁絶縁膜16、第2L字型絶縁膜22およびシリコンドット10およびL字型ポリシリコン膜23を形成できる。さらに、図7(a)に示したのと同様にゲート電極3の外周にL字型ポリシリコン膜23が環状に連なっているので、図7(b)に示したのと同様に、ここでメモリ機能体11Eをチャネル方向に関して左右に分断して、メモリ機能体11Eの左右の部分を電気的に絶縁する。
【0250】
次に、第1絶縁膜9を、等方性または異方性エッチングを用いてエッチングし、図6(d)に示す形状のメモリ機能体11Gを形成する。また、図示はしないが、第1絶縁膜9をエッチングせずに残しておいても良い。第1絶縁膜9をエッチングせずに次工程である不純物注入時に注入保護膜として利用した場合、注入保護膜を形成する工程を簡略化することができる。さらに、ソース/ドレインのコンタクトとゲート電極3との短絡およびゲート電極3とL字型ポリシリコン膜23との短絡を抑制することができる。
【0251】
次に、CVD法を用いた堆積絶縁膜を全域に形成し、それを異方性エッチングして、図6の(d)に示すように、ゲート電極3の両側にメモリ機能体11Eを包むようにサイドウォールスペーサ絶縁体28を形成する。当工程はHTOやLPCVDを用いたステップカバレッジの良い膜を用いると良い。なお、サイドウォールスペーサ絶縁体28は、このあとの工程においてソース/ドレイン拡散領域13を形成する不純物注入の際のマスクの一部として働く。つまり、ソース/ドレイン拡散領域13の形状、特にゲート電極3とソース/ドレイン拡散領域13との間のオフセット幅を規定する重要な要素となる。したがって、堆積絶縁膜厚を適宜調整変更することにより、ソース/ドレイン拡散領域13を最適な形状に形成し、最適なオフセット幅を得ることが可能となる。ただし、メモリ機能体11Gの幅に堆積絶縁膜の膜厚を加えたものがサイドウォールスペーサ幅となる。したがって、メモリ機能体11Eの幅を考慮して堆積絶縁膜の膜厚を決めることにより、適切なサイドウォールスペーサ幅を得ることができる。
【0252】
次に、図6(d)に示すように、ゲート電極3、その両側のメモリ機能体11G,11G及びサイドウォールスペーサ絶縁体25,25を一体のマスクとして用いて、ソース/ドレイン注入を行い、さらに所定の熱処理を行う。これにより、ソース/ドレイン拡散領域13を自己整合的に形成することができる。
【0253】
以上のプロセスを用いることにより、論理回路領域4に用いるLDD領域を形成した半導体スイッチング素子62A,62B,62C,62D、及び、メモリ領域5に用いる半導体記憶素子61A,61B,61C,61Dを、同一基板上で並行して、特別複雑な工程を用いることなく簡易な工程を追加するだけで、容易に形成することができる。
【0254】
また、メモリ機能体11D,11E,11F,11Gに電荷を保持した場合に、チャネル形成領域の一部が電荷による影響を強く受けるため、ドレイン電流値が変化する。それにより半導体記憶素子61A,61B,61C,61Dは、保持電荷の有無に応じて情報を記憶することができる。
【0255】
半導体記憶素子61A,61B,61C,61Dのゲート絶縁膜2とメモリ機能体11D,11E,11F,11Gとを独立して設けることにより、半導体記憶素子61A,61B,61C,61Dと半導体スイッチング素子62A,62B,62C,62Dとを、標準MOSFETプロセスと比べて大幅なプロセス変更やプロセス工数の増加なしに1つのチップ上に混載することが可能となった。それゆえメモリ領域5と、メモリ周辺回路部等4を1つの半導体基板(チップ)1上に混載するための製造コストを大幅に削減することができる。
【0256】
ゲート電極3とソース/ドレイン拡散領域13とがオフセットした半導体記憶素子61A,61B,61C,61Dと、オフセットしていない論理回路における半導体スイッチング素子62A,62B,62C,62Dを自己整合的な工程で同一基板上に形成することにより、メモリ効果の高い半導体記憶素子と、電流駆動力の高い論理回路領域における半導体スイッチング素子を複雑なプロセスを必要とせず簡易に混載できる。
【0257】
更には、この半導体記憶素子61A,61B,61C,61Dによれば、1トランジスタ当り2ビットの記憶を実現することができるので、1ビットあたりのメモリ素子の占有面積を縮小することができ、大容量の半導体記憶素子を実現できる。
【0258】
また、メモリ機能体11D,11E,11F,11Gにおいて、シリコンドット10とゲート電極3との間及びシリコンドット10と半導体基板1との間を隔離するように第2L字型絶縁膜22が介在しているため、保持電荷のリークをこの絶縁膜22により抑制することができる。それにより、電荷保持特性がよく、長期信頼性の高い半導体記憶素子を実現できる。
【0259】
さらに、シリコンドット10表面を酸化することにより、シリコンドット10の大きさバラツキが抑制でき、電気特性のバラツキが少ない半導体装置が得られる。
【0260】
更に、シリコンドット10が2重、3重もしくはそれ以上の多重ドットを形成するため、1重ドットと比較して、より蓄積電荷量が多く、保持時間の長い半導体記憶素子61A,61B,61C,61Dが得られる。
【0261】
また、メモリ機能体11A,11B,11Cにおいて、L字型ポリシリコン膜23とゲート電極3との間及びL字型ポリシリコン膜23と半導体基板1との間を隔離するように第1L字型絶縁膜18が介在しているため、保持電荷のリークをこの絶縁膜18により抑制することができる。それにより、電荷保持特性がよく、長期信頼性の高い半導体記憶素子を実現できる。
【0262】
更に、電荷を保持するシリコンドット10が、チャネル形成領域付近にのみ形成されるため、書き込みによって注入した電子を消去によって除去しやすくなる。それゆえ、消去後のしきい値電圧バラツキが抑制でき、消去不良を防止できる。また、効率的に電荷の消去を行うことができ、読み出しと消去スピードが早く信頼性の高い半導体記憶素子が形成できる。
【0263】
更に、基板1とL字型ポリシリコン膜23間の絶縁膜18、L字型ポリシリコン膜23とシリコンドット10間の絶縁膜22およびシリコンドット間の絶縁膜16をトンネル電流が流れる程度に薄く形成することにより、2重トンネル接合を用いたクーロンブロッケード効果によって電荷を保持する事が可能となり、電荷の注入/消去の際に必要となる電圧を低くすることができる。それによって、低消費電力化が達成できる。
【0264】
また、半導体基板1と複数の微粒子10との間に、L字型ポリシリコン膜23のような半導体または導電体からなる膜が存在するように配置することにより、微粒子10の位置や大きさのバラツキが半導体基板に与える影響を抑制することができる。よって、半導体記憶素子61A,61B,61C,61Dの誤読み出しが抑制され、半導体記憶素子および半導体装置の信頼性が高まる。
【0265】
(第6の実施形態)
図10(a),図10(b)は、それぞれ本発明の一実施形態のICカード400A,400Bの構成を示している。
【0266】
図10(a)に示すICカード400A内には、MPU(Micro Processing Unit;マイクロ・プロセシング・ユニット)部401、及び、コネクト部408が内蔵されている。MPU部401内には、データメモリ部404、演算部402、制御部403、ROM(Read Only Memory;読み出し専用メモリ)405及びRAM(Random Access Memory;ランダム・アクセス・メモリ)406があり、これらが1つのチップに形成されている。ROM405には、MPU部401を駆動するためのプログラムが格納されている。RAM406はワークエリアとして用いられ、演算データを一時的に記憶する。MPU部401には、本発明の半導体装置が組み込まれている。上記各部401,403,403,404,405,406,408は、配線(データバス、電源線等を含む)407で接続されている。また、コネクト部408と外部のリーダライタ409は、このICカード400Aがリードライタ409に装着されたときに接続され、カード400Aに電力が供給されるとともにデータの交換が行なわれる。
【0267】
本ICカード400Aの特徴は、MPU部401にデータメモリ部404が内蔵され、1つの半導体チップ上に半導体スイッチング素子と半導体記憶素子とが混載されている点である。
【0268】
データメモリ部404には、既述のような製造コストを削減することが可能な半導体記憶素子30A〜30C,31,41,51A〜51Cまたは61A〜61Dを用いている。これらの半導体記憶素子は微細化が容易であり、かつ2ビット動作が可能であるから、これを配列したメモリセルアレイの面積を縮小するのも容易となる。したがって、メモリセルアレイのコストを削減することができる。このメモリセルアレイをICカード400Aのデータメモリ部404に用いれば、ICカードのコストが削減される。
【0269】
また、MPU部401にデータメモリ部404を内蔵し、1つのチップ上に形成しているので、ICカードのコストを大きく低減することができる。
【0270】
さらに、MPU部401を本発明の半導体装置で構成しているので、つまりデータメモリ部404に半導体記憶素子を用いており、他の回路部には半導体スイッチング素子を用いているので、例えばデータメモリ部404にフラッシュメモリを用いた場合に比べて、製造プロセスが著しく簡略化される。この理由は、データメモリ部404の半導体記憶素子の形成プロセスと、論理回路部(演算部402及び制御部403)を構成する半導体スイッチング素子の形成プロセスとが、互いに非常に似ており、それらを1チップ上に混載するのが非常に容易だからである。したがって、MPU部401とデータメモリ部404を1つのチップ上に形成することによるコスト削減効果が特に大きくなる。
【0271】
なお、ROM405を上記半導体記憶素子で構成してもよい。このようにすれば、ROM405を外部から書き換えることが可能となり、ICカードの機能を飛躍的に高くすることができる。上記記憶素子は微細化が容易で、かつ2ビット動作が可能であるから、マスクROMを上記記憶素子で置き換えてもチップ面積の増大をほとんど招かない。また、上記半導体記憶素子を形成するプロセスは、通常のCMOS形成プロセスとほとんど変わらないので、論理回路部との混載が容易である。
【0272】
次に図10の(b)に示すICカード400B内には、MPU部401、RFインターフェース部410、及び、アンテナ部411が内蔵されている。MPU部401内には、データメモリ部404、演算部402、制御部403、ROM405及びRAM406があり、これらが1つのチップに形成されている。上記各部401,402,403,404,405,406,410,411は、配線(データバス、電源線等を含む)407で接続されている。
【0273】
この図10(b)のICカード400Bが、図10の(a)のICカード400Aと異なるのは、非接触型であるという点である。そのため、制御部403は、コネクト部ではなく、RFインターフェース部410を介してアンテナ部411に接続されている。アンテナ部411は、外部機器との通信及び集電機能を有する。RFインターフェース部410は、アンテナ部411から伝達された高周波信号を整流し電力を供給する機能と、信号の変調及び復調機能を有する。なお、RFインターフェース部410及びアンテナ部411は、MPU部401と1つのチップ上に混載されていてもよい。
【0274】
本ICカード400Bは非接触型であるから、コネクタ部を通じた静電破壊を防止することができる。また、外部機器と必ずしも密着する必要がないので、使用形態の自由度が大きくなる。更には、データメモリ部404を構成する半導体記憶素子は、従来のフラッシュメモリ(約12Vの電源電圧)に比べて低い電源電圧(例えば約9V)で動作するので、RFインターフェース部410の回路を小型化し、コストを削減することができる。
【0275】
(第7の実施形態)
本発明の半導体装置は、電池駆動の携帯電子機器、特に携帯情報端末に用いることができる。携帯電子機器としては、携帯情報端末、携帯電話、ゲーム機器等が挙げられる。
【0276】
図11は本発明を適用した一実施形態の携帯電話500のブロック構成を示している。
【0277】
この携帯電話500内には、MPU部501、マン・マシンインターフェース部508、RF回路部510、及び、アンテナ部511が内蔵されている。MPU部501内には、データメモリ部504、演算部502、制御部503、ROM505及びRAM506があり、これらが1つのチップに形成されている。ROM505には、MPU部501を駆動するためのプログラムが格納されている。RAM506はワークエリアとして用いられ、演算データを一時的に記憶する。MPU部501には、本発明の半導体装置が組み込まれている。上記各部501,502,503,504,505,506,508,510,511は、配線(データバス、電源線等を含む)507で接続されている。
【0278】
本携帯電話500の特徴は、MPU部501にデータメモリ部504が内蔵され、1つの半導体チップ上に半導体スイッチング素子と半導体記憶素子とが混載されている点である。
【0279】
データメモリ部504には、既述のような製造コストを削減することが可能な半導体記憶素子30A〜30C,31,41,51A〜51Cまたは61A〜61Dを用いている。これらの半導体記憶素子は微細化が容易であり、かつ2ビット動作が可能であるから、これを配列したメモリセルアレイの面積を縮小するのも容易となる。したがって、メモリセルアレイのコストを削減することができる。このメモリセルアレイを携帯電話500のデータメモリ部504に用いれば、携帯電話のコストが削減される。
【0280】
また、MPU部501にデータメモリ部504を内蔵し、1つのチップ上に形成しているので、携帯電話のコストを大きく低減することができる。
【0281】
さらに、MPU部501を本発明の半導体装置で構成しているので、つまりデータメモリ部504に半導体記憶素子を用いており、他の回路部には半導体スイッチング素子を用いているので、例えばデータメモリ部504にフラッシュメモリを用いた場合に比べて、製造プロセスが著しく簡略化される。この理由は、データメモリ部504の半導体記憶素子の形成プロセスと、論理回路部(演算部502及び制御部503)を構成する半導体スイッチング素子の形成プロセスとが、互いに非常に似ており、それらを1チップ上に混載するのが非常に容易だからである。したがって、MPU部501とデータメモリ部504を1つのチップ上に形成することによるコスト削減効果が特に大きくなる。
【0282】
なお、ROM505を上記半導体記憶素子で構成してもよい。このようにすれば、ROM505を外部から書き換えることが可能となり、携帯電話の機能を飛躍的に高くすることができる。上記記憶素子は微細化が容易で、かつ2ビット動作が可能であるから、マスクROMを上記記憶素子で置き換えてもチップ面積の増大をほとんど招かない。また、上記半導体記憶素子を形成するプロセスは、通常のCMOS形成プロセスとほとんど変わらないので、論理回路部との混載が容易である。
【0283】
このように、本発明の半導体装置を携帯電話500に代表されるような携帯電子機器に用いることにより、制御回路の製造コストが削減されるから、携帯電子機器自体のコストを削減することができる。もしくは、制御回路に含まれる半導体記憶素子を大容量化して、携帯電子機器の機能を高度化することができる。
【0284】
(第8の実施形態)
本発明の第8の実施形態を、図12を用いて説明する。本実施形態は、上記実施形態の効果に加えて下記する効果を奏する。
【0285】
この実施形態の半導体記憶装置を構成する半導体記憶素子は、ゲート電極の側方にメモリ機能体161、162を有する。ゲート電極117の両側のメモリ機能体161、162が電荷保持部(電荷を蓄える領域であって、電荷を保持する機能を有する膜であってもよく、以降はポリシリコン膜とシリコン微粒子の場合を例として説明している。)と電荷を逃げにくくする領域(電荷を逃げにくくする機能を有する膜であってもよく、以降はシリコン酸化膜の場合を例として説明している。)から構成される。例えば、図12に示すような構造であればよい。また、シリコン酸化膜141、143は電荷保持部に蓄えられた電荷を逃げにくくする機能を有する膜の役割を果たす。
【0286】
また、メモリ機能体161、162における電荷保持部(ポリシリコン膜及びシリコン微粒子142)は、ソース/ドレイン拡散領域112、113とそれぞれオーバーラップしている。ここで、オーバーラップするとは、ソース/ドレイン拡散領域112、113の少なくとも一部の領域上に、電荷保持部(ポリシリコン膜及びシリコン微粒子142)の少なくとも一部が存在することを意味する。なお、111は半導体基板、114はゲート絶縁膜、117はゲート電極、171は(ゲート電極とソース/ドレイン拡散領域との)オフセット領域である。図示しないが、ゲート絶縁膜114下であって半導体基板111最表面部はチャネル形成領域となる。
【0287】
メモリ機能体161、162における電荷保持部142の少なくとも一部とソース/ドレイン拡散領域112、113とがオーバーラップすることによる効果を次に説明する。
【0288】
図13は、図12の右側のメモリ機能体162周辺部の拡大図である。W1はゲート電極114とソース/ドレイン拡散領域113とのオフセット量を示す。また、W2はゲート電極のゲート長方向の切断面におけるメモリ機能体162の幅を示しているが、メモリ機能体162のうちポリシリコン膜及びシリコン微粒子142のゲート電極117と離れた側の端が、ゲート電極117から離れた側のメモリ機能体162の端と一致しているため、メモリ機能体162の幅をW2として定義した。W2−W1が、メモリ機能体162とソース/ドレイン拡散領域113とのオーバーラップ量である。メモリ機能体162とソース/ドレイン拡散領域113とのオーバーラップ量は(W2−W1)で表される。特に重要なことは、メモリ機能体162のうちポリシリコン膜及びシリコン微粒子142で構成されたメモリ機能体162が、ソース/ドレイン拡散領域113とオーバーラップする、つまり、W2>W1なる関係を満たすことである。
【0289】
なお、図14に示すように、メモリ機能体162aのうちポリシリコン膜及びシリコン微粒子142aのゲート電極と離れた側の端が、ゲート電極から離れた側のメモリ機能体162aの端と一致していない場合は、W2をゲート電極端からポリシリコン膜及びシリコン微粒子142aのゲート電極と遠い側の端までと定義すればよい。なお、図14中の要素には、図13中の対応する要素の符号にaを付した符号を用いている。
【0290】
図13の構造における消去状態(ホールが蓄積されている)のドレイン電流は、ポリシリコン膜及びシリコン微粒子142の少なくとも一部とソース/ドレイン拡散領域113とがオーバーラップする形状においては充分な電流値が得られるが、ポリシリコン膜及びシリコン微粒子142の少なくとも一部とソース/ドレイン拡散領域113とがオーバーラップしない形状においては電荷保持部142とソース/ドレイン拡散領域113との距離が離れると急激に減少し、30nm程度離れると3桁程度減少する。
【0291】
ドレイン電流値は、読出し動作速度にほぼ比例するので、電荷保持部142とソース/ドレイン拡散領域113との距離が離れにつれメモリの性能は急速に劣化する。一方、電荷保持部142とソース/ドレイン拡散領域113とがオーバーラップする範囲においては、ドレイン電流の減少は緩やかである。したがって、電荷保持部142の少なくとも一部とソース/ドレイン拡散領域とがオーバーラップすることが好ましい。
【0292】
メモリ機能体161(領域181)に記憶された情報の読み出しは、ソース/ドレイン拡散領域112をソース電極とし、ソース/ドレイン拡散領域113をドレイン領域としてチャネル形成領域中のドレイン領域に近い側にピンチオフ点を形成するのが好ましい。すなわち、2つのメモリ機能体のうち一方に記憶された情報を読み出す時に、ピンチオフ点をチャネル形成領域内であって、他方のメモリ機能体に近い領域に形成させるのが好ましい。これにより、メモリ機能体162の記憶状況の如何にかかわらず、メモリ機能体161の記憶情報を感度よく検出することができ、2ビット動作を可能にする大きな要因となる。
【0293】
一方、2つのメモリ機能体の片側のみに情報を記憶させる場合又は2つのメモリ機能体を同じ記憶状態にして使用する場合には、読出し時に必ずしもピンチオフ点を形成しなくてもよい。
【0294】
なお、図12には図示していないが、半導体基板111の表面にウエル領域(Nチャネル素子の場合はP型ウェル)を形成することが好ましい。ウエル領域を形成することにより、チャネル形成領域の不純物濃度をメモリ動作(書換え動作及び読出し動作)に最適にしつつ、その他の電気特性(耐圧、接合容量、短チャネル効果)を制御するのが容易になる。
【0295】
メモリ機能体は、メモリの保持特性を向上させる観点から、電荷を保持する機能を有する電荷保持部及びその電荷保持部に蓄積された電荷の散逸を防止する散逸防止絶縁体を含んでいるのが好ましい。この実施形態では、電荷保持部として電荷をトラップする準位を有するポリシリコン膜及びシリコン微粒子142、散逸防止絶縁体として電荷保持部に蓄積された電荷の散逸を防ぐ働きのあるシリコン酸化膜141、143を用いている。メモリ機能体が電荷保持部と散逸防止絶縁体とを含むことにより電荷の散逸を防いで保持特性を向上させることができる。さらに、メモリ機能体が電荷保持部のみで構成される場合に比べて電荷保持部の体積を適度に小さくすることができる。電荷保持部の体積を適度に小さくすることにより電荷保持部内での電荷の移動を制限し、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。
【0296】
また、メモリ機能体は、ゲート絶縁膜表面と略平行に配置されるポリシリコン膜を含むことが好ましい。いいかえると、メモリ機能体におけるポリシリコン膜の上面が、ゲート絶縁膜上面から等しい距離に位置するように配置されることが好ましい。具体的には、図15に示したように、メモリ機能体162のポリシリコン膜202が、ゲート絶縁膜114表面と略平行な面を有している。言い換えると、ポリシリコン膜202は、ゲート絶縁膜114表面に対応する高さから、均一な高さに形成されることが好ましい。メモリ機能体162中に、ゲート絶縁膜114表面と略平行なポリシリコン膜202があることにより、ポリシリコン膜202に蓄積された電荷の多寡によりオフセット領域171での反転層の形成されやすさを効果的に制御することができ、ひいてはメモリ効果を大きくすることができる。また、ポリシリコン膜202をゲート絶縁膜114の表面と略平行とすることにより、オフセット量(W1)がばらついた場合でもメモリ効果の変化を比較的小さく保つことができ、メモリ効果のばらつきを抑制することができる。しかも、ポリシリコン膜202上部方向への電荷の移動が抑制され、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。
【0297】
さらに、メモリ機能体162は、ゲート絶縁膜114の表面と略平行なポリシリコン膜202とチャネル形成領域(又はウエル領域)とを隔てる絶縁膜(例えば、シリコン酸化膜144のうちオフセット領域171上の部分)を含むことが好ましい。この絶縁膜により、電荷保持部に蓄積された電荷の散逸が抑制され、さらに保持特性の良い半導体記憶素子を得ることができる。
【0298】
なお、ポリシリコン膜202の膜厚を制御すると共に、ポリシリコン膜202下の絶縁膜(シリコン酸化膜144のうちオフセット領域171上の部分)の膜厚を一定に制御することにより、半導体基板表面からポリシリコン膜までの距離を概ね一定に保つことが可能となる。これにより、ポリシリコン膜202より発生する電気力線の密度を概ね制御することが可能となり、半導体記憶素子のメモリ効果の大きさばらつきを非常に小さくすることが可能となる。
【0299】
(第9の実施形態)
この実施形態は、ゲート電極、メモリ機能体及びソース/ドレイン拡散領域間距離の最適化に関する。
【0300】
図16に示したように、Aはゲート長方向の切断面におけるゲート電極長、Bはソース/ドレイン拡散領域間の距離(チャネル長)、Cは一方のメモリ機能体の端から他方のメモリ機能体の端までの距離、つまり、ゲート長方向の切断面における一方のメモリ機能体内の電荷を保持する機能を有する膜の端(ゲート電極と離れている側)から他方のメモリ機能体内の電荷を保持する機能を有する膜の端(ゲート電極と離れている側)までの距離を示す。
【0301】
まず、B<Cであることが好ましい。チャネル形成領域のうちゲート電極117下の部分とソース/ドレイン拡散領域112、113との間にはオフセット領域171が存する。B<Cにより、メモリ機能体161、162(ポリシリコン膜及びシリコン微粒子142)に蓄積された電荷により、オフセット領域171の全領域において、反転の容易性が効果的に変動する。したがって、メモリ効果が増大し、特に読出し動作の高速化が実現する。
【0302】
また、ゲート電極117とソース/ドレイン拡散領域112、113がオフセットしている場合、つまり、A<Bが成立する場合には、ゲート電極に電圧を印加したときのオフセット領域の反転のしやすさがメモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果を低減することができる。ただし、メモリ効果が発現する限りにおいては、必ずしも存在する必要はない。オフセット領域171がない場合においても、ソース/ドレイン拡散領域112、113の不純物濃度が十分に薄ければ、メモリ機能体161、162(ポリシリコン膜及びシリコン微粒子142)においてメモリ効果が発現し得る。
【0303】
したがって、A<B<Cであるのが最も好ましい。
【0304】
(第10の実施形態)
この実施形態の半導体記憶装置を構成する半導体記憶素子は、図17に示すように、第8の実施形態における半導体基板をSOI基板とする以外は、実質的に同様の構成を有する。
【0305】
この半導体記憶素子は、半導体基板181上に埋め込み酸化膜183が形成され、さらにその上にSOI層が形成されている。SOI層内にはソース/ドレイン拡散領域112、113が形成され、それ以外の領域はボディ領域182となっている。
【0306】
この半導体記憶素子によっても、第8の実施形態における半導体記憶素子と同様の作用効果を奏する。さらに、ソース/ドレイン拡散領域112、113とボディ領域182との接合容量を著しく小さくすることができるので、素子の高速化や低消費電力化が可能となる。
【0307】
(第11の実施形態)
この実施形態の半導体記憶装置を構成する半導体記憶素子は、図18に示すように、第8の実施形態において、N型のソース/ドレイン拡散領域112、113のチャネル側に隣接して、P型高濃度領域191を追加した以外は、実質的に同様の構成を有する。
【0308】
すなわち、P型高濃度領域191におけるP型を与える不純物(例えばボロン)濃度が、領域192におけるP型を与える不純物濃度より高い。P型高濃度領域191におけるP型の不純物濃度は、例えば、5×1017cm−3〜1×1019cm−3程度が適当である。また、領域192のP型の不純物濃度は、例えば、5×1016cm−3〜1×1018cm−3とすることができる。
【0309】
このように、P型高濃度領域191を設けることにより、ソース/ドレイン拡散領域112、113と半導体基板111との接合が、メモリ機能体161、162の直下で急峻となる。そのため、書込み及び消去動作時にホットキャリアが発生し易くなり、書込み動作及び消去動作の電圧を低下させ、あるいは書込み動作及び消去動作を高速にすることが可能となる。さらに、領域192の不純物濃度は比較的薄いので、メモリが消去状態にあるときの閾値が低く、ドレイン電流は大きくなる。そのため、読出し速度が向上する。したがって、書換え電圧が低く又は書換え速度が高速で、かつ、読出し速度が高速な半導体記憶素子を得ることができる。
【0310】
また、図14において、ソース/ドレイン拡散領域近傍であってメモリ機能体の下(すなわち、ゲート電極の直下ではない)において、P型高濃度領域191を設けることにより、トランジスタ全体としての閾値は著しく上昇する。この上昇の程度は、P型高濃度領域191がゲート電極の直下にある場合に比べて著しく大きい。メモリ機能体に書込み電荷(トランジスタがNチャネル型の場合は電子)が蓄積した場合は、この差がいっそう大きくなる。一方、メモリ機能体に十分な消去電荷(トランジスタがNチャネル型の場合は正孔)が蓄積された場合は、トランジスタ全体としての閾値は、ゲート電極下のチャネル形成領域(領域192)の不純物濃度で決まる閾値まで低下する。すなわち、消去時の閾値は、P型高濃度領域191の不純物濃度には依存せず、一方で、書込み時の閾値は非常に大きな影響を受ける。よって、P型高濃度領域191をメモリ機能体の下であってソース/ドレイン拡散領域近傍に配置することにより、書込み時の閾値のみが非常に大きく変動し、メモリ効果(書込み時と消去時での閾値の差)を著しく増大させることができる。
【0311】
(第12の実施形態)
この実施形態の半導体記憶装置を構成する半導体記憶素子は、図19に示すように、第8の実施形態において、電荷保持部(ポリシリコン膜及びシリコン微粒子142)とチャネル形成領域又はウエル領域とを隔てる絶縁膜の厚さ(T1)が、ゲート絶縁膜の厚さ(T2)よりも薄いこと以外は、実質的に同様の構成を有する。
【0312】
ゲート絶縁膜114は、メモリの書換え動作時における耐圧の要請から、その厚さT2には下限値が存在する。しかし、絶縁膜の厚さT1は、耐圧の要請にかかわらず、T2よりも薄くすることが可能である。
【0313】
本実施形態の半導体記憶素子において、上述のようにT1に対する設計の自由度が高いのは以下の理由による。本実施形態の半導体記憶素子においては、電荷保持部とチャネル形成領域又はウエル領域とを隔てる絶縁膜は、ゲート電極とチャネル形成領域又はウエル領域とに挟まれていない。そのため、電荷保持部とチャネル形成領域又はウエル領域とを隔てる絶縁膜には、ゲート電極とチャネル形成領域又はウエル領域間に働く高電界が直接作用せず、ゲート電極から横方向に広がる比較的弱い電界が作用する。そのため、ゲート絶縁膜に対する耐圧の要請にかかわらず、T1をT2より薄くすることが可能になるのである。一方、例えば、フラッシュメモリに代表されるEEPROMにおいては、フローティングゲートとチャネル形成領域又はウエル領域とを隔てる絶縁膜は、ゲート電極(コントロールゲート)とチャネル形成領域又はウエル領域に挟まれているので、ゲート電極からの高電界が直接作用する。それゆえ、EEPROMにおいては、フローティングゲートとチャネル形成領域又はウエル領域とを隔てる絶縁膜の厚さが制限され、半導体記憶素子の機能の最適化が阻害されるのである。以上より明らかなように、本実施形態の半導体記憶素子において電荷保持部とチャネル形成領域又はウエル領域とを隔てる絶縁膜が、ゲート電極とチャネル形成領域又はウエル領域とに挟まれていないことが、T1の自由度を高くする本質的な理由となっている。
【0314】
T1を薄くすることにより、メモリ機能体への電荷の注入が容易になり、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にすることが可能となり、また、ポリシリコン膜及びシリコン微粒子142に電荷が蓄積された時にチャネル形成領域又はウエル領域に誘起される電荷量が増えるため、メモリ効果を増大させることができる。
【0315】
T1を薄くすることによりポリシリコン膜及びシリコン微粒子142が図の下側に移動し、ゲート電極117に印加された電圧の多くの部分が、オフセット領域における電界を強くするために使われ、書込み動作及び消去動作が高速になる。
【0316】
以上より明らかなように、T1<T2とすることにより、メモリの耐圧性能を低下させることなく、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にし、さらにメモリ効果を増大することが可能となる。
【0317】
なお、絶縁膜の厚さT1は、製造プロセスによる均一性や膜質が一定の水準を維持することが可能であり、かつ保持特性が極端に劣化しない限界となる0.8nm以上であることがより好ましい。
【0318】
(第13の実施形態)
この実施形態の半導体記憶装置を構成する半導体記憶素子は、図20に示すように、第8の実施形態において、電荷保持部(ポリシリコン膜及びシリコン微粒子142)とチャネル形成領域又はウエル領域とを隔てる絶縁膜の厚さ(T1)が、ゲート絶縁膜の厚さ(T2)よりも厚いこと以外は、実質的に同様の構成を有する。
【0319】
ゲート絶縁膜114は、素子の短チャネル効果防止の要請から、その厚さT2には上限値が存在する。しかし、絶縁膜の厚さT1は、短チャネル効果防止の要請かかわらず、T2よりも厚くすることが可能である。
【0320】
本実施形態の半導体記憶素子において、上述のようにT1に対する設計の自由度が高い理由は、既に述べた通り、電荷保持部とチャネル形成領域又はウエル領域とを隔てる絶縁膜が、ゲート電極とチャネル形成領域又はウエル領域とに挟まれていないことによる。そのため、ゲート絶縁膜に対する短チャネル効果防止の要請にかかわらず、T1をT2より厚くすることが可能になるのである。
【0321】
T1を厚くすることにより、メモリ機能体に蓄積された電荷が散逸するのを防ぎ、メモリの保持特性を改善することが可能となる。
【0322】
したがって、T1>T2とすることにより、メモリの短チャネル効果を悪化させることなく保持特性を改善することが可能となる。
【0323】
なお、絶縁膜の厚さT1は、書換え速度の低下を考慮して、20nm以下であることが好ましい。
【0324】
【発明の効果】
以上より明らかなように、本発明の半導体記憶装置によれば、過消去及びそれに起因する読出し不良の問題を解消できる。
【0325】
また、本発明の半導体記憶装置の製造方法は、そのような半導体記憶装置を、簡単なプロセスで容易に作製でき、低コスト化できる。
【0326】
また、本発明の半導体装置は、そのような効果を奏する半導体記憶素子と論理回路をなす半導体スイッチング素子との混載を同一基板上に実現できる。
【0327】
また、半導体装置の製造方法は、そのような半導体装置を簡単なプロセスで容易に作製でき、低コスト化することができる。
【0328】
また、本発明の携帯電子機器及びICカードは、そのような半導体記憶装置または半導体装置を備えているので、コスト削減できる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係る半導体記憶素子の構造の概要を示す概略断面図である。
【図2】本発明の第2の実施形態に係る半導体装置の製造工程を示す概略断面図である。
【図3】本発明の第3の実施形態に係る半導体装置の製造工程を示す概略断面図である。
【図4】本発明の第3の実施形態に係る半導体装置の製造工程を示す概略断面図である。
【図5】本発明の第4の実施形態に係る半導体装置の製造工程を示す概略断面図である。
【図6】本発明の第5の実施形態に係る半導体装置の製造工程を示す概略断面図である。
【図7】工程途中の半導体記憶素子の平面レイアウトを示す図である。
【図8】本発明の第1の実施形態に係る半導体装置の構成図である。
【図9】本発明の第1の実施形態に係る別の半導体装置の構成図である。
【図10】本発明の第6の実施形態に係るICカードを示す概略ブロック図である。
【図11】本発明の第7の実施形態に係る携帯電話を示す概略ブロック図である。
【図12】本発明の第8の実施形態に係る半導体記憶素子の構造の概要を示す概略断面図である。
【図13】図7の半導体記憶素子が有するメモリ機能体及びその周辺部の拡大図である。
【図14】図8に対応して、メモリ機能体のうちシリコン微粒子のゲート電極から遠い側の端が、ゲート電極から遠い側のメモリ機能体の端と一致していない態様を示す図である。
【図15】メモリ機能体のポリシリコン膜が、ゲート絶縁膜表面と略平行に配列している態様を示す図である。
【図16】本発明の第9の実施形態に係る半導体記憶素子の構造の概要を示す概略断面図である。
【図17】本発明の第10の実施形態に係る半導体記憶素子の構造の概要を示す概略断面図である。
【図18】本発明の第11の実施形態に係る半導体記憶素子の構造の概要を示す概略断面図である。
【図19】本発明の第12の実施形態に係る半導体記憶素子の構造の概要を示す概略断面図である。
【図20】本発明の第13の実施形態に係る半導体記憶素子の構造の概要を示す概略断面図である。
【図21】従来の不揮発性半導体記憶素子の構造の概要を示す概略断面図である。
【符号の説明】
1 半導体基板
2 ゲート絶縁膜
3 ゲート電極
4 論理回路領域
5 メモリ領域
6 LDD領域
8 ゲートスタック
10 シリコンドット
11,11A,11B,11C,…,11G メモリ機能体
16 側壁絶縁体
18 第1L字型絶縁膜
20 オフセット領域
22 第2L字型絶縁膜
23 L字型ポリシリコン膜
25 サイドウォールスペーサ絶縁体
Claims (27)
- 半導体基板上に形成されたゲート電極と、このゲート電極の両側に相当する半導体基板表面に形成された一対のソース/ドレイン拡散領域とを有する電界効果トランジスタを備え、
上記ゲート電極の側面の少なくとも一部及び上記半導体基板表面に沿って断面L字型に形成された電荷を蓄積する機能を有する半導体又は導電体からなる蓄電体膜と、この蓄電体膜上に設けられた電荷を蓄積する機能を有する複数の微粒子と、蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とからなるメモリ機能体が設けられ、
上記蓄電体膜と上記微粒子とからなる電荷保持部に保持された電荷の多寡により、上記ゲート電極に電圧を印加した際の一方の上記ソース/ドレイン拡散領域から他方の上記ソース/ドレイン拡散領域に流れる電流量を変化させ得るように構成されていることを特徴とする半導体記憶装置。 - 半導体基板上に形成されたゲート電極と、このゲート電極の両側に相当する半導体基板表面に形成された一対のソース/ドレイン拡散領域とを有する電界効果トランジスタを備え、
チャネル方向に関して上記ゲート電極と上記ソース/ドレイン拡散領域との間に間隔が設けられ、
半導体基板表面上の上記間隔を覆うように、上記ゲート電極の側面の少なくとも一部及び上記半導体基板表面に沿って断面L字型に形成された電荷を蓄積する機能を有する半導体又は導電体からなる蓄電体膜と、この蓄電体膜上に設けられた電荷を蓄積する機能を有する複数の微粒子と、蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とからなるメモリ機能体が設けられていることを特徴とする半導体記憶装置。 - 請求項1または2に記載の半導体記憶装置において、
上記メモリ機能体が上記ゲート電極の側面に設けられたサイドウォールスペーサであることを特徴とする半導体記憶装置。 - 請求項1または2に記載の半導体記憶装置において、
上記蓄電体膜と上記ゲート電極との間、及び、上記蓄電体膜と上記半導体基板との間に、上記散逸防止絶縁体の少なくとも一部が介在し、
上記微粒子と上記蓄電体膜との間に、上記散逸防止絶縁体の少なくとも一部が介在していることを特徴とする半導体記憶装置。 - 請求項1または2に記載の半導体記憶装置において、
上記蓄電体膜および微粒子の最上部位置が上記ゲート電極の最上部位置より下方であることを特徴とする半導体記憶装置。 - 半導体基板上に、半導体記憶素子を有するメモリ領域と、半導体スイッチング素子を有する論理回路領域とが配置され、
上記半導体記憶素子と半導体スイッチング素子はそれぞれ、ゲート電極と、このゲート電極の両側に相当する半導体基板表面に形成された一対のソース/ドレイン拡散領域とを有する電界効果トランジスタからなり、
上記半導体記憶素子のゲート電極の両側に、上記ゲート電極の側面の少なくとも一部及び上記半導体基板表面に沿って断面L字型に形成された電荷を蓄積する機能を有する半導体又は導電体からなる蓄電体膜と、この蓄電体膜上に設けられた電荷を蓄積する機能を有する複数の微粒子と、蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とからなるメモリ機能体が設けられ、
上記蓄電体膜と上記微粒子とからなる電荷保持部に保持された電荷の多寡により、上記ゲート電極に電圧を印加した際の一方の上記ソース/ドレイン拡散領域から他方の上記ソース/ドレイン拡散領域に流れる電流量を変化させ得るように構成されていることを特徴とする半導体装置。 - 半導体基板上に、半導体記憶素子を有するメモリ領域と、半導体スイッチング素子を有する論理回路領域とが配置され、
上記半導体記憶素子と半導体スイッチング素子はそれぞれ、ゲート電極と、このゲート電極の両側に相当する半導体基板表面に形成された一対のソース/ドレイン拡散領域とを有する電界効果トランジスタからなり、
上記半導体スイッチング素子では、チャネル方向に関して上記ゲート電極の端部の下に上記ソース/ドレイン拡散領域が延在して重なる一方、
上記半導体記憶素子では、チャネル方向に関して上記ゲート電極と上記ソース/ドレイン拡散領域との間に間隔が設けられ、かつ、半導体基板表面上の上記間隔を覆うように、上記ゲート電極の側面の少なくとも一部及び上記半導体基板表面に沿って断面L字型に形成された電荷を蓄積する機能を有する半導体又は導電体からなる蓄電体膜と、この蓄電体膜上に設けられた電荷を蓄積する機能を有する複数の微粒子と、蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とからなるメモリ機能体が設けられていることを特徴とする半導体装置。 - 請求項7に記載の半導体装置において、
上記半導体スイッチング素子のゲート電極の両側に、上記半導体記憶素子のメモリ機能体と同じものが設けられていることを特徴とする半導体装置。 - 請求項6または7に記載の半導体装置において、
上記メモリ機能体が上記ゲート電極の側面に設けられたサイドウォールスペーサであることを特徴とする半導体装置。 - 請求項6または7に記載の半導体装置において、
上記蓄電体膜と上記ゲート電極との間、及び、上記蓄電体膜と上記半導体基板との間に、上記散逸防止絶縁体の少なくとも一部が介在し、
上記微粒子と上記蓄電体膜との間に、上記散逸防止絶縁体の少なくとも一部が介在していることを特徴とする半導体装置。 - 請求項6または7に記載の半導体装置において、
上記蓄電体膜および微粒子の最上部位置が上記ゲート電極の最上部位置より下方であることを特徴とする半導体記置。 - 請求項7に記載の半導体装置において、
上記半導体スイッチング素子の上記ソース/ドレイン拡散領域のうち上記ゲート電極の端部の下に延在する部分は、該ソース/ドレイン拡散領域のうち上記ゲート電極及びメモリ機能体の外側に相当する部分よりも不純物濃度が低いことを特徴とする半導体装置。 - 請求項2に記載の半導体記憶装置において、
上記蓄電体膜の少なくとも一部が前記ソース/ドレイン拡散領域の一部にオーバーラップするように配置されていることを特徴とする半導体記憶装置。 - 請求項2に記載の半導体記憶装置において、
上記蓄電体膜が、上記ゲート電極の直下に形成されたゲート絶縁膜の表面に対して略平行に延びる部分を有することを特徴とする半導体記憶装置。 - 請求項2に記載の半導体記憶装置において、
上記蓄電体膜が、上記ゲート電極の側面に対して略平行に延びる部分を含むことを特徴とする半導体記憶装置。 - 請求項2に記載の半導体記憶装置において、
上記散逸防止絶縁体のうち上記蓄電体膜と上記半導体基板とを隔てる部分の厚さが、上記ゲート電極の直下に形成されたゲート絶縁膜の膜厚より薄く、かつ0.8nm以上であることを特徴とする半導体記憶装置。 - 請求項2に記載の半導体記憶装置において、
上記散逸防止絶縁体のうち上記蓄電体膜と上記半導体基板とを隔てる部分の厚さが、上記ゲート電極の直下に形成されたゲート絶縁膜の膜厚より厚く、かつ20nm以下であることを特徴とする半導体記憶装置。 - 請求項1若しくは2に記載の半導体記憶装置または請求項6若しくは7に記載の半導体装置を備えたことを特徴とするICカード。
- 請求項1若しくは2に記載の半導体記憶装置または請求項6若しくは7に記載の半導体装置を備えたことを特徴とする携帯電子機器。
- 半導体基板上に電界効果トランジスタからなる半導体記憶素子を形成するために、
半導体基板表面上にゲート絶縁膜を介してゲート電極を形成する工程と、
上記ゲート電極の側面に、上記ゲート電極の側面の少なくとも一部及び上記半導体基板表面に沿って断面L字型に形成された電荷を蓄積する機能を有する半導体又は導電体からなる蓄電体膜と、この蓄電体膜上に設けられた電荷を蓄積する機能を有する複数の微粒子と、蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とからなるメモリ機能体を、自己整合的に形成する工程と、
上記ゲート電極及び上記メモリ機能体をマスクとして上記マスクの両側に相当する半導体基板表面に不純物を導入して、一対のソース/ドレイン拡散領域を形成する工程とを含むことを特徴とする半導体記憶装置の製造方法。 - 請求項20に記載の半導体記憶装置の製造方法において、
上記メモリ機能体を形成する工程は、
実質的に均一な膜厚で上記ゲート電極の側面と上記ゲート電極の両側に相当する半導体基板表面とを覆う断面L字型の部分をもつ第1絶縁膜を形成する工程と、
上記第1絶縁膜の表面に沿って、所定の形成条件でシリコンからなる上記蓄電体膜を形成する工程と、
上記蓄電体膜上に、蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体を形成する工程と、
上記散逸防止絶縁体上に、上記蓄電体膜を形成した形成条件と同じ形成条件でシリコンからなる上記微粒子を形成する工程を含み、
上記散逸防止絶縁体を形成する工程と上記微粒子を形成する工程とを組み合わせて1回以上繰り返すことを特徴とする半導体記憶装置の製造方法。 - 請求項20に記載の半導体記憶装置の製造方法において、
上記蓄電体膜および微粒子の最上部位置が上記ゲート電極の最上部位置より下方になるように、上記サイドウォールスペーサを等方性エッチングすることを特徴とする半導体記憶装置の製造方法。 - 半導体基板上に設定されたメモリ領域に電界効果トランジスタからなる半導体記憶素子を形成するのと並行して、上記半導体基板上に設定された論理回路領域に電界効果トランジスタからなる半導体スイッチング素子を形成する半導体装置の製造方法であって、
上記メモリ領域及び論理回路領域の半導体基板表面上に、それぞれゲート絶縁膜を介してゲート電極を形成する工程と、
上記メモリ領域に不純物が導入されないようにマスクを設けた状態で上記論理回路領域に上記ゲート電極をマスクとして不純物を導入して、上記論理回路領域に、ソース/ドレイン拡散領域の一部となる第1の不純物領域を形成する工程と、
上記メモリ領域の上記ゲート電極の側面に、上記ゲート電極の側面の少なくとも一部及び上記半導体基板表面に沿って断面L字型に形成された電荷を蓄積する機能を有する半導体又は導電体からなる蓄電体膜と、この蓄電体膜上に設けられた電荷を蓄積する機能を有する複数の微粒子と、蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とからなるメモリ機能体を、自己整合的に形成する工程と、
上記メモリ領域と論理回路領域に、上記ゲート電極と形成されたメモリ機能体とをマスクとして上記不純物と同じ導電型の不純物をそれぞれ導入して、ソース/ドレイン拡散領域の少なくとも一部となる第2の不純物領域を形成する工程とを有することを特徴とする半導体装置の製造方法。 - 請求項23に記載の半導体装置の製造方法において、
上記メモリ領域の上記ゲート電極の側面に上記メモリ機能体を自己整合的に形成する工程で、上記半導体スイッチング素子のゲート電極の両側に、上記半導体記憶素子のメモリ機能体と同じものを自己整合的に並行して形成することを特徴とする半導体装置の製造方法。 - 請求項23に記載の半導体装置の製造方法において、
上記メモリ機能体を形成する工程は、
実質的に均一な膜厚で上記ゲート電極の側面と上記ゲート電極の両側に相当する半導体基板表面とを覆う断面L字型の部分をもつ第1絶縁膜を形成する工程と、
上記第1絶縁膜の表面に沿って、所定の形成条件でシリコンからなる上記蓄電体膜を形成する工程と、
上記蓄電体膜上に、蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体を形成する工程と、
上記散逸防止絶縁体上に、上記蓄電体膜を形成した形成条件と同じ形成条件でシリコンからなる上記微粒子を形成する工程を含み、
上記散逸防止絶縁体を形成する工程と上記微粒子を形成する工程とを組み合わせて1回以上繰り返すことを特徴とする半導体装置の製造方法。 - 請求項23に記載の半導体装置の製造方法において、
上記蓄電体膜および微粒子の最上部位置が上記ゲート電極の最上部位置より下方になるように、上記サイドウォールスペーサを等方性エッチングすることを特徴とする半導体装置の製造方法。 - 請求項23に記載の半導体装置の製造方法において、
上記第1の不純物領域における不純物濃度は、上記第2の不純物領域における不純物濃度より低いことを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003135608A JP2004342730A (ja) | 2003-05-14 | 2003-05-14 | 半導体記憶装置、半導体装置及びそれらの製造方法、並びに携帯電子機器、並びにicカード |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003135608A JP2004342730A (ja) | 2003-05-14 | 2003-05-14 | 半導体記憶装置、半導体装置及びそれらの製造方法、並びに携帯電子機器、並びにicカード |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004342730A true JP2004342730A (ja) | 2004-12-02 |
Family
ID=33525820
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003135608A Pending JP2004342730A (ja) | 2003-05-14 | 2003-05-14 | 半導体記憶装置、半導体装置及びそれらの製造方法、並びに携帯電子機器、並びにicカード |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2004342730A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7493582B2 (en) * | 2005-10-31 | 2009-02-17 | Fujitsu Limited | Pattern layout and layout data generation method |
KR101347621B1 (ko) | 2005-12-02 | 2014-01-10 | 라피스 세미컨덕터 가부시키가이샤 | 비휘발성 반도체 기억 장치 및 그 제조 방법 |
-
2003
- 2003-05-14 JP JP2003135608A patent/JP2004342730A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7493582B2 (en) * | 2005-10-31 | 2009-02-17 | Fujitsu Limited | Pattern layout and layout data generation method |
KR101347621B1 (ko) | 2005-12-02 | 2014-01-10 | 라피스 세미컨덕터 가부시키가이샤 | 비휘발성 반도체 기억 장치 및 그 제조 방법 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7312499B2 (en) | Semiconductor storage device and manufacturing method therefor, semiconductor device, portable electronic equipment and IC card | |
JP4620334B2 (ja) | 半導体記憶装置、半導体装置及びそれらを備える携帯電子機器、並びにicカード | |
US7301198B2 (en) | Semiconductor device having logic circuitry and memory circuitry on the same substrate, and its use in portable electronic equipment and IC card | |
JP3683895B2 (ja) | 半導体記憶装置並びに携帯電子機器 | |
US20040245564A1 (en) | Semiconductor storage device, semiconductor device and their manufacturing methods, and portable electronic equipment, and IC card | |
US7315060B2 (en) | Semiconductor storage device, manufacturing method therefor and portable electronic equipment | |
US20050242391A1 (en) | Two bit/four bit SONOS flash memory cell | |
JP2001168213A (ja) | 半導体記憶装置及びその製造方法 | |
US20160079160A1 (en) | Semiconductor device | |
JP2004186663A (ja) | 半導体記憶装置 | |
US7544993B2 (en) | Semiconductor storage device and portable electronic equipment | |
TWI228684B (en) | IC card | |
US20100038702A1 (en) | Nonvolatile memory device and methods of forming the same | |
JP2004342889A (ja) | 半導体記憶装置、半導体装置、半導体記憶装置の製造方法、および携帯電子機器 | |
US7304340B2 (en) | Semiconductor storage elements, semiconductor device manufacturing methods therefor, portable electronic equipment and IC card | |
JP5014591B2 (ja) | 半導体装置及びその製造方法 | |
KR100622414B1 (ko) | 반도체 메모리 장치, 반도체 장치 및 그것들의 제조방법,휴대전자기기, 및 ic카드 | |
JP2004342730A (ja) | 半導体記憶装置、半導体装置及びそれらの製造方法、並びに携帯電子機器、並びにicカード | |
JP2005150765A (ja) | 半導体記憶装置、その製造方法及び動作方法、並びに携帯電子機器 | |
JP2004342881A (ja) | 半導体記憶装置および半導体装置およびicカードおよび携帯電子機器および半導体記憶装置の製造方法 | |
JP2004342852A (ja) | 半導体記憶装置及びその製造方法、半導体装置、携帯電子機器、並びにicカード | |
JP2004349304A (ja) | 半導体記憶装置、半導体装置及びそれらの製造方法、並びに携帯電子機器、並びにicカード | |
JP4427431B2 (ja) | 半導体記憶装置、半導体記憶装置の製造方法および半導体記憶装置の動作方法 | |
JP2004342659A (ja) | 半導体装置及びその製造方法、携帯電子機器、並びにicカード | |
CN115802746A (zh) | 浮栅型分栅闪存器件及工艺方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050810 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080408 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090609 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20091020 |