JP2004342659A - 半導体装置及びその製造方法、携帯電子機器、並びにｉｃカード - Google Patents
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Abstract
【課題】半導体基板１上に半導体記憶素子３１と半導体スイッチング素子３２とを混載した半導体装置であって、簡単なプロセスで容易に作製でき、低コスト化できるものを提供すること。
【解決手段】半導体記憶素子３１，半導体スイッチング素子３２はそれぞれ、ゲート電極３と、一対のソース／ドレイン拡散領域１３，１３とを有する電界効果トランジスタからなる。素子３１のゲート電極３の両側に、電荷を蓄積する機能を有する複数の微粒子１０からなる電荷保持部及び蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体１７とからなるメモリ機能体１１が設けられている。素子３１では、電荷保持部１０に保持された電荷の多寡により、ゲート電極３に電圧を印加した際の一方のソース／ドレイン拡散領域から他方のソース／ドレイン拡散領域に流れる電流量を変化させ得る。
【選択図】 図２
【解決手段】半導体記憶素子３１，半導体スイッチング素子３２はそれぞれ、ゲート電極３と、一対のソース／ドレイン拡散領域１３，１３とを有する電界効果トランジスタからなる。素子３１のゲート電極３の両側に、電荷を蓄積する機能を有する複数の微粒子１０からなる電荷保持部及び蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体１７とからなるメモリ機能体１１が設けられている。素子３１では、電荷保持部１０に保持された電荷の多寡により、ゲート電極３に電圧を印加した際の一方のソース／ドレイン拡散領域から他方のソース／ドレイン拡散領域に流れる電流量を変化させ得る。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は半導体記憶素子と半導体スイッチング素子とを同一基板上に混載した半導体装置及びその製造方法に関する。
【０００２】
また、本発明は、そのような半導体装置を備えた携帯電子機器及びＩＣカードに関する。
【０００３】
【従来の技術および発明が解決しようとする課題】
従来は、フラッシュメモリと論理回路を混載した半導体装置を製造する場合、大幅なコスト・アップが避けられなかった。コスト・アップの要因である製造コストがかさむ理由としては、混載のため複雑なプロセスになり、余計にマスクが必要となることが挙げられる。例えばフラッシュメモリでは、メモリ素子に２層のポリシリコン層を必要とするなどの理由から、標準のＣＭＯＳ製造プロセスに対して７から８枚のマスクを追加しなければならなかった（例えば、非特許文献１参照。）。
【０００４】
そこで、本発明の課題は、半導体記憶素子と半導体スイッチング素子とを混載した半導体装置であって、簡単なプロセスで容易に作製でき、低コスト化することができるものを提供することにある。
【０００５】
また、本発明の課題は、半導体記憶素子と半導体スイッチング素子とを混載した半導体装置を、簡単なプロセスで容易に作製でき、低コスト化できる半導体装置の製造方法を提供することにある。
【０００６】
また、本発明の課題は、そのような半導体装置を備えた携帯電子機器及びＩＣカードを提供することにある。
【０００７】
なお、一般的なフラッシュメモリの素子の構造断面図を、図２０に示す。Ｐ型ウェル領域１０１上に第１酸化膜１０４を介してポリシリコンからなる浮遊ゲート１０６を有し、浮遊ゲート１０６の上に第２酸化膜１０５を介してポリシリコンからなる制御ゲート１０７を有する。ゲート電極１０６，１０７の両側のＰ型ウェル領域１０１表面には第１のＮ型拡散領域１０２及び第２のＮ型拡散領域１０３が形成されている。ゲート電極１０６，１０７の端部は第１のＮ型拡散領域１０２，第２のＮ型拡散領域１０３の端部上にそれぞれ重なっている。また、フラッシュメモリと論理回路を混載した場合の一形態として、アレイ状に配置したメモリセルアレイ、並びに、その周辺にデコーダ、書き込み／消去回路及び読み出し回路等の周辺回路となる論理回路を配置する技術が知られている。さらに、メモリユニットをパソコンや携帯電話等の情報処理システムとして機能させるためには、ＭＰＵ（マイクロ・プロセッシング・ユニット）等の論理回路部、キャッシュとして用いるＳＲＡＭ（スタティックＲＡＭ）部等を配置する技術が知られている。
【０００８】
【非特許文献１】
大石 基之、『「誰でも使える不揮発性メモリ」が登場，標準ＣＭＯＳ技術で製造可能に』、第３段落「従来の不揮発性メモリは〜が使いづらかった。」、［ｏｎｌｉｎｅ］、２００２年３月６日、日経ＢＰ社、［平成１５年３月１７日検索］、インターネット＜ＵＲＬ：ｈｔｔｐ：／／ｎｅ．ｎｉｋｋｅｉｂｐ．ｃｏ．ｊｐ／ｅｄａｏｎｌｉｎｅ／２００２／０３／１００００１１２２９．ｈｔｍｌ＞
【０００９】
【課題を解決するための手段】
上記課題を解決するため、本発明の半導体装置は、半導体基板上に、半導体記憶素子を有するメモリ領域と、半導体スイッチング素子を有する論理回路領域とが配置され、
上記半導体記憶素子と半導体スイッチング素子はそれぞれ、ゲート電極と、このゲート電極の両側に相当する半導体基板表面に形成された一対のソース／ドレイン拡散領域とを有する電界効果トランジスタからなり、
上記半導体記憶素子のゲート電極の両側に、電荷を蓄積する機能を有する複数の微粒子からなる電荷保持部及び蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とからなるメモリ機能体が設けられ、
上記半導体記憶素子においては、上記電荷保持部に保持された電荷の多寡により、上記ゲート電極に電圧を印加した際の一方の上記ソース／ドレイン拡散領域から他方の上記ソース／ドレイン拡散領域に流れる電流量を変化させ得るように構成されていることを特徴としている。
【００１０】
一般的なフラッシュメモリは電荷保持部（電荷を蓄積するための領域）がゲート電極下部にあるのでゲート絶縁膜が厚膜化した電界効果トランジスタとしての能力しかなかったが、本発明における半導体記憶素子は、電荷保持部がゲート電極側方にあるため、最先端のＭＯＳＦＥＴ製造プロセスを容易に適用できる。そして、本発明によれば、そのような半導体記憶素子と半導体スイッチング素子を混載した、半導体装置を提供できる。さらに、上記複数の半導体スイッチング素子より論理回路部が構成され、上記複数の半導体記憶素子により不揮発性メモリ部が構成されているため、上記効果を有し、同一基板上に容易に混載された論理回路部と不揮発性メモリ部を有する半導体装置を実現することができる。
【００１１】
また、別の局面では、本発明の半導体装置は、半導体基板上に、半導体記憶素子を有するメモリ領域と、半導体スイッチング素子を有する論理回路領域とが配置され、
上記半導体記憶素子と半導体スイッチング素子はそれぞれ、ゲート電極と、このゲート電極の両側に相当する半導体基板表面に形成された一対のソース／ドレイン拡散領域とを有する電界効果トランジスタからなり、
上記半導体スイッチング素子では、チャネル方向に関して上記ゲート電極の端部の下に上記ソース／ドレイン拡散領域が延在して重なる一方、
上記半導体記憶素子では、チャネル方向に関して上記ゲート電極と上記ソース／ドレイン拡散領域との間に間隔が設けられ、半導体基板表面上の上記間隔を覆うように、電荷を蓄積する機能を有する複数の微粒子からなる電荷保持部及び蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とからなるメモリ機能体が設けられていることを特徴としている。
【００１２】
本発明の半導体装置では、半導体基板上に、半導体記憶素子を有するメモリ領域と、半導体スイッチング素子を有する論理回路領域とが配置されている。つまり、同一基板内に半導体記憶素子と半導体スイッチング素子とが混載されている。半導体記憶素子は、一方のソース／ドレイン拡散領域から他方のソース／ドレイン拡散領域に流れる電流量を保持電荷の多寡により変化させ得るものとする。半導体スイッチング素子は、たとえ電荷を保持し得る場合であっても、一方のソース／ドレイン拡散領域から他方のソース／ドレイン拡散領域に流れる電流量を、素子の動作に影響する程度には、保持電荷の多寡により変化させないものとする。半導体記憶素子において、ゲート電極の側方に、電荷を蓄積する機能を有する複数の微粒子からなる電荷保持部と、蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とのメモリ機能体が配置されるため、不揮発性半導体記憶素子として働くことができる。
【００１３】
さらに、チャネル方向に関して上記ゲート電極と上記ソース／ドレイン拡散領域との間に間隔（オフセット領域）を有する半導体記憶素子と、そのような間隔を有しない半導体スイッチング素子とが同一基板内に混載されているので、メモリ効果の良好な不揮発性半導体記憶素子と電流駆動能力の高い半導体スイッチング素子が混載できる。
【００１４】
また、一般的なフラッシュメモリは電荷保持部（電荷を蓄積するための領域）がゲート電極下部にあるのでゲート絶縁膜が厚膜化した電界効果トランジスタとしての能力しかなかったが、本発明における半導体記憶素子は、電荷保持部がゲート電極側方にあるため、最先端のＭＯＳＦＥＴ製造プロセスを容易に適用できる。そして、本発明によれば、そのような半導体記憶素子と半導体スイッチング素子を混載した、半導体装置を提供できる。さらに、上記複数の半導体スイッチング素子より論理回路部が構成され、上記複数の半導体記憶素子により不揮発性メモリ部が構成されているため、上記効果を有し、同一基板上に容易に混載された論理回路部と不揮発性メモリ部を有する半導体装置を実現することができる。
【００１５】
一実施形態の半導体装置は、上記半導体スイッチング素子のゲート電極の両側に、上記半導体記憶素子のメモリ機能体と同じものが設けられていることを特徴とする。
【００１６】
このように、半導体記憶素子だけでなく半導体スイッチング素子でもゲート電極の側方にメモリ機能体を形成した場合は、両者の作製プロセスに大幅な差がないため、半導体記憶素子と半導体スイッチング素子とを混載した半導体装置を、簡単なプロセスで容易に作製でき、低コスト化できる。
【００１７】
また、一実施形態の半導体装置は、上記メモリ機能体が上記ゲート電極の側面に設けられたサイドウォールスペーサであることを特徴としている。
【００１８】
この一実施形態の半導体装置では、サイドウォールスペーサがセルフアラインプロセスにより形成され得るため、例えば、半導体スイッチング素子からなる論理回路等と半導体記憶素子からなる不揮発性メモリとの混載が自己整合的なプロセスを用いて非常に容易に可能になる。
【００１９】
また、一実施形態の半導体装置は、上記微粒子と上記ゲート電極との間、及び、上記微粒子と上記半導体基板との間に、上記散逸防止絶縁体の少なくとも一部が介在していることを特徴としている。
【００２０】
この一実施形態の半導体装置では、上記電荷を蓄積する機能を有する微粒子と、上記ゲート電極及び半導体基板との間に、上記散逸防止絶縁体の少なくとも一部が介在しているため、上記微粒子から上記ゲート電極及び半導体基板への蓄積電荷のリークを抑制することができる。それにより、電荷保持特性が良くなり、長期信頼性が高まる。
【００２１】
また、一実施形態の半導体装置では、上記散逸防止絶縁体は、上記微粒子と上記ゲート電極との間及び上記微粒子と半導体基板との間を隔離するように、実質的に均一な膜厚で上記ゲート電極の側面と上記ゲート電極の両側に相当する半導体基板表面とを覆う断面Ｌ字型（ここでＬ字型とは、単に角を有する形状のことを意味しているものであり、完全に直角に交わる角を有していることを意味するものではない。以下Ｌ字型の記載はすべて同じ）の第１の絶縁膜を含むことを特徴としている。
【００２２】
この一実施形態の半導体装置によれば、上記と同様に、上記微粒子から上記ゲート電極及び半導体基板への蓄積電荷のリークを抑制することができる。それにより、電荷保持特性が良くなり、長期信頼性が高まる。しかも、電荷を蓄積する機能を有する微粒子とゲート電極及び半導体基板とは、実質的に均一な膜厚の断面Ｌ字型の第１の絶縁膜によって隔てられているので、書き込み／消去における電荷の注入／除去のバラツキを抑制できる。よって、書き込み／消去効率の良い半導体記憶素子を有する半導体装置を提供できる。ここで「実質的に均一な膜厚」とは、膜厚のバラツキが製造バラツキの範囲内であることを示している。
【００２３】
さらに、上記第１の絶縁膜の厚さが１ｎｍから１０ｎｍの範囲内であるのが望ましい。半導体基板と微粒子及びゲート電極と微粒子を隔てる絶縁体の厚さが１ｎｍ以上であれば電荷の散逸を防止できリテンションが向上する一方、１０ｎｍ以下であれば効率よく電荷を注入できる。さらに第１の絶縁膜の厚さが３ｎｍから６ｎｍの範囲内であるのが望ましい。第１の絶縁膜の厚さが３ｎｍ以上であれば直接トンネルによる電荷の散逸の抑制が可能であり、６ｎｍ以下であれば半導体基板と微粒子間及びゲート電極と微粒子間をＦＮトンネル伝導等のトンネル伝導によって効率的に電荷を移動させることができるので、非常に低電圧で高速の書き込み／消去及び長期保持が可能な不揮発性メモリが提供できる。
【００２４】
さらに、上記微粒子の大きさが１ｎｍから１５ｎｍであるのが望ましい。また、上記微粒子は、上記半導体基板に対して１ｎｍから６ｎｍの間隔を有する第１の微粒子と、前記第１の微粒子に対して１ｎｍから６ｎｍの間隔を有する第２の微粒子を有するのが望ましい。上記半導体基板と第１の微粒子との間の間隔が１ｎｍから６ｎｍであり、かつ、第１の微粒子と第２の微粒子との間の間隔が１ｎｍから６ｎｍであれば、電荷の散逸を防止し、リテンションが向上する。さらに、半導体基板と第１の微粒子との間及び第１の微粒子と第２の微粒子との間をトンネル伝導によって電荷を移動させることができるので、非常に低電圧で、高速の書き込み、消去及び長期保持が可能な不揮発性半導体記憶素子が提供できる。
さらに、第１の微粒子の大きさが１ｎｍ以上であるためクーロンブロッケード効果が大き過ぎる場合に起こる書き込み効率の低下が抑制される。
【００２５】
さらに、微粒子の大きさが１５ｎｍ以下であるので微粒子のエネルギー準位が離散化し、クーロンブロッケード効果により電荷を保持することができる。よって、長時間の電荷保持が可能な不揮発性メモリが提供できる。
【００２６】
さらに、上記微粒子の大きさについての限定と、上記半導体基板と第１の微粒子との間及び第１の微粒子と第２の微粒子との間の間隔についての限定とがともに満足されれば、２重トンネル接合が形成されるので、更に効率的にクーロンブロッケード効果が発現し、更に長時間の電荷保持が可能な不揮発性メモリが提供できる。
【００２７】
さらに、上記半導体基板がシリコン基板であり、上記微粒子はシリコンからなるのが望ましい。ＬＳＩ（大規模集積回路）の材料として最も広く使われているシリコンを用いることで、非常に高度に発達したシリコンプロセスを用いることができるので、製造が容易になる。
【００２８】
また、一実施形態の半導体装置は、上記電荷保持部の最上部位置が上記ゲート電極の最上部位置より下方であることを特徴としている。
【００２９】
この一実施形態の半導体装置によれば、上記微粒子がチャネル近傍に限定して配置される。よって、書き込みによって注入される電子はチャネル近傍付近に限定されるので、消去によって電子を除去し易くなる。それゆえ、消去不良を防止できる。また、電荷保持部の占める領域が限定されるので、注入電子数が変わらないとすれば、電子密度が高くなる。よって、書き込みと消去のしきい値電圧の差や、駆動電流の差が増大するので、電圧マージンが大きく、信頼性の向上した不揮発性メモリが形成できる。
【００３０】
また、一実施形態の半導体装置は、上記半導体スイッチング素子の上記ソース／ドレイン拡散領域のうち上記ゲート電極の端部の下に延在する部分は、該ソース／ドレイン拡散領域のうち上記ゲート電極及びメモリ機能体の外側に相当する部分よりも不純物濃度が低いことを特徴としている。
【００３１】
この一実施形態の半導体装置によれば、上記半導体スイッチング素子の上記ソース／ドレイン拡散領域のうち上記ゲート電極の端部の下に延在する部分は、該ソース／ドレイン拡散領域のうち上記ゲート電極及びメモリ機能体の外側に相当する部分よりも不純物濃度が低いので、ドレイン耐圧が向上する。一方、上記半導体記憶素子では、チャネル方向に関して上記ゲート電極と上記ソース／ドレイン拡散領域との間に間隔が設けられているため、ホットキャリヤが効率的に発生し、充分に早い書き込み／消去速度が得られる。よって、信頼性の高い半導体スイッチング素子と、充分に早い書き込み／消去速度を有する半導体記憶素子とを同時に実現することができる。
【００３２】
さらに、上記メモリ領域の半導体記憶素子と上記論理回路領域の半導体スイッチング素子とに対して供給される電源電圧が、互いに独立に設定されるようになっているのが望ましい。その場合、メモリ領域における半導体記憶素子には比較的高電源電圧の供給ができるため、書き込み／消去速度を比較的向上させることができる。さらに、論理回路領域における半導体スイッチング素子には比較的低電源電圧の供給ができるため、ゲート絶縁膜の破壊等による、トランジスタ特性の劣化を抑制することができ、さらに低消費電力化が達成され、それらが混載される。よって、同一基板上に容易に混載された信頼性の高い論理回路領域と書き込み／消去速度が格段に速いメモリ領域を有する半導体装置を実現することができる。
【００３３】
さらに、上記複数の半導体スイッチング素子により、スタティック・ランダム・アクセス・メモリが構成されているのが望ましい。その場合、上記複数の半導体スイッチング素子により論理回路部及びスタティック・ランダム・アクセス・メモリが構成され、上記複数の半導体記憶素子により不揮発性メモリ部が構成される。このため、同一基板上に混載された論理回路部及びスタティック・ランダム・アクセス・メモリと不揮発性メモリ部を有する半導体装置を容易に実現することができる。さらに、スタティック・ランダム・アクセス・メモリを高速動作メモリ一時記憶メモリとして混載することにより、さらなる機能の向上を達成することができる。
【００３４】
また、一実施形態の半導体装置では、上記半導体記憶素子において、上記複数の微粒子からなる電荷保持部の少なくとも一部が前記ソース／ドレイン拡散領域の一部にオーバーラップしていることを特徴としている。
【００３５】
この一実施形態の半導体装置では、半導体記憶素子の読出し動作時の電流値がオーバーラップしていない場合と比較して、格段に向上する。それによって、半導体記憶素子の読出し速度が格段に向上する。
【００３６】
また、一実施形態の半導体装置では、上記微粒子が、上記ゲート絶縁膜の表面と略平行に配列していることを特徴としている。
【００３７】
この一実施形態の半導体装置では、微粒子に保持された電荷の多寡によりオフセット領域での反転層の形成されやすさを効果的に制御することができ、メモリ効果を大きくすることができる。また、オフセット量がばらついた場合でもメモリ効果の変化を比較的小さく保つことができ、メモリ効果のばらつきを抑制することができる。
【００３８】
また、一実施形態の半導体装置では、上記電荷保持部が、上記ゲート電極側面と略平行に配列している微粒子を含むことを特徴としている。
【００３９】
この一実施形態の半導体装置では、書換え動作時に電荷保持部に注入される電荷が増加し、書換え速度が増大する。
【００４０】
また、一実施形態の半導体装置では、上記第１の絶縁膜の膜厚が、上記ゲート電極の直下に形成されたゲート絶縁膜の膜厚より薄く、かつ０．８ｎｍ以上であることを特徴としている。
【００４１】
この一実施形態の半導体装置では、微粒子への電荷の注入が容易になり、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にすることが可能となり、また、微粒子に電荷が保持された時にチャネル形成領域又はウェル領域に誘起される電荷量が増えるため、メモリ効果を増大させることができる。また、上記第１の絶縁膜の膜厚が０．８ｎｍ以上なので保持特性の極端な劣化が抑制される。
【００４２】
また、一実施形態の半導体装置では、上記第１の絶縁膜の膜厚が、上記ゲート電極の直下に形成されたゲート絶縁膜の膜厚より厚く、かつ２０ｎｍ以下であることを特徴としている。
【００４３】
この一実施形態の半導体装置では、メモリの短チャネル効果を悪化させることなく保持特性を改善することが可能となる。また、上記第１の絶縁膜の膜厚が２０ｎｍ以下であるため書換え速度の低下を抑制できる。
【００４４】
また、本発明のＩＣカードは、上記発明の半導体装置を備えたことを特徴としている。
【００４５】
本発明のＩＣカードによれば、上記発明の半導体装置による作用効果と同様の作用効果を奏することができる。例えば、ＩＣカードは、不揮発性メモリとその周辺回路部、論理回路部及びＳＲＡＭ部等を容易に混載し低コスト化できた半導体装置を有する。それゆえ、コスト削減できたＩＣカードが提供できる。
【００４６】
また、本発明の携帯電子機器は、上記発明の半導体装置を備えたことを特徴としている。
【００４７】
本発明の携帯電子機器によれば、上記発明の半導体装置による作用効果と同様の作用効果を奏することができる。例えば、携帯電話は、不揮発性メモリとその周辺回路部、論理回路部及びＳＲＡＭ部等を容易に混載し低コスト化できた半導体装置を有する。それゆえ、コスト削減できた携帯電話が提供できる。
【００４８】
また、本発明の半導体装置の製造方法は、半導体基板上に設定されたメモリ領域に電界効果トランジスタからなる半導体記憶素子を形成するのと並行して、上記半導体基板上に設定された論理回路領域に電界効果トランジスタからなる半導体スイッチング素子を形成する半導体装置の製造方法であって、
上記メモリ領域及び論理回路領域の半導体基板表面上に、それぞれゲート絶縁膜を介してゲート電極を形成する工程と、
上記メモリ領域に不純物が導入されないようにマスクを設けた状態で上記論理回路領域に上記ゲート電極をマスクとして不純物を導入して、上記論理回路領域に、ソース／ドレイン拡散領域の一部となる第１の不純物領域を形成する工程と、
少なくとも上記メモリ領域の上記ゲート電極の側面に、電荷を蓄積する機能を有する複数の微粒子からなる電荷保持部及び蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とからなるメモリ機能体を形成する工程と、
上記メモリ領域と論理回路領域に、上記ゲート電極と形成されたメモリ機能体とをマスクとして上記不純物と同じ導電型の不純物をそれぞれ導入して、ソース／ドレイン拡散領域の少なくとも一部となる第２の不純物領域を形成する工程とを有することを特徴としている。
【００４９】
本発明の半導体装置の製造方法によれば、半導体記憶素子と半導体スイッチング素子とを混載した半導体装置を、簡単なプロセスで容易に作製でき、低コスト化できる。具体的には、半導体基板上に設定されたメモリ領域に電界効果トランジスタからなる半導体記憶素子を形成するのと並行して、上記半導体基板上に設定された論理回路領域に電界効果トランジスタからなる半導体スイッチング素子が形成される。形成された半導体スイッチング素子は、上記ゲート電極の両側に相当する半導体基板表面に上記第１の不純物領域が配置されて、チャネル方向に関してゲート電極とソース／ドレイン拡散領域との間に間隔が存しないものとなる。一方、形成された半導体記憶素子は、チャネル方向に関して上記ゲート電極と上記ソース／ドレイン拡散領域との間に間隔（オフセット領域）が設けられ、半導体基板表面上の上記間隔を覆うように、電荷を蓄積する機能を有する複数の微粒子からなる電荷保持部及び蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とからなるメモリ機能体が設けられたものとなる。さらに、上記オフセット領域を有しない半導体スイッチング素子は比較的駆動電流が大きく、上記オフセット領域を有する半導体記憶素子は比較的メモリ効果が大きくなるので、駆動電流が大きい論理回路とメモリ効果が大きい不揮発性メモリが容易に混載される。
【００５０】
また、一実施形態の半導体装置の製造方法は、
上記メモリ機能体を形成する工程は、
上記ゲート電極の上面および側面と上記ゲート電極の両側に相当する半導体基板表面とを覆うように、電荷を蓄積する機能をもつ微粒子と上記微粒子に接する絶縁膜とを形成する工程と、
上記微粒子に接する絶縁膜を選択的にエッチングバックして、上記ゲート電極の側面に上記微粒子及び上記絶縁膜を有するサイドウォールスペーサを形成する工程とを含むことを特徴としている。
【００５１】
この一実施形態の半導体装置の製造方法では、選択的なエッチングバックにより、自己整合的にサイドウォールスペーサを形成している。このようにした場合、上記オフセット領域を有しない半導体スイッチング素子が自己整合プロセスを用いてより簡易に形成でき、さらに、上記オフセット領域を有する半導体記憶素子も自己整合プロセスを用いて簡易に形成できる。したがって、不揮発性半導体記憶素子と論理回路部等の半導体スイッチング素子との混載が極めて容易に可能となる。
【００５２】
また、一実施形態の半導体装置の製造方法は、
上記メモリ機能体を形成する工程は、
実質的に均一な膜厚で上記ゲート電極の側面と上記ゲート電極の両側に相当する半導体基板表面とを覆う断面Ｌ字型の部分をもつ第１の絶縁膜を形成する工程と、
上記第１の絶縁膜の表面に沿って電荷を蓄積する機能をもつ微粒子を形成する処理と、その微粒子の表面を酸化かつ／又は窒化する処理とを組み合わせて１回以上繰り返す工程と、
上記第１の絶縁膜の表面とともに上記酸化かつ／又は窒化された微粒子を覆うように、堆積絶縁膜を堆積する工程と、
上記第１の絶縁膜及び堆積絶縁膜をエッチングバックして、上記ゲート電極の側面に、上記第１の絶縁膜、微粒子及び堆積絶縁膜を有するサイドウォールスペーサを形成する工程とを含むことを特徴としている。
【００５３】
この一実施形態の半導体装置の製造方法では、上記微粒子を酸化かつ／又は窒化処理しているので、微粒子の大きさバラツキが抑えられ、メモリ効果のバラツキが抑えられ、信頼性が向上する。ここで、「酸化かつ／又は窒化」とは、酸化若しくは窒化すること、又は酸化かつ窒化することを意味する。
【００５４】
また、微粒子の表面に酸化膜若しくは窒化膜、または酸化膜と窒化膜との複合膜を形成しているので、耐圧が高く、リーク電流が少なく、信頼性の高い半導体装置を提供できる。
【００５５】
また、一実施形態の半導体装置の製造方法は、上記電荷保持部の最上部位置が上記ゲート電極の最上部位置より下方になるように、上記サイドウォールスペーサを等方性エッチングする工程を含むことを特徴としている。
【００５６】
この一実施形態の半導体装置の製造方法によれば、電荷保持部の最上部位置が上記ゲート電極の最上部位置より下方になることから、微粒子をチャネル近傍に限定して配置することができる。よって、書き込みによって注入される電子はチャネル近傍付近に限定されるので、消去によって電子を除去し易くなる。それゆえ、消去不良を防止できる。また、電荷保持部の占める領域が限定されるので、注入電子数が変わらないとすれば、電子密度が高くなる。よって、書き込みと消去のしきい値電圧の差や、駆動電流の差が増大するので、電圧マージンが大きく、信頼性の向上した不揮発性メモリが形成できる。
【００５７】
また、サイドウォールスペーサ形成時のエッチングバック工程で微粒子の残渣が残った場合に、サイドウォールスペーサにさらに等方性エッチングを行うことにより、残渣をリフトオフすることができる。したがって、残渣による素子の不良を抑制できる。
【００５８】
また、一実施形態の半導体装置の製造方法は、上記第１の不純物領域における不純物濃度は、上記第２の不純物領域における不純物濃度より低いことを特徴としている。
【００５９】
この一実施形態の半導体装置の製造方法では、上記半導体スイッチング素子の上記ソース／ドレイン拡散領域のうち第１の不純物領域における不純物濃度は、上記第２の不純物領域における不純物濃度より低いので、ドレイン耐圧が向上する。一方、上記半導体記憶素子では、チャネル方向に関して上記ゲート電極と上記ソース／ドレイン拡散領域との間に間隔が設けられているため、ホットキャリヤが効率的に発生し、充分に早い書き込み／消去速度が得られる。よって、信頼性の高い半導体スイッチング素子と、充分に早い書き込み／消去速度を有する半導体記憶素子とを同時に形成することができる。
【００６０】
【発明の実施の形態】
以下、本発明を図示の実施の形態により詳細に説明する。
【００６１】
（第１の実施形態）
図１６は、本発明の半導体装置の一実施形態であるメモリユニット２００の平面レイアウトを示している。このメモリユニット２００では、同一の半導体基板１上に、半導体記憶素子を備えたメモリ領域２０１と、半導体スイッチング素子を備えた論理回路領域２０２とが配置されている。メモリ領域２０１には、後述する半導体記憶素子をアレイ状に配置してなるメモリセルアレイが形成されている。論理回路領域２０２には、デコーダ２０３，２０７、書き込み／消去回路２０９、読み出し回路２０８、アナログ回路２０６、制御回路２０５、各種のＩ／Ｏ回路２０４等、通常のＭＯＳＦＥＴ（電界効果トランジスタ）により構成できる周辺回路が形成されている。
【００６２】
さらに、図１７に示すように、パーソナルコンピュータや携帯電話等の情報処理システムの記憶装置３００を１チップで構成するためには、メモリユニット２００に加えて、ＭＰＵ（マイクロ・プロセッシング・ユニット）３０１、キャッシュ（ＳＲＡＭ（スタティックＲＡＭ））３０２、ロジック回路３０３、アナログ回路３０４等の論理回路領域を、同一の半導体基板１上に配置することが必要である。
【００６３】
従来はこれらのメモリ領域２０１と論理回路領域２０２，…を混載するのに標準のＣＭＯＳを形成する場合と比べて製造コストが大幅に増大していたが、以下の説明から明らかになるように、本発明により、製造コストの増大を抑制することができる。
【００６４】
図１は、上記メモリ領域２０１を構成する半導体記憶素子３０のチャネル方向に沿った断面を例示している。図１における左右方向がチャネル方向に相当する。
【００６５】
この半導体記憶素子３０は、図１に示したように、半導体基板１上に、ゲート絶縁膜２を介して、ゲート電極３を備えている。ゲート電極３の両側に相当する半導体基板表面１ａには、一対のソース／ドレイン拡散領域１３，１３が形成されている。このソース／ドレイン拡散領域１３は、ゲート電極３の端部３ｅに対してオフセットされている。つまり、チャネル方向に関してゲート電極３とソース／ドレイン拡散領域１３との間には間隔（これを「オフセット領域」と呼ぶ。
）２０が設けられている。ゲート絶縁膜２及びゲート電極３よりなるゲートスタック８の両側には、それぞれオフセット領域２０を覆うように、メモリ機能体１１が形成されている。メモリ機能体１１は、電荷を蓄積する機能を有する複数の微粒子（図中に●で示す。）１０からなる電荷保持部と、蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体１７とからなる。これにより、メモリ機能体１１への電子の注入、及び、正孔の注入が効率的に行われ、書き込み、消去速度の速いメモリ素子が構成される。
【００６６】
また、半導体記憶素子３０における、ソース／ドレイン拡散領域１３がゲート電極３からオフセットされていることにより、ゲート電極３に電圧を印加したときのメモリ機能体１１下のオフセット領域の反転しやすさを、メモリ機能体１１に蓄積された電荷量によって大きく変化させることができ、メモリ効果を増大させることが可能となる。さらに、通常構造のＭＯＳＦＥＴと比較して、短チャネル効果を抑制することができ、ゲート長の微細化を図ることができる。また、上記理由より構造的に短チャネル効果抑制に適しているため、オフセットしていないロジックトランジスタと比較して膜厚の厚いゲート絶縁膜を採用することができ、信頼性を向上させることが可能となる。
【００６７】
また、半導体記憶素子３０のメモリ機能体１１は、ゲート絶縁膜２とは独立した材料によって形成されている。したがって、メモリ機能体１１が担うメモリ機能と、ゲート絶縁膜２が担うトランジスタ動作機能とは互いに独立に実現されている。また、同様の理由により、メモリ機能体１１としてメモリ機能に好適な材料を選択して形成することができる。
【００６８】
この半導体記憶素子３０は、１つの素子に２ビット又はそれ以上の情報を記憶することにより、４値又はそれ以上の情報を記憶する半導体記憶素子として機能し、また、メモリ機能体１１による可変抵抗効果により、選択トランジスタとメモリトランジスタとの機能を兼ね備えた半導体記憶素子としても機能する。
【００６９】
ここで、１トランジスタ当り２ビットの記憶を実現するための、書き込み／消去、読み出しの方法の原理の例を以下に示す。ここでは、メモリ素子がＮチャネル型である場合を説明する。そこで、メモリ素子がＰチャネル型の場合は電圧の符号を逆にして同様に適応すれば良い。なお、印加電圧を特に指定していないノード（ソース、ドレイン、ゲート、基板）においては、接地電位を与えれば良い。
【００７０】
この半導体記憶素子３０に書き込みを行う場合には、ゲートに正電圧を、ドレインにゲートと同程度かそれ以上の正電圧を加える。この時ソースから供給された電荷（電子）は、ドレイン端付近で加速され、ホットエレクトロンとなってドレイン側のメモリ機能体１１に注入される。このとき、ソース側に存在するメモリ機能体１１には電子は注入されない。このようにして特定の側のメモリ機能体１１に書き込みをすることができる。また、ソースとドレインを入れ替えることで、容易に２ビットの書き込みを行うことができる。
【００７１】
この半導体記憶素子３０に書き込まれた情報を消去するためには、ホットホール注入を利用する。消去したいメモリ機能体１１のある側の拡散層領域（ソース／ドレイン）に正電圧を、ゲートに負電圧をくわえればよい。このとき、半導体基板１と正電圧を与えられた拡散層領域におけるＰＮ接合において、バンド間トンネルにより正孔が発生し、負電位をもつゲートに引き寄せられて、消去したいメモリ機能体１１に注入される。このようにして、特定の側の情報を消去することができる。なお、反対の側のメモリ機能体１１に書き込まれた情報を消去するためには、反対側のメモリ機能体１１に正電圧を加えればよい。
【００７２】
次に、この半導体記憶素子３０に書きこまれた情報を読み出すためには、読み出したいメモリ機能体１１の側の拡散領域をソースとし、反対側の拡散領域をドレインとする。すなわち、ゲートに正電圧を、ドレイン（書き込みの時はソースとしていた）にゲートと同程度かそれ以上の正電圧を与えればよい。ただし、このときの電圧は書き込みが行われないよう充分小さくしておく必要がある。メモリ機能体１１に蓄積された電荷の多寡により、ドレイン電流が変化し、記憶情報を検出することができる。なお、反対側のメモリ機能体１１に書き込まれた情報を読み出すためには、ソースとドレインを入れ替えればよい。
【００７３】
上記書き込み消去と読み出しの方法は、メモリ機能体１１に窒化膜を用いた場合の１例であり、それ以外の方法を用いることができる。さらにまた、それ以外の材料を用いた場合であっても、上記方法かもしくは異なる書き込みと消去の方法を用いることができる。
【００７４】
さらに、メモリ機能体１１が、ゲート電極３下ではなく、ゲート電極３の両側に配置されるため、ゲート絶縁膜２をメモリ機能体１１として機能させる必要がなく、ゲート絶縁膜２を、メモリ機能体１１とは独立して、単純にゲート絶縁膜としての機能のみに使用することが可能となり、ＬＳＩのスケーリング則に応じた設計を行うことが可能となる。このため、フラッシュメモリのようにフローティングゲートをチャネルとコントロールゲートとの間に挿入する必要がなく、さらに、ゲート絶縁膜２としてメモリ機能をもたせたＯＮＯ膜を採用する必要がなく、微細化に応じたゲート絶縁膜を採用することが可能となるとともに、ゲート電極３の電界がチャネルに及ぼす影響が強くなり、短チャネル効果に強いメモリ機能を有する半導体記憶素子３０を実現することができる。よって、微細化して集積度を向上させることができるとともに、安価な半導体記憶素子を提供することができる。さらに、同時に形成された論理回路部のＭＯＳＦＥＴにおけるゲート絶縁膜２も、半導体記憶素子３０におけるのと同様に、微細化に応じたゲート絶縁膜を採用することが可能となるため、短チャネル効果に強いＭＯＳＦＥＴも同時に形成される。以上より、高性能な半導体記憶素子と論理回路部等のＭＯＳＦＥＴを自己整合による簡易な工程で形成することができる。
【００７５】
このように、この半導体記憶素子３０によれば、１トランジスタ当り２ビットの記憶を実現しながら、短チャネル効果が極めて抑制され、微細化が可能となる。また、高速動作と低消費電力化が可能である。また、メモリ機能体１１に電荷を保持した場合に、チャネル拡散領域の一部が電荷による影響を強く受けるため、ドレイン電流値が変化する。それにより電荷の有無を区別する半導体記憶素子が形成される。
【００７６】
さらに、本半導体記憶素子の構成においては、下記に記載する形態であっても良い。
【００７７】
本発明の半導体装置のメモリを構成する半導体記憶素子は、主として、ゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極の両側に形成されたメモリ機能体と、ゲート電極の下に形成されたチャネル形成領域と、チャネル形成領域の両側に形成されチャネル形成領域と逆導電型を有するソース／ドレイン拡散領域とから構成される。
【００７８】
この半導体記憶素子は、１つのメモリ機能体に２値又はそれ以上の情報を記憶することにより、４値又はそれ以上の情報を記憶する半導体記憶素子として機能し、また、メモリ機能体による可変抵抗効果により、選択トランジスタとメモリトランジスタとの機能を兼ね備えたメモリセルとしても機能する。しかしながら、この半導体記憶素子は、必ずしも４値又はそれ以上の情報を記憶して機能させる必要はなく、例えば、２値の情報を記憶して機能させてもよい。
【００７９】
本発明の半導体装置を構成する半導体記憶素子は、半導体基板上、又は半導体基板内に形成されたチャネル形成領域と同導電型のウェル領域上に形成されることが好ましい。
【００８０】
半導体基板としては、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、シリコンゲルマニウム、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ、ＧａＮ等の化合物半導体による基板が挙げられる。また、表面に半導体層を有するものとして、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ；シリコン・オン・インシュレータ）基板又は多層ＳＯＩ基板等の種々の基板、ガラスやプラスチック基板上に半導体層を有するものを用いてもよい。なかでもシリコン基板又は表面にシリコン層が形成されたＳＯＩ基板等が好ましい。半導体基板又は半導体層は、内部を流れる電流量に多少が生ずるが、単結晶（例えば、エピタキシャル成長による）、多結晶又はアモルファスのいずれであってもよい。
【００８１】
この半導体基板又は半導体層上には、素子分離領域が形成されていることが好ましく、さらにトランジスタ、キャパシタ、抵抗等の素子、これらによる回路、半導体装置や層間絶縁膜が組み合わせられて、シングル又はマルチレイヤー構造で形成されていてもよい。なお、素子分離領域は、ＬＯＣＯＳ（局所酸化）膜、トレンチ酸化膜、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ；浅い溝分離法）膜等種々の素子分離膜により形成することができる。半導体基板は、Ｐ型又はＮ型の導電型を有していてもよく、半導体基板には、少なくとも１つの第１導電型（Ｐ型又はＮ型）のウェル領域が形成されていることが好ましい。半導体基板及びウェル領域の不純物濃度は、当該分野で公知の範囲のものが使用できる。なお、半導体基板としてＳＯＩ基板を用いる場合には、表面半導体層には、ウェル領域が形成されていてもよいが、チャネル領域下にボディ領域を有していてもよい。
【００８２】
ゲート絶縁膜は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜；酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜、酸化ハフニウム膜などの高誘電体膜の単層膜又は積層膜を使用することができる。なかでも、シリコン酸化膜が好ましい。ゲート絶縁膜は、例えば、等価酸化膜厚で１ｎｍ〜２０ｎｍ程度、好ましくは１ｎｍ〜６ｎｍ程度の膜厚とすることが適当である。ゲート絶縁膜は、ゲート電極直下にのみ形成されていてもよいし、ゲート電極よりも大きく（幅広）で形成されていてもよい。
【００８３】
ゲート電極又は電極は、ゲート絶縁膜上に、通常半導体装置に使用されるような形状又は下端部に凹部を有した形状で形成されている。なお、単一のゲート電極とは、ゲート電極としては、単層又は多層の導電膜によって分離されることなく、一体形状として形成されているゲート電極を意味する。また、ゲート電極は、側壁に側壁絶縁膜を有していてもよい。ゲート電極は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、導電膜、例えば、ポリシリコン：銅、アルミニウム等の金属：タングステン、チタン、タンタル等の高融点金属：高融点金属とのシリサイド等の単層膜又は積層膜等が挙げられる。ゲート電極の膜厚は、例えば５０ｎｍ〜４００ｎｍ程度の膜厚で形成することが適当である。なお、ゲート電極の下にはチャネル形成領域が形成されている。
【００８４】
メモリ機能体は、電荷を蓄積する機能を有する複数の微粒子からなる電荷保持部と、蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とによって構成されている。微粒子としては、例えば、シリコン窒化膜ドット、導電体ドットもしくは半導体ドットを１つ以上含む絶縁体等の単層又は積層構造によって形成することができる。ここでドットとは、材料の形状がドット型をしているものであり、必ずしも球形である必要は無く歪な球形であっても良く、また、立方体に近いのものであっても良く、その大きさは１ｎｍ〜５０ｎｍ程度であることが好ましい。より好ましくは、クーロンブロッケード等の量子効果を発現するような１ｎｍ〜１５ｎｍ程度であることが望ましい。また、材料としては、シリコン窒化物；シリコン；リン、ボロン等の不純物を含むシリケートガラス；シリコンカーバイド；アルミナ；ハフニウムオキサイド、ジルコニウムオキサイド、タンタルオキサイド等の高誘電体；酸化亜鉛；強誘電体；金属等やそれと同様の機能を示す材料が挙げられる。
【００８５】
なかでも、シリコン窒化膜ドットを１つ以上含む絶縁体をメモリ機能体の一形態として用いれば、電荷をトラップする準位が多数存在するため大きなヒステリシス特性を得ることができ、また、電荷保持時間が長く、リークパスの発生による電荷漏れの問題が生じないため保持特性が良好であり、さらに、ＬＳＩプロセスではごく標準的に用いられる材料であるため、好ましい。
【００８６】
ドットを１つ以上含む絶縁体膜をメモリ機能体として用いることにより、電荷の直接トンネリングによる書込・消去が行ないやすくなり、低消費電力化の効果がある。
【００８７】
メモリ機能体は、電荷を逃げにくくする領域又は電荷を逃げにくくする機能を有する膜をさらに含むことが好ましい。電荷を逃げにくくする機能を果たすものとしては、シリコン酸化膜等が挙げられる。
【００８８】
メモリ機能体に含まれるドットは、直接又は絶縁膜を介してゲート電極の両側に形成されており、また、直接、ゲート絶縁膜又は絶縁膜を介して半導体基板（ウェル領域、ボディ領域又はソース／ドレイン拡散領域もしくは拡散領域）上に配置している。ゲート電極の両側のドットは、直接又は絶縁膜を介してゲート電極の側壁の全て又は一部を覆うように形成されていることが好ましい。特に、メモリ機能体として導電体ドットを１つ以上含む絶縁体を用いる場合には、導電体ドットが半導体基板（ウェル領域、ボディ領域又はソース／ドレイン拡散領域もしくは拡散領域）又はゲート電極と直接接触しないように、絶縁膜を介して配置させることが好ましい。応用例としては、ゲート電極が下端部に凹部を有する場合には、直接又は絶縁膜を介して凹部を完全に又は凹部の一部を埋め込むように形成されていてもよい。
【００８９】
ゲート電極は、メモリ機能体の側壁のみに形成されるか、あるいはメモリ機能体の上部を覆わないことが好ましい。このような配置により、コンタクトプラグをよりゲート電極と接近して配置することができるので、半導体記憶素子の微細化が容易となる。また、このような単純な配置を有する半導体記憶素子は製造が容易であり、歩留まりを向上することができる。
【００９０】
メモリ機能体は、電荷を逃げにくくする領域又は電荷を逃げにくくする機能を有する膜をさらに含むことが好ましい。電荷を逃げにくくする機能を果たすものとしては、シリコン酸化膜等が挙げられる。
【００９１】
ソース／ドレイン拡散領域は、半導体基板又はウェル領域と逆導電型の拡散領域として、メモリ機能体のゲート電極と反対側のそれぞれに配置されている。ソース／ドレイン拡散領域と半導体基板又はウェル領域との接合は、不純物濃度が急峻であることが好ましい。ホットエレクトロンやホットホールが低電圧で効率良く発生し、より低電圧で高速な動作が可能となるからである。ソース／ドレイン拡散領域の接合深さは、特に限定されるものではなく、得ようとする半導体記憶装置の性能等に応じて、適宜調整することができる。なお、半導体基板としてＳＯＩ基板を用いる場合には、ソース／ドレイン拡散領域は、表面半導体層の膜厚よりも小さな接合深さを有していてもよいが、表面半導体層の膜厚とほぼ同程度の接合深さを有していることが好ましい。
【００９２】
ソース／ドレイン拡散領域は、ゲート電極端とオーバーラップするように配置していてもよいし、ゲート電極端と一致するように配置してもよいし、ゲート電極端に対してオフセットされて配置されていてもよい。特に、オフセットされている場合には、ゲート電極に電圧を印加したとき、電荷を保持するドット下のオフセット領域の反転しやすさが、メモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果の低減をもたらすため、好ましい。ただし、あまりオフセットしすぎると、ソース・ドレイン間の駆動電流が著しく小さくなるため、ゲート長方向に対するドットの存在する領域の厚さよりもオフセット量つまり、ゲート長方向における一方のゲート電極端から近い方のソース／ドレイン拡散領域までの距離は短い方が好ましい。特に重要なことは、メモリ機能体中の電荷を保持するドットの少なくとも一部が、拡散領域であるソース／ドレイン拡散領域の一部とオーバーラップしていることである。
本発明の半導体装置を構成する半導体記憶素子の本質は、メモリ機能体の側壁部にのみ存在するゲート電極とソース／ドレイン拡散領域間の電圧差によりメモリ機能体を横切る電界によって記憶を書き換えることであるためである。
【００９３】
ソース／ドレイン拡散領域は、その一部が、チャネル領域表面、つまり、ゲート絶縁膜下面よりも高い位置に延設されていてもよい。この場合には、半導体基板内に形成されたソース／ドレイン拡散領域上に、このソース／ドレイン拡散領域と一体化した導電膜が積層されて構成されていることが適当である。導電膜としては、例えば、ポリシリコン、アモルファスシリコン等の半導体、シリサイド、上述した金属、高融点金属等が挙げられる。なかでも、ポリシリコンが好ましい。ポリシリコンは、不純物拡散速度が半導体基板に比べて非常に大きいために、半導体基板内におけるソース／ドレイン拡散領域の接合深さを浅くするのが容易で、短チャネル効果の抑制がしやすいためである。なお、この場合には、このソース／ドレイン拡散領域の一部は、ゲート電極とともに、メモリ機能体の少なくとも一部を挟持するように配置することが好ましい。
【００９４】
本発明の半導体装置を構成する半導体記憶素子は、通常の半導体プロセスによって、例えば、ゲート電極の側壁に単層又は積層構造のサイドウォールスペーサを形成する方法と同様の方法によって形成することができる。具体的には、ゲート電極又は電極を形成した後、ドット、ドット／絶縁膜、絶縁膜／ドット、絶縁膜／ドット／絶縁膜等のドットを含む単層膜又は積層膜を形成し、適当な条件下でエッチバックしてこれらの膜をサイドウォールスペーサとして残す方法；絶縁膜又はドットを形成し、適当な条件下でエッチバックしてサイドウォールスペーサとして残し、さらにドット又は絶縁膜を形成し、同様にエッチバックしてサイドウォールスペーサとして残す方法；粒子状の電荷保持材料を分散させた絶縁膜材料をゲート電極を含む半導体基板上に塗布または堆積し、適当な条件下でエッチバックして、絶縁膜材料をサイドウォールスペーサとして残す方法；ゲート電極を形成した後、前記単層膜又は積層膜を形成し、マスクを用いてパターニングする方法等が挙げられる。また、ゲート電極又は電極を形成する前に、ドット、ドット／絶縁膜、絶縁膜／ドット、絶縁膜／ドット／絶縁膜等を形成し、これらの膜のチャネル領域となる領域に開口を形成し、その上全面にゲート電極材料膜を形成し、このゲート電極材料膜を、開口を含み、開口よりも大きな形状でパターニングする方法等が挙げられる。
【００９５】
上述の半導体記憶素子を配列してメモリセルアレイを構成した場合、半導体記憶素子の最良の形態は、例えば、
ｉ）複数の半導体記憶素子のゲート電極が一体となってワード線の機能を有する、
ｉｉ）上記ワード線の両側にはメモリ機能体が形成されている、
ｉｉｉ）メモリ機能体内で電荷を保持するのはドット、特にシリコンドットである、
ｉｖ）メモリ機能体はドットと絶縁膜で構成されており、ドットはゲート絶縁膜の表面と略並行に配列する部分を有している、
ｖ）メモリ機能体中のシリコンドットはワード線及びチャネル領域とシリコン酸化膜で隔てられている、
ｖｉ）メモリ機能体内のシリコンドットと拡散層とがオーバーラップしている、
ｖｉｉ）ゲート絶縁膜の表面と略並行な表面を有するシリコンドットとチャネル領域又は半導体層とを隔てる絶縁膜の厚さと、ゲート絶縁膜の厚さが異なる、
ｖｉｉｉ）１個の半導体記憶素子の書込み及び消去動作は単一のワード線により行なう、
ｉｘ）メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極（ワード線）がない、
ｘ）メモリ機能体の直下で拡散領域と接する部分に拡散領域の導電型と反対導電型の不純物濃度が濃い領域を有する、
なる要件を満たすものである。前記要件を全て満たす場合が最良の形態となるが、無論、必ずしも上記要件を全て満たす必要はない。
【００９６】
前記要件を複数満たす場合、特に好ましい組み合わせが存在する。例えば、ｉｉｉ）メモリ機能体内で電荷を保持するのがドット、特にシリコンドットであり、ｉｘ）メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極（ワード線）がなく、ｖｉ）メモリ機能体内のドット（シリコンドット）と拡散層とがオーバーラップしている、場合である。メモリ機能体内で電荷を保持しているのが絶縁体であり、且つ、メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極がない場合には、メモリ機能体内のドット（シリコンドット）と拡散層とがオーバーラップしている場合にのみ、書込み動作が良好に行なわれることを発見した。すなわち、要件ｉｉｉ）及びｉｘ）を満たす場合は、要件ｖｉ）を満たすことが特に好ましい。一方、メモリ機能体内で電荷を保持するのが導電体であり、又はメモリ機能体の上には書込み及び消去動作を補助する機能を有する電極がある場合は、メモリ機能体内のドットと拡散層がオーバーラップしていない場合でも、書込み動作を行なうことができた。しかしながら、メモリ機能体内で電荷を保持するのが導電体ではなく絶縁体であり、又はメモリ機能体の上には書込み及び消去動作を補助する機能を有する電極がない場合には、以下のような非常に大きな効果を得ることができる。すなわち、コンタクトプラグをよりメモリ機能体と接近して配置することができ、又は半導体記憶素子間の距離が接近して複数のメモリ機能体が干渉しても記憶情報を保持できるので、半導体記憶素子の微細化が容易となる。また、素子構造が単純であるから工程数が減少し、歩留まりを向上し、論理回路やアナログ回路を構成するトランジスタとの混載を容易にすることができる。更には、５Ｖ以下という低電圧により書込み及び消去動作が行なわれることを確認した。以上より、要件ｉｉｉ）、ｉｘ）及びｖｉ）を満たすことが特に好ましいのである。
【００９７】
本発明の半導体記憶素子及び論理素子を組み合わせた半導体記憶装置は、電池駆動の携帯電子機器、特に携帯情報端末に用いることができる。携帯電子機器としては、携帯情報端末、携帯電話、ゲーム機器等が挙げられる。
【００９８】
ところで、本実施形態では、Ｎチャネル型素子の場合について述べているが、Ｐチャネル型素子でもよい。その場合は、不純物の導電型を全て逆にすれば良い。
【００９９】
また、図面の記載において、同一の材料及び物質を用いている部分においては、同一の符号を付しており、必ずしも同―の形状を示すものではない。
【０１００】
また、図面は模式的なものであり、厚みと平面寸法の関係、各層や各部の厚みや大きさの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや大きさの寸法は、以下の説明を斟酌して判断すべきものである。また図面相互間においても、互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【０１０１】
また、本特許に記載の各層や各部の厚みや大きさは、特に説明がない場合は、半導体装置の形成を完了した段階での最終形状の寸法である。よって、膜や不純物領域等を形成した直後の寸法と比較して最終形状の寸法は、後の工程の熱履歴等によって多少変化することに留意すべきである。
【０１０２】
（第２の実施形態）
図２（ａ）〜図２（ｄ）に、通常構造のＭＯＳＦＥＴである半導体スイッチング素子３２により構成される論理回路領域４と、半導体記憶素子３１からなるメモリ領域５とを、同一の半導体基板（チップ）１上に混載する手順を示す。ここで、図２において、左側が周辺回路領域４における通常構造の１個のＭＯＳＦＥＴに対応する領域を示し、右側がメモリ領域５における１個の半導体記憶素子に対応する領域を示している（後述する図３〜図６において同様。）。論理回路領域４とは、メモリ周辺回路部、論理回路部及びＳＲＡＭ部等を含む領域のことを総称している。
【０１０３】
メモリ領域５の半導体記憶素子３１は、ゲートスタック８の側面にメモリ機能体１１を有しているため、混載プロセスが非常に簡単になる。より具体的には、ゲート電極３形成後の工程にフォトリソグラフィ工程を加え、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ；ライトリ・ドープト・ドレイン）拡散領域を形成する領域と形成しない領域とを設けることにより、同一基板上で自動的に、論理回路領域４とメモリ領域５を作製することができることを示す。
【０１０４】
まず、図２（ａ）に示すように、半導体基板１上に、膜厚１ｎｍ〜６ｎｍ程度のシリコン酸窒化膜からなるゲート絶縁膜２と、膜厚５０ｎｍ〜４００ｎｍ程度のゲート電極３形成のための材料膜とを形成し、これらを所望の形状にパターニングすることによりゲートスタック８を形成する。
【０１０５】
なお、ゲート電極３形成のための材料膜としては、ポリシリコン、又は、ポリシリコンと高融点金属シリサイドの積層膜、又は、ポリシリコンと金属との積層膜が挙げられる。ゲート絶縁膜２及びゲート電極３の材料は、上述したように、その時代のスケーリング則に則ったロジックプロセスにおいて使われる材料を用いればよく、上記材料に限定されるものではない。
【０１０６】
次に、図２（ｂ）に示すように、フォトレジストを塗布して、メモリ領域５をフォトレジスト７で覆い、論理回路領域４における半導体スイッチング素子３２を形成すべき部位にレジスト開口部を設けるようにパターニングする（図２（ｂ）の左半分はレジスト開口部に相当する。）。その後フォトレジスト７及びゲートスタック８をマスクとして不純物を注入し、論理回路領域４における、ゲートスタック８の両側に相当する半導体基板表面にＬＤＤ領域６を形成する。ここで、メモリ領域５にはＬＤＤ領域６が形成されずに、通常構造のトランジスタを形成すべき論理回路領域４にＬＤＤ領域６を形成することができた。
【０１０７】
続いて、図２（ｃ）に示すように、得られた半導体基板１、及び、ゲートスタック８の露出面上に、シリコンドットを１つ以上含み膜厚２０ｎｍ〜１００ｎｍ程度の絶縁膜を形成し、異方性エッチングによりエッチバックすることにより、記憶に最適なメモリ機能体１１を、ゲート電極３の側面に沿ってサイドウォールとして形成する。
【０１０８】
ここでは、メモリ機能体１１は、複数のシリコンドット１０とそれらを包む散逸防止絶縁体１７とからなるものとしたが、メモリ機能体１１は、電荷を蓄積又はトラップする機能を有する物質とそれを包んで絶縁する物質とによって形成されていればよく、例えば、導電体ドットもしくは半導体ドットを１つ以上含む絶縁体等の単層又は積層構造によって形成することができる。
【０１０９】
その後、図２（ｄ）に示すように、ゲート電極３及びメモリ機能体１１をマスクとして不純物をイオン注入することにより、ゲート電極３及びメモリ機能体１１の両側に相当する半導体基板表面にソース／ドレイン拡散領域１３を形成する。
【０１１０】
上記したような方法を用いて半導体記憶素子３１、及び、半導体スイッチング素子３２を、同一基板１上に並行して形成することができる。
【０１１１】
上記手順から分かるように、上記半導体記憶素子３１を形成するための手順は、通常構造のＭＯＳＦＥＴ形成プロセスと非常に親和性の高いものとなっている。上記半導体記憶素子３１の構成は、公知の一般的なＭＯＳＦＥＴに近い。上記一般的なＭＯＳＦＥＴを上記半導体記憶素子３１に変更するためには、例えば、公知の一般的なＭＯＳＦＥＴのサイドウォールスペーサにメモリ機能体１１としての機能を有する材料を用いて、ＬＤＤ領域６を形成しないだけでよい。上記メモリ周辺回路部、論理回路部及びＳＲＡＭ部等を構成する通常構造ＭＯＳＦＥＴのサイドウォールスペーサがメモリ機能体１１としての機能をもっていたとしても、サイドウォールスペーサ幅が適切であって、書き換え動作が起こらない電圧範囲で動作させる限り、トランジスタ性能を損なうことが無い。従って、通常構造ＭＯＳＦＥＴで構成される半導体スイッチング素子３２と半導体記憶素子３１とは、共通のサイドウォールスペーサを用いることができる。また、上記メモリ周辺回路部、論理回路部及びＳＲＡＭ部等を構成する通常構造ＭＯＳＦＥＴで構成される半導体スイッチング素子３２と上記半導体記憶素子３１とを混載させるためには、更に、上記メモリ周辺回路部、論理回路部及びＳＲＡＭ部等のみＬＤＤ構造を形成する必要がある。ＬＤＤ構造を形成するためには、上記ゲート電極３を形成した後であって、上記メモリ機能体１１を構成する材料を堆積するまえに、ＬＤＤ領域形成のための不純物注入を行えばよい。従って、上記ＬＤＤ形成のための不純物注入を行う際に、上記メモリ領域５のみフォトレジスト７でマスクするだけで、上記半導体記憶素子３１と上記メモリ周辺回路部、論理回路部及びＳＲＡＭ部等を構成する通常構造ＭＯＳＦＥＴとを容易に混載することが可能である。さらに、上記半導体記憶素子３１と上記メモリ周辺回路部、論理回路部及びＳＲＡＭ部等を構成する通常構造ＭＯＳＦＥＴによってＳＲＡＭを構成すれば、不揮発性メモリ、論理回路、ＳＲＡＭを容易に混載することができる。
【０１１２】
ところで、上記半導体記憶素子３１において、上記論理回路部及びＳＲＡＭ部等で許容されるよりも、高い電圧を印加する必要がある場合、高耐圧ウエル形成用マスク及び高耐圧ゲート絶縁膜形成用マスクを標準ＭＯＳＦＥＴ形成用マスクに追加するだけでよい。従来、ＥＥＰＲＯＭ（書き込み消去が電気的に可能なプログラブルＲＯＭ）と論理回路部とを１つのチップ上に混載するプロセスは標準ＭＯＳＦＥＴプロセスと大きく異なり、必要マスク枚数、プロセス工数が著しく増大した。ゆえに、ＥＥＰＲＯＭとメモリ周辺回路部、論理回路部及びＳＲＡＭ部等の回路と混載した従来の場合に比べて、飛躍的にマスク枚数及びプロセス工数を削減することが可能になる。従って、メモリ周辺回路部、論理回路部及びＳＲＡＭ部等の通常構造ＭＯＳＦＥＴと半導体記憶素子３１とを混載したチップの歩留まりが向上し、コストが削減される。
【０１１３】
（第３の実施形態）
図３（ａ）〜図４（ｆ）に、論理回路領域４における半導体スイッチング素子４２と、メモリ領域５における半導体記憶素子４１とを、同一の半導体基板１上に混載する別の手順を示す。より詳しくは、ゲート電極３を形成した後であって、ゲート側面にメモリ機能体１１を構成する材料を堆積する前にフォトリソグラフィ工程及びそれに続く不純物注入工程を行うことにより、通常構造ＭＯＳＦＥＴを形成する領域のみに選択的にＬＤＤ領域を形成し、半導体スイッチング素子４２と半導体記憶素子４１とを、複雑なプロセスを必要とせず簡易に並行して形成できることを示す。
【０１１４】
図３（ａ）に示すように、ｐ型の導電型を有する半導体基板１上にＭＯＳ（金属―酸化膜―半導体）形成プロセスを経た、ＭＯＳ構造を有するゲート絶縁膜２及びゲート電極３、つまりゲートスタック８を形成する。
【０１１５】
代表的なＭＯＳ形成プロセスは、次のようなものである。
【０１１６】
まず、ｐ型の半導体領域を有する半導体基板１に既知の方法により素子分離領域（図示せず）を形成する。素子分離領域は隣り合ったデバイス間において、基板を通じてリーク電流が流れることを防止することができる。ただし、隣り合ったデバイス同士であっても、ソース／ドレイン拡散領域１３を共通にするものであれば、このような素子分離領域を形成しなくても良い。既知の素子分離領域形成方法とは、既知のロコス酸化膜を用いたものでも、既知のトレンチ分離領域を用いたものでも、その他の既知の方法を用いて素子を分離するという目的を達成することができるものであれば良い。
【０１１７】
次に、半導体領域の露出面全面に絶縁膜２を形成する（ただし、図３（ａ）は既にパターン加工された状態を示している。）。この絶縁膜２はＭＯＳＦＥＴのゲート絶縁膜となるため、Ｎ２Ｏ酸化や、ＮＯ酸化、酸化後の窒化処理等を含んだ工程を用いること等により、ゲート絶縁膜２としての性能の良い膜を形成することが望まれる。ゲート絶縁膜２としての性能の良い膜とは、ＭＯＳＦＥＴの短チャネル効果の抑制、ゲート絶縁膜２を不必要に流れる電流であるリーク電流の抑制、ゲート電極３の不純物の空乏化を抑制しつつＭＯＳＦＥＴのチャネル拡散領域へのゲート電極３不純物の拡散を抑制する等々の、ＭＯＳＦＥＴの微細化や高性能化を進めるに当たってのあらゆる不都合な要因を抑制することができる絶縁膜のことである。代表的な膜は熱酸化膜、Ｎ２Ｏ酸化膜、ＮＯ酸化膜等の酸化膜であり、膜厚は１ｎｍから６ｎｍの範囲内であることが適当である。
【０１１８】
次に、上記絶縁膜２上にゲート電極３のための材料（以下、「ゲート電極材料」と呼び、簡単のため、ゲート電極と同じ符号３を用いて説明する。）を全面に形成する。ゲート電極材料３としては、ポリシリコン、ドープドポリシリコン等の半導体や、Ａｌ、Ｔｉ、Ｗ等の金属や、これらの金属とシリコンとの化合物等、ＭＯＳＦＥＴとしての性能を有することのできる材料であればどんな材料を用いることも可能である。
【０１１９】
次に、ゲート電極材料３上に、フォトリソグラフィ工程により、所望のフォトレジストパターンを形成し、そのフォトレジストパターンをマスクとして、ゲート電極材料３及びゲート絶縁膜２をエッチングして、図３（ａ）中に示すようにパターン加工する。これによりゲートスタック８を形成する。この時、ゲート絶縁膜２はエッチングしなくても良い。エッチングせずに次工程である不純物注入時に注入保護膜として利用した場合、注入保護膜を形成する工程を略することができる。
【０１２０】
また、次に示すような方法で、ゲートスタック８を形成しても良い。ｐ型の半導体領域を有する半導体基板１の露出面全面に上記同様の機能を有するゲート絶縁膜２を形成する。次に、該ゲート絶縁膜２上に上記同様の機能を有するゲート電極材料３を形成する。次に該ゲート電極材料３上に酸化膜、窒化膜、酸窒化膜等からなるマスク絶縁膜を形成する。次に、該マスク絶縁膜上に上記同様の機能を有するフォトレジストパターンを形成し、このフォトレジストパターンの通りに該マスク絶縁膜をエッチングしてパターン化する。次にフォトレジストパターンを除去し、該マスク絶縁膜をエッチングマスクとしてゲート電極材料３をエッチングする。次に、該マスク絶縁膜、及び、ゲート絶縁膜２の露出部をエッチングすることによって、図３（ａ）中に示すようにゲートスタック８を形成する。
この時、ゲート絶縁膜２はエッチングしなくても良い。エッチングせずに次工程である不純物注入時に注入保護膜として利用した場合、注入保護膜を形成する工程を略することができる。
【０１２１】
次に、図３（ｂ）に示すように論理回路領域４のみにＬＤＤ領域６を形成する。この際、メモリ領域５には、フォトレジスト７が形成されており、ＬＤＤ領域は形成されない。ここで、メモリ領域５にはＬＤＤ領域６が形成されずに、通常構造のトランジスタを形成する論理回路領域４にＬＤＤ領域を形成することができた。該フォトレジストは、注入を阻止するものであり、選択的に除去できるものであれば良い。したがって、フォトレジストに代えて、窒化膜等の絶縁膜を用いることもできる。
【０１２２】
次に、図３（ｃ）に示すように、ゲートスタック８及び半導体基板１の露出面上に第１絶縁膜９を形成し、さらに、第１絶縁膜９上にシリコンドット１０を形成し、その後、化学的気相堆積（ＣＶＤ）法を用いた堆積絶縁膜１５を形成する。それぞれの工程を次に詳細に示す。
【０１２３】
まず、第１絶縁膜９の形成方法について示す。ゲートスタック８及び半導体基板１の露出面上に形成される第１絶縁膜９は、電子が通過する絶縁膜となるため、耐圧が高く、リーク電流が少なく、信頼性の高い膜が良い。例えば、上記ゲート絶縁膜２の材料と同様に、熱酸化膜、Ｎ２Ｏ酸化膜、ＮＯ酸化膜等の酸化膜を用いる。該酸化膜を用いる場合、膜厚は、１ｎｍから２０ｎｍ程度が良い。更に、該絶縁膜９をトンネル電流が流れる程度に薄く形成した場合は、電荷の注入／消去に必要とする電圧を低くすることができ、それによって、低消費電力化ができる。その場合の典型的な膜厚は、１ｎｍ〜５ｎｍ程度が良い。ここで第１絶縁膜９を形成することにより、シリコンドット１０は、半導体基板１及びゲート電極３に絶縁膜を介して接することになるので、保持電荷のリークをこの絶縁膜により抑制することができる。それにより、電荷保持特性がよく、長期信頼性の高い半導体記憶素子４１が形成される。
【０１２４】
次に、シリコンドット１０の形成方法について示す。ＣＶＤ法で、ジシランを原料ガスとして、１Ｔｏｒｒの圧力のもとで基板温度７００℃でシリコンドット１０を２分間成長させる。このときシリコンドット１０の大きさは５ｎｍ程度である。ただし、このときのシリコンドット１０の大きさは、１ｎｍ〜５０ｎｍ程度であることが好ましい。より好ましくは、クーロンブロッケード等の量子効果を発現するような大きさである１ｎｍ〜１５ｎｍ程度であることが望ましい。ここで、ＣＶＤにおける原料ガス、圧力、基板温度、成長時間等のそれぞれの条件を適宜変更、調整することにより、シリコンドット１０の大きさ、密度等の形態を最適化し形成することが可能となる。また、次工程の酸化によりドット径が小さくなることを考慮し、適宜大きめに形成しておくことにより、最適な形状のシリコンドット１０を形成することができる。
【０１２５】
さらに、図示はしていないが、シリコンドット１０形成後、該シリコンドット１０の表面を酸化することが望ましい。当酸化工程は熱酸化を用いるとよい。この際、シリコンドット１０の大きさが小さくなるほど、酸化の速度が遅くなるため、シリコンドット１０の大きさバラツキが抑えられる。また、該シリコンドット１０表面酸化膜は電子が通過する絶縁膜となるため、耐圧が高く、リーク電流が少なく、信頼性の高い膜であれば良い。例えば、Ｎ２Ｏ酸化膜、ＮＯ酸化膜等の酸化膜を用いてもよい。該酸化膜の場合、最終形状における膜厚は第１絶縁膜９を含んで等価酸化膜厚で、１ｎｍから２０ｎｍ程度が良い。より好ましくは、シリコンドット１０の大きさが１ｎｍ〜１５ｎｍ程度大きさである場合には１ｎｍ〜１０ｎｍ程度であることが望ましい。このように、シリコンドット１０を酸化し小さくする場合、シリコンドット１０の形成時に大きさの減少分を考慮して、大きめに形成しておく必要があることは、言うまでもない。更に、該絶縁膜をトンネル電流が流れる程度に薄く形成し、２重トンネル接合を用いたクーロンブロッケード効果によって電荷を保持する場合は、電荷の注入／消去に必要とする電圧を低くすることができ、それによって、低消費電力化ができる。その場合の典型的な酸化膜厚は、１ｎｍ〜３ｎｍ程度が良い。また、図においては、シリコンドット１０は該ゲートスタック８及び該半導体基板１の露出面上に１層のみ積層されている。しかし、このシリコンドット１０の上にさらにシリコンドット１０が堆積し、２層以上の層構造をなしても良く、また、高さが揃わず凸凹に堆積されても良い。
【０１２６】
次に、ＣＶＤ法を用いた堆積絶縁膜１５を形成するが、当工程はＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ；高温酸化膜）やＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；減圧気相成長法）を用いたステップカバレッジの良い膜を用いると良い。ＨＴＯ膜を用いた場合、膜厚は２０ｎｍ〜１００ｎｍ程度であれば良い。なお、堆積絶縁膜１５は、このあとの工程においてエッチングバックされてサイドウォールスペーサとして加工され、ソース／ドレイン拡散領域１３を形成する不純物注入の際の注入マスクとして働く。つまり、ソース／ドレイン拡散領域１３の形状、特にゲート電極３とソース／ドレイン拡散領域１３との間のオフセット幅を規定する重要な要素となる。したがって、堆積絶縁膜厚を適宜調整変更することにより、ソース／ドレイン拡散領域１３を最適な形状に形成し、最適なオフセット幅を得ることが可能となる。
【０１２７】
次に、図４（ｄ）に示すように、堆積絶縁膜１５及びシリコンドット１０を異方性エッチングすることにより、ゲートスタック８の側面に沿ってサイドウォールスペーサとして、堆積絶縁膜１５の一部からなる側壁絶縁体１６を形成する。なお、第１絶縁膜９と側壁絶縁体１６との間にはシリコンドット１０が残存する。この際、予め第１絶縁膜９と堆積絶縁膜１５の材料としてエッチングレートが異なる材料を選んでおくことにより、これらの膜の間の選択比を上げることができ、当工程を効率よく簡単に実施することが可能となる。例えば、第１絶縁膜９の材料としては窒化膜を、堆積絶縁膜１５の材料としては酸化膜を用いると良い。
【０１２８】
ただし、半導体基板１は通常シリコン基板を用いている場合が多く、その場合、ドットの材料としてシリコンを用いているため、シリコンドット１０を充分にはエッチングできず、エッチング残りが出る場合がある、この場合は、異方性エッチング後にフッ酸等を用いたウエットエッチングを用いて、残っている絶縁膜を等方性エッチングすることにより、シリコン残渣をリフトオフすると良い。
【０１２９】
次に、図４（ｅ）に示すように、第１絶縁膜９に対して異方性エッチングを行うことにより、露出部分のみ、選択的にエッチングして、第１絶縁膜９の一部からなるＬ字型絶縁膜１２を形成する。該エッチングは第１絶縁膜９を選択的にエッチングでき、側壁絶縁体１６、及び、ゲート電極３材料、及び、半導体基板１材料とのエッチング選択比の大きな条件で行うと良い。これにより、Ｌ字型絶縁膜１２、シリコンドット１０、及び、側壁絶縁体１６からなる、メモリ機能体１１を形成することができた。
【０１３０】
また、図３（ｃ）に示す構造から、図４（ｅ）に示す構造まで、１工程で進めてもよい。つまり、第１絶縁膜９、シリコンドット１０、及び、堆積絶縁膜１５をともに選択的にエッチングでき、ゲート電極３材料、及び、半導体基板１材料とのエッチング選択比の大きな条件を用いた異方性エッチングを行うことにより、通常２工程必要なところを１工程で進めても良い。そのようにした場合、工程数を減少させることができる。ただし、シリコンドット１０とゲート電極３材料、及び、半導体基板１材料は、本実施形態の典型的な例においてはシリコンを材料としているため、エッチング選択比を大きく取ることが難しい。そこで、シリコンドット１０は残るが、第１絶縁膜９及び堆積絶縁膜１５はエッチングされるような条件でエッチングし、その後、適宜フッ酸等のウエットエッチングを用いて残っている絶縁膜を等方性エッチングすることにより、シリコン残渣をリフトオフすると良い。
【０１３１】
ただし、図示はしないが、これまでの工程において、第１絶縁膜９はエッチングしなくても良い。エッチングせずに次工程である不純物注入時に注入保護膜として利用した場合、注入保護膜を形成する工程を略することができる。
【０１３２】
次に、図４（ｆ）に示すように、ゲート電極３及びその両側のメモリ機能体１１，１１を一体のマスク１４として用いてソース／ドレイン注入を行い、さらに所定の熱処理を行う。これにより、ソース／ドレイン拡散領域１３を自己整合的に形成することができる。
【０１３３】
以上のプロセスを用いることにより、論理回路領域４に用いるＬＤＤ領域を形成した通常構造ＭＯＳＦＥＴ４２、及び、メモリ領域５に用いる半導体記憶素子４１を、同一基板上で並行して、特別複雑な工程を用いることなく簡易な工程を追加するだけで、容易に形成することができる。
【０１３４】
また、メモリ機能体１１に電荷を保持した場合に、チャネル拡散領域の一部が電荷による影響を強く受けるため、ドレイン電流値が変化する。それにより半導体記憶素子４１は、保持電荷の有無に応じて情報を記憶することができる。
【０１３５】
半導体記憶素子４１のゲート絶縁膜２とメモリ機能体１１とを独立して設けることにより、半導体記憶素子４１と通常構造ＭＯＳＦＥＴ４２とを、標準ＭＯＳＦＥＴプロセスと比べて大幅なプロセス変更やプロセス工数の増加なしに１つのチップ上に混載することが可能となった。それゆえメモリ領域５と、メモリ周辺回路部等４を１つの半導体基板（チップ）１上に混載するための製造コストを大幅に削減することができる。
【０１３６】
ゲート電極３とソース／ドレイン拡散領域１３とがオフセットした半導体記憶素子４１と、オフセットしていない論理回路における通常ＭＯＳＦＥＴ４２を自己整合的な工程で同一基板上に形成することにより、メモリ効果の高い半導体記憶素子と、電流駆動力の高い論理回路における通常ＭＯＳＦＥＴを複雑なプロセスを必要とせず簡易に混載できる。
【０１３７】
更には、この半導体記憶素子４１によれば、１トランジスタ当り２ビットの記憶を実現することができるので、１ビットあたりのメモリ素子の占有面積を縮小することができ、大容量の半導体記憶素子を実現できる。
【０１３８】
また、メモリ機能体１１において、シリコンドット１０とゲート電極３との間及びシリコンドット１０と半導体基板１との間を隔離するようにＬ字型絶縁膜１２が介在しているため、保持電荷のリークをこの絶縁膜１２により抑制することができる。それにより、電荷保持特性がよく、長期信頼性の高い半導体記憶素子を実現できる。
【０１３９】
さらに、シリコンドット１０表面を酸化することにより、シリコンドット１０の大きさバラツキが抑制でき、電気特性のバラツキが少ない半導体装置が得られる。
【０１４０】
更に、基板とシリコンドット１０間の絶縁膜もしくはゲート電極３とシリコンドット１０間の絶縁膜をトンネル電流が流れる程度に薄く形成することにより、２重トンネル接合を用いたクーロンブロッケード効果によって電荷を保持する場合は、電荷の注入／消去に必要とする電圧を低くすることができ、それによって、低消費電力化が達成できる。
【０１４１】
（第４の実施形態）
図５（ａ）〜図５（ｃ）を用いて、上記第３の実施形態を変形した実施形態について説明する。本実施形態では、上記第３の実施形態におけるシリコンドット１０形成の際、シリコンドット１０を１層のみでなく、２層、３層及びそれ以上積層している。
【０１４２】
図５（ａ）に示すのは、シリコンドット１０を２層積層した場合のソース／ドレイン拡散領域１３形成後の断面形状である。メモリ機能体１１Ａ中のシリコンドット１０が縦方向に２重以上の多重ドットを構成するため１重ドットと比較して、メモリ保持性能が飛躍的に向上する。さらに、１重ドットと比較して、メモリ機能体１１Ａ中のシリコンドット１０の数が増加するため、保持電荷数が増加し、電荷密度が増大する。よって、書き込みと消去のしきい値電圧の差や、駆動電流の差が増大するので、電圧マージンが大きく、信頼性の向上した半導体記憶素子５１Ａを実現できる。
【０１４３】
また、図５（ｂ）に示すのは、シリコンドット１０を３層積層した場合のソース／ドレイン拡散領域１３形成後の断面形状である。メモリ機能体１１Ｂ中のシリコンドット１０が縦方向に３重以上の多重ドットを構成するため１重及び２重ドットと比較して、メモリ保持性能が飛躍的に向上する。さらに、１重及び２重ドットと比較して、メモリ機能体１１Ｂ中のシリコンドット１０の数が増加するため、保持電荷数が増加し、電荷密度が増大する。よって、書き込みと消去のしきい値電圧の差や、駆動電流の差が増大するので、電圧マージンが大きく、信頼性の向上した半導体記憶素子５１Ｂを実現できる。
【０１４４】
さらに、図５（ｃ）に示すのは、メモリ機能体１１Ｃ内を充分に満たすだけの膜厚まで、シリコンドット１０を積層した場合のソース／ドレイン拡散領域１３形成後の断面形状である。１重、２重及び３重ドットの場合と比較して、メモリ保持性能が飛躍的に向上する。さらに、１重、２重及び３重ドットと比較して、メモリ機能体１１Ｃ中のシリコンドット１０数が増加するため、保持電荷数が増加し、電荷密度が増大する。よって、書き込みと消去のしきい値電圧の差や、駆動電流の差が増大するので、電圧マージンが大きく、信頼性の向上した半導体記憶素子５１Ｃを実現できる。
【０１４５】
次に、シリコンドット１０を複数層積層させる製造方法について説明する。シリコンドット１０を複数層積層させること以外の工程は基本的には上記第３の実施形態に記載の工程と同様の工程を用いても良いが、シリコンドット１０の複数層積層による膜厚の厚膜化によって、堆積絶縁膜１５（図３（ｃ）参照）の堆積膜厚を減らす必要がある。詳細を以下に説明する。
【０１４６】
図３（ｂ）に示すようなＬＤＤ領域形成工程までは、上記第３の実施形態と同様の工程を用いても良い。そこで、同様の工程を用いることによる、重複説明は省略する。
【０１４７】
その後、図３（ｃ）に示したのと同様にゲートスタック８及び半導体基板１の露出面上に第１絶縁膜９を形成し、さらに、第１絶縁膜９上にシリコンドット１０を形成し、その後、化学的気相堆積（ＣＶＤ）法を用いた堆積絶縁膜１５を形成する。ただし、シリコンドット１０は１層のみでなく、２層、３層及びそれ以上積層する。つまり、１層シリコンドット１０を形成後、第３の実施形態と同様の工程によるシリコンドット１０表面の酸化を行い、２層目のシリコンドット１０を形成する。３層の場合はさらに、２層目のシリコンドット１０表面酸化を行い、その後３層目のシリコンドット１０を形成する。以降同様に多層構造を形成することができる。
【０１４８】
ただし、２層目以降のシリコンドット１０表面酸化は、１層目のシリコンドット１０の表面をも酸化するといった現象があるため、下層の酸化膜が厚膜化する。つまり、下層酸化膜の厚膜化を考慮した酸化条件を設定することにより、所望の酸化膜を形成することが可能となる。
【０１４９】
シリコンドット１０及び酸化膜の形成工程は上記第３の実施形態と同様次のようなものである。
【０１５０】
シリコンドット１０を形成する場合、ＣＶＤ法で、ジシランを原料ガスとして、１Ｔｏｒｒの圧力のもとで基板温度７００℃でシリコンドット１０を２分間成長させる。このときシリコンドット１０の大きさは５ｎｍ程度である。ただし、最終形状におけるシリコンドット１０の大きさは、１ｎｍ〜５０ｎｍ程度であることが好ましい。より好ましくは、クーロンブロッケード等の量子効果を発現するような大きさである１ｎｍ〜１５ｎｍ程度であることが望ましい。ここで、ＣＶＤにおける原料ガス、圧力、基板温度、成長時間等のそれぞれの条件を適宜変更、調整することにより、シリコンドット１０の大きさ、密度等の形態を最適化し形成することが可能となる。また、次工程の酸化によりドット径が小さくなることを考慮し、適宜大きめに形成しておくことにより、最適な形状のシリコンドット１０を形成することができる。
【０１５１】
次にシリコンドット１０表面酸化の１例は次の様なものである。当酸化工程は熱酸化を用いるとよい。この際、シリコンドット１０の大きさが小さくなるほど、酸化の速度が遅くなるため、シリコンドット１０の大きさバラツキが抑えられる。また、該シリコンドット１０の表面酸化膜は電子が通過する絶縁膜となるため、耐圧が高く、リーク電流が少なく、信頼性の高い膜であれば良い。例えば、Ｎ２Ｏ酸化膜、ＮＯ酸化膜等の酸化膜を用いてもよい。該酸化膜の場合、最終形状における膜厚は第１絶縁膜９を含んで等価酸化膜厚で、１ｎｍから２０ｎｍ程度が良い。より好ましくは、シリコンドット１０の大きさが１ｎｍ〜１５ｎｍ程度大きさである場合には膜厚が１ｎｍ〜１０ｎｍ程度であることが望ましい。このように、シリコンドット１０を酸化し小さくする場合、シリコンドット１０の形成時に大きさの減少分を考慮して、大きめに形成しておく必要があることは、言うまでもない。
【０１５２】
次に、ＣＶＤ法を用いた堆積絶縁膜１５を形成するが、当工程はＨＴＯやＬＰＣＶＤを用いたステップカバレッジの良い膜を用いると良い。ＨＴＯ膜を用いた場合、膜厚は２０ｎｍ〜１００ｎｍ程度であれば良い。なお、堆積絶縁膜１５は、このあとの工程においてエッチングバックされてサイドウォールスペーサとして加工され、ソース／ドレイン拡散領域１３を形成する不純物注入の際の注入マスクとして働く。つまり、ソース／ドレイン拡散領域１３の形状、特にゲート電極３とソース／ドレイン拡散領域１３との間のオフセット幅を規定する重要な要素となる。したがって、堆積絶縁膜厚を適宜調整変更することにより、ソース／ドレイン拡散領域１３を最適な形状に形成し、最適なオフセット幅を得ることが可能となる。ただし、シリコンドット１０の積層膜厚に堆積絶縁膜１５の膜厚を加えたものがサイドウォールスペーサ幅となる。したがって、シリコンドット１０の積層膜厚を考慮して堆積絶縁膜１５の膜厚を決めることにより、適切なサイドウォールスペーサ幅を得ることができる。例えば、シリコンドット１０積層膜厚が所望のサイドウォールスペーサ幅に達している場合は、堆積絶縁膜を形成しなくてよい。
【０１５３】
次に、図４（ｄ）に示したのと同様に、堆積絶縁膜１５及びシリコンドット１０を異方性エッチングすることにより、ゲートスタック８の側面に沿ってサイドウォールスペーサとして、堆積絶縁膜１５の一部からなる側壁絶縁体１６を形成する。なお、第１絶縁膜９と側壁絶縁体１６との間にはシリコンドット１０が残存する。この際、予め第１絶縁膜９と堆積絶縁膜１５の材料としてエッチングレートが異なる材料を選んでおくことにより、これらの膜の間の選択比を上げることができ、当工程を効率よく簡単に実施することが可能となる。例えば、第１絶縁膜９の材料としては窒化膜を、堆積絶縁膜１５の材料としては酸化膜を用いると良い。
【０１５４】
ただし、半導体基板１は通常シリコン基板を用いている場合が多く、その場合、ドットの材料としてシリコンを用いているため、シリコンドット１０を充分にはエッチングできず、エッチング残りが出る場合がある。この場合は、異方性エッチング後にフッ酸等を用いたウエットエッチングを用いて、残っている絶縁膜を等方性エッチングすることにより、シリコン残渣をリフトオフすると良い。
【０１５５】
次に、図５（ａ）〜図５（ｃ）にそれぞれ示すように、第１絶縁膜９に対して異方性エッチングを行うことにより、露出部分のみ、選択的にエッチングして、第１絶縁膜９の一部からなるＬ字型絶縁膜１２を形成する。該エッチングは第１絶縁膜９を選択的にエッチングでき、側壁絶縁体１６、及び、ゲート電極３材料、及び、半導体基板１材料とのエッチング選択比の大きな条件で行うと良い。これにより、Ｌ字型絶縁膜１２、シリコンドット１０、及び、側壁絶縁体１６からなる、メモリ機能体１１Ａ，１１Ｂ，１１Ｃを形成することができた。
【０１５６】
ただし、図示はしないが、これまでの工程において、第１絶縁膜９はエッチングしなくても良い。エッチングせずに次工程である不純物注入時に注入保護膜として利用した場合、注入保護膜を形成する工程を略することができる。
【０１５７】
次に、図５（ａ）〜図５（ｃ）にそれぞれ示すように、ゲート電極３及びその両側のメモリ機能体１１Ａ，１１Ａ、ゲート電極３及びその両側のメモリ機能体１１Ｂ，１１Ｂ、ゲート電極３及びその両側のメモリ機能体１１Ｃ，１１Ｃをそれぞれ一体のマスクとして用いて、ソース／ドレイン注入を行い、さらに所定の熱処理を行う。これにより、それぞれソース／ドレイン拡散領域１３を自己整合的に形成することができる。
【０１５８】
以上のプロセスを用いることにより、論理回路領域４に用いるＬＤＤ領域を形成した通常構造ＭＯＳＦＥＴ５２Ａ，５２Ｂ，５２Ｃ、及び、メモリ領域５に用いる半導体記憶素子５１Ａ，５１Ｂ，５１Ｃを、同一基板上で並行して、特別複雑な工程を用いることなく簡易な工程を追加するだけで、容易に形成することができる。
【０１５９】
また、メモリ機能体１１Ａ，１１Ｂ，１１Ｃに電荷を保持した場合に、チャネル拡散領域の一部が電荷による影響を強く受けるため、ドレイン電流値が変化する。それにより半導体記憶素子５１Ａ，５１Ｂ，５１Ｃは、保持電荷の有無に応じて情報を記憶することができる。
【０１６０】
半導体記憶素子５１Ａ，５１Ｂ，５１Ｃのゲート絶縁膜２とメモリ機能体１１Ａ，１１Ｂ，１１Ｃとを独立して設けることにより、半導体記憶素子５１Ａ，５１Ｂ，５１Ｃと通常構造ＭＯＳＦＥＴ５２Ａ，５２Ｂ，５２Ｃとを、標準ＭＯＳＦＥＴプロセスと比べて大幅なプロセス変更やプロセス工数の増加なしに１つのチップ上に混載することが可能となった。それゆえメモリ領域５と、メモリ周辺回路部等４を１つの半導体基板（チップ）１上に混載するための製造コストを大幅に削減することができる。
【０１６１】
ゲート電極３とソース／ドレイン拡散領域１３とがオフセットした半導体記憶素子５１Ａ，５１Ｂ，５１Ｃと、オフセットしていない論理回路における半導体スイッチング素子５２Ａ，５２Ｂ，５２Ｃを自己整合的な工程で同一基板上に形成することにより、メモリ効果の高い半導体記憶素子と、電流駆動力の高い論理回路における通常ＭＯＳＦＥＴを複雑なプロセスを必要とせず簡易に混載できる。
【０１６２】
更には、この半導体記憶素子５１Ａ，５１Ｂ，５１Ｃによれば、１トランジスタ当り２ビットの記憶を実現することができるので、１ビットあたりのメモリ素子の占有面積を縮小することができ、大容量の半導体記憶素子を実現できる。
【０１６３】
また、メモリ機能体１１Ａ，１１Ｂ，１１Ｃにおいて、シリコンドット１０とゲート電極３との間及びシリコンドット１０と半導体基板１との間を隔離するようにＬ字型絶縁膜１２が介在しているため、保持電荷のリークをこの絶縁膜１２により抑制することができる。それにより、電荷保持特性がよく、長期信頼性の高い半導体記憶素子を実現できる。
【０１６４】
さらに、シリコンドット１０表面を酸化することにより、シリコンドット１０の大きさバラツキが抑制でき、電気特性のバラツキが少ない半導体装置が得られる。
【０１６５】
更に、基板１とシリコンドット１０間およびゲート電極３とシリコンドット１０間の絶縁膜１２をトンネル電流が流れる程度に薄く形成することにより、２重トンネル接合を用いたクーロンブロッケード効果によって電荷を保持する場合は、電荷の注入／消去に必要とする電圧を低くすることができ、それによって、低消費電力化が達成できる。
【０１６６】
更に、シリコンドット１０が２重、３重もしくはそれ以上の多重ドットを形成するため、１重ドットと比較して、より蓄積電荷量が多く、保持時間の長い半導体記憶素子５１Ａ，５１Ｂ，５１Ｃが得られる。
【０１６７】
（第５の実施形態）
図６（ａ）〜図６（ｄ）を用いて、上記第３または第４の実施形態を変形した実施形態について説明する。本実施形態ではメモリ機能体等の形状を改変している。
【０１６８】
図６（ａ）に示すのは、シリコンドット１０を１層含むメモリ機能体１１の形状を改変した場合（改変されたメモリ機能体を符号１１Ｄで示す。）の断面形状である。この場合、電荷を保持するシリコンドット１０が、チャネル拡散領域付近にのみ形成されるため、書き込みによって注入した電子を消去によって除去しやすくなる。それゆえ、消去不良を防止できる。また、電荷保持部を微小化することにより、効率的に電荷の消去を行うことができ、読み出しと消去スピードが早く信頼性の高い半導体記憶素子６１Ａを実現できる。
【０１６９】
また、図６（ｂ）に示すのは、シリコンドット１０を１層含むメモリ機能体１１形成時に形状を改変し（改変されたメモリ機能体を符号１１Ｅで示す。）、その後、メモリ機能体１１Ｅを覆う絶縁膜２５を形成した場合の断面形状である。
この場合、電荷を保持するシリコンドット１０が、チャネル拡散領域付近にのみ形成されるため、書き込みによって注入した電子を消去によって除去しやすくなる。それゆえ、消去後のしきい値電圧バラツキが抑制でき、消去不良を防止できる。また、電荷保持部を微小化することにより、効率的に電荷の消去を行うことができ、読み出しと消去スピードが早く信頼性の高い半導体記憶素子６１Ｂを実現できる。
【０１７０】
また、図６（ｃ）に示すのは、シリコンドット１０を多層含むメモリ機能体１１Ｃの形状を改変した場合（改変されたメモリ機能体を符号１１Ｆで示す。）の断面形状である。
【０１７１】
また、図６（ｄ）に示すのは、シリコンドット１０を多層含むメモリ機能体１１Ｃの形状を改変し（改変されたメモリ機能体を符号１１Ｅで示す。）、その後、メモリ機能体１１Ｅを覆う絶縁膜２５を形成した場合の断面形状である。
【０１７２】
この図６（ｃ），図６（ｄ）の場合、電荷を保持するシリコンドット１０が、チャネル拡散領域付近にのみ形成されるため、書き込みによって注入した電子を消去によって除去しやすくなる。それゆえ、消去後のしきい値電圧バラツキが抑制でき、消去不良を防止できる。また、効率的に電荷の消去を行うことができ、読み出しと消去スピードが早く信頼性の高い半導体記憶素子６１Ｃ，６１Ｄを実現できる。さらに、Ｌ字型絶縁膜１２はゲート電極３の外周を覆うように残るため、ソース／ドレインのコンタクトとゲート電極３との短絡を抑制することができる。それによって、微細化が容易になり、メモリの高集積化が可能となる。さらに、１層ドットの場合と比較して、メモリ機能体１１Ｄ，１１Ｅ中のシリコンドット１０の数が増加するため、保持電荷数が増加し、電荷密度が増大する。よって、書き込みと消去のしきい値電圧の差や、駆動電流の差が増大するので、電圧マージンが大きく、信頼性の向上した半導体記憶素子６１Ｃ，６１Ｄを実現できる。
【０１７３】
ここで、上記図６（ａ）〜図６（ｄ）の構造において、メモリ領域５における、ゲート電極３とソース／ドレイン拡散領域１３との間のオフセット幅、つまり、ゲート電極３の一方の端部からソース／ドレイン拡散領域１３の近い方の端部までの横方向の距離は、それぞれメモリ機能体１１Ｄ，１１Ｅ，１１Ｆ，１１Ｇの厚さ（図中の横方向の寸法）と等しいか、または、それ以下であることが望ましい。
【０１７４】
次に、図６（ａ）及び図６（ｃ）に示す構造の半導体装置の形成方法について詳細に説明する。
【０１７５】
ソース／ドレイン拡散領域１３形成工程までは、上記第３の実施形態におけるのと同様の工程を用いても良い。そこで、同様の工程を用いることによる、重複説明は省略する。
【０１７６】
次に、図６（ａ）及び図６（ｃ）に示すように、メモリ機能体１１Ｄ，１１Ｆを等方性エッチングすることにより、ゲートスタック８の最上部位置より、メモリ機能体１１Ｄ，１１Ｆの最上部位置が低くなるようにする。
【０１７７】
ただし、半導体基板１は通常シリコン基板を用いている場合が多く、その場合、ドットの材料としてシリコンを用いているため、シリコンドット１０を充分エッチングできず、エッチング残りが出るような条件でエッチングを実施しても良い。ただし、この場合は、フッ酸等を用いたウエットエッチングを用いて残っている絶縁膜１２を適宜等方性エッチングすることにより、シリコン残渣をリフトオフすると良い。加えて、シリコン残渣を酸化し、その後、適宜フッ酸等を用いたウエットエッチングを用いてシリコン残渣を除去しても良い。
【０１７８】
また、当工程におけるエッチング量を調整し、次に示すような最適形状になるように、メモリ機能体１１Ｄ，１１Ｆの横幅を最適になるようにすることが好ましい。最適形状とは、メモリ領域５における、ゲート電極３とソース／ドレイン拡散領域１３との間のオフセット幅、つまり、ゲート電極３の一方の端部からソース／ドレイン拡散領域１３の近い方の端部までの横方向の距離が、それぞれメモリ機能体１１Ｄ，１１Ｆの厚さ（図中の横方向の寸法）と等しいか、または、それ以下であることを意味する。
【０１７９】
次に、図６（ｂ）に示す構造の半導体装置の形成方法について詳細に説明する。
【０１８０】
この場合、まず上記第２実施形態における図４（ｄ）に示される構造を形成する。
【０１８１】
次に、等方性エッチングを行って、側壁絶縁膜１６及びシリコンドット１０を図６（ｂ）に示す形状になるまでエッチングする。つまり、ゲートスタック８の最上部位置より、メモリ機能体１１Ｅの最上部位置が低くなるようにする。
【０１８２】
次に、ＣＶＤ法を用いた堆積絶縁膜を全域に形成し、それを異方性エッチングして、図６（ｂ）に示すように、ゲート電極３の両側にメモリ機能体１１Ｅを包むようにサイドウォールスペーサ絶縁体２５を形成する。当工程はＨＴＯやＬＰＣＶＤを用いたステップカバレッジの良い膜を用いると良い。なお、サイドウォールスペーサ絶縁体２５は、このあとの工程においてソース／ドレイン拡散領域１３を形成する不純物注入の際のマスクの一部として働く。つまり、ソース／ドレイン拡散領域１３の形状、特にゲート電極３とソース／ドレイン拡散領域１３との間のオフセット幅を規定する重要な要素となる。したがって、堆積絶縁膜厚を適宜調整変更することにより、ソース／ドレイン拡散領域１３を最適な形状に形成し、最適なオフセット幅を得ることが可能となる。ただし、メモリ機能体１１Ｅの幅に堆積絶縁膜の膜厚を加えたものがサイドウォールスペーサ幅となる。
したがって、メモリ機能体１１Ｅの幅を考慮して堆積絶縁膜の膜厚を決めることにより、適切なサイドウォールスペーサ幅を得ることができる。
【０１８３】
次に、図６（ｂ）に示すように、ゲート電極３、その両側のメモリ機能体１１Ｅ，１１Ｅ及びサイドウォールスペーサ絶縁体２５，２５を一体のマスクとして用いて、ソース／ドレイン注入を行い、さらに所定の熱処理を行う。これにより、ソース／ドレイン拡散領域１３を自己整合的に形成することができる。
【０１８４】
次に、図６（ｄ）に示す構造の半導体装置の形成方法について詳細に説明する。
【０１８５】
この図６（ｄ）に示す構造を形成する方法は、シリコンドット１０を積層する工程以外は、ほぼ上記図６（ｂ）を形成した工程と同様な工程を用いる。つまり、まず第４の実施形態に記載した半導体装置の形成方法における、シリコンドット１０の積層膜を形成する。その後に、等方性エッチングを行って、側壁絶縁膜１６、Ｌ字型絶縁膜１２及びシリコンドット１０を図６（ｄ）に示す形状になるまでエッチングする。つまり、ゲートスタック８の最上部位置より、メモリ機能体１１Ｇの最上部位置が低くなるようにする。ただし、半導体基板１は通常シリコン基板を用いている場合が多く、その場合、ドットの材料としてシリコンを用いているため、シリコンドット１０を充分エッチングできず、エッチング残りが出るような条件でエッチングを実施しても良い。ただし、この場合は、フッ酸等を用いたウエットエッチングを用いて残っている絶縁膜１２を適宜等方性エッチングすることにより、シリコン残渣をリフトオフすると良い。加えて、シリコン残渣を酸化し、その後、適宜フッ酸等を用いたウエットエッチングを用いてシリコン残渣を除去しても良い。このようにして、図６（ｄ）に示す形状のメモリ機能体１１Ｇを形成できる。
【０１８６】
次に、ＣＶＤ法を用いた堆積絶縁膜を形成し、それを異方性エッチングして図６（ｄ）に示すサイドウォールスペーサ絶縁体２５を形成する。当工程はＨＴＯやＬＰＣＶＤを用いたステップカバレッジの良い膜を用いると良い。なお、サイドウォールスペーサ絶縁体２５は、このあとの工程においてソース／ドレイン拡散領域１３を形成する不純物注入の際のマスクの一部として働く。つまり、ソース／ドレイン拡散領域１３の形状、特にゲート電極３とソース／ドレイン拡散領域１３との間のオフセット幅を規定する重要な要素となる。したがって、堆積絶縁膜厚を適宜調整変更することにより、ソース／ドレイン拡散領域１３を最適な形状に形成し、最適なオフセット幅を得ることが可能となる。ただし、メモリ機能体１１Ｇの幅に堆積絶縁膜の膜厚を加えたものがサイドウォールスペーサ幅となる。したがって、メモリ機能体１１Ｇの幅を考慮して堆積絶縁膜の膜厚を決めることにより、適切なサイドウォールスペーサ幅を得ることができる。
【０１８７】
次に、図６（ｄ）に示すように、ゲート電極３、その両側のメモリ機能体１１Ｇ，１１Ｇ及びサイドウォールスペーサ絶縁体２５，２５を一体のマスクとして用いて、ソース／ドレイン注入を行い、さらに所定の熱処理を行う。これにより、ソース／ドレイン拡散領域１３を自己整合的に形成することができる。
【０１８８】
以上のプロセスを用いることにより、論理回路領域４に用いるＬＤＤ領域を形成した通常構造ＭＯＳＦＥＴ６２Ａ，６２Ｂ，６２Ｃ，６２Ｄ、及び、メモリ領域５に用いる半導体記憶素子６１Ａ，６１Ｂ，６１Ｃ，６１Ｄを、同一基板上で並行して、特別複雑な工程を用いることなく簡易な工程を追加するだけで、容易に形成することができる。
【０１８９】
また、メモリ機能体１１Ｄ，１１Ｅ，１１Ｆ，１１Ｇに電荷を保持した場合に、チャネル拡散領域の一部が電荷による影響を強く受けるため、ドレイン電流値が変化する。それにより半導体記憶素子６１Ａ，６１Ｂ，６１Ｃ，６１Ｄは、保持電荷の有無に応じて情報を記憶することができる。
【０１９０】
半導体記憶素子６１Ａ，６１Ｂ，６１Ｃ，６１Ｄのゲート絶縁膜２とメモリ機能体１１Ｄ，１１Ｅ，１１Ｆ，１１Ｇとを独立して設けることにより、半導体記憶素子６１Ａ，６１Ｂ，６１Ｃ，６１Ｄと通常構造ＭＯＳＦＥＴ６２Ａ，６２Ｂ，６２Ｃ，６２Ｄとを、標準ＭＯＳＦＥＴプロセスと比べて大幅なプロセス変更やプロセス工数の増加なしに１つのチップ上に混載することが可能となった。それゆえメモリ領域５と、メモリ周辺回路部等４を１つの半導体基板（チップ）１上に混載するための製造コストを大幅に削減することができる。
【０１９１】
ゲート電極３とソース／ドレイン拡散領域１３とがオフセットした半導体記憶素子６１Ａ，６１Ｂ，６１Ｃ，６１Ｄと、オフセットしていない論理回路における半導体スイッチング素子６２Ａ，６２Ｂ，６２Ｃ，６２Ｄを自己整合的な工程で同一基板上に形成することにより、メモリ効果の高い半導体記憶素子と、電流駆動力の高い論理回路における通常ＭＯＳＦＥＴを複雑なプロセスを必要とせず簡易に混載できる。
【０１９２】
更には、この半導体記憶素子６１Ａ，６１Ｂ，６１Ｃ，６１Ｄによれば、１トランジスタ当り２ビットの記憶を実現することができるので、１ビットあたりのメモリ素子の占有面積を縮小することができ、大容量の半導体記憶素子を実現できる。
【０１９３】
また、メモリ機能体１１Ｄ，１１Ｅ，１１Ｆ，１１Ｇにおいて、シリコンドット１０とゲート電極３との間及びシリコンドット１０と半導体基板１との間を隔離するようにＬ字型絶縁膜１２が介在しているため、保持電荷のリークをこの絶縁膜１２により抑制することができる。それにより、電荷保持特性がよく、長期信頼性の高い半導体記憶素子を実現できる。
【０１９４】
更に、基板１とシリコンドット１０間およびゲート電極３とシリコンドット１０間の絶縁膜１２をトンネル電流が流れる程度に薄く形成することにより、２重トンネル接合を用いたクーロンブロッケード効果によって電荷を保持する場合は、電荷の注入／消去に必要とする電圧を低くすることができ、それによって、低消費電力化が達成できる。
【０１９５】
更に、シリコンドット１０が２重、３重もしくはそれ以上の多重ドットを形成するため、１重ドットと比較して、より蓄積電荷量が多く、保持時間の長い半導体記憶素子６１Ａ，６１Ｂ，６１Ｃ，６１Ｄが得られる。
【０１９６】
（第６の実施形態）
この実施の形態の半導体装置を構成する半導体記憶素子は、ゲート電極１１７の両側のメモリ機能体１６１、１６２が電荷を保持できる領域（電荷を蓄える領域であって、電荷を保持する機能を有する膜であってもよい）と電荷を逃げにくくする領域（電荷を逃げにくくする機能を有する膜であってもよい）から構成される。例えば、図７に示すように、シリコン酸化膜１４１、シリコン微粒子１４２及びそれを覆うように形成されたシリコン酸化膜１４３から、メモリ機能体１６１、１６２が構成されている。ここで、シリコン微粒子は電荷を保持できる機能を果たす。また、シリコン酸化膜１４１、１４３はシリコン微粒子中に蓄えられた電荷を逃げにくくする機能を有する膜の役割を果たす。
【０１９７】
また、メモリ機能体１６１、１６２における電荷を保持できる領域（シリコン微粒子１４２）は、ソース／ドレイン拡散領域１１２、１１３とそれぞれオーバーラップしている。ここで、オーバーラップするとは、ソース／ドレイン拡散領域１１２、１１３の少なくとも一部の領域上に、電荷を保持できる領域（シリコン微粒子１４２）の少なくとも一部が存在することを意味する。なお、１１１は半導体基板、１１４はゲート絶縁膜、１１７はゲート電極、１７１は（ゲート電極とソース／ドレイン拡散領域との）オフセット領域である。図示しないが、ゲート絶縁膜１１４下であって半導体基板１１１最表面部はチャネル形成領域となる。
【０１９８】
メモリ機能体１６１、１６２におけるシリコン微粒子１４２とソース／ドレイン拡散領域１１２、１１３とがオーバーラップすることによる効果を次に説明する。
【０１９９】
図８は、図７の右側のメモリ機能体１６２周辺部の拡大図である。Ｗ１はゲート電極１１４とソース／ドレイン拡散領域１１３とのオフセット量を示す。また、Ｗ２はゲート電極のゲート長方向の切断面におけるメモリ機能体１６２の幅を示しているが、メモリ機能体１６２のうちシリコン微粒子１４２のゲート電極１１７から遠い側の端が、ゲート電極１１７から遠い側のメモリ機能体１６２の端と一致しているため、メモリ機能体１６２の幅をＷ２として定義した。メモリ機能体１６２と拡散領域１１３とのオーバーラップ量は（Ｗ２−Ｗ１）で表される。特に重要なことは、メモリ機能体１６２のうちシリコン微粒子１４２が、拡散領域１１３とオーバーラップする、つまり、Ｗ２＞Ｗ１なる関係を満たすことである。
【０２００】
なお、図９に示すように、メモリ機能体１６２ａのうちシリコン微粒子１４２ａのゲート電極から遠い側の端が、ゲート電極から遠い側のメモリ機能体１６２ａの端と一致していない場合は、Ｗ２をゲート電極端からシリコン微粒子１４２ａのゲート電極と遠い側の端までと定義すればよい。なお、図９中の要素には、図８中の対応する要素の符号にａを付した符号を用いている。
【０２０１】
図８の構造における消去状態（ホールが蓄積されている）のドレイン電流は、シリコン微粒子１４２とソース／ドレイン拡散領域１１３とがオーバーラップする形状においては充分な電流値が得られるが、シリコン微粒子１４２とソース／ドレイン拡散領域１１３とがオーバーラップしない形状においてはシリコン微粒子１４２とソース／ドレイン拡散領域１１３との距離が離れると急激に減少し、３０ｎｍ程度離れると３桁程度減少する。
【０２０２】
ドレイン電流値は、読出し動作速度にほぼ比例するので、シリコン微粒子１４２とソース／ドレイン拡散領域１１３との距離が離れにつれメモリの性能は急速に劣化する。一方、シリコン微粒子１４２とソース／ドレイン拡散領域１１３とがオーバーラップする範囲においては、ドレイン電流の減少は緩やかである。したがって、電荷を保持する機能を有する膜であるシリコン微粒子１４２の少なくとも一部とソース／ドレイン領域とがオーバーラップすることが好ましい。
【０２０３】
メモリ機能体１６１（領域１８１）に記憶された情報の読み出しは、ソース／ドレイン拡散領域１１２をソース電極とし、ソース／ドレイン拡散領域１１３をドレイン領域としてチャネル形成領域中のドレイン領域に近い側にピンチオフ点を形成するのが好ましい。すなわち、２つのメモリ機能体のうち一方に記憶された情報を読み出す時に、ピンチオフ点をチャネル形成領域内であって、他方のメモリ機能体に近い領域に形成させるのが好ましい。これにより、メモリ機能体１６２の記憶状況の如何にかかわらず、メモリ機能体１６１の記憶情報を感度よく検出することができ、２ビット動作を可能にする大きな要因となる。
【０２０４】
一方、２つのメモリ機能体の片側のみに情報を記憶させる場合又は２つのメモリ機能体を同じ記憶状態にして使用する場合には、読出し時に必ずしもピンチオフ点を形成しなくてもよい。
【０２０５】
なお、図８には図示していないが、半導体基板１１１の表面にウェル領域（Ｎチャネル素子の場合はＰ型ウェル）を形成することが好ましい。ウェル領域を形成することにより、チャネル形成領域の不純物濃度をメモリ動作（書換え動作及び読出し動作）に最適にしつつ、その他の電気特性（耐圧、接合容量、短チャネル効果）を制御するのが容易になる。
【０２０６】
メモリ機能体は、メモリの保持特性を向上させる観点から、電荷を保持できる機能を有する微粒子及びその微粒子に蓄積された電荷の散逸を防ぐ散逸防止絶縁体を含んでいるのが好ましい。この実施の形態では、微粒子として電荷をトラップする準位を有するシリコン微粒子１４２、散逸防止絶縁体として微粒子に蓄積された電荷の散逸を防ぐ働きのあるシリコン酸化膜１４１、１４３を用いている。メモリ機能体が微粒子と散逸防止絶縁体とを含むことにより電荷の散逸を防いで保持特性を向上させることができる。
【０２０７】
また、メモリ機能体は、ゲート絶縁膜表面と略平行に配置される微粒子を含むこと、いいかえると、メモリ機能体における微粒子が、ゲート絶縁膜上面から等しい距離に位置するように配置されることが好ましい。具体的には、図１０に示したように、メモリ機能体１６２のシリコン微粒子１４２が、ゲート絶縁膜１１４表面と略平行に配列している。言い換えると、微粒子１４２は、ゲート絶縁膜１１４表面に対応する高さから、均一な高さに形成されることが好ましい。
【０２０８】
メモリ機能体１６２中に、ゲート絶縁膜１１４表面と略平行な微粒子１４２があることにより、微粒子１４２に蓄積された電荷の多寡によりオフセット領域１７１での反転層の形成されやすさを効果的に制御することができ、ひいてはメモリ効果を大きくすることができる。また、微粒子１４２をゲート絶縁膜１１４の表面と略平行とすることにより、オフセット量（Ｗ１）がばらついた場合でもメモリ効果の変化を比較的小さく保つことができ、メモリ効果のばらつきを抑制することができる。しかも、微粒子１４２上部方向への電荷の移動が抑制され、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。
【０２０９】
さらに、メモリ機能体１６２は、ゲート絶縁膜１１４の表面と略平行な微粒子１４２とチャネル形成領域（又はウェル領域）とを隔てる絶縁膜（例えば、シリコン酸化膜１４４のうちオフセット領域１７１上の部分）を含むことが好ましい。この絶縁膜により、微粒子に蓄積された電荷の散逸が抑制され、さらに保持特性の良い半導体記憶素子を得ることができる。
【０２１０】
なお、微粒子１４２の大きさを制御すると共に、微粒子１４２下の絶縁膜（シリコン酸化膜１４４のうちオフセット領域１７１上の部分）の膜厚を一定に制御することにより、半導体基板表面から微粒子中に蓄えられる電荷までの距離を概ね一定に保つことが可能となる。つまり、半導体基板表面から微粒子中に蓄えられる電荷までの距離を、微粒子１４２下の絶縁膜の最小膜厚値から、微粒子１４２下の絶縁膜の最大膜厚値と微粒子１４２の大きさ最大値との和までの間に制御することができる。これにより、微粒子１４２に蓄えられた電荷により発生する電気力線の密度を概ね制御することが可能となり、メモリ素子のメモリ効果の大きさばらつきを非常に小さくすることが可能となる。
【０２１１】
（第７の実施形態）
この実施の形態は、ゲート電極、メモリ機能体及びソース／ドレイン領域間距離の最適化に関する。
【０２１２】
図１１に示したように、Ａはゲート長方向の切断面におけるゲート電極長、Ｂはソース／ドレイン領域間の距離（チャネル長）、Ｃは一方のメモリ機能体の端から他方のメモリ機能体の端までの距離、つまり、ゲート長方向の切断面における一方のメモリ機能体内の電荷を保持できる機能を有する膜の端（ゲート電極と離れている側）から他方のメモリ機能体内の電荷を保持できる機能を有する膜の端（ゲート電極と離れている側）までの距離を示す。
【０２１３】
まず、Ｂ＜Ｃであることが好ましい。チャネル形成領域のうちゲート電極１１７下の部分とソース／ドレイン領域１１２、１１３との間にはオフセット領域１７１が存する。Ｂ＜Ｃにより、メモリ機能体１６１、１６２（シリコン微粒子１４２）に蓄積された電荷により、オフセット領域１７１の全領域において、反転の容易性が効果的に変動する。したがって、メモリ効果が増大し、特に読出し動作の高速化が実現する。
【０２１４】
また、ゲート電極１１７とソース／ドレイン領域１１２、１１３がオフセットしている場合、つまり、Ａ＜Ｂが成立する場合には、ゲート電極に電圧を印加したときのオフセット領域の反転のしやすさがメモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果を低減することができる。ただし、メモリ効果が発現する限りにおいては、必ずしも存在する必要はない。オフセット領域１７１がない場合においても、ソース／ドレイン領域１１２、１１３の不純物濃度が十分に薄ければ、メモリ機能体１６１、１６２（シリコン微粒子１４２）においてメモリ効果が発現し得る。
したがって、Ａ＜Ｂ＜Ｃであるのが最も好ましい。
【０２１５】
（第８の実施形態）
この実施の形態の半導体装置を構成する半導体記憶素子は、図１２に示すように、第６の実施形態における半導体基板をＳＯＩ基板とする以外は、実質的に同様の構成を有する。
【０２１６】
ただし、ＳＯＩ基板特有の基板浮遊効果が発現しやすくなり、それによってホットエレクトロン発生効率を向上させることができ、書込み速度を高速化できる。
【０２１７】
この半導体記憶素子は、半導体基板１８１上に埋め込み酸化膜１８３が形成され、さらにその上にＳＯＩ層が形成されている。ＳＯＩ層内にはソース／ドレイン拡散領域１１２、１１３が形成され、それ以外の領域はボディ領域１８２となっている。
【０２１８】
この半導体記憶素子によっても、第６の実施形態における半導体記憶素子と同様の作用効果を奏する。さらに、ソース／ドレイン拡散領域１１２、１１３とボディ領域１８２との接合容量を著しく小さくすることができるので、素子の高速化や低消費電力化が可能となる。
【０２１９】
（第９の実施形態）
この実施の形態の半導体装置を構成する半導体記憶素子は、図１３に示すように、上記第６の実施形態において、Ｎ型のソース／ドレイン領域１１２、１１３のチャネル形成領域側に隣接して、Ｐ型高濃度領域１９１を追加した以外は、実質的に同様の構成を有する。
【０２２０】
すなわち、Ｐ型高濃度領域１９１におけるＰ型を与える不純物（例えばボロン）濃度が、領域１９２におけるＰ型を与える不純物濃度より高い。Ｐ型高濃度領域１９１におけるＰ型の不純物濃度は、例えば、５×１０１７ｃｍ−３〜１×１０１９ｃｍ−３程度が適当である。また、領域１９２のＰ型の不純物濃度は、例えば、５×１０１６ｃｍ−３〜１×１０１８ｃｍ−３とすることができる。
【０２２１】
このように、Ｐ型高濃度領域１９１を設けることにより、ソース／ドレイン拡散領域１１２、１１３と半導体基板１１１との接合が、メモリ機能体１６１、１６２の直下で急峻となる。そのため、書込み及び消去動作時にホットキャリアが発生し易くなり、書込み動作及び消去動作の電圧を低下させ、あるいは書込み動作及び消去動作を高速にすることが可能となる。さらに、領域１９２の不純物濃度は比較的薄いので、メモリが消去状態にあるときの閾値が低く、ドレイン電流は大きくなる。そのため、読出し速度が向上する。したがって、書換え電圧が低く又は書換え速度が高速で、かつ、読出し速度が高速な半導体記憶素子を得ることができる。
【０２２２】
また、図１３において、ソース／ドレイン領域近傍であってメモリ機能体の下（すなわち、ゲート電極の直下ではない）において、Ｐ型高濃度領域１９１を設けることにより、トランジスタ全体としての閾値は著しく上昇する。この上昇の程度は、Ｐ型高濃度領域１９１がゲート電極の直下にある場合に比べて著しく大きい。メモリ機能体に書込み電荷（トランジスタがＮチャネル型の場合は電子）が蓄積した場合は、この差がいっそう大きくなる。一方、メモリ機能体に十分な消去電荷（トランジスタがＮチャネル型の場合は正孔）が蓄積された場合は、トランジスタ全体としての閾値は、ゲート電極下のチャネル形成領域（領域１９２）の不純物濃度で決まる閾値まで低下する。すなわち、消去時の閾値は、Ｐ型高濃度領域１９１の不純物濃度には依存せず、一方で、書込み時の閾値は非常に大きな影響を受ける。よって、Ｐ型高濃度領域１９１をメモリ機能体の下であってソース／ドレイン領域近傍に配置することにより、書込み時の閾値のみが非常に大きく変動し、メモリ効果（書込時と消去時での閾値の差）を著しく増大させることができる。
【０２２３】
（第１０の実施形態）
この実施の形態の半導体装置を構成する半導体記憶素子は、図１４に示すように、第６の実施形態において、電荷保持部（シリコン微粒子１４２）とチャネル形成領域又はウェル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（Ｔ２）よりも薄いこと以外は、実質的に同様の構成を有する。
【０２２４】
ゲート絶縁膜１１４は、メモリの書換え動作時における耐圧の要請から、その厚さＴ２には下限値が存在する。しかし、絶縁膜の厚さＴ１は、耐圧の要請かかわらず、Ｔ２よりも薄くすることが可能である。Ｔ１を薄くすることにより、メモリ機能体への電荷の注入が容易になり、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にすることが可能となり、また、シリコン微粒子１４２に電荷が蓄積された時にチャネル形成領域又はウェル領域に誘起される電荷量が増えるため、メモリ効果を増大させることができる。
【０２２５】
したがって、Ｔ１＜Ｔ２とすることにより、メモリの耐圧性能を低下させることなく、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にし、さらにメモリ効果を増大することが可能となる。
【０２２６】
なお、絶縁膜の厚さＴ１は、製造プロセスによる均一性や膜質が一定の水準を維持することが可能であり、かつ保持特性が極端に劣化しない限界となる０．８ｎｍ以上であることがより好ましい。
【０２２７】
（第１１の実施形態）
この実施形態の半導体装置を構成する半導体記憶素子は、図１５に示すように、第６の実施形態において、電荷保持部（シリコン微粒子１４２）とチャネル形成領域又はウェル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（Ｔ２）よりも厚いこと以外は、実質的に同様の構成を有する。
【０２２８】
ゲート絶縁膜１１４は、素子の短チャネル効果防止の要請から、その厚さＴ２には上限値が存在する。しかし、絶縁膜の厚さＴ１は、短チャネル効果防止の要請かかわらず、Ｔ２よりも厚くすることが可能である。Ｔ１を厚くすることにより、電荷蓄積領域に蓄積された電荷が散逸するのを防ぎ、メモリの保持特性を改善することが可能となる。
【０２２９】
したがって、Ｔ１＞Ｔ２とすることにより、メモリの短チャネル効果を悪化させることなく保持特性を改善することが可能となる。
【０２３０】
なお、絶縁膜の厚さＴ１は、書換え速度の低下を考慮して、２０ｎｍ以下であることが好ましい。
【０２３１】
（第１２の実施形態）
図１８（ａ），図１８（ｂ）は、それぞれ本発明の一実施形態のＩＣカード４００Ａ，４００Ｂの構成を示している。
【０２３２】
図１８（ａ）に示すＩＣカード４００Ａ内には、ＭＰＵ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ；マイクロ・プロセシング・ユニット）部４０１、及び、コネクト部４０８が内蔵されている。ＭＰＵ部４０１内には、データメモリ部４０４、演算部４０２、制御部４０３、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ；読み出し専用メモリ）４０５及びＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ；ランダム・アクセス・メモリ）４０６があり、これらが１つのチップに形成されている。ＲＯＭ４０５には、ＭＰＵ部４０１を駆動するためのプログラムが格納されている。ＲＡＭ４０６はワークエリアとして用いられ、演算データを一時的に記憶する。ＭＰＵ部４０１には、本発明の半導体装置が組み込まれている。上記各部４０１，４０３，４０３，４０４，４０５，４０６，４０８は、配線（データバス、電源線等を含む）４０７で接続されている。また、コネクト部４０８と外部のリーダライタ４０９は、このＩＣカード４００Ａがリードライタ４０９に装着されたときに接続され、カード４００Ａに電力が供給されるとともにデータの交換が行なわれる。
【０２３３】
本ＩＣカード４００Ａの特徴は、ＭＰＵ部４０１にデータメモリ部４０４が内蔵され、１つの半導体チップ上に半導体スイッチング素子と半導体記憶素子とが混載されている点である。
【０２３４】
データメモリ部４０４には、既述のような製造コストを削減することが可能な半導体記憶素子３０，３１，４１，５１Ａ〜５１Ｃまたは６１Ａ〜６１Ｄを用いている。これらの半導体記憶素子は微細化が容易であり、かつ２ビット動作が可能であるから、これを配列したメモリセルアレイの面積を縮小するのも容易となる。したがって、メモリセルアレイのコストを削減することができる。このメモリセルアレイをＩＣカード４００Ａのデータメモリ部４０４に用いれば、ＩＣカードのコストが削減される。
【０２３５】
また、ＭＰＵ部４０１にデータメモリ部４０４を内蔵し、１つのチップ上に形成しているので、ＩＣカードのコストを大きく低減することができる。
【０２３６】
さらに、ＭＰＵ部４０１を本発明の半導体装置で構成しているので、つまりデータメモリ部４０４に半導体記憶素子を用いており、他の回路部には半導体スイッチング素子を用いているので、例えばデータメモリ部４０４にフラッシュメモリを用いた場合に比べて、製造プロセスが著しく簡略化される。この理由は、データメモリ部４０４の半導体記憶素子の形成プロセスと、論理回路部（演算部４０２及び制御部４０３）を構成する半導体スイッチング素子の形成プロセスとが、互いに非常に似ており、それらを１チップ上に混載するのが非常に容易だからである。したがって、ＭＰＵ部４０１とデータメモリ部４０４を１つのチップ上に形成することによるコスト削減効果が特に大きくなる。
【０２３７】
なお、ＲＯＭ４０５を上記半導体記憶素子で構成してもよい。このようにすれば、ＲＯＭ４０５を外部から書き換えることが可能となり、ＩＣカードの機能を飛躍的に高くすることができる。上記記憶素子は微細化が容易で、かつ２ビット動作が可能であるから、マスクＲＯＭを上記記憶素子で置き換えてもチップ面積の増大をほとんど招かない。また、上記半導体記憶素子を形成するプロセスは、通常のＣＭＯＳ形成プロセスとほとんど変わらないので、論理回路部との混載が容易である。
【０２３８】
次に図１８（ｂ）に示すＩＣカード４００Ｂ内には、ＭＰＵ部４０１、ＲＦインターフェース部４１０、及び、アンテナ部４１１が内蔵されている。ＭＰＵ部４０１内には、データメモリ部４０４、演算部４０２、制御部４０３、ＲＯＭ４０５及びＲＡＭ４０６があり、これらが１つのチップに形成されている。上記各部４０１，４０２，４０３，４０４，４０５，４０６，４１０，４１１は、配線（データバス、電源線等を含む）４０７で接続されている。
【０２３９】
この図１８（ｂ）のＩＣカード４００Ｂが、図１８（ａ）のＩＣカード４００Ａと異なるのは、非接触型であるという点である。そのため、制御部４０３は、コネクト部ではなく、ＲＦインターフェース部４１０を介してアンテナ部４１１に接続されている。アンテナ部４１１は、外部機器との通信及び集電機能を有する。ＲＦインターフェース部４１０は、アンテナ部４１１から伝達された高周波信号を整流し電力を供給する機能と、信号の変調及び復調機能を有する。なお、ＲＦインターフェース部４１０及びアンテナ部４１１は、ＭＰＵ部４０１と１つのチップ上に混載されていてもよい。
【０２４０】
本ＩＣカード４００Ｂは非接触型であるから、コネクタ部を通じた静電破壊を防止することができる。また、外部機器と必ずしも密着する必要がないので、使用形態の自由度が大きくなる。更には、データメモリ部４０４を構成する半導体記憶素子は、従来のフラッシュメモリ（約１２Ｖの電源電圧）に比べて低い電源電圧（例えば約９Ｖ）で動作するので、ＲＦインターフェース部４１０の回路を小型化し、コストを削減することができる。
【０２４１】
（第１３の実施形態）
本発明の半導体装置は、電池駆動の携帯電子機器、特に携帯情報端末に用いることができる。携帯電子機器としては、携帯情報端末、携帯電話、ゲーム機器等が挙げられる。
【０２４２】
図１９は本発明を適用した一実施形態の携帯電話５００のブロック構成を示している。
【０２４３】
この携帯電話５００内には、ＭＰＵ部５０１、マン・マシンインターフェース部５０８、ＲＦ回路部５１０、及び、アンテナ部５１１が内蔵されている。ＭＰＵ部５０１内には、データメモリ部５０４、演算部５０２、制御部５０３、ＲＯＭ５０５及びＲＡＭ５０６があり、これらが１つのチップに形成されている。ＲＯＭ５０５には、ＭＰＵ部５０１を駆動するためのプログラムが格納されている。ＲＡＭ５０６はワークエリアとして用いられ、演算データを一時的に記憶する。ＭＰＵ部５０１には、本発明の半導体装置が組み込まれている。上記各部５０１，５０２，５０３，５０４，５０５，５０６，５０８，５１０，５１１は、配線（データバス、電源線等を含む）５０７で接続されている。
【０２４４】
本携帯電話５００の特徴は、ＭＰＵ部５０１にデータメモリ部５０４が内蔵され、１つの半導体チップ上に半導体スイッチング素子と半導体記憶素子とが混載されている点である。
【０２４５】
データメモリ部５０４には、既述のような製造コストを削減することが可能な半導体記憶素子３０，３１，４１，５１Ａ〜５１Ｃまたは６１Ａ〜６１Ｄを用いている。これらの半導体記憶素子は微細化が容易であり、かつ２ビット動作が可能であるから、これを配列したメモリセルアレイの面積を縮小するのも容易となる。したがって、メモリセルアレイのコストを削減することができる。このメモリセルアレイを携帯電話５００のデータメモリ部５０４に用いれば、携帯電話のコストが削減される。
【０２４６】
また、ＭＰＵ部５０１にデータメモリ部５０４を内蔵し、１つのチップ上に形成しているので、携帯電話のコストを大きく低減することができる。
【０２４７】
さらに、ＭＰＵ部５０１を本発明の半導体装置で構成しているので、つまりデータメモリ部５０４に半導体記憶素子を用いており、他の回路部には半導体スイッチング素子を用いているので、例えばデータメモリ部５０４にフラッシュメモリを用いた場合に比べて、製造プロセスが著しく簡略化される。この理由は、データメモリ部５０４の半導体記憶素子の形成プロセスと、論理回路部（演算部５０２及び制御部５０３）を構成する半導体スイッチング素子の形成プロセスとが、互いに非常に似ており、それらを１チップ上に混載するのが非常に容易だからである。したがって、ＭＰＵ部５０１とデータメモリ部５０４を１つのチップ上に形成することによるコスト削減効果が特に大きくなる。
【０２４８】
なお、ＲＯＭ５０５を上記半導体記憶素子で構成してもよい。このようにすれば、ＲＯＭ５０５を外部から書き換えることが可能となり、携帯電話の機能を飛躍的に高くすることができる。上記記憶素子は微細化が容易で、かつ２ビット動作が可能であるから、マスクＲＯＭを上記記憶素子で置き換えてもチップ面積の増大をほとんど招かない。また、上記半導体記憶素子を形成するプロセスは、通常のＣＭＯＳ形成プロセスとほとんど変わらないので、論理回路部との混載が容易である。
【０２４９】
このように、本発明の半導体装置を携帯電話５００に代表されるような携帯電子機器に用いることにより、制御回路の製造コストが削減されるから、携帯電子機器自体のコストを削減することができる。もしくは、制御回路に含まれる半導体記憶素子を大容量化して、携帯電子機器の機能を高度化することができる。
【０２５０】
【発明の効果】
以上より明らかなように、本発明の半導体装置は、半導体記憶素子と半導体スイッチング素子とを混載した半導体装置であって、簡単なプロセスで容易に作製でき、低コスト化することができる。
【０２５１】
また、本発明の半導体装置の製造方法は、半導体記憶素子と半導体スイッチング素子とを混載した半導体装置を、簡単なプロセスで容易に作製でき、低コスト化できる。
【０２５２】
また、本発明の携帯電子機器及びＩＣカードは、そのような半導体装置を備えているので、コスト削減できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体記憶素子の構造の概要を示す概略断面図である。
【図２】本発明の第２の実施形態に係る半導体装置の製造工程を示す概略断面図である。
【図３】本発明の第３の実施形態に係る半導体装置の製造工程を示す概略断面図である。
【図４】本発明の第３の実施形態に係る半導体装置の製造工程を示す概略断面図である。
【図５】本発明の第４の実施形態に係る半導体装置の製造工程を示す概略断面図である。
【図６】本発明の第５の実施形態に係る半導体装置の製造工程を示す概略断面図である。
【図７】本発明の第６の実施形態に係る半導体記憶素子の構造の概要を示す概略断面図である。
【図８】図７の半導体記憶素子が有するメモリ機能体及びその周辺部の拡大図である。
【図９】図８に対応して、メモリ機能体のうちシリコン微粒子のゲート電極から遠い側の端が、ゲート電極から遠い側のメモリ機能体の端と一致していない態様を示す図である。
【図１０】メモリ機能体のシリコン微粒子が、ゲート絶縁膜表面と略平行に配列している態様を示す図である。
【図１１】本発明の第７の実施形態に係る半導体記憶素子の構造の概要を示す概略断面図である。
【図１２】本発明の第８の実施形態に係る半導体記憶素子の構造の概要を示す概略断面図である。
【図１３】本発明の第９の実施形態に係る半導体記憶素子の構造の概要を示す概略断面図である。
【図１４】本発明の第１０の実施形態に係る半導体記憶素子の構造の概要を示す概略断面図である。
【図１５】本発明の第１１の実施形態に係る半導体記憶素子の構造の概要を示す概略断面図である。
【図１６】本発明の第１の実施形態に係る半導体装置の構成図である。
【図１７】本発明の第１の実施形態に係る別の半導体装置の構成図である。
【図１８】本発明の第１２の実施形態に係るＩＣカードを示す概略ブロック図である。
【図１９】本発明の第１３の実施形態に係る携帯電話を示す概略ブロック図である。
【図２０】従来の不揮発性メモリ素子の構造の概要を示す概略断面図である。
【符号の説明】
１ 半導体基板
２ ゲート絶縁膜
３ ゲート電極
４ 論理回路領域
５ メモリ領域
６ ＬＤＤ領域
８ ゲートスタック
１０ シリコンドット
１１，１１Ａ，１１Ｂ，１１Ｃ，…，１１Ｇ メモリ機能体
１２ Ｌ字型絶縁膜
１６ 側壁絶縁体
２０ オフセット領域
２５ サイドウォールスペーサ絶縁体
【発明の属する技術分野】
本発明は半導体記憶素子と半導体スイッチング素子とを同一基板上に混載した半導体装置及びその製造方法に関する。
【０００２】
また、本発明は、そのような半導体装置を備えた携帯電子機器及びＩＣカードに関する。
【０００３】
【従来の技術および発明が解決しようとする課題】
従来は、フラッシュメモリと論理回路を混載した半導体装置を製造する場合、大幅なコスト・アップが避けられなかった。コスト・アップの要因である製造コストがかさむ理由としては、混載のため複雑なプロセスになり、余計にマスクが必要となることが挙げられる。例えばフラッシュメモリでは、メモリ素子に２層のポリシリコン層を必要とするなどの理由から、標準のＣＭＯＳ製造プロセスに対して７から８枚のマスクを追加しなければならなかった（例えば、非特許文献１参照。）。
【０００４】
そこで、本発明の課題は、半導体記憶素子と半導体スイッチング素子とを混載した半導体装置であって、簡単なプロセスで容易に作製でき、低コスト化することができるものを提供することにある。
【０００５】
また、本発明の課題は、半導体記憶素子と半導体スイッチング素子とを混載した半導体装置を、簡単なプロセスで容易に作製でき、低コスト化できる半導体装置の製造方法を提供することにある。
【０００６】
また、本発明の課題は、そのような半導体装置を備えた携帯電子機器及びＩＣカードを提供することにある。
【０００７】
なお、一般的なフラッシュメモリの素子の構造断面図を、図２０に示す。Ｐ型ウェル領域１０１上に第１酸化膜１０４を介してポリシリコンからなる浮遊ゲート１０６を有し、浮遊ゲート１０６の上に第２酸化膜１０５を介してポリシリコンからなる制御ゲート１０７を有する。ゲート電極１０６，１０７の両側のＰ型ウェル領域１０１表面には第１のＮ型拡散領域１０２及び第２のＮ型拡散領域１０３が形成されている。ゲート電極１０６，１０７の端部は第１のＮ型拡散領域１０２，第２のＮ型拡散領域１０３の端部上にそれぞれ重なっている。また、フラッシュメモリと論理回路を混載した場合の一形態として、アレイ状に配置したメモリセルアレイ、並びに、その周辺にデコーダ、書き込み／消去回路及び読み出し回路等の周辺回路となる論理回路を配置する技術が知られている。さらに、メモリユニットをパソコンや携帯電話等の情報処理システムとして機能させるためには、ＭＰＵ（マイクロ・プロセッシング・ユニット）等の論理回路部、キャッシュとして用いるＳＲＡＭ（スタティックＲＡＭ）部等を配置する技術が知られている。
【０００８】
【非特許文献１】
大石 基之、『「誰でも使える不揮発性メモリ」が登場，標準ＣＭＯＳ技術で製造可能に』、第３段落「従来の不揮発性メモリは〜が使いづらかった。」、［ｏｎｌｉｎｅ］、２００２年３月６日、日経ＢＰ社、［平成１５年３月１７日検索］、インターネット＜ＵＲＬ：ｈｔｔｐ：／／ｎｅ．ｎｉｋｋｅｉｂｐ．ｃｏ．ｊｐ／ｅｄａｏｎｌｉｎｅ／２００２／０３／１００００１１２２９．ｈｔｍｌ＞
【０００９】
【課題を解決するための手段】
上記課題を解決するため、本発明の半導体装置は、半導体基板上に、半導体記憶素子を有するメモリ領域と、半導体スイッチング素子を有する論理回路領域とが配置され、
上記半導体記憶素子と半導体スイッチング素子はそれぞれ、ゲート電極と、このゲート電極の両側に相当する半導体基板表面に形成された一対のソース／ドレイン拡散領域とを有する電界効果トランジスタからなり、
上記半導体記憶素子のゲート電極の両側に、電荷を蓄積する機能を有する複数の微粒子からなる電荷保持部及び蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とからなるメモリ機能体が設けられ、
上記半導体記憶素子においては、上記電荷保持部に保持された電荷の多寡により、上記ゲート電極に電圧を印加した際の一方の上記ソース／ドレイン拡散領域から他方の上記ソース／ドレイン拡散領域に流れる電流量を変化させ得るように構成されていることを特徴としている。
【００１０】
一般的なフラッシュメモリは電荷保持部（電荷を蓄積するための領域）がゲート電極下部にあるのでゲート絶縁膜が厚膜化した電界効果トランジスタとしての能力しかなかったが、本発明における半導体記憶素子は、電荷保持部がゲート電極側方にあるため、最先端のＭＯＳＦＥＴ製造プロセスを容易に適用できる。そして、本発明によれば、そのような半導体記憶素子と半導体スイッチング素子を混載した、半導体装置を提供できる。さらに、上記複数の半導体スイッチング素子より論理回路部が構成され、上記複数の半導体記憶素子により不揮発性メモリ部が構成されているため、上記効果を有し、同一基板上に容易に混載された論理回路部と不揮発性メモリ部を有する半導体装置を実現することができる。
【００１１】
また、別の局面では、本発明の半導体装置は、半導体基板上に、半導体記憶素子を有するメモリ領域と、半導体スイッチング素子を有する論理回路領域とが配置され、
上記半導体記憶素子と半導体スイッチング素子はそれぞれ、ゲート電極と、このゲート電極の両側に相当する半導体基板表面に形成された一対のソース／ドレイン拡散領域とを有する電界効果トランジスタからなり、
上記半導体スイッチング素子では、チャネル方向に関して上記ゲート電極の端部の下に上記ソース／ドレイン拡散領域が延在して重なる一方、
上記半導体記憶素子では、チャネル方向に関して上記ゲート電極と上記ソース／ドレイン拡散領域との間に間隔が設けられ、半導体基板表面上の上記間隔を覆うように、電荷を蓄積する機能を有する複数の微粒子からなる電荷保持部及び蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とからなるメモリ機能体が設けられていることを特徴としている。
【００１２】
本発明の半導体装置では、半導体基板上に、半導体記憶素子を有するメモリ領域と、半導体スイッチング素子を有する論理回路領域とが配置されている。つまり、同一基板内に半導体記憶素子と半導体スイッチング素子とが混載されている。半導体記憶素子は、一方のソース／ドレイン拡散領域から他方のソース／ドレイン拡散領域に流れる電流量を保持電荷の多寡により変化させ得るものとする。半導体スイッチング素子は、たとえ電荷を保持し得る場合であっても、一方のソース／ドレイン拡散領域から他方のソース／ドレイン拡散領域に流れる電流量を、素子の動作に影響する程度には、保持電荷の多寡により変化させないものとする。半導体記憶素子において、ゲート電極の側方に、電荷を蓄積する機能を有する複数の微粒子からなる電荷保持部と、蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とのメモリ機能体が配置されるため、不揮発性半導体記憶素子として働くことができる。
【００１３】
さらに、チャネル方向に関して上記ゲート電極と上記ソース／ドレイン拡散領域との間に間隔（オフセット領域）を有する半導体記憶素子と、そのような間隔を有しない半導体スイッチング素子とが同一基板内に混載されているので、メモリ効果の良好な不揮発性半導体記憶素子と電流駆動能力の高い半導体スイッチング素子が混載できる。
【００１４】
また、一般的なフラッシュメモリは電荷保持部（電荷を蓄積するための領域）がゲート電極下部にあるのでゲート絶縁膜が厚膜化した電界効果トランジスタとしての能力しかなかったが、本発明における半導体記憶素子は、電荷保持部がゲート電極側方にあるため、最先端のＭＯＳＦＥＴ製造プロセスを容易に適用できる。そして、本発明によれば、そのような半導体記憶素子と半導体スイッチング素子を混載した、半導体装置を提供できる。さらに、上記複数の半導体スイッチング素子より論理回路部が構成され、上記複数の半導体記憶素子により不揮発性メモリ部が構成されているため、上記効果を有し、同一基板上に容易に混載された論理回路部と不揮発性メモリ部を有する半導体装置を実現することができる。
【００１５】
一実施形態の半導体装置は、上記半導体スイッチング素子のゲート電極の両側に、上記半導体記憶素子のメモリ機能体と同じものが設けられていることを特徴とする。
【００１６】
このように、半導体記憶素子だけでなく半導体スイッチング素子でもゲート電極の側方にメモリ機能体を形成した場合は、両者の作製プロセスに大幅な差がないため、半導体記憶素子と半導体スイッチング素子とを混載した半導体装置を、簡単なプロセスで容易に作製でき、低コスト化できる。
【００１７】
また、一実施形態の半導体装置は、上記メモリ機能体が上記ゲート電極の側面に設けられたサイドウォールスペーサであることを特徴としている。
【００１８】
この一実施形態の半導体装置では、サイドウォールスペーサがセルフアラインプロセスにより形成され得るため、例えば、半導体スイッチング素子からなる論理回路等と半導体記憶素子からなる不揮発性メモリとの混載が自己整合的なプロセスを用いて非常に容易に可能になる。
【００１９】
また、一実施形態の半導体装置は、上記微粒子と上記ゲート電極との間、及び、上記微粒子と上記半導体基板との間に、上記散逸防止絶縁体の少なくとも一部が介在していることを特徴としている。
【００２０】
この一実施形態の半導体装置では、上記電荷を蓄積する機能を有する微粒子と、上記ゲート電極及び半導体基板との間に、上記散逸防止絶縁体の少なくとも一部が介在しているため、上記微粒子から上記ゲート電極及び半導体基板への蓄積電荷のリークを抑制することができる。それにより、電荷保持特性が良くなり、長期信頼性が高まる。
【００２１】
また、一実施形態の半導体装置では、上記散逸防止絶縁体は、上記微粒子と上記ゲート電極との間及び上記微粒子と半導体基板との間を隔離するように、実質的に均一な膜厚で上記ゲート電極の側面と上記ゲート電極の両側に相当する半導体基板表面とを覆う断面Ｌ字型（ここでＬ字型とは、単に角を有する形状のことを意味しているものであり、完全に直角に交わる角を有していることを意味するものではない。以下Ｌ字型の記載はすべて同じ）の第１の絶縁膜を含むことを特徴としている。
【００２２】
この一実施形態の半導体装置によれば、上記と同様に、上記微粒子から上記ゲート電極及び半導体基板への蓄積電荷のリークを抑制することができる。それにより、電荷保持特性が良くなり、長期信頼性が高まる。しかも、電荷を蓄積する機能を有する微粒子とゲート電極及び半導体基板とは、実質的に均一な膜厚の断面Ｌ字型の第１の絶縁膜によって隔てられているので、書き込み／消去における電荷の注入／除去のバラツキを抑制できる。よって、書き込み／消去効率の良い半導体記憶素子を有する半導体装置を提供できる。ここで「実質的に均一な膜厚」とは、膜厚のバラツキが製造バラツキの範囲内であることを示している。
【００２３】
さらに、上記第１の絶縁膜の厚さが１ｎｍから１０ｎｍの範囲内であるのが望ましい。半導体基板と微粒子及びゲート電極と微粒子を隔てる絶縁体の厚さが１ｎｍ以上であれば電荷の散逸を防止できリテンションが向上する一方、１０ｎｍ以下であれば効率よく電荷を注入できる。さらに第１の絶縁膜の厚さが３ｎｍから６ｎｍの範囲内であるのが望ましい。第１の絶縁膜の厚さが３ｎｍ以上であれば直接トンネルによる電荷の散逸の抑制が可能であり、６ｎｍ以下であれば半導体基板と微粒子間及びゲート電極と微粒子間をＦＮトンネル伝導等のトンネル伝導によって効率的に電荷を移動させることができるので、非常に低電圧で高速の書き込み／消去及び長期保持が可能な不揮発性メモリが提供できる。
【００２４】
さらに、上記微粒子の大きさが１ｎｍから１５ｎｍであるのが望ましい。また、上記微粒子は、上記半導体基板に対して１ｎｍから６ｎｍの間隔を有する第１の微粒子と、前記第１の微粒子に対して１ｎｍから６ｎｍの間隔を有する第２の微粒子を有するのが望ましい。上記半導体基板と第１の微粒子との間の間隔が１ｎｍから６ｎｍであり、かつ、第１の微粒子と第２の微粒子との間の間隔が１ｎｍから６ｎｍであれば、電荷の散逸を防止し、リテンションが向上する。さらに、半導体基板と第１の微粒子との間及び第１の微粒子と第２の微粒子との間をトンネル伝導によって電荷を移動させることができるので、非常に低電圧で、高速の書き込み、消去及び長期保持が可能な不揮発性半導体記憶素子が提供できる。
さらに、第１の微粒子の大きさが１ｎｍ以上であるためクーロンブロッケード効果が大き過ぎる場合に起こる書き込み効率の低下が抑制される。
【００２５】
さらに、微粒子の大きさが１５ｎｍ以下であるので微粒子のエネルギー準位が離散化し、クーロンブロッケード効果により電荷を保持することができる。よって、長時間の電荷保持が可能な不揮発性メモリが提供できる。
【００２６】
さらに、上記微粒子の大きさについての限定と、上記半導体基板と第１の微粒子との間及び第１の微粒子と第２の微粒子との間の間隔についての限定とがともに満足されれば、２重トンネル接合が形成されるので、更に効率的にクーロンブロッケード効果が発現し、更に長時間の電荷保持が可能な不揮発性メモリが提供できる。
【００２７】
さらに、上記半導体基板がシリコン基板であり、上記微粒子はシリコンからなるのが望ましい。ＬＳＩ（大規模集積回路）の材料として最も広く使われているシリコンを用いることで、非常に高度に発達したシリコンプロセスを用いることができるので、製造が容易になる。
【００２８】
また、一実施形態の半導体装置は、上記電荷保持部の最上部位置が上記ゲート電極の最上部位置より下方であることを特徴としている。
【００２９】
この一実施形態の半導体装置によれば、上記微粒子がチャネル近傍に限定して配置される。よって、書き込みによって注入される電子はチャネル近傍付近に限定されるので、消去によって電子を除去し易くなる。それゆえ、消去不良を防止できる。また、電荷保持部の占める領域が限定されるので、注入電子数が変わらないとすれば、電子密度が高くなる。よって、書き込みと消去のしきい値電圧の差や、駆動電流の差が増大するので、電圧マージンが大きく、信頼性の向上した不揮発性メモリが形成できる。
【００３０】
また、一実施形態の半導体装置は、上記半導体スイッチング素子の上記ソース／ドレイン拡散領域のうち上記ゲート電極の端部の下に延在する部分は、該ソース／ドレイン拡散領域のうち上記ゲート電極及びメモリ機能体の外側に相当する部分よりも不純物濃度が低いことを特徴としている。
【００３１】
この一実施形態の半導体装置によれば、上記半導体スイッチング素子の上記ソース／ドレイン拡散領域のうち上記ゲート電極の端部の下に延在する部分は、該ソース／ドレイン拡散領域のうち上記ゲート電極及びメモリ機能体の外側に相当する部分よりも不純物濃度が低いので、ドレイン耐圧が向上する。一方、上記半導体記憶素子では、チャネル方向に関して上記ゲート電極と上記ソース／ドレイン拡散領域との間に間隔が設けられているため、ホットキャリヤが効率的に発生し、充分に早い書き込み／消去速度が得られる。よって、信頼性の高い半導体スイッチング素子と、充分に早い書き込み／消去速度を有する半導体記憶素子とを同時に実現することができる。
【００３２】
さらに、上記メモリ領域の半導体記憶素子と上記論理回路領域の半導体スイッチング素子とに対して供給される電源電圧が、互いに独立に設定されるようになっているのが望ましい。その場合、メモリ領域における半導体記憶素子には比較的高電源電圧の供給ができるため、書き込み／消去速度を比較的向上させることができる。さらに、論理回路領域における半導体スイッチング素子には比較的低電源電圧の供給ができるため、ゲート絶縁膜の破壊等による、トランジスタ特性の劣化を抑制することができ、さらに低消費電力化が達成され、それらが混載される。よって、同一基板上に容易に混載された信頼性の高い論理回路領域と書き込み／消去速度が格段に速いメモリ領域を有する半導体装置を実現することができる。
【００３３】
さらに、上記複数の半導体スイッチング素子により、スタティック・ランダム・アクセス・メモリが構成されているのが望ましい。その場合、上記複数の半導体スイッチング素子により論理回路部及びスタティック・ランダム・アクセス・メモリが構成され、上記複数の半導体記憶素子により不揮発性メモリ部が構成される。このため、同一基板上に混載された論理回路部及びスタティック・ランダム・アクセス・メモリと不揮発性メモリ部を有する半導体装置を容易に実現することができる。さらに、スタティック・ランダム・アクセス・メモリを高速動作メモリ一時記憶メモリとして混載することにより、さらなる機能の向上を達成することができる。
【００３４】
また、一実施形態の半導体装置では、上記半導体記憶素子において、上記複数の微粒子からなる電荷保持部の少なくとも一部が前記ソース／ドレイン拡散領域の一部にオーバーラップしていることを特徴としている。
【００３５】
この一実施形態の半導体装置では、半導体記憶素子の読出し動作時の電流値がオーバーラップしていない場合と比較して、格段に向上する。それによって、半導体記憶素子の読出し速度が格段に向上する。
【００３６】
また、一実施形態の半導体装置では、上記微粒子が、上記ゲート絶縁膜の表面と略平行に配列していることを特徴としている。
【００３７】
この一実施形態の半導体装置では、微粒子に保持された電荷の多寡によりオフセット領域での反転層の形成されやすさを効果的に制御することができ、メモリ効果を大きくすることができる。また、オフセット量がばらついた場合でもメモリ効果の変化を比較的小さく保つことができ、メモリ効果のばらつきを抑制することができる。
【００３８】
また、一実施形態の半導体装置では、上記電荷保持部が、上記ゲート電極側面と略平行に配列している微粒子を含むことを特徴としている。
【００３９】
この一実施形態の半導体装置では、書換え動作時に電荷保持部に注入される電荷が増加し、書換え速度が増大する。
【００４０】
また、一実施形態の半導体装置では、上記第１の絶縁膜の膜厚が、上記ゲート電極の直下に形成されたゲート絶縁膜の膜厚より薄く、かつ０．８ｎｍ以上であることを特徴としている。
【００４１】
この一実施形態の半導体装置では、微粒子への電荷の注入が容易になり、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にすることが可能となり、また、微粒子に電荷が保持された時にチャネル形成領域又はウェル領域に誘起される電荷量が増えるため、メモリ効果を増大させることができる。また、上記第１の絶縁膜の膜厚が０．８ｎｍ以上なので保持特性の極端な劣化が抑制される。
【００４２】
また、一実施形態の半導体装置では、上記第１の絶縁膜の膜厚が、上記ゲート電極の直下に形成されたゲート絶縁膜の膜厚より厚く、かつ２０ｎｍ以下であることを特徴としている。
【００４３】
この一実施形態の半導体装置では、メモリの短チャネル効果を悪化させることなく保持特性を改善することが可能となる。また、上記第１の絶縁膜の膜厚が２０ｎｍ以下であるため書換え速度の低下を抑制できる。
【００４４】
また、本発明のＩＣカードは、上記発明の半導体装置を備えたことを特徴としている。
【００４５】
本発明のＩＣカードによれば、上記発明の半導体装置による作用効果と同様の作用効果を奏することができる。例えば、ＩＣカードは、不揮発性メモリとその周辺回路部、論理回路部及びＳＲＡＭ部等を容易に混載し低コスト化できた半導体装置を有する。それゆえ、コスト削減できたＩＣカードが提供できる。
【００４６】
また、本発明の携帯電子機器は、上記発明の半導体装置を備えたことを特徴としている。
【００４７】
本発明の携帯電子機器によれば、上記発明の半導体装置による作用効果と同様の作用効果を奏することができる。例えば、携帯電話は、不揮発性メモリとその周辺回路部、論理回路部及びＳＲＡＭ部等を容易に混載し低コスト化できた半導体装置を有する。それゆえ、コスト削減できた携帯電話が提供できる。
【００４８】
また、本発明の半導体装置の製造方法は、半導体基板上に設定されたメモリ領域に電界効果トランジスタからなる半導体記憶素子を形成するのと並行して、上記半導体基板上に設定された論理回路領域に電界効果トランジスタからなる半導体スイッチング素子を形成する半導体装置の製造方法であって、
上記メモリ領域及び論理回路領域の半導体基板表面上に、それぞれゲート絶縁膜を介してゲート電極を形成する工程と、
上記メモリ領域に不純物が導入されないようにマスクを設けた状態で上記論理回路領域に上記ゲート電極をマスクとして不純物を導入して、上記論理回路領域に、ソース／ドレイン拡散領域の一部となる第１の不純物領域を形成する工程と、
少なくとも上記メモリ領域の上記ゲート電極の側面に、電荷を蓄積する機能を有する複数の微粒子からなる電荷保持部及び蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とからなるメモリ機能体を形成する工程と、
上記メモリ領域と論理回路領域に、上記ゲート電極と形成されたメモリ機能体とをマスクとして上記不純物と同じ導電型の不純物をそれぞれ導入して、ソース／ドレイン拡散領域の少なくとも一部となる第２の不純物領域を形成する工程とを有することを特徴としている。
【００４９】
本発明の半導体装置の製造方法によれば、半導体記憶素子と半導体スイッチング素子とを混載した半導体装置を、簡単なプロセスで容易に作製でき、低コスト化できる。具体的には、半導体基板上に設定されたメモリ領域に電界効果トランジスタからなる半導体記憶素子を形成するのと並行して、上記半導体基板上に設定された論理回路領域に電界効果トランジスタからなる半導体スイッチング素子が形成される。形成された半導体スイッチング素子は、上記ゲート電極の両側に相当する半導体基板表面に上記第１の不純物領域が配置されて、チャネル方向に関してゲート電極とソース／ドレイン拡散領域との間に間隔が存しないものとなる。一方、形成された半導体記憶素子は、チャネル方向に関して上記ゲート電極と上記ソース／ドレイン拡散領域との間に間隔（オフセット領域）が設けられ、半導体基板表面上の上記間隔を覆うように、電荷を蓄積する機能を有する複数の微粒子からなる電荷保持部及び蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とからなるメモリ機能体が設けられたものとなる。さらに、上記オフセット領域を有しない半導体スイッチング素子は比較的駆動電流が大きく、上記オフセット領域を有する半導体記憶素子は比較的メモリ効果が大きくなるので、駆動電流が大きい論理回路とメモリ効果が大きい不揮発性メモリが容易に混載される。
【００５０】
また、一実施形態の半導体装置の製造方法は、
上記メモリ機能体を形成する工程は、
上記ゲート電極の上面および側面と上記ゲート電極の両側に相当する半導体基板表面とを覆うように、電荷を蓄積する機能をもつ微粒子と上記微粒子に接する絶縁膜とを形成する工程と、
上記微粒子に接する絶縁膜を選択的にエッチングバックして、上記ゲート電極の側面に上記微粒子及び上記絶縁膜を有するサイドウォールスペーサを形成する工程とを含むことを特徴としている。
【００５１】
この一実施形態の半導体装置の製造方法では、選択的なエッチングバックにより、自己整合的にサイドウォールスペーサを形成している。このようにした場合、上記オフセット領域を有しない半導体スイッチング素子が自己整合プロセスを用いてより簡易に形成でき、さらに、上記オフセット領域を有する半導体記憶素子も自己整合プロセスを用いて簡易に形成できる。したがって、不揮発性半導体記憶素子と論理回路部等の半導体スイッチング素子との混載が極めて容易に可能となる。
【００５２】
また、一実施形態の半導体装置の製造方法は、
上記メモリ機能体を形成する工程は、
実質的に均一な膜厚で上記ゲート電極の側面と上記ゲート電極の両側に相当する半導体基板表面とを覆う断面Ｌ字型の部分をもつ第１の絶縁膜を形成する工程と、
上記第１の絶縁膜の表面に沿って電荷を蓄積する機能をもつ微粒子を形成する処理と、その微粒子の表面を酸化かつ／又は窒化する処理とを組み合わせて１回以上繰り返す工程と、
上記第１の絶縁膜の表面とともに上記酸化かつ／又は窒化された微粒子を覆うように、堆積絶縁膜を堆積する工程と、
上記第１の絶縁膜及び堆積絶縁膜をエッチングバックして、上記ゲート電極の側面に、上記第１の絶縁膜、微粒子及び堆積絶縁膜を有するサイドウォールスペーサを形成する工程とを含むことを特徴としている。
【００５３】
この一実施形態の半導体装置の製造方法では、上記微粒子を酸化かつ／又は窒化処理しているので、微粒子の大きさバラツキが抑えられ、メモリ効果のバラツキが抑えられ、信頼性が向上する。ここで、「酸化かつ／又は窒化」とは、酸化若しくは窒化すること、又は酸化かつ窒化することを意味する。
【００５４】
また、微粒子の表面に酸化膜若しくは窒化膜、または酸化膜と窒化膜との複合膜を形成しているので、耐圧が高く、リーク電流が少なく、信頼性の高い半導体装置を提供できる。
【００５５】
また、一実施形態の半導体装置の製造方法は、上記電荷保持部の最上部位置が上記ゲート電極の最上部位置より下方になるように、上記サイドウォールスペーサを等方性エッチングする工程を含むことを特徴としている。
【００５６】
この一実施形態の半導体装置の製造方法によれば、電荷保持部の最上部位置が上記ゲート電極の最上部位置より下方になることから、微粒子をチャネル近傍に限定して配置することができる。よって、書き込みによって注入される電子はチャネル近傍付近に限定されるので、消去によって電子を除去し易くなる。それゆえ、消去不良を防止できる。また、電荷保持部の占める領域が限定されるので、注入電子数が変わらないとすれば、電子密度が高くなる。よって、書き込みと消去のしきい値電圧の差や、駆動電流の差が増大するので、電圧マージンが大きく、信頼性の向上した不揮発性メモリが形成できる。
【００５７】
また、サイドウォールスペーサ形成時のエッチングバック工程で微粒子の残渣が残った場合に、サイドウォールスペーサにさらに等方性エッチングを行うことにより、残渣をリフトオフすることができる。したがって、残渣による素子の不良を抑制できる。
【００５８】
また、一実施形態の半導体装置の製造方法は、上記第１の不純物領域における不純物濃度は、上記第２の不純物領域における不純物濃度より低いことを特徴としている。
【００５９】
この一実施形態の半導体装置の製造方法では、上記半導体スイッチング素子の上記ソース／ドレイン拡散領域のうち第１の不純物領域における不純物濃度は、上記第２の不純物領域における不純物濃度より低いので、ドレイン耐圧が向上する。一方、上記半導体記憶素子では、チャネル方向に関して上記ゲート電極と上記ソース／ドレイン拡散領域との間に間隔が設けられているため、ホットキャリヤが効率的に発生し、充分に早い書き込み／消去速度が得られる。よって、信頼性の高い半導体スイッチング素子と、充分に早い書き込み／消去速度を有する半導体記憶素子とを同時に形成することができる。
【００６０】
【発明の実施の形態】
以下、本発明を図示の実施の形態により詳細に説明する。
【００６１】
（第１の実施形態）
図１６は、本発明の半導体装置の一実施形態であるメモリユニット２００の平面レイアウトを示している。このメモリユニット２００では、同一の半導体基板１上に、半導体記憶素子を備えたメモリ領域２０１と、半導体スイッチング素子を備えた論理回路領域２０２とが配置されている。メモリ領域２０１には、後述する半導体記憶素子をアレイ状に配置してなるメモリセルアレイが形成されている。論理回路領域２０２には、デコーダ２０３，２０７、書き込み／消去回路２０９、読み出し回路２０８、アナログ回路２０６、制御回路２０５、各種のＩ／Ｏ回路２０４等、通常のＭＯＳＦＥＴ（電界効果トランジスタ）により構成できる周辺回路が形成されている。
【００６２】
さらに、図１７に示すように、パーソナルコンピュータや携帯電話等の情報処理システムの記憶装置３００を１チップで構成するためには、メモリユニット２００に加えて、ＭＰＵ（マイクロ・プロセッシング・ユニット）３０１、キャッシュ（ＳＲＡＭ（スタティックＲＡＭ））３０２、ロジック回路３０３、アナログ回路３０４等の論理回路領域を、同一の半導体基板１上に配置することが必要である。
【００６３】
従来はこれらのメモリ領域２０１と論理回路領域２０２，…を混載するのに標準のＣＭＯＳを形成する場合と比べて製造コストが大幅に増大していたが、以下の説明から明らかになるように、本発明により、製造コストの増大を抑制することができる。
【００６４】
図１は、上記メモリ領域２０１を構成する半導体記憶素子３０のチャネル方向に沿った断面を例示している。図１における左右方向がチャネル方向に相当する。
【００６５】
この半導体記憶素子３０は、図１に示したように、半導体基板１上に、ゲート絶縁膜２を介して、ゲート電極３を備えている。ゲート電極３の両側に相当する半導体基板表面１ａには、一対のソース／ドレイン拡散領域１３，１３が形成されている。このソース／ドレイン拡散領域１３は、ゲート電極３の端部３ｅに対してオフセットされている。つまり、チャネル方向に関してゲート電極３とソース／ドレイン拡散領域１３との間には間隔（これを「オフセット領域」と呼ぶ。
）２０が設けられている。ゲート絶縁膜２及びゲート電極３よりなるゲートスタック８の両側には、それぞれオフセット領域２０を覆うように、メモリ機能体１１が形成されている。メモリ機能体１１は、電荷を蓄積する機能を有する複数の微粒子（図中に●で示す。）１０からなる電荷保持部と、蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体１７とからなる。これにより、メモリ機能体１１への電子の注入、及び、正孔の注入が効率的に行われ、書き込み、消去速度の速いメモリ素子が構成される。
【００６６】
また、半導体記憶素子３０における、ソース／ドレイン拡散領域１３がゲート電極３からオフセットされていることにより、ゲート電極３に電圧を印加したときのメモリ機能体１１下のオフセット領域の反転しやすさを、メモリ機能体１１に蓄積された電荷量によって大きく変化させることができ、メモリ効果を増大させることが可能となる。さらに、通常構造のＭＯＳＦＥＴと比較して、短チャネル効果を抑制することができ、ゲート長の微細化を図ることができる。また、上記理由より構造的に短チャネル効果抑制に適しているため、オフセットしていないロジックトランジスタと比較して膜厚の厚いゲート絶縁膜を採用することができ、信頼性を向上させることが可能となる。
【００６７】
また、半導体記憶素子３０のメモリ機能体１１は、ゲート絶縁膜２とは独立した材料によって形成されている。したがって、メモリ機能体１１が担うメモリ機能と、ゲート絶縁膜２が担うトランジスタ動作機能とは互いに独立に実現されている。また、同様の理由により、メモリ機能体１１としてメモリ機能に好適な材料を選択して形成することができる。
【００６８】
この半導体記憶素子３０は、１つの素子に２ビット又はそれ以上の情報を記憶することにより、４値又はそれ以上の情報を記憶する半導体記憶素子として機能し、また、メモリ機能体１１による可変抵抗効果により、選択トランジスタとメモリトランジスタとの機能を兼ね備えた半導体記憶素子としても機能する。
【００６９】
ここで、１トランジスタ当り２ビットの記憶を実現するための、書き込み／消去、読み出しの方法の原理の例を以下に示す。ここでは、メモリ素子がＮチャネル型である場合を説明する。そこで、メモリ素子がＰチャネル型の場合は電圧の符号を逆にして同様に適応すれば良い。なお、印加電圧を特に指定していないノード（ソース、ドレイン、ゲート、基板）においては、接地電位を与えれば良い。
【００７０】
この半導体記憶素子３０に書き込みを行う場合には、ゲートに正電圧を、ドレインにゲートと同程度かそれ以上の正電圧を加える。この時ソースから供給された電荷（電子）は、ドレイン端付近で加速され、ホットエレクトロンとなってドレイン側のメモリ機能体１１に注入される。このとき、ソース側に存在するメモリ機能体１１には電子は注入されない。このようにして特定の側のメモリ機能体１１に書き込みをすることができる。また、ソースとドレインを入れ替えることで、容易に２ビットの書き込みを行うことができる。
【００７１】
この半導体記憶素子３０に書き込まれた情報を消去するためには、ホットホール注入を利用する。消去したいメモリ機能体１１のある側の拡散層領域（ソース／ドレイン）に正電圧を、ゲートに負電圧をくわえればよい。このとき、半導体基板１と正電圧を与えられた拡散層領域におけるＰＮ接合において、バンド間トンネルにより正孔が発生し、負電位をもつゲートに引き寄せられて、消去したいメモリ機能体１１に注入される。このようにして、特定の側の情報を消去することができる。なお、反対の側のメモリ機能体１１に書き込まれた情報を消去するためには、反対側のメモリ機能体１１に正電圧を加えればよい。
【００７２】
次に、この半導体記憶素子３０に書きこまれた情報を読み出すためには、読み出したいメモリ機能体１１の側の拡散領域をソースとし、反対側の拡散領域をドレインとする。すなわち、ゲートに正電圧を、ドレイン（書き込みの時はソースとしていた）にゲートと同程度かそれ以上の正電圧を与えればよい。ただし、このときの電圧は書き込みが行われないよう充分小さくしておく必要がある。メモリ機能体１１に蓄積された電荷の多寡により、ドレイン電流が変化し、記憶情報を検出することができる。なお、反対側のメモリ機能体１１に書き込まれた情報を読み出すためには、ソースとドレインを入れ替えればよい。
【００７３】
上記書き込み消去と読み出しの方法は、メモリ機能体１１に窒化膜を用いた場合の１例であり、それ以外の方法を用いることができる。さらにまた、それ以外の材料を用いた場合であっても、上記方法かもしくは異なる書き込みと消去の方法を用いることができる。
【００７４】
さらに、メモリ機能体１１が、ゲート電極３下ではなく、ゲート電極３の両側に配置されるため、ゲート絶縁膜２をメモリ機能体１１として機能させる必要がなく、ゲート絶縁膜２を、メモリ機能体１１とは独立して、単純にゲート絶縁膜としての機能のみに使用することが可能となり、ＬＳＩのスケーリング則に応じた設計を行うことが可能となる。このため、フラッシュメモリのようにフローティングゲートをチャネルとコントロールゲートとの間に挿入する必要がなく、さらに、ゲート絶縁膜２としてメモリ機能をもたせたＯＮＯ膜を採用する必要がなく、微細化に応じたゲート絶縁膜を採用することが可能となるとともに、ゲート電極３の電界がチャネルに及ぼす影響が強くなり、短チャネル効果に強いメモリ機能を有する半導体記憶素子３０を実現することができる。よって、微細化して集積度を向上させることができるとともに、安価な半導体記憶素子を提供することができる。さらに、同時に形成された論理回路部のＭＯＳＦＥＴにおけるゲート絶縁膜２も、半導体記憶素子３０におけるのと同様に、微細化に応じたゲート絶縁膜を採用することが可能となるため、短チャネル効果に強いＭＯＳＦＥＴも同時に形成される。以上より、高性能な半導体記憶素子と論理回路部等のＭＯＳＦＥＴを自己整合による簡易な工程で形成することができる。
【００７５】
このように、この半導体記憶素子３０によれば、１トランジスタ当り２ビットの記憶を実現しながら、短チャネル効果が極めて抑制され、微細化が可能となる。また、高速動作と低消費電力化が可能である。また、メモリ機能体１１に電荷を保持した場合に、チャネル拡散領域の一部が電荷による影響を強く受けるため、ドレイン電流値が変化する。それにより電荷の有無を区別する半導体記憶素子が形成される。
【００７６】
さらに、本半導体記憶素子の構成においては、下記に記載する形態であっても良い。
【００７７】
本発明の半導体装置のメモリを構成する半導体記憶素子は、主として、ゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極の両側に形成されたメモリ機能体と、ゲート電極の下に形成されたチャネル形成領域と、チャネル形成領域の両側に形成されチャネル形成領域と逆導電型を有するソース／ドレイン拡散領域とから構成される。
【００７８】
この半導体記憶素子は、１つのメモリ機能体に２値又はそれ以上の情報を記憶することにより、４値又はそれ以上の情報を記憶する半導体記憶素子として機能し、また、メモリ機能体による可変抵抗効果により、選択トランジスタとメモリトランジスタとの機能を兼ね備えたメモリセルとしても機能する。しかしながら、この半導体記憶素子は、必ずしも４値又はそれ以上の情報を記憶して機能させる必要はなく、例えば、２値の情報を記憶して機能させてもよい。
【００７９】
本発明の半導体装置を構成する半導体記憶素子は、半導体基板上、又は半導体基板内に形成されたチャネル形成領域と同導電型のウェル領域上に形成されることが好ましい。
【００８０】
半導体基板としては、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、シリコンゲルマニウム、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ、ＧａＮ等の化合物半導体による基板が挙げられる。また、表面に半導体層を有するものとして、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ；シリコン・オン・インシュレータ）基板又は多層ＳＯＩ基板等の種々の基板、ガラスやプラスチック基板上に半導体層を有するものを用いてもよい。なかでもシリコン基板又は表面にシリコン層が形成されたＳＯＩ基板等が好ましい。半導体基板又は半導体層は、内部を流れる電流量に多少が生ずるが、単結晶（例えば、エピタキシャル成長による）、多結晶又はアモルファスのいずれであってもよい。
【００８１】
この半導体基板又は半導体層上には、素子分離領域が形成されていることが好ましく、さらにトランジスタ、キャパシタ、抵抗等の素子、これらによる回路、半導体装置や層間絶縁膜が組み合わせられて、シングル又はマルチレイヤー構造で形成されていてもよい。なお、素子分離領域は、ＬＯＣＯＳ（局所酸化）膜、トレンチ酸化膜、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ；浅い溝分離法）膜等種々の素子分離膜により形成することができる。半導体基板は、Ｐ型又はＮ型の導電型を有していてもよく、半導体基板には、少なくとも１つの第１導電型（Ｐ型又はＮ型）のウェル領域が形成されていることが好ましい。半導体基板及びウェル領域の不純物濃度は、当該分野で公知の範囲のものが使用できる。なお、半導体基板としてＳＯＩ基板を用いる場合には、表面半導体層には、ウェル領域が形成されていてもよいが、チャネル領域下にボディ領域を有していてもよい。
【００８２】
ゲート絶縁膜は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜；酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜、酸化ハフニウム膜などの高誘電体膜の単層膜又は積層膜を使用することができる。なかでも、シリコン酸化膜が好ましい。ゲート絶縁膜は、例えば、等価酸化膜厚で１ｎｍ〜２０ｎｍ程度、好ましくは１ｎｍ〜６ｎｍ程度の膜厚とすることが適当である。ゲート絶縁膜は、ゲート電極直下にのみ形成されていてもよいし、ゲート電極よりも大きく（幅広）で形成されていてもよい。
【００８３】
ゲート電極又は電極は、ゲート絶縁膜上に、通常半導体装置に使用されるような形状又は下端部に凹部を有した形状で形成されている。なお、単一のゲート電極とは、ゲート電極としては、単層又は多層の導電膜によって分離されることなく、一体形状として形成されているゲート電極を意味する。また、ゲート電極は、側壁に側壁絶縁膜を有していてもよい。ゲート電極は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、導電膜、例えば、ポリシリコン：銅、アルミニウム等の金属：タングステン、チタン、タンタル等の高融点金属：高融点金属とのシリサイド等の単層膜又は積層膜等が挙げられる。ゲート電極の膜厚は、例えば５０ｎｍ〜４００ｎｍ程度の膜厚で形成することが適当である。なお、ゲート電極の下にはチャネル形成領域が形成されている。
【００８４】
メモリ機能体は、電荷を蓄積する機能を有する複数の微粒子からなる電荷保持部と、蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とによって構成されている。微粒子としては、例えば、シリコン窒化膜ドット、導電体ドットもしくは半導体ドットを１つ以上含む絶縁体等の単層又は積層構造によって形成することができる。ここでドットとは、材料の形状がドット型をしているものであり、必ずしも球形である必要は無く歪な球形であっても良く、また、立方体に近いのものであっても良く、その大きさは１ｎｍ〜５０ｎｍ程度であることが好ましい。より好ましくは、クーロンブロッケード等の量子効果を発現するような１ｎｍ〜１５ｎｍ程度であることが望ましい。また、材料としては、シリコン窒化物；シリコン；リン、ボロン等の不純物を含むシリケートガラス；シリコンカーバイド；アルミナ；ハフニウムオキサイド、ジルコニウムオキサイド、タンタルオキサイド等の高誘電体；酸化亜鉛；強誘電体；金属等やそれと同様の機能を示す材料が挙げられる。
【００８５】
なかでも、シリコン窒化膜ドットを１つ以上含む絶縁体をメモリ機能体の一形態として用いれば、電荷をトラップする準位が多数存在するため大きなヒステリシス特性を得ることができ、また、電荷保持時間が長く、リークパスの発生による電荷漏れの問題が生じないため保持特性が良好であり、さらに、ＬＳＩプロセスではごく標準的に用いられる材料であるため、好ましい。
【００８６】
ドットを１つ以上含む絶縁体膜をメモリ機能体として用いることにより、電荷の直接トンネリングによる書込・消去が行ないやすくなり、低消費電力化の効果がある。
【００８７】
メモリ機能体は、電荷を逃げにくくする領域又は電荷を逃げにくくする機能を有する膜をさらに含むことが好ましい。電荷を逃げにくくする機能を果たすものとしては、シリコン酸化膜等が挙げられる。
【００８８】
メモリ機能体に含まれるドットは、直接又は絶縁膜を介してゲート電極の両側に形成されており、また、直接、ゲート絶縁膜又は絶縁膜を介して半導体基板（ウェル領域、ボディ領域又はソース／ドレイン拡散領域もしくは拡散領域）上に配置している。ゲート電極の両側のドットは、直接又は絶縁膜を介してゲート電極の側壁の全て又は一部を覆うように形成されていることが好ましい。特に、メモリ機能体として導電体ドットを１つ以上含む絶縁体を用いる場合には、導電体ドットが半導体基板（ウェル領域、ボディ領域又はソース／ドレイン拡散領域もしくは拡散領域）又はゲート電極と直接接触しないように、絶縁膜を介して配置させることが好ましい。応用例としては、ゲート電極が下端部に凹部を有する場合には、直接又は絶縁膜を介して凹部を完全に又は凹部の一部を埋め込むように形成されていてもよい。
【００８９】
ゲート電極は、メモリ機能体の側壁のみに形成されるか、あるいはメモリ機能体の上部を覆わないことが好ましい。このような配置により、コンタクトプラグをよりゲート電極と接近して配置することができるので、半導体記憶素子の微細化が容易となる。また、このような単純な配置を有する半導体記憶素子は製造が容易であり、歩留まりを向上することができる。
【００９０】
メモリ機能体は、電荷を逃げにくくする領域又は電荷を逃げにくくする機能を有する膜をさらに含むことが好ましい。電荷を逃げにくくする機能を果たすものとしては、シリコン酸化膜等が挙げられる。
【００９１】
ソース／ドレイン拡散領域は、半導体基板又はウェル領域と逆導電型の拡散領域として、メモリ機能体のゲート電極と反対側のそれぞれに配置されている。ソース／ドレイン拡散領域と半導体基板又はウェル領域との接合は、不純物濃度が急峻であることが好ましい。ホットエレクトロンやホットホールが低電圧で効率良く発生し、より低電圧で高速な動作が可能となるからである。ソース／ドレイン拡散領域の接合深さは、特に限定されるものではなく、得ようとする半導体記憶装置の性能等に応じて、適宜調整することができる。なお、半導体基板としてＳＯＩ基板を用いる場合には、ソース／ドレイン拡散領域は、表面半導体層の膜厚よりも小さな接合深さを有していてもよいが、表面半導体層の膜厚とほぼ同程度の接合深さを有していることが好ましい。
【００９２】
ソース／ドレイン拡散領域は、ゲート電極端とオーバーラップするように配置していてもよいし、ゲート電極端と一致するように配置してもよいし、ゲート電極端に対してオフセットされて配置されていてもよい。特に、オフセットされている場合には、ゲート電極に電圧を印加したとき、電荷を保持するドット下のオフセット領域の反転しやすさが、メモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果の低減をもたらすため、好ましい。ただし、あまりオフセットしすぎると、ソース・ドレイン間の駆動電流が著しく小さくなるため、ゲート長方向に対するドットの存在する領域の厚さよりもオフセット量つまり、ゲート長方向における一方のゲート電極端から近い方のソース／ドレイン拡散領域までの距離は短い方が好ましい。特に重要なことは、メモリ機能体中の電荷を保持するドットの少なくとも一部が、拡散領域であるソース／ドレイン拡散領域の一部とオーバーラップしていることである。
本発明の半導体装置を構成する半導体記憶素子の本質は、メモリ機能体の側壁部にのみ存在するゲート電極とソース／ドレイン拡散領域間の電圧差によりメモリ機能体を横切る電界によって記憶を書き換えることであるためである。
【００９３】
ソース／ドレイン拡散領域は、その一部が、チャネル領域表面、つまり、ゲート絶縁膜下面よりも高い位置に延設されていてもよい。この場合には、半導体基板内に形成されたソース／ドレイン拡散領域上に、このソース／ドレイン拡散領域と一体化した導電膜が積層されて構成されていることが適当である。導電膜としては、例えば、ポリシリコン、アモルファスシリコン等の半導体、シリサイド、上述した金属、高融点金属等が挙げられる。なかでも、ポリシリコンが好ましい。ポリシリコンは、不純物拡散速度が半導体基板に比べて非常に大きいために、半導体基板内におけるソース／ドレイン拡散領域の接合深さを浅くするのが容易で、短チャネル効果の抑制がしやすいためである。なお、この場合には、このソース／ドレイン拡散領域の一部は、ゲート電極とともに、メモリ機能体の少なくとも一部を挟持するように配置することが好ましい。
【００９４】
本発明の半導体装置を構成する半導体記憶素子は、通常の半導体プロセスによって、例えば、ゲート電極の側壁に単層又は積層構造のサイドウォールスペーサを形成する方法と同様の方法によって形成することができる。具体的には、ゲート電極又は電極を形成した後、ドット、ドット／絶縁膜、絶縁膜／ドット、絶縁膜／ドット／絶縁膜等のドットを含む単層膜又は積層膜を形成し、適当な条件下でエッチバックしてこれらの膜をサイドウォールスペーサとして残す方法；絶縁膜又はドットを形成し、適当な条件下でエッチバックしてサイドウォールスペーサとして残し、さらにドット又は絶縁膜を形成し、同様にエッチバックしてサイドウォールスペーサとして残す方法；粒子状の電荷保持材料を分散させた絶縁膜材料をゲート電極を含む半導体基板上に塗布または堆積し、適当な条件下でエッチバックして、絶縁膜材料をサイドウォールスペーサとして残す方法；ゲート電極を形成した後、前記単層膜又は積層膜を形成し、マスクを用いてパターニングする方法等が挙げられる。また、ゲート電極又は電極を形成する前に、ドット、ドット／絶縁膜、絶縁膜／ドット、絶縁膜／ドット／絶縁膜等を形成し、これらの膜のチャネル領域となる領域に開口を形成し、その上全面にゲート電極材料膜を形成し、このゲート電極材料膜を、開口を含み、開口よりも大きな形状でパターニングする方法等が挙げられる。
【００９５】
上述の半導体記憶素子を配列してメモリセルアレイを構成した場合、半導体記憶素子の最良の形態は、例えば、
ｉ）複数の半導体記憶素子のゲート電極が一体となってワード線の機能を有する、
ｉｉ）上記ワード線の両側にはメモリ機能体が形成されている、
ｉｉｉ）メモリ機能体内で電荷を保持するのはドット、特にシリコンドットである、
ｉｖ）メモリ機能体はドットと絶縁膜で構成されており、ドットはゲート絶縁膜の表面と略並行に配列する部分を有している、
ｖ）メモリ機能体中のシリコンドットはワード線及びチャネル領域とシリコン酸化膜で隔てられている、
ｖｉ）メモリ機能体内のシリコンドットと拡散層とがオーバーラップしている、
ｖｉｉ）ゲート絶縁膜の表面と略並行な表面を有するシリコンドットとチャネル領域又は半導体層とを隔てる絶縁膜の厚さと、ゲート絶縁膜の厚さが異なる、
ｖｉｉｉ）１個の半導体記憶素子の書込み及び消去動作は単一のワード線により行なう、
ｉｘ）メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極（ワード線）がない、
ｘ）メモリ機能体の直下で拡散領域と接する部分に拡散領域の導電型と反対導電型の不純物濃度が濃い領域を有する、
なる要件を満たすものである。前記要件を全て満たす場合が最良の形態となるが、無論、必ずしも上記要件を全て満たす必要はない。
【００９６】
前記要件を複数満たす場合、特に好ましい組み合わせが存在する。例えば、ｉｉｉ）メモリ機能体内で電荷を保持するのがドット、特にシリコンドットであり、ｉｘ）メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極（ワード線）がなく、ｖｉ）メモリ機能体内のドット（シリコンドット）と拡散層とがオーバーラップしている、場合である。メモリ機能体内で電荷を保持しているのが絶縁体であり、且つ、メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極がない場合には、メモリ機能体内のドット（シリコンドット）と拡散層とがオーバーラップしている場合にのみ、書込み動作が良好に行なわれることを発見した。すなわち、要件ｉｉｉ）及びｉｘ）を満たす場合は、要件ｖｉ）を満たすことが特に好ましい。一方、メモリ機能体内で電荷を保持するのが導電体であり、又はメモリ機能体の上には書込み及び消去動作を補助する機能を有する電極がある場合は、メモリ機能体内のドットと拡散層がオーバーラップしていない場合でも、書込み動作を行なうことができた。しかしながら、メモリ機能体内で電荷を保持するのが導電体ではなく絶縁体であり、又はメモリ機能体の上には書込み及び消去動作を補助する機能を有する電極がない場合には、以下のような非常に大きな効果を得ることができる。すなわち、コンタクトプラグをよりメモリ機能体と接近して配置することができ、又は半導体記憶素子間の距離が接近して複数のメモリ機能体が干渉しても記憶情報を保持できるので、半導体記憶素子の微細化が容易となる。また、素子構造が単純であるから工程数が減少し、歩留まりを向上し、論理回路やアナログ回路を構成するトランジスタとの混載を容易にすることができる。更には、５Ｖ以下という低電圧により書込み及び消去動作が行なわれることを確認した。以上より、要件ｉｉｉ）、ｉｘ）及びｖｉ）を満たすことが特に好ましいのである。
【００９７】
本発明の半導体記憶素子及び論理素子を組み合わせた半導体記憶装置は、電池駆動の携帯電子機器、特に携帯情報端末に用いることができる。携帯電子機器としては、携帯情報端末、携帯電話、ゲーム機器等が挙げられる。
【００９８】
ところで、本実施形態では、Ｎチャネル型素子の場合について述べているが、Ｐチャネル型素子でもよい。その場合は、不純物の導電型を全て逆にすれば良い。
【００９９】
また、図面の記載において、同一の材料及び物質を用いている部分においては、同一の符号を付しており、必ずしも同―の形状を示すものではない。
【０１００】
また、図面は模式的なものであり、厚みと平面寸法の関係、各層や各部の厚みや大きさの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや大きさの寸法は、以下の説明を斟酌して判断すべきものである。また図面相互間においても、互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【０１０１】
また、本特許に記載の各層や各部の厚みや大きさは、特に説明がない場合は、半導体装置の形成を完了した段階での最終形状の寸法である。よって、膜や不純物領域等を形成した直後の寸法と比較して最終形状の寸法は、後の工程の熱履歴等によって多少変化することに留意すべきである。
【０１０２】
（第２の実施形態）
図２（ａ）〜図２（ｄ）に、通常構造のＭＯＳＦＥＴである半導体スイッチング素子３２により構成される論理回路領域４と、半導体記憶素子３１からなるメモリ領域５とを、同一の半導体基板（チップ）１上に混載する手順を示す。ここで、図２において、左側が周辺回路領域４における通常構造の１個のＭＯＳＦＥＴに対応する領域を示し、右側がメモリ領域５における１個の半導体記憶素子に対応する領域を示している（後述する図３〜図６において同様。）。論理回路領域４とは、メモリ周辺回路部、論理回路部及びＳＲＡＭ部等を含む領域のことを総称している。
【０１０３】
メモリ領域５の半導体記憶素子３１は、ゲートスタック８の側面にメモリ機能体１１を有しているため、混載プロセスが非常に簡単になる。より具体的には、ゲート電極３形成後の工程にフォトリソグラフィ工程を加え、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ；ライトリ・ドープト・ドレイン）拡散領域を形成する領域と形成しない領域とを設けることにより、同一基板上で自動的に、論理回路領域４とメモリ領域５を作製することができることを示す。
【０１０４】
まず、図２（ａ）に示すように、半導体基板１上に、膜厚１ｎｍ〜６ｎｍ程度のシリコン酸窒化膜からなるゲート絶縁膜２と、膜厚５０ｎｍ〜４００ｎｍ程度のゲート電極３形成のための材料膜とを形成し、これらを所望の形状にパターニングすることによりゲートスタック８を形成する。
【０１０５】
なお、ゲート電極３形成のための材料膜としては、ポリシリコン、又は、ポリシリコンと高融点金属シリサイドの積層膜、又は、ポリシリコンと金属との積層膜が挙げられる。ゲート絶縁膜２及びゲート電極３の材料は、上述したように、その時代のスケーリング則に則ったロジックプロセスにおいて使われる材料を用いればよく、上記材料に限定されるものではない。
【０１０６】
次に、図２（ｂ）に示すように、フォトレジストを塗布して、メモリ領域５をフォトレジスト７で覆い、論理回路領域４における半導体スイッチング素子３２を形成すべき部位にレジスト開口部を設けるようにパターニングする（図２（ｂ）の左半分はレジスト開口部に相当する。）。その後フォトレジスト７及びゲートスタック８をマスクとして不純物を注入し、論理回路領域４における、ゲートスタック８の両側に相当する半導体基板表面にＬＤＤ領域６を形成する。ここで、メモリ領域５にはＬＤＤ領域６が形成されずに、通常構造のトランジスタを形成すべき論理回路領域４にＬＤＤ領域６を形成することができた。
【０１０７】
続いて、図２（ｃ）に示すように、得られた半導体基板１、及び、ゲートスタック８の露出面上に、シリコンドットを１つ以上含み膜厚２０ｎｍ〜１００ｎｍ程度の絶縁膜を形成し、異方性エッチングによりエッチバックすることにより、記憶に最適なメモリ機能体１１を、ゲート電極３の側面に沿ってサイドウォールとして形成する。
【０１０８】
ここでは、メモリ機能体１１は、複数のシリコンドット１０とそれらを包む散逸防止絶縁体１７とからなるものとしたが、メモリ機能体１１は、電荷を蓄積又はトラップする機能を有する物質とそれを包んで絶縁する物質とによって形成されていればよく、例えば、導電体ドットもしくは半導体ドットを１つ以上含む絶縁体等の単層又は積層構造によって形成することができる。
【０１０９】
その後、図２（ｄ）に示すように、ゲート電極３及びメモリ機能体１１をマスクとして不純物をイオン注入することにより、ゲート電極３及びメモリ機能体１１の両側に相当する半導体基板表面にソース／ドレイン拡散領域１３を形成する。
【０１１０】
上記したような方法を用いて半導体記憶素子３１、及び、半導体スイッチング素子３２を、同一基板１上に並行して形成することができる。
【０１１１】
上記手順から分かるように、上記半導体記憶素子３１を形成するための手順は、通常構造のＭＯＳＦＥＴ形成プロセスと非常に親和性の高いものとなっている。上記半導体記憶素子３１の構成は、公知の一般的なＭＯＳＦＥＴに近い。上記一般的なＭＯＳＦＥＴを上記半導体記憶素子３１に変更するためには、例えば、公知の一般的なＭＯＳＦＥＴのサイドウォールスペーサにメモリ機能体１１としての機能を有する材料を用いて、ＬＤＤ領域６を形成しないだけでよい。上記メモリ周辺回路部、論理回路部及びＳＲＡＭ部等を構成する通常構造ＭＯＳＦＥＴのサイドウォールスペーサがメモリ機能体１１としての機能をもっていたとしても、サイドウォールスペーサ幅が適切であって、書き換え動作が起こらない電圧範囲で動作させる限り、トランジスタ性能を損なうことが無い。従って、通常構造ＭＯＳＦＥＴで構成される半導体スイッチング素子３２と半導体記憶素子３１とは、共通のサイドウォールスペーサを用いることができる。また、上記メモリ周辺回路部、論理回路部及びＳＲＡＭ部等を構成する通常構造ＭＯＳＦＥＴで構成される半導体スイッチング素子３２と上記半導体記憶素子３１とを混載させるためには、更に、上記メモリ周辺回路部、論理回路部及びＳＲＡＭ部等のみＬＤＤ構造を形成する必要がある。ＬＤＤ構造を形成するためには、上記ゲート電極３を形成した後であって、上記メモリ機能体１１を構成する材料を堆積するまえに、ＬＤＤ領域形成のための不純物注入を行えばよい。従って、上記ＬＤＤ形成のための不純物注入を行う際に、上記メモリ領域５のみフォトレジスト７でマスクするだけで、上記半導体記憶素子３１と上記メモリ周辺回路部、論理回路部及びＳＲＡＭ部等を構成する通常構造ＭＯＳＦＥＴとを容易に混載することが可能である。さらに、上記半導体記憶素子３１と上記メモリ周辺回路部、論理回路部及びＳＲＡＭ部等を構成する通常構造ＭＯＳＦＥＴによってＳＲＡＭを構成すれば、不揮発性メモリ、論理回路、ＳＲＡＭを容易に混載することができる。
【０１１２】
ところで、上記半導体記憶素子３１において、上記論理回路部及びＳＲＡＭ部等で許容されるよりも、高い電圧を印加する必要がある場合、高耐圧ウエル形成用マスク及び高耐圧ゲート絶縁膜形成用マスクを標準ＭＯＳＦＥＴ形成用マスクに追加するだけでよい。従来、ＥＥＰＲＯＭ（書き込み消去が電気的に可能なプログラブルＲＯＭ）と論理回路部とを１つのチップ上に混載するプロセスは標準ＭＯＳＦＥＴプロセスと大きく異なり、必要マスク枚数、プロセス工数が著しく増大した。ゆえに、ＥＥＰＲＯＭとメモリ周辺回路部、論理回路部及びＳＲＡＭ部等の回路と混載した従来の場合に比べて、飛躍的にマスク枚数及びプロセス工数を削減することが可能になる。従って、メモリ周辺回路部、論理回路部及びＳＲＡＭ部等の通常構造ＭＯＳＦＥＴと半導体記憶素子３１とを混載したチップの歩留まりが向上し、コストが削減される。
【０１１３】
（第３の実施形態）
図３（ａ）〜図４（ｆ）に、論理回路領域４における半導体スイッチング素子４２と、メモリ領域５における半導体記憶素子４１とを、同一の半導体基板１上に混載する別の手順を示す。より詳しくは、ゲート電極３を形成した後であって、ゲート側面にメモリ機能体１１を構成する材料を堆積する前にフォトリソグラフィ工程及びそれに続く不純物注入工程を行うことにより、通常構造ＭＯＳＦＥＴを形成する領域のみに選択的にＬＤＤ領域を形成し、半導体スイッチング素子４２と半導体記憶素子４１とを、複雑なプロセスを必要とせず簡易に並行して形成できることを示す。
【０１１４】
図３（ａ）に示すように、ｐ型の導電型を有する半導体基板１上にＭＯＳ（金属―酸化膜―半導体）形成プロセスを経た、ＭＯＳ構造を有するゲート絶縁膜２及びゲート電極３、つまりゲートスタック８を形成する。
【０１１５】
代表的なＭＯＳ形成プロセスは、次のようなものである。
【０１１６】
まず、ｐ型の半導体領域を有する半導体基板１に既知の方法により素子分離領域（図示せず）を形成する。素子分離領域は隣り合ったデバイス間において、基板を通じてリーク電流が流れることを防止することができる。ただし、隣り合ったデバイス同士であっても、ソース／ドレイン拡散領域１３を共通にするものであれば、このような素子分離領域を形成しなくても良い。既知の素子分離領域形成方法とは、既知のロコス酸化膜を用いたものでも、既知のトレンチ分離領域を用いたものでも、その他の既知の方法を用いて素子を分離するという目的を達成することができるものであれば良い。
【０１１７】
次に、半導体領域の露出面全面に絶縁膜２を形成する（ただし、図３（ａ）は既にパターン加工された状態を示している。）。この絶縁膜２はＭＯＳＦＥＴのゲート絶縁膜となるため、Ｎ２Ｏ酸化や、ＮＯ酸化、酸化後の窒化処理等を含んだ工程を用いること等により、ゲート絶縁膜２としての性能の良い膜を形成することが望まれる。ゲート絶縁膜２としての性能の良い膜とは、ＭＯＳＦＥＴの短チャネル効果の抑制、ゲート絶縁膜２を不必要に流れる電流であるリーク電流の抑制、ゲート電極３の不純物の空乏化を抑制しつつＭＯＳＦＥＴのチャネル拡散領域へのゲート電極３不純物の拡散を抑制する等々の、ＭＯＳＦＥＴの微細化や高性能化を進めるに当たってのあらゆる不都合な要因を抑制することができる絶縁膜のことである。代表的な膜は熱酸化膜、Ｎ２Ｏ酸化膜、ＮＯ酸化膜等の酸化膜であり、膜厚は１ｎｍから６ｎｍの範囲内であることが適当である。
【０１１８】
次に、上記絶縁膜２上にゲート電極３のための材料（以下、「ゲート電極材料」と呼び、簡単のため、ゲート電極と同じ符号３を用いて説明する。）を全面に形成する。ゲート電極材料３としては、ポリシリコン、ドープドポリシリコン等の半導体や、Ａｌ、Ｔｉ、Ｗ等の金属や、これらの金属とシリコンとの化合物等、ＭＯＳＦＥＴとしての性能を有することのできる材料であればどんな材料を用いることも可能である。
【０１１９】
次に、ゲート電極材料３上に、フォトリソグラフィ工程により、所望のフォトレジストパターンを形成し、そのフォトレジストパターンをマスクとして、ゲート電極材料３及びゲート絶縁膜２をエッチングして、図３（ａ）中に示すようにパターン加工する。これによりゲートスタック８を形成する。この時、ゲート絶縁膜２はエッチングしなくても良い。エッチングせずに次工程である不純物注入時に注入保護膜として利用した場合、注入保護膜を形成する工程を略することができる。
【０１２０】
また、次に示すような方法で、ゲートスタック８を形成しても良い。ｐ型の半導体領域を有する半導体基板１の露出面全面に上記同様の機能を有するゲート絶縁膜２を形成する。次に、該ゲート絶縁膜２上に上記同様の機能を有するゲート電極材料３を形成する。次に該ゲート電極材料３上に酸化膜、窒化膜、酸窒化膜等からなるマスク絶縁膜を形成する。次に、該マスク絶縁膜上に上記同様の機能を有するフォトレジストパターンを形成し、このフォトレジストパターンの通りに該マスク絶縁膜をエッチングしてパターン化する。次にフォトレジストパターンを除去し、該マスク絶縁膜をエッチングマスクとしてゲート電極材料３をエッチングする。次に、該マスク絶縁膜、及び、ゲート絶縁膜２の露出部をエッチングすることによって、図３（ａ）中に示すようにゲートスタック８を形成する。
この時、ゲート絶縁膜２はエッチングしなくても良い。エッチングせずに次工程である不純物注入時に注入保護膜として利用した場合、注入保護膜を形成する工程を略することができる。
【０１２１】
次に、図３（ｂ）に示すように論理回路領域４のみにＬＤＤ領域６を形成する。この際、メモリ領域５には、フォトレジスト７が形成されており、ＬＤＤ領域は形成されない。ここで、メモリ領域５にはＬＤＤ領域６が形成されずに、通常構造のトランジスタを形成する論理回路領域４にＬＤＤ領域を形成することができた。該フォトレジストは、注入を阻止するものであり、選択的に除去できるものであれば良い。したがって、フォトレジストに代えて、窒化膜等の絶縁膜を用いることもできる。
【０１２２】
次に、図３（ｃ）に示すように、ゲートスタック８及び半導体基板１の露出面上に第１絶縁膜９を形成し、さらに、第１絶縁膜９上にシリコンドット１０を形成し、その後、化学的気相堆積（ＣＶＤ）法を用いた堆積絶縁膜１５を形成する。それぞれの工程を次に詳細に示す。
【０１２３】
まず、第１絶縁膜９の形成方法について示す。ゲートスタック８及び半導体基板１の露出面上に形成される第１絶縁膜９は、電子が通過する絶縁膜となるため、耐圧が高く、リーク電流が少なく、信頼性の高い膜が良い。例えば、上記ゲート絶縁膜２の材料と同様に、熱酸化膜、Ｎ２Ｏ酸化膜、ＮＯ酸化膜等の酸化膜を用いる。該酸化膜を用いる場合、膜厚は、１ｎｍから２０ｎｍ程度が良い。更に、該絶縁膜９をトンネル電流が流れる程度に薄く形成した場合は、電荷の注入／消去に必要とする電圧を低くすることができ、それによって、低消費電力化ができる。その場合の典型的な膜厚は、１ｎｍ〜５ｎｍ程度が良い。ここで第１絶縁膜９を形成することにより、シリコンドット１０は、半導体基板１及びゲート電極３に絶縁膜を介して接することになるので、保持電荷のリークをこの絶縁膜により抑制することができる。それにより、電荷保持特性がよく、長期信頼性の高い半導体記憶素子４１が形成される。
【０１２４】
次に、シリコンドット１０の形成方法について示す。ＣＶＤ法で、ジシランを原料ガスとして、１Ｔｏｒｒの圧力のもとで基板温度７００℃でシリコンドット１０を２分間成長させる。このときシリコンドット１０の大きさは５ｎｍ程度である。ただし、このときのシリコンドット１０の大きさは、１ｎｍ〜５０ｎｍ程度であることが好ましい。より好ましくは、クーロンブロッケード等の量子効果を発現するような大きさである１ｎｍ〜１５ｎｍ程度であることが望ましい。ここで、ＣＶＤにおける原料ガス、圧力、基板温度、成長時間等のそれぞれの条件を適宜変更、調整することにより、シリコンドット１０の大きさ、密度等の形態を最適化し形成することが可能となる。また、次工程の酸化によりドット径が小さくなることを考慮し、適宜大きめに形成しておくことにより、最適な形状のシリコンドット１０を形成することができる。
【０１２５】
さらに、図示はしていないが、シリコンドット１０形成後、該シリコンドット１０の表面を酸化することが望ましい。当酸化工程は熱酸化を用いるとよい。この際、シリコンドット１０の大きさが小さくなるほど、酸化の速度が遅くなるため、シリコンドット１０の大きさバラツキが抑えられる。また、該シリコンドット１０表面酸化膜は電子が通過する絶縁膜となるため、耐圧が高く、リーク電流が少なく、信頼性の高い膜であれば良い。例えば、Ｎ２Ｏ酸化膜、ＮＯ酸化膜等の酸化膜を用いてもよい。該酸化膜の場合、最終形状における膜厚は第１絶縁膜９を含んで等価酸化膜厚で、１ｎｍから２０ｎｍ程度が良い。より好ましくは、シリコンドット１０の大きさが１ｎｍ〜１５ｎｍ程度大きさである場合には１ｎｍ〜１０ｎｍ程度であることが望ましい。このように、シリコンドット１０を酸化し小さくする場合、シリコンドット１０の形成時に大きさの減少分を考慮して、大きめに形成しておく必要があることは、言うまでもない。更に、該絶縁膜をトンネル電流が流れる程度に薄く形成し、２重トンネル接合を用いたクーロンブロッケード効果によって電荷を保持する場合は、電荷の注入／消去に必要とする電圧を低くすることができ、それによって、低消費電力化ができる。その場合の典型的な酸化膜厚は、１ｎｍ〜３ｎｍ程度が良い。また、図においては、シリコンドット１０は該ゲートスタック８及び該半導体基板１の露出面上に１層のみ積層されている。しかし、このシリコンドット１０の上にさらにシリコンドット１０が堆積し、２層以上の層構造をなしても良く、また、高さが揃わず凸凹に堆積されても良い。
【０１２６】
次に、ＣＶＤ法を用いた堆積絶縁膜１５を形成するが、当工程はＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ；高温酸化膜）やＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；減圧気相成長法）を用いたステップカバレッジの良い膜を用いると良い。ＨＴＯ膜を用いた場合、膜厚は２０ｎｍ〜１００ｎｍ程度であれば良い。なお、堆積絶縁膜１５は、このあとの工程においてエッチングバックされてサイドウォールスペーサとして加工され、ソース／ドレイン拡散領域１３を形成する不純物注入の際の注入マスクとして働く。つまり、ソース／ドレイン拡散領域１３の形状、特にゲート電極３とソース／ドレイン拡散領域１３との間のオフセット幅を規定する重要な要素となる。したがって、堆積絶縁膜厚を適宜調整変更することにより、ソース／ドレイン拡散領域１３を最適な形状に形成し、最適なオフセット幅を得ることが可能となる。
【０１２７】
次に、図４（ｄ）に示すように、堆積絶縁膜１５及びシリコンドット１０を異方性エッチングすることにより、ゲートスタック８の側面に沿ってサイドウォールスペーサとして、堆積絶縁膜１５の一部からなる側壁絶縁体１６を形成する。なお、第１絶縁膜９と側壁絶縁体１６との間にはシリコンドット１０が残存する。この際、予め第１絶縁膜９と堆積絶縁膜１５の材料としてエッチングレートが異なる材料を選んでおくことにより、これらの膜の間の選択比を上げることができ、当工程を効率よく簡単に実施することが可能となる。例えば、第１絶縁膜９の材料としては窒化膜を、堆積絶縁膜１５の材料としては酸化膜を用いると良い。
【０１２８】
ただし、半導体基板１は通常シリコン基板を用いている場合が多く、その場合、ドットの材料としてシリコンを用いているため、シリコンドット１０を充分にはエッチングできず、エッチング残りが出る場合がある、この場合は、異方性エッチング後にフッ酸等を用いたウエットエッチングを用いて、残っている絶縁膜を等方性エッチングすることにより、シリコン残渣をリフトオフすると良い。
【０１２９】
次に、図４（ｅ）に示すように、第１絶縁膜９に対して異方性エッチングを行うことにより、露出部分のみ、選択的にエッチングして、第１絶縁膜９の一部からなるＬ字型絶縁膜１２を形成する。該エッチングは第１絶縁膜９を選択的にエッチングでき、側壁絶縁体１６、及び、ゲート電極３材料、及び、半導体基板１材料とのエッチング選択比の大きな条件で行うと良い。これにより、Ｌ字型絶縁膜１２、シリコンドット１０、及び、側壁絶縁体１６からなる、メモリ機能体１１を形成することができた。
【０１３０】
また、図３（ｃ）に示す構造から、図４（ｅ）に示す構造まで、１工程で進めてもよい。つまり、第１絶縁膜９、シリコンドット１０、及び、堆積絶縁膜１５をともに選択的にエッチングでき、ゲート電極３材料、及び、半導体基板１材料とのエッチング選択比の大きな条件を用いた異方性エッチングを行うことにより、通常２工程必要なところを１工程で進めても良い。そのようにした場合、工程数を減少させることができる。ただし、シリコンドット１０とゲート電極３材料、及び、半導体基板１材料は、本実施形態の典型的な例においてはシリコンを材料としているため、エッチング選択比を大きく取ることが難しい。そこで、シリコンドット１０は残るが、第１絶縁膜９及び堆積絶縁膜１５はエッチングされるような条件でエッチングし、その後、適宜フッ酸等のウエットエッチングを用いて残っている絶縁膜を等方性エッチングすることにより、シリコン残渣をリフトオフすると良い。
【０１３１】
ただし、図示はしないが、これまでの工程において、第１絶縁膜９はエッチングしなくても良い。エッチングせずに次工程である不純物注入時に注入保護膜として利用した場合、注入保護膜を形成する工程を略することができる。
【０１３２】
次に、図４（ｆ）に示すように、ゲート電極３及びその両側のメモリ機能体１１，１１を一体のマスク１４として用いてソース／ドレイン注入を行い、さらに所定の熱処理を行う。これにより、ソース／ドレイン拡散領域１３を自己整合的に形成することができる。
【０１３３】
以上のプロセスを用いることにより、論理回路領域４に用いるＬＤＤ領域を形成した通常構造ＭＯＳＦＥＴ４２、及び、メモリ領域５に用いる半導体記憶素子４１を、同一基板上で並行して、特別複雑な工程を用いることなく簡易な工程を追加するだけで、容易に形成することができる。
【０１３４】
また、メモリ機能体１１に電荷を保持した場合に、チャネル拡散領域の一部が電荷による影響を強く受けるため、ドレイン電流値が変化する。それにより半導体記憶素子４１は、保持電荷の有無に応じて情報を記憶することができる。
【０１３５】
半導体記憶素子４１のゲート絶縁膜２とメモリ機能体１１とを独立して設けることにより、半導体記憶素子４１と通常構造ＭＯＳＦＥＴ４２とを、標準ＭＯＳＦＥＴプロセスと比べて大幅なプロセス変更やプロセス工数の増加なしに１つのチップ上に混載することが可能となった。それゆえメモリ領域５と、メモリ周辺回路部等４を１つの半導体基板（チップ）１上に混載するための製造コストを大幅に削減することができる。
【０１３６】
ゲート電極３とソース／ドレイン拡散領域１３とがオフセットした半導体記憶素子４１と、オフセットしていない論理回路における通常ＭＯＳＦＥＴ４２を自己整合的な工程で同一基板上に形成することにより、メモリ効果の高い半導体記憶素子と、電流駆動力の高い論理回路における通常ＭＯＳＦＥＴを複雑なプロセスを必要とせず簡易に混載できる。
【０１３７】
更には、この半導体記憶素子４１によれば、１トランジスタ当り２ビットの記憶を実現することができるので、１ビットあたりのメモリ素子の占有面積を縮小することができ、大容量の半導体記憶素子を実現できる。
【０１３８】
また、メモリ機能体１１において、シリコンドット１０とゲート電極３との間及びシリコンドット１０と半導体基板１との間を隔離するようにＬ字型絶縁膜１２が介在しているため、保持電荷のリークをこの絶縁膜１２により抑制することができる。それにより、電荷保持特性がよく、長期信頼性の高い半導体記憶素子を実現できる。
【０１３９】
さらに、シリコンドット１０表面を酸化することにより、シリコンドット１０の大きさバラツキが抑制でき、電気特性のバラツキが少ない半導体装置が得られる。
【０１４０】
更に、基板とシリコンドット１０間の絶縁膜もしくはゲート電極３とシリコンドット１０間の絶縁膜をトンネル電流が流れる程度に薄く形成することにより、２重トンネル接合を用いたクーロンブロッケード効果によって電荷を保持する場合は、電荷の注入／消去に必要とする電圧を低くすることができ、それによって、低消費電力化が達成できる。
【０１４１】
（第４の実施形態）
図５（ａ）〜図５（ｃ）を用いて、上記第３の実施形態を変形した実施形態について説明する。本実施形態では、上記第３の実施形態におけるシリコンドット１０形成の際、シリコンドット１０を１層のみでなく、２層、３層及びそれ以上積層している。
【０１４２】
図５（ａ）に示すのは、シリコンドット１０を２層積層した場合のソース／ドレイン拡散領域１３形成後の断面形状である。メモリ機能体１１Ａ中のシリコンドット１０が縦方向に２重以上の多重ドットを構成するため１重ドットと比較して、メモリ保持性能が飛躍的に向上する。さらに、１重ドットと比較して、メモリ機能体１１Ａ中のシリコンドット１０の数が増加するため、保持電荷数が増加し、電荷密度が増大する。よって、書き込みと消去のしきい値電圧の差や、駆動電流の差が増大するので、電圧マージンが大きく、信頼性の向上した半導体記憶素子５１Ａを実現できる。
【０１４３】
また、図５（ｂ）に示すのは、シリコンドット１０を３層積層した場合のソース／ドレイン拡散領域１３形成後の断面形状である。メモリ機能体１１Ｂ中のシリコンドット１０が縦方向に３重以上の多重ドットを構成するため１重及び２重ドットと比較して、メモリ保持性能が飛躍的に向上する。さらに、１重及び２重ドットと比較して、メモリ機能体１１Ｂ中のシリコンドット１０の数が増加するため、保持電荷数が増加し、電荷密度が増大する。よって、書き込みと消去のしきい値電圧の差や、駆動電流の差が増大するので、電圧マージンが大きく、信頼性の向上した半導体記憶素子５１Ｂを実現できる。
【０１４４】
さらに、図５（ｃ）に示すのは、メモリ機能体１１Ｃ内を充分に満たすだけの膜厚まで、シリコンドット１０を積層した場合のソース／ドレイン拡散領域１３形成後の断面形状である。１重、２重及び３重ドットの場合と比較して、メモリ保持性能が飛躍的に向上する。さらに、１重、２重及び３重ドットと比較して、メモリ機能体１１Ｃ中のシリコンドット１０数が増加するため、保持電荷数が増加し、電荷密度が増大する。よって、書き込みと消去のしきい値電圧の差や、駆動電流の差が増大するので、電圧マージンが大きく、信頼性の向上した半導体記憶素子５１Ｃを実現できる。
【０１４５】
次に、シリコンドット１０を複数層積層させる製造方法について説明する。シリコンドット１０を複数層積層させること以外の工程は基本的には上記第３の実施形態に記載の工程と同様の工程を用いても良いが、シリコンドット１０の複数層積層による膜厚の厚膜化によって、堆積絶縁膜１５（図３（ｃ）参照）の堆積膜厚を減らす必要がある。詳細を以下に説明する。
【０１４６】
図３（ｂ）に示すようなＬＤＤ領域形成工程までは、上記第３の実施形態と同様の工程を用いても良い。そこで、同様の工程を用いることによる、重複説明は省略する。
【０１４７】
その後、図３（ｃ）に示したのと同様にゲートスタック８及び半導体基板１の露出面上に第１絶縁膜９を形成し、さらに、第１絶縁膜９上にシリコンドット１０を形成し、その後、化学的気相堆積（ＣＶＤ）法を用いた堆積絶縁膜１５を形成する。ただし、シリコンドット１０は１層のみでなく、２層、３層及びそれ以上積層する。つまり、１層シリコンドット１０を形成後、第３の実施形態と同様の工程によるシリコンドット１０表面の酸化を行い、２層目のシリコンドット１０を形成する。３層の場合はさらに、２層目のシリコンドット１０表面酸化を行い、その後３層目のシリコンドット１０を形成する。以降同様に多層構造を形成することができる。
【０１４８】
ただし、２層目以降のシリコンドット１０表面酸化は、１層目のシリコンドット１０の表面をも酸化するといった現象があるため、下層の酸化膜が厚膜化する。つまり、下層酸化膜の厚膜化を考慮した酸化条件を設定することにより、所望の酸化膜を形成することが可能となる。
【０１４９】
シリコンドット１０及び酸化膜の形成工程は上記第３の実施形態と同様次のようなものである。
【０１５０】
シリコンドット１０を形成する場合、ＣＶＤ法で、ジシランを原料ガスとして、１Ｔｏｒｒの圧力のもとで基板温度７００℃でシリコンドット１０を２分間成長させる。このときシリコンドット１０の大きさは５ｎｍ程度である。ただし、最終形状におけるシリコンドット１０の大きさは、１ｎｍ〜５０ｎｍ程度であることが好ましい。より好ましくは、クーロンブロッケード等の量子効果を発現するような大きさである１ｎｍ〜１５ｎｍ程度であることが望ましい。ここで、ＣＶＤにおける原料ガス、圧力、基板温度、成長時間等のそれぞれの条件を適宜変更、調整することにより、シリコンドット１０の大きさ、密度等の形態を最適化し形成することが可能となる。また、次工程の酸化によりドット径が小さくなることを考慮し、適宜大きめに形成しておくことにより、最適な形状のシリコンドット１０を形成することができる。
【０１５１】
次にシリコンドット１０表面酸化の１例は次の様なものである。当酸化工程は熱酸化を用いるとよい。この際、シリコンドット１０の大きさが小さくなるほど、酸化の速度が遅くなるため、シリコンドット１０の大きさバラツキが抑えられる。また、該シリコンドット１０の表面酸化膜は電子が通過する絶縁膜となるため、耐圧が高く、リーク電流が少なく、信頼性の高い膜であれば良い。例えば、Ｎ２Ｏ酸化膜、ＮＯ酸化膜等の酸化膜を用いてもよい。該酸化膜の場合、最終形状における膜厚は第１絶縁膜９を含んで等価酸化膜厚で、１ｎｍから２０ｎｍ程度が良い。より好ましくは、シリコンドット１０の大きさが１ｎｍ〜１５ｎｍ程度大きさである場合には膜厚が１ｎｍ〜１０ｎｍ程度であることが望ましい。このように、シリコンドット１０を酸化し小さくする場合、シリコンドット１０の形成時に大きさの減少分を考慮して、大きめに形成しておく必要があることは、言うまでもない。
【０１５２】
次に、ＣＶＤ法を用いた堆積絶縁膜１５を形成するが、当工程はＨＴＯやＬＰＣＶＤを用いたステップカバレッジの良い膜を用いると良い。ＨＴＯ膜を用いた場合、膜厚は２０ｎｍ〜１００ｎｍ程度であれば良い。なお、堆積絶縁膜１５は、このあとの工程においてエッチングバックされてサイドウォールスペーサとして加工され、ソース／ドレイン拡散領域１３を形成する不純物注入の際の注入マスクとして働く。つまり、ソース／ドレイン拡散領域１３の形状、特にゲート電極３とソース／ドレイン拡散領域１３との間のオフセット幅を規定する重要な要素となる。したがって、堆積絶縁膜厚を適宜調整変更することにより、ソース／ドレイン拡散領域１３を最適な形状に形成し、最適なオフセット幅を得ることが可能となる。ただし、シリコンドット１０の積層膜厚に堆積絶縁膜１５の膜厚を加えたものがサイドウォールスペーサ幅となる。したがって、シリコンドット１０の積層膜厚を考慮して堆積絶縁膜１５の膜厚を決めることにより、適切なサイドウォールスペーサ幅を得ることができる。例えば、シリコンドット１０積層膜厚が所望のサイドウォールスペーサ幅に達している場合は、堆積絶縁膜を形成しなくてよい。
【０１５３】
次に、図４（ｄ）に示したのと同様に、堆積絶縁膜１５及びシリコンドット１０を異方性エッチングすることにより、ゲートスタック８の側面に沿ってサイドウォールスペーサとして、堆積絶縁膜１５の一部からなる側壁絶縁体１６を形成する。なお、第１絶縁膜９と側壁絶縁体１６との間にはシリコンドット１０が残存する。この際、予め第１絶縁膜９と堆積絶縁膜１５の材料としてエッチングレートが異なる材料を選んでおくことにより、これらの膜の間の選択比を上げることができ、当工程を効率よく簡単に実施することが可能となる。例えば、第１絶縁膜９の材料としては窒化膜を、堆積絶縁膜１５の材料としては酸化膜を用いると良い。
【０１５４】
ただし、半導体基板１は通常シリコン基板を用いている場合が多く、その場合、ドットの材料としてシリコンを用いているため、シリコンドット１０を充分にはエッチングできず、エッチング残りが出る場合がある。この場合は、異方性エッチング後にフッ酸等を用いたウエットエッチングを用いて、残っている絶縁膜を等方性エッチングすることにより、シリコン残渣をリフトオフすると良い。
【０１５５】
次に、図５（ａ）〜図５（ｃ）にそれぞれ示すように、第１絶縁膜９に対して異方性エッチングを行うことにより、露出部分のみ、選択的にエッチングして、第１絶縁膜９の一部からなるＬ字型絶縁膜１２を形成する。該エッチングは第１絶縁膜９を選択的にエッチングでき、側壁絶縁体１６、及び、ゲート電極３材料、及び、半導体基板１材料とのエッチング選択比の大きな条件で行うと良い。これにより、Ｌ字型絶縁膜１２、シリコンドット１０、及び、側壁絶縁体１６からなる、メモリ機能体１１Ａ，１１Ｂ，１１Ｃを形成することができた。
【０１５６】
ただし、図示はしないが、これまでの工程において、第１絶縁膜９はエッチングしなくても良い。エッチングせずに次工程である不純物注入時に注入保護膜として利用した場合、注入保護膜を形成する工程を略することができる。
【０１５７】
次に、図５（ａ）〜図５（ｃ）にそれぞれ示すように、ゲート電極３及びその両側のメモリ機能体１１Ａ，１１Ａ、ゲート電極３及びその両側のメモリ機能体１１Ｂ，１１Ｂ、ゲート電極３及びその両側のメモリ機能体１１Ｃ，１１Ｃをそれぞれ一体のマスクとして用いて、ソース／ドレイン注入を行い、さらに所定の熱処理を行う。これにより、それぞれソース／ドレイン拡散領域１３を自己整合的に形成することができる。
【０１５８】
以上のプロセスを用いることにより、論理回路領域４に用いるＬＤＤ領域を形成した通常構造ＭＯＳＦＥＴ５２Ａ，５２Ｂ，５２Ｃ、及び、メモリ領域５に用いる半導体記憶素子５１Ａ，５１Ｂ，５１Ｃを、同一基板上で並行して、特別複雑な工程を用いることなく簡易な工程を追加するだけで、容易に形成することができる。
【０１５９】
また、メモリ機能体１１Ａ，１１Ｂ，１１Ｃに電荷を保持した場合に、チャネル拡散領域の一部が電荷による影響を強く受けるため、ドレイン電流値が変化する。それにより半導体記憶素子５１Ａ，５１Ｂ，５１Ｃは、保持電荷の有無に応じて情報を記憶することができる。
【０１６０】
半導体記憶素子５１Ａ，５１Ｂ，５１Ｃのゲート絶縁膜２とメモリ機能体１１Ａ，１１Ｂ，１１Ｃとを独立して設けることにより、半導体記憶素子５１Ａ，５１Ｂ，５１Ｃと通常構造ＭＯＳＦＥＴ５２Ａ，５２Ｂ，５２Ｃとを、標準ＭＯＳＦＥＴプロセスと比べて大幅なプロセス変更やプロセス工数の増加なしに１つのチップ上に混載することが可能となった。それゆえメモリ領域５と、メモリ周辺回路部等４を１つの半導体基板（チップ）１上に混載するための製造コストを大幅に削減することができる。
【０１６１】
ゲート電極３とソース／ドレイン拡散領域１３とがオフセットした半導体記憶素子５１Ａ，５１Ｂ，５１Ｃと、オフセットしていない論理回路における半導体スイッチング素子５２Ａ，５２Ｂ，５２Ｃを自己整合的な工程で同一基板上に形成することにより、メモリ効果の高い半導体記憶素子と、電流駆動力の高い論理回路における通常ＭＯＳＦＥＴを複雑なプロセスを必要とせず簡易に混載できる。
【０１６２】
更には、この半導体記憶素子５１Ａ，５１Ｂ，５１Ｃによれば、１トランジスタ当り２ビットの記憶を実現することができるので、１ビットあたりのメモリ素子の占有面積を縮小することができ、大容量の半導体記憶素子を実現できる。
【０１６３】
また、メモリ機能体１１Ａ，１１Ｂ，１１Ｃにおいて、シリコンドット１０とゲート電極３との間及びシリコンドット１０と半導体基板１との間を隔離するようにＬ字型絶縁膜１２が介在しているため、保持電荷のリークをこの絶縁膜１２により抑制することができる。それにより、電荷保持特性がよく、長期信頼性の高い半導体記憶素子を実現できる。
【０１６４】
さらに、シリコンドット１０表面を酸化することにより、シリコンドット１０の大きさバラツキが抑制でき、電気特性のバラツキが少ない半導体装置が得られる。
【０１６５】
更に、基板１とシリコンドット１０間およびゲート電極３とシリコンドット１０間の絶縁膜１２をトンネル電流が流れる程度に薄く形成することにより、２重トンネル接合を用いたクーロンブロッケード効果によって電荷を保持する場合は、電荷の注入／消去に必要とする電圧を低くすることができ、それによって、低消費電力化が達成できる。
【０１６６】
更に、シリコンドット１０が２重、３重もしくはそれ以上の多重ドットを形成するため、１重ドットと比較して、より蓄積電荷量が多く、保持時間の長い半導体記憶素子５１Ａ，５１Ｂ，５１Ｃが得られる。
【０１６７】
（第５の実施形態）
図６（ａ）〜図６（ｄ）を用いて、上記第３または第４の実施形態を変形した実施形態について説明する。本実施形態ではメモリ機能体等の形状を改変している。
【０１６８】
図６（ａ）に示すのは、シリコンドット１０を１層含むメモリ機能体１１の形状を改変した場合（改変されたメモリ機能体を符号１１Ｄで示す。）の断面形状である。この場合、電荷を保持するシリコンドット１０が、チャネル拡散領域付近にのみ形成されるため、書き込みによって注入した電子を消去によって除去しやすくなる。それゆえ、消去不良を防止できる。また、電荷保持部を微小化することにより、効率的に電荷の消去を行うことができ、読み出しと消去スピードが早く信頼性の高い半導体記憶素子６１Ａを実現できる。
【０１６９】
また、図６（ｂ）に示すのは、シリコンドット１０を１層含むメモリ機能体１１形成時に形状を改変し（改変されたメモリ機能体を符号１１Ｅで示す。）、その後、メモリ機能体１１Ｅを覆う絶縁膜２５を形成した場合の断面形状である。
この場合、電荷を保持するシリコンドット１０が、チャネル拡散領域付近にのみ形成されるため、書き込みによって注入した電子を消去によって除去しやすくなる。それゆえ、消去後のしきい値電圧バラツキが抑制でき、消去不良を防止できる。また、電荷保持部を微小化することにより、効率的に電荷の消去を行うことができ、読み出しと消去スピードが早く信頼性の高い半導体記憶素子６１Ｂを実現できる。
【０１７０】
また、図６（ｃ）に示すのは、シリコンドット１０を多層含むメモリ機能体１１Ｃの形状を改変した場合（改変されたメモリ機能体を符号１１Ｆで示す。）の断面形状である。
【０１７１】
また、図６（ｄ）に示すのは、シリコンドット１０を多層含むメモリ機能体１１Ｃの形状を改変し（改変されたメモリ機能体を符号１１Ｅで示す。）、その後、メモリ機能体１１Ｅを覆う絶縁膜２５を形成した場合の断面形状である。
【０１７２】
この図６（ｃ），図６（ｄ）の場合、電荷を保持するシリコンドット１０が、チャネル拡散領域付近にのみ形成されるため、書き込みによって注入した電子を消去によって除去しやすくなる。それゆえ、消去後のしきい値電圧バラツキが抑制でき、消去不良を防止できる。また、効率的に電荷の消去を行うことができ、読み出しと消去スピードが早く信頼性の高い半導体記憶素子６１Ｃ，６１Ｄを実現できる。さらに、Ｌ字型絶縁膜１２はゲート電極３の外周を覆うように残るため、ソース／ドレインのコンタクトとゲート電極３との短絡を抑制することができる。それによって、微細化が容易になり、メモリの高集積化が可能となる。さらに、１層ドットの場合と比較して、メモリ機能体１１Ｄ，１１Ｅ中のシリコンドット１０の数が増加するため、保持電荷数が増加し、電荷密度が増大する。よって、書き込みと消去のしきい値電圧の差や、駆動電流の差が増大するので、電圧マージンが大きく、信頼性の向上した半導体記憶素子６１Ｃ，６１Ｄを実現できる。
【０１７３】
ここで、上記図６（ａ）〜図６（ｄ）の構造において、メモリ領域５における、ゲート電極３とソース／ドレイン拡散領域１３との間のオフセット幅、つまり、ゲート電極３の一方の端部からソース／ドレイン拡散領域１３の近い方の端部までの横方向の距離は、それぞれメモリ機能体１１Ｄ，１１Ｅ，１１Ｆ，１１Ｇの厚さ（図中の横方向の寸法）と等しいか、または、それ以下であることが望ましい。
【０１７４】
次に、図６（ａ）及び図６（ｃ）に示す構造の半導体装置の形成方法について詳細に説明する。
【０１７５】
ソース／ドレイン拡散領域１３形成工程までは、上記第３の実施形態におけるのと同様の工程を用いても良い。そこで、同様の工程を用いることによる、重複説明は省略する。
【０１７６】
次に、図６（ａ）及び図６（ｃ）に示すように、メモリ機能体１１Ｄ，１１Ｆを等方性エッチングすることにより、ゲートスタック８の最上部位置より、メモリ機能体１１Ｄ，１１Ｆの最上部位置が低くなるようにする。
【０１７７】
ただし、半導体基板１は通常シリコン基板を用いている場合が多く、その場合、ドットの材料としてシリコンを用いているため、シリコンドット１０を充分エッチングできず、エッチング残りが出るような条件でエッチングを実施しても良い。ただし、この場合は、フッ酸等を用いたウエットエッチングを用いて残っている絶縁膜１２を適宜等方性エッチングすることにより、シリコン残渣をリフトオフすると良い。加えて、シリコン残渣を酸化し、その後、適宜フッ酸等を用いたウエットエッチングを用いてシリコン残渣を除去しても良い。
【０１７８】
また、当工程におけるエッチング量を調整し、次に示すような最適形状になるように、メモリ機能体１１Ｄ，１１Ｆの横幅を最適になるようにすることが好ましい。最適形状とは、メモリ領域５における、ゲート電極３とソース／ドレイン拡散領域１３との間のオフセット幅、つまり、ゲート電極３の一方の端部からソース／ドレイン拡散領域１３の近い方の端部までの横方向の距離が、それぞれメモリ機能体１１Ｄ，１１Ｆの厚さ（図中の横方向の寸法）と等しいか、または、それ以下であることを意味する。
【０１７９】
次に、図６（ｂ）に示す構造の半導体装置の形成方法について詳細に説明する。
【０１８０】
この場合、まず上記第２実施形態における図４（ｄ）に示される構造を形成する。
【０１８１】
次に、等方性エッチングを行って、側壁絶縁膜１６及びシリコンドット１０を図６（ｂ）に示す形状になるまでエッチングする。つまり、ゲートスタック８の最上部位置より、メモリ機能体１１Ｅの最上部位置が低くなるようにする。
【０１８２】
次に、ＣＶＤ法を用いた堆積絶縁膜を全域に形成し、それを異方性エッチングして、図６（ｂ）に示すように、ゲート電極３の両側にメモリ機能体１１Ｅを包むようにサイドウォールスペーサ絶縁体２５を形成する。当工程はＨＴＯやＬＰＣＶＤを用いたステップカバレッジの良い膜を用いると良い。なお、サイドウォールスペーサ絶縁体２５は、このあとの工程においてソース／ドレイン拡散領域１３を形成する不純物注入の際のマスクの一部として働く。つまり、ソース／ドレイン拡散領域１３の形状、特にゲート電極３とソース／ドレイン拡散領域１３との間のオフセット幅を規定する重要な要素となる。したがって、堆積絶縁膜厚を適宜調整変更することにより、ソース／ドレイン拡散領域１３を最適な形状に形成し、最適なオフセット幅を得ることが可能となる。ただし、メモリ機能体１１Ｅの幅に堆積絶縁膜の膜厚を加えたものがサイドウォールスペーサ幅となる。
したがって、メモリ機能体１１Ｅの幅を考慮して堆積絶縁膜の膜厚を決めることにより、適切なサイドウォールスペーサ幅を得ることができる。
【０１８３】
次に、図６（ｂ）に示すように、ゲート電極３、その両側のメモリ機能体１１Ｅ，１１Ｅ及びサイドウォールスペーサ絶縁体２５，２５を一体のマスクとして用いて、ソース／ドレイン注入を行い、さらに所定の熱処理を行う。これにより、ソース／ドレイン拡散領域１３を自己整合的に形成することができる。
【０１８４】
次に、図６（ｄ）に示す構造の半導体装置の形成方法について詳細に説明する。
【０１８５】
この図６（ｄ）に示す構造を形成する方法は、シリコンドット１０を積層する工程以外は、ほぼ上記図６（ｂ）を形成した工程と同様な工程を用いる。つまり、まず第４の実施形態に記載した半導体装置の形成方法における、シリコンドット１０の積層膜を形成する。その後に、等方性エッチングを行って、側壁絶縁膜１６、Ｌ字型絶縁膜１２及びシリコンドット１０を図６（ｄ）に示す形状になるまでエッチングする。つまり、ゲートスタック８の最上部位置より、メモリ機能体１１Ｇの最上部位置が低くなるようにする。ただし、半導体基板１は通常シリコン基板を用いている場合が多く、その場合、ドットの材料としてシリコンを用いているため、シリコンドット１０を充分エッチングできず、エッチング残りが出るような条件でエッチングを実施しても良い。ただし、この場合は、フッ酸等を用いたウエットエッチングを用いて残っている絶縁膜１２を適宜等方性エッチングすることにより、シリコン残渣をリフトオフすると良い。加えて、シリコン残渣を酸化し、その後、適宜フッ酸等を用いたウエットエッチングを用いてシリコン残渣を除去しても良い。このようにして、図６（ｄ）に示す形状のメモリ機能体１１Ｇを形成できる。
【０１８６】
次に、ＣＶＤ法を用いた堆積絶縁膜を形成し、それを異方性エッチングして図６（ｄ）に示すサイドウォールスペーサ絶縁体２５を形成する。当工程はＨＴＯやＬＰＣＶＤを用いたステップカバレッジの良い膜を用いると良い。なお、サイドウォールスペーサ絶縁体２５は、このあとの工程においてソース／ドレイン拡散領域１３を形成する不純物注入の際のマスクの一部として働く。つまり、ソース／ドレイン拡散領域１３の形状、特にゲート電極３とソース／ドレイン拡散領域１３との間のオフセット幅を規定する重要な要素となる。したがって、堆積絶縁膜厚を適宜調整変更することにより、ソース／ドレイン拡散領域１３を最適な形状に形成し、最適なオフセット幅を得ることが可能となる。ただし、メモリ機能体１１Ｇの幅に堆積絶縁膜の膜厚を加えたものがサイドウォールスペーサ幅となる。したがって、メモリ機能体１１Ｇの幅を考慮して堆積絶縁膜の膜厚を決めることにより、適切なサイドウォールスペーサ幅を得ることができる。
【０１８７】
次に、図６（ｄ）に示すように、ゲート電極３、その両側のメモリ機能体１１Ｇ，１１Ｇ及びサイドウォールスペーサ絶縁体２５，２５を一体のマスクとして用いて、ソース／ドレイン注入を行い、さらに所定の熱処理を行う。これにより、ソース／ドレイン拡散領域１３を自己整合的に形成することができる。
【０１８８】
以上のプロセスを用いることにより、論理回路領域４に用いるＬＤＤ領域を形成した通常構造ＭＯＳＦＥＴ６２Ａ，６２Ｂ，６２Ｃ，６２Ｄ、及び、メモリ領域５に用いる半導体記憶素子６１Ａ，６１Ｂ，６１Ｃ，６１Ｄを、同一基板上で並行して、特別複雑な工程を用いることなく簡易な工程を追加するだけで、容易に形成することができる。
【０１８９】
また、メモリ機能体１１Ｄ，１１Ｅ，１１Ｆ，１１Ｇに電荷を保持した場合に、チャネル拡散領域の一部が電荷による影響を強く受けるため、ドレイン電流値が変化する。それにより半導体記憶素子６１Ａ，６１Ｂ，６１Ｃ，６１Ｄは、保持電荷の有無に応じて情報を記憶することができる。
【０１９０】
半導体記憶素子６１Ａ，６１Ｂ，６１Ｃ，６１Ｄのゲート絶縁膜２とメモリ機能体１１Ｄ，１１Ｅ，１１Ｆ，１１Ｇとを独立して設けることにより、半導体記憶素子６１Ａ，６１Ｂ，６１Ｃ，６１Ｄと通常構造ＭＯＳＦＥＴ６２Ａ，６２Ｂ，６２Ｃ，６２Ｄとを、標準ＭＯＳＦＥＴプロセスと比べて大幅なプロセス変更やプロセス工数の増加なしに１つのチップ上に混載することが可能となった。それゆえメモリ領域５と、メモリ周辺回路部等４を１つの半導体基板（チップ）１上に混載するための製造コストを大幅に削減することができる。
【０１９１】
ゲート電極３とソース／ドレイン拡散領域１３とがオフセットした半導体記憶素子６１Ａ，６１Ｂ，６１Ｃ，６１Ｄと、オフセットしていない論理回路における半導体スイッチング素子６２Ａ，６２Ｂ，６２Ｃ，６２Ｄを自己整合的な工程で同一基板上に形成することにより、メモリ効果の高い半導体記憶素子と、電流駆動力の高い論理回路における通常ＭＯＳＦＥＴを複雑なプロセスを必要とせず簡易に混載できる。
【０１９２】
更には、この半導体記憶素子６１Ａ，６１Ｂ，６１Ｃ，６１Ｄによれば、１トランジスタ当り２ビットの記憶を実現することができるので、１ビットあたりのメモリ素子の占有面積を縮小することができ、大容量の半導体記憶素子を実現できる。
【０１９３】
また、メモリ機能体１１Ｄ，１１Ｅ，１１Ｆ，１１Ｇにおいて、シリコンドット１０とゲート電極３との間及びシリコンドット１０と半導体基板１との間を隔離するようにＬ字型絶縁膜１２が介在しているため、保持電荷のリークをこの絶縁膜１２により抑制することができる。それにより、電荷保持特性がよく、長期信頼性の高い半導体記憶素子を実現できる。
【０１９４】
更に、基板１とシリコンドット１０間およびゲート電極３とシリコンドット１０間の絶縁膜１２をトンネル電流が流れる程度に薄く形成することにより、２重トンネル接合を用いたクーロンブロッケード効果によって電荷を保持する場合は、電荷の注入／消去に必要とする電圧を低くすることができ、それによって、低消費電力化が達成できる。
【０１９５】
更に、シリコンドット１０が２重、３重もしくはそれ以上の多重ドットを形成するため、１重ドットと比較して、より蓄積電荷量が多く、保持時間の長い半導体記憶素子６１Ａ，６１Ｂ，６１Ｃ，６１Ｄが得られる。
【０１９６】
（第６の実施形態）
この実施の形態の半導体装置を構成する半導体記憶素子は、ゲート電極１１７の両側のメモリ機能体１６１、１６２が電荷を保持できる領域（電荷を蓄える領域であって、電荷を保持する機能を有する膜であってもよい）と電荷を逃げにくくする領域（電荷を逃げにくくする機能を有する膜であってもよい）から構成される。例えば、図７に示すように、シリコン酸化膜１４１、シリコン微粒子１４２及びそれを覆うように形成されたシリコン酸化膜１４３から、メモリ機能体１６１、１６２が構成されている。ここで、シリコン微粒子は電荷を保持できる機能を果たす。また、シリコン酸化膜１４１、１４３はシリコン微粒子中に蓄えられた電荷を逃げにくくする機能を有する膜の役割を果たす。
【０１９７】
また、メモリ機能体１６１、１６２における電荷を保持できる領域（シリコン微粒子１４２）は、ソース／ドレイン拡散領域１１２、１１３とそれぞれオーバーラップしている。ここで、オーバーラップするとは、ソース／ドレイン拡散領域１１２、１１３の少なくとも一部の領域上に、電荷を保持できる領域（シリコン微粒子１４２）の少なくとも一部が存在することを意味する。なお、１１１は半導体基板、１１４はゲート絶縁膜、１１７はゲート電極、１７１は（ゲート電極とソース／ドレイン拡散領域との）オフセット領域である。図示しないが、ゲート絶縁膜１１４下であって半導体基板１１１最表面部はチャネル形成領域となる。
【０１９８】
メモリ機能体１６１、１６２におけるシリコン微粒子１４２とソース／ドレイン拡散領域１１２、１１３とがオーバーラップすることによる効果を次に説明する。
【０１９９】
図８は、図７の右側のメモリ機能体１６２周辺部の拡大図である。Ｗ１はゲート電極１１４とソース／ドレイン拡散領域１１３とのオフセット量を示す。また、Ｗ２はゲート電極のゲート長方向の切断面におけるメモリ機能体１６２の幅を示しているが、メモリ機能体１６２のうちシリコン微粒子１４２のゲート電極１１７から遠い側の端が、ゲート電極１１７から遠い側のメモリ機能体１６２の端と一致しているため、メモリ機能体１６２の幅をＷ２として定義した。メモリ機能体１６２と拡散領域１１３とのオーバーラップ量は（Ｗ２−Ｗ１）で表される。特に重要なことは、メモリ機能体１６２のうちシリコン微粒子１４２が、拡散領域１１３とオーバーラップする、つまり、Ｗ２＞Ｗ１なる関係を満たすことである。
【０２００】
なお、図９に示すように、メモリ機能体１６２ａのうちシリコン微粒子１４２ａのゲート電極から遠い側の端が、ゲート電極から遠い側のメモリ機能体１６２ａの端と一致していない場合は、Ｗ２をゲート電極端からシリコン微粒子１４２ａのゲート電極と遠い側の端までと定義すればよい。なお、図９中の要素には、図８中の対応する要素の符号にａを付した符号を用いている。
【０２０１】
図８の構造における消去状態（ホールが蓄積されている）のドレイン電流は、シリコン微粒子１４２とソース／ドレイン拡散領域１１３とがオーバーラップする形状においては充分な電流値が得られるが、シリコン微粒子１４２とソース／ドレイン拡散領域１１３とがオーバーラップしない形状においてはシリコン微粒子１４２とソース／ドレイン拡散領域１１３との距離が離れると急激に減少し、３０ｎｍ程度離れると３桁程度減少する。
【０２０２】
ドレイン電流値は、読出し動作速度にほぼ比例するので、シリコン微粒子１４２とソース／ドレイン拡散領域１１３との距離が離れにつれメモリの性能は急速に劣化する。一方、シリコン微粒子１４２とソース／ドレイン拡散領域１１３とがオーバーラップする範囲においては、ドレイン電流の減少は緩やかである。したがって、電荷を保持する機能を有する膜であるシリコン微粒子１４２の少なくとも一部とソース／ドレイン領域とがオーバーラップすることが好ましい。
【０２０３】
メモリ機能体１６１（領域１８１）に記憶された情報の読み出しは、ソース／ドレイン拡散領域１１２をソース電極とし、ソース／ドレイン拡散領域１１３をドレイン領域としてチャネル形成領域中のドレイン領域に近い側にピンチオフ点を形成するのが好ましい。すなわち、２つのメモリ機能体のうち一方に記憶された情報を読み出す時に、ピンチオフ点をチャネル形成領域内であって、他方のメモリ機能体に近い領域に形成させるのが好ましい。これにより、メモリ機能体１６２の記憶状況の如何にかかわらず、メモリ機能体１６１の記憶情報を感度よく検出することができ、２ビット動作を可能にする大きな要因となる。
【０２０４】
一方、２つのメモリ機能体の片側のみに情報を記憶させる場合又は２つのメモリ機能体を同じ記憶状態にして使用する場合には、読出し時に必ずしもピンチオフ点を形成しなくてもよい。
【０２０５】
なお、図８には図示していないが、半導体基板１１１の表面にウェル領域（Ｎチャネル素子の場合はＰ型ウェル）を形成することが好ましい。ウェル領域を形成することにより、チャネル形成領域の不純物濃度をメモリ動作（書換え動作及び読出し動作）に最適にしつつ、その他の電気特性（耐圧、接合容量、短チャネル効果）を制御するのが容易になる。
【０２０６】
メモリ機能体は、メモリの保持特性を向上させる観点から、電荷を保持できる機能を有する微粒子及びその微粒子に蓄積された電荷の散逸を防ぐ散逸防止絶縁体を含んでいるのが好ましい。この実施の形態では、微粒子として電荷をトラップする準位を有するシリコン微粒子１４２、散逸防止絶縁体として微粒子に蓄積された電荷の散逸を防ぐ働きのあるシリコン酸化膜１４１、１４３を用いている。メモリ機能体が微粒子と散逸防止絶縁体とを含むことにより電荷の散逸を防いで保持特性を向上させることができる。
【０２０７】
また、メモリ機能体は、ゲート絶縁膜表面と略平行に配置される微粒子を含むこと、いいかえると、メモリ機能体における微粒子が、ゲート絶縁膜上面から等しい距離に位置するように配置されることが好ましい。具体的には、図１０に示したように、メモリ機能体１６２のシリコン微粒子１４２が、ゲート絶縁膜１１４表面と略平行に配列している。言い換えると、微粒子１４２は、ゲート絶縁膜１１４表面に対応する高さから、均一な高さに形成されることが好ましい。
【０２０８】
メモリ機能体１６２中に、ゲート絶縁膜１１４表面と略平行な微粒子１４２があることにより、微粒子１４２に蓄積された電荷の多寡によりオフセット領域１７１での反転層の形成されやすさを効果的に制御することができ、ひいてはメモリ効果を大きくすることができる。また、微粒子１４２をゲート絶縁膜１１４の表面と略平行とすることにより、オフセット量（Ｗ１）がばらついた場合でもメモリ効果の変化を比較的小さく保つことができ、メモリ効果のばらつきを抑制することができる。しかも、微粒子１４２上部方向への電荷の移動が抑制され、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。
【０２０９】
さらに、メモリ機能体１６２は、ゲート絶縁膜１１４の表面と略平行な微粒子１４２とチャネル形成領域（又はウェル領域）とを隔てる絶縁膜（例えば、シリコン酸化膜１４４のうちオフセット領域１７１上の部分）を含むことが好ましい。この絶縁膜により、微粒子に蓄積された電荷の散逸が抑制され、さらに保持特性の良い半導体記憶素子を得ることができる。
【０２１０】
なお、微粒子１４２の大きさを制御すると共に、微粒子１４２下の絶縁膜（シリコン酸化膜１４４のうちオフセット領域１７１上の部分）の膜厚を一定に制御することにより、半導体基板表面から微粒子中に蓄えられる電荷までの距離を概ね一定に保つことが可能となる。つまり、半導体基板表面から微粒子中に蓄えられる電荷までの距離を、微粒子１４２下の絶縁膜の最小膜厚値から、微粒子１４２下の絶縁膜の最大膜厚値と微粒子１４２の大きさ最大値との和までの間に制御することができる。これにより、微粒子１４２に蓄えられた電荷により発生する電気力線の密度を概ね制御することが可能となり、メモリ素子のメモリ効果の大きさばらつきを非常に小さくすることが可能となる。
【０２１１】
（第７の実施形態）
この実施の形態は、ゲート電極、メモリ機能体及びソース／ドレイン領域間距離の最適化に関する。
【０２１２】
図１１に示したように、Ａはゲート長方向の切断面におけるゲート電極長、Ｂはソース／ドレイン領域間の距離（チャネル長）、Ｃは一方のメモリ機能体の端から他方のメモリ機能体の端までの距離、つまり、ゲート長方向の切断面における一方のメモリ機能体内の電荷を保持できる機能を有する膜の端（ゲート電極と離れている側）から他方のメモリ機能体内の電荷を保持できる機能を有する膜の端（ゲート電極と離れている側）までの距離を示す。
【０２１３】
まず、Ｂ＜Ｃであることが好ましい。チャネル形成領域のうちゲート電極１１７下の部分とソース／ドレイン領域１１２、１１３との間にはオフセット領域１７１が存する。Ｂ＜Ｃにより、メモリ機能体１６１、１６２（シリコン微粒子１４２）に蓄積された電荷により、オフセット領域１７１の全領域において、反転の容易性が効果的に変動する。したがって、メモリ効果が増大し、特に読出し動作の高速化が実現する。
【０２１４】
また、ゲート電極１１７とソース／ドレイン領域１１２、１１３がオフセットしている場合、つまり、Ａ＜Ｂが成立する場合には、ゲート電極に電圧を印加したときのオフセット領域の反転のしやすさがメモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果を低減することができる。ただし、メモリ効果が発現する限りにおいては、必ずしも存在する必要はない。オフセット領域１７１がない場合においても、ソース／ドレイン領域１１２、１１３の不純物濃度が十分に薄ければ、メモリ機能体１６１、１６２（シリコン微粒子１４２）においてメモリ効果が発現し得る。
したがって、Ａ＜Ｂ＜Ｃであるのが最も好ましい。
【０２１５】
（第８の実施形態）
この実施の形態の半導体装置を構成する半導体記憶素子は、図１２に示すように、第６の実施形態における半導体基板をＳＯＩ基板とする以外は、実質的に同様の構成を有する。
【０２１６】
ただし、ＳＯＩ基板特有の基板浮遊効果が発現しやすくなり、それによってホットエレクトロン発生効率を向上させることができ、書込み速度を高速化できる。
【０２１７】
この半導体記憶素子は、半導体基板１８１上に埋め込み酸化膜１８３が形成され、さらにその上にＳＯＩ層が形成されている。ＳＯＩ層内にはソース／ドレイン拡散領域１１２、１１３が形成され、それ以外の領域はボディ領域１８２となっている。
【０２１８】
この半導体記憶素子によっても、第６の実施形態における半導体記憶素子と同様の作用効果を奏する。さらに、ソース／ドレイン拡散領域１１２、１１３とボディ領域１８２との接合容量を著しく小さくすることができるので、素子の高速化や低消費電力化が可能となる。
【０２１９】
（第９の実施形態）
この実施の形態の半導体装置を構成する半導体記憶素子は、図１３に示すように、上記第６の実施形態において、Ｎ型のソース／ドレイン領域１１２、１１３のチャネル形成領域側に隣接して、Ｐ型高濃度領域１９１を追加した以外は、実質的に同様の構成を有する。
【０２２０】
すなわち、Ｐ型高濃度領域１９１におけるＰ型を与える不純物（例えばボロン）濃度が、領域１９２におけるＰ型を与える不純物濃度より高い。Ｐ型高濃度領域１９１におけるＰ型の不純物濃度は、例えば、５×１０１７ｃｍ−３〜１×１０１９ｃｍ−３程度が適当である。また、領域１９２のＰ型の不純物濃度は、例えば、５×１０１６ｃｍ−３〜１×１０１８ｃｍ−３とすることができる。
【０２２１】
このように、Ｐ型高濃度領域１９１を設けることにより、ソース／ドレイン拡散領域１１２、１１３と半導体基板１１１との接合が、メモリ機能体１６１、１６２の直下で急峻となる。そのため、書込み及び消去動作時にホットキャリアが発生し易くなり、書込み動作及び消去動作の電圧を低下させ、あるいは書込み動作及び消去動作を高速にすることが可能となる。さらに、領域１９２の不純物濃度は比較的薄いので、メモリが消去状態にあるときの閾値が低く、ドレイン電流は大きくなる。そのため、読出し速度が向上する。したがって、書換え電圧が低く又は書換え速度が高速で、かつ、読出し速度が高速な半導体記憶素子を得ることができる。
【０２２２】
また、図１３において、ソース／ドレイン領域近傍であってメモリ機能体の下（すなわち、ゲート電極の直下ではない）において、Ｐ型高濃度領域１９１を設けることにより、トランジスタ全体としての閾値は著しく上昇する。この上昇の程度は、Ｐ型高濃度領域１９１がゲート電極の直下にある場合に比べて著しく大きい。メモリ機能体に書込み電荷（トランジスタがＮチャネル型の場合は電子）が蓄積した場合は、この差がいっそう大きくなる。一方、メモリ機能体に十分な消去電荷（トランジスタがＮチャネル型の場合は正孔）が蓄積された場合は、トランジスタ全体としての閾値は、ゲート電極下のチャネル形成領域（領域１９２）の不純物濃度で決まる閾値まで低下する。すなわち、消去時の閾値は、Ｐ型高濃度領域１９１の不純物濃度には依存せず、一方で、書込み時の閾値は非常に大きな影響を受ける。よって、Ｐ型高濃度領域１９１をメモリ機能体の下であってソース／ドレイン領域近傍に配置することにより、書込み時の閾値のみが非常に大きく変動し、メモリ効果（書込時と消去時での閾値の差）を著しく増大させることができる。
【０２２３】
（第１０の実施形態）
この実施の形態の半導体装置を構成する半導体記憶素子は、図１４に示すように、第６の実施形態において、電荷保持部（シリコン微粒子１４２）とチャネル形成領域又はウェル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（Ｔ２）よりも薄いこと以外は、実質的に同様の構成を有する。
【０２２４】
ゲート絶縁膜１１４は、メモリの書換え動作時における耐圧の要請から、その厚さＴ２には下限値が存在する。しかし、絶縁膜の厚さＴ１は、耐圧の要請かかわらず、Ｔ２よりも薄くすることが可能である。Ｔ１を薄くすることにより、メモリ機能体への電荷の注入が容易になり、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にすることが可能となり、また、シリコン微粒子１４２に電荷が蓄積された時にチャネル形成領域又はウェル領域に誘起される電荷量が増えるため、メモリ効果を増大させることができる。
【０２２５】
したがって、Ｔ１＜Ｔ２とすることにより、メモリの耐圧性能を低下させることなく、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にし、さらにメモリ効果を増大することが可能となる。
【０２２６】
なお、絶縁膜の厚さＴ１は、製造プロセスによる均一性や膜質が一定の水準を維持することが可能であり、かつ保持特性が極端に劣化しない限界となる０．８ｎｍ以上であることがより好ましい。
【０２２７】
（第１１の実施形態）
この実施形態の半導体装置を構成する半導体記憶素子は、図１５に示すように、第６の実施形態において、電荷保持部（シリコン微粒子１４２）とチャネル形成領域又はウェル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（Ｔ２）よりも厚いこと以外は、実質的に同様の構成を有する。
【０２２８】
ゲート絶縁膜１１４は、素子の短チャネル効果防止の要請から、その厚さＴ２には上限値が存在する。しかし、絶縁膜の厚さＴ１は、短チャネル効果防止の要請かかわらず、Ｔ２よりも厚くすることが可能である。Ｔ１を厚くすることにより、電荷蓄積領域に蓄積された電荷が散逸するのを防ぎ、メモリの保持特性を改善することが可能となる。
【０２２９】
したがって、Ｔ１＞Ｔ２とすることにより、メモリの短チャネル効果を悪化させることなく保持特性を改善することが可能となる。
【０２３０】
なお、絶縁膜の厚さＴ１は、書換え速度の低下を考慮して、２０ｎｍ以下であることが好ましい。
【０２３１】
（第１２の実施形態）
図１８（ａ），図１８（ｂ）は、それぞれ本発明の一実施形態のＩＣカード４００Ａ，４００Ｂの構成を示している。
【０２３２】
図１８（ａ）に示すＩＣカード４００Ａ内には、ＭＰＵ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ；マイクロ・プロセシング・ユニット）部４０１、及び、コネクト部４０８が内蔵されている。ＭＰＵ部４０１内には、データメモリ部４０４、演算部４０２、制御部４０３、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ；読み出し専用メモリ）４０５及びＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ；ランダム・アクセス・メモリ）４０６があり、これらが１つのチップに形成されている。ＲＯＭ４０５には、ＭＰＵ部４０１を駆動するためのプログラムが格納されている。ＲＡＭ４０６はワークエリアとして用いられ、演算データを一時的に記憶する。ＭＰＵ部４０１には、本発明の半導体装置が組み込まれている。上記各部４０１，４０３，４０３，４０４，４０５，４０６，４０８は、配線（データバス、電源線等を含む）４０７で接続されている。また、コネクト部４０８と外部のリーダライタ４０９は、このＩＣカード４００Ａがリードライタ４０９に装着されたときに接続され、カード４００Ａに電力が供給されるとともにデータの交換が行なわれる。
【０２３３】
本ＩＣカード４００Ａの特徴は、ＭＰＵ部４０１にデータメモリ部４０４が内蔵され、１つの半導体チップ上に半導体スイッチング素子と半導体記憶素子とが混載されている点である。
【０２３４】
データメモリ部４０４には、既述のような製造コストを削減することが可能な半導体記憶素子３０，３１，４１，５１Ａ〜５１Ｃまたは６１Ａ〜６１Ｄを用いている。これらの半導体記憶素子は微細化が容易であり、かつ２ビット動作が可能であるから、これを配列したメモリセルアレイの面積を縮小するのも容易となる。したがって、メモリセルアレイのコストを削減することができる。このメモリセルアレイをＩＣカード４００Ａのデータメモリ部４０４に用いれば、ＩＣカードのコストが削減される。
【０２３５】
また、ＭＰＵ部４０１にデータメモリ部４０４を内蔵し、１つのチップ上に形成しているので、ＩＣカードのコストを大きく低減することができる。
【０２３６】
さらに、ＭＰＵ部４０１を本発明の半導体装置で構成しているので、つまりデータメモリ部４０４に半導体記憶素子を用いており、他の回路部には半導体スイッチング素子を用いているので、例えばデータメモリ部４０４にフラッシュメモリを用いた場合に比べて、製造プロセスが著しく簡略化される。この理由は、データメモリ部４０４の半導体記憶素子の形成プロセスと、論理回路部（演算部４０２及び制御部４０３）を構成する半導体スイッチング素子の形成プロセスとが、互いに非常に似ており、それらを１チップ上に混載するのが非常に容易だからである。したがって、ＭＰＵ部４０１とデータメモリ部４０４を１つのチップ上に形成することによるコスト削減効果が特に大きくなる。
【０２３７】
なお、ＲＯＭ４０５を上記半導体記憶素子で構成してもよい。このようにすれば、ＲＯＭ４０５を外部から書き換えることが可能となり、ＩＣカードの機能を飛躍的に高くすることができる。上記記憶素子は微細化が容易で、かつ２ビット動作が可能であるから、マスクＲＯＭを上記記憶素子で置き換えてもチップ面積の増大をほとんど招かない。また、上記半導体記憶素子を形成するプロセスは、通常のＣＭＯＳ形成プロセスとほとんど変わらないので、論理回路部との混載が容易である。
【０２３８】
次に図１８（ｂ）に示すＩＣカード４００Ｂ内には、ＭＰＵ部４０１、ＲＦインターフェース部４１０、及び、アンテナ部４１１が内蔵されている。ＭＰＵ部４０１内には、データメモリ部４０４、演算部４０２、制御部４０３、ＲＯＭ４０５及びＲＡＭ４０６があり、これらが１つのチップに形成されている。上記各部４０１，４０２，４０３，４０４，４０５，４０６，４１０，４１１は、配線（データバス、電源線等を含む）４０７で接続されている。
【０２３９】
この図１８（ｂ）のＩＣカード４００Ｂが、図１８（ａ）のＩＣカード４００Ａと異なるのは、非接触型であるという点である。そのため、制御部４０３は、コネクト部ではなく、ＲＦインターフェース部４１０を介してアンテナ部４１１に接続されている。アンテナ部４１１は、外部機器との通信及び集電機能を有する。ＲＦインターフェース部４１０は、アンテナ部４１１から伝達された高周波信号を整流し電力を供給する機能と、信号の変調及び復調機能を有する。なお、ＲＦインターフェース部４１０及びアンテナ部４１１は、ＭＰＵ部４０１と１つのチップ上に混載されていてもよい。
【０２４０】
本ＩＣカード４００Ｂは非接触型であるから、コネクタ部を通じた静電破壊を防止することができる。また、外部機器と必ずしも密着する必要がないので、使用形態の自由度が大きくなる。更には、データメモリ部４０４を構成する半導体記憶素子は、従来のフラッシュメモリ（約１２Ｖの電源電圧）に比べて低い電源電圧（例えば約９Ｖ）で動作するので、ＲＦインターフェース部４１０の回路を小型化し、コストを削減することができる。
【０２４１】
（第１３の実施形態）
本発明の半導体装置は、電池駆動の携帯電子機器、特に携帯情報端末に用いることができる。携帯電子機器としては、携帯情報端末、携帯電話、ゲーム機器等が挙げられる。
【０２４２】
図１９は本発明を適用した一実施形態の携帯電話５００のブロック構成を示している。
【０２４３】
この携帯電話５００内には、ＭＰＵ部５０１、マン・マシンインターフェース部５０８、ＲＦ回路部５１０、及び、アンテナ部５１１が内蔵されている。ＭＰＵ部５０１内には、データメモリ部５０４、演算部５０２、制御部５０３、ＲＯＭ５０５及びＲＡＭ５０６があり、これらが１つのチップに形成されている。ＲＯＭ５０５には、ＭＰＵ部５０１を駆動するためのプログラムが格納されている。ＲＡＭ５０６はワークエリアとして用いられ、演算データを一時的に記憶する。ＭＰＵ部５０１には、本発明の半導体装置が組み込まれている。上記各部５０１，５０２，５０３，５０４，５０５，５０６，５０８，５１０，５１１は、配線（データバス、電源線等を含む）５０７で接続されている。
【０２４４】
本携帯電話５００の特徴は、ＭＰＵ部５０１にデータメモリ部５０４が内蔵され、１つの半導体チップ上に半導体スイッチング素子と半導体記憶素子とが混載されている点である。
【０２４５】
データメモリ部５０４には、既述のような製造コストを削減することが可能な半導体記憶素子３０，３１，４１，５１Ａ〜５１Ｃまたは６１Ａ〜６１Ｄを用いている。これらの半導体記憶素子は微細化が容易であり、かつ２ビット動作が可能であるから、これを配列したメモリセルアレイの面積を縮小するのも容易となる。したがって、メモリセルアレイのコストを削減することができる。このメモリセルアレイを携帯電話５００のデータメモリ部５０４に用いれば、携帯電話のコストが削減される。
【０２４６】
また、ＭＰＵ部５０１にデータメモリ部５０４を内蔵し、１つのチップ上に形成しているので、携帯電話のコストを大きく低減することができる。
【０２４７】
さらに、ＭＰＵ部５０１を本発明の半導体装置で構成しているので、つまりデータメモリ部５０４に半導体記憶素子を用いており、他の回路部には半導体スイッチング素子を用いているので、例えばデータメモリ部５０４にフラッシュメモリを用いた場合に比べて、製造プロセスが著しく簡略化される。この理由は、データメモリ部５０４の半導体記憶素子の形成プロセスと、論理回路部（演算部５０２及び制御部５０３）を構成する半導体スイッチング素子の形成プロセスとが、互いに非常に似ており、それらを１チップ上に混載するのが非常に容易だからである。したがって、ＭＰＵ部５０１とデータメモリ部５０４を１つのチップ上に形成することによるコスト削減効果が特に大きくなる。
【０２４８】
なお、ＲＯＭ５０５を上記半導体記憶素子で構成してもよい。このようにすれば、ＲＯＭ５０５を外部から書き換えることが可能となり、携帯電話の機能を飛躍的に高くすることができる。上記記憶素子は微細化が容易で、かつ２ビット動作が可能であるから、マスクＲＯＭを上記記憶素子で置き換えてもチップ面積の増大をほとんど招かない。また、上記半導体記憶素子を形成するプロセスは、通常のＣＭＯＳ形成プロセスとほとんど変わらないので、論理回路部との混載が容易である。
【０２４９】
このように、本発明の半導体装置を携帯電話５００に代表されるような携帯電子機器に用いることにより、制御回路の製造コストが削減されるから、携帯電子機器自体のコストを削減することができる。もしくは、制御回路に含まれる半導体記憶素子を大容量化して、携帯電子機器の機能を高度化することができる。
【０２５０】
【発明の効果】
以上より明らかなように、本発明の半導体装置は、半導体記憶素子と半導体スイッチング素子とを混載した半導体装置であって、簡単なプロセスで容易に作製でき、低コスト化することができる。
【０２５１】
また、本発明の半導体装置の製造方法は、半導体記憶素子と半導体スイッチング素子とを混載した半導体装置を、簡単なプロセスで容易に作製でき、低コスト化できる。
【０２５２】
また、本発明の携帯電子機器及びＩＣカードは、そのような半導体装置を備えているので、コスト削減できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体記憶素子の構造の概要を示す概略断面図である。
【図２】本発明の第２の実施形態に係る半導体装置の製造工程を示す概略断面図である。
【図３】本発明の第３の実施形態に係る半導体装置の製造工程を示す概略断面図である。
【図４】本発明の第３の実施形態に係る半導体装置の製造工程を示す概略断面図である。
【図５】本発明の第４の実施形態に係る半導体装置の製造工程を示す概略断面図である。
【図６】本発明の第５の実施形態に係る半導体装置の製造工程を示す概略断面図である。
【図７】本発明の第６の実施形態に係る半導体記憶素子の構造の概要を示す概略断面図である。
【図８】図７の半導体記憶素子が有するメモリ機能体及びその周辺部の拡大図である。
【図９】図８に対応して、メモリ機能体のうちシリコン微粒子のゲート電極から遠い側の端が、ゲート電極から遠い側のメモリ機能体の端と一致していない態様を示す図である。
【図１０】メモリ機能体のシリコン微粒子が、ゲート絶縁膜表面と略平行に配列している態様を示す図である。
【図１１】本発明の第７の実施形態に係る半導体記憶素子の構造の概要を示す概略断面図である。
【図１２】本発明の第８の実施形態に係る半導体記憶素子の構造の概要を示す概略断面図である。
【図１３】本発明の第９の実施形態に係る半導体記憶素子の構造の概要を示す概略断面図である。
【図１４】本発明の第１０の実施形態に係る半導体記憶素子の構造の概要を示す概略断面図である。
【図１５】本発明の第１１の実施形態に係る半導体記憶素子の構造の概要を示す概略断面図である。
【図１６】本発明の第１の実施形態に係る半導体装置の構成図である。
【図１７】本発明の第１の実施形態に係る別の半導体装置の構成図である。
【図１８】本発明の第１２の実施形態に係るＩＣカードを示す概略ブロック図である。
【図１９】本発明の第１３の実施形態に係る携帯電話を示す概略ブロック図である。
【図２０】従来の不揮発性メモリ素子の構造の概要を示す概略断面図である。
【符号の説明】
１ 半導体基板
２ ゲート絶縁膜
３ ゲート電極
４ 論理回路領域
５ メモリ領域
６ ＬＤＤ領域
８ ゲートスタック
１０ シリコンドット
１１，１１Ａ，１１Ｂ，１１Ｃ，…，１１Ｇ メモリ機能体
１２ Ｌ字型絶縁膜
１６ 側壁絶縁体
２０ オフセット領域
２５ サイドウォールスペーサ絶縁体
Claims (18)
- 半導体基板上に、半導体記憶素子を有するメモリ領域と、半導体スイッチング素子を有する論理回路領域とが配置され、
上記半導体記憶素子と半導体スイッチング素子はそれぞれ、ゲート電極と、このゲート電極の両側に相当する半導体基板表面に形成された一対のソース／ドレイン拡散領域とを有する電界効果トランジスタからなり、
上記半導体記憶素子のゲート電極の両側に、電荷を蓄積する機能を有する複数の微粒子からなる電荷保持部及び蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とからなるメモリ機能体が設けられ、
上記半導体記憶素子においては、上記電荷保持部に保持された電荷の多寡により、上記ゲート電極に電圧を印加した際の一方の上記ソース／ドレイン拡散領域から他方の上記ソース／ドレイン拡散領域に流れる電流量を変化させ得るように構成されていることを特徴とする半導体装置。 - 半導体基板上に、半導体記憶素子を有するメモリ領域と、半導体スイッチング素子を有する論理回路領域とが配置され、
上記半導体記憶素子と半導体スイッチング素子はそれぞれ、ゲート電極と、このゲート電極の両側に相当する半導体基板表面に形成された一対のソース／ドレイン拡散領域とを有する電界効果トランジスタからなり、
上記半導体スイッチング素子では、チャネル方向に関して上記ゲート電極の端部の下に上記ソース／ドレイン拡散領域が延在して重なる一方、
上記半導体記憶素子では、チャネル方向に関して上記ゲート電極と上記ソース／ドレイン拡散領域との間に間隔が設けられ、半導体基板表面上の上記間隔を覆うように、電荷を蓄積する機能を有する複数の微粒子からなる電荷保持部及び蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とからなるメモリ機能体が設けられていることを特徴とする半導体装置。 - 請求項２に記載の半導体装置において、
上記半導体スイッチング素子のゲート電極の両側に、上記半導体記憶素子のメモリ機能体と同じものが設けられていることを特徴とする半導体装置。 - 請求項２に記載の半導体装置において、
上記メモリ機能体が上記ゲート電極の側面に設けられたサイドウォールスペーサであることを特徴とする半導体装置。 - 請求項２に記載の半導体装置において、
上記微粒子と上記ゲート電極との間、及び、上記微粒子と上記半導体基板との間に、上記散逸防止絶縁体の少なくとも一部が介在していることを特徴とする半導体装置。 - 請求項２に記載の半導体装置において、
上記散逸防止絶縁体は、上記微粒子と上記ゲート電極との間及び上記微粒子と半導体基板との間を隔離するように、実質的に均一な膜厚で上記ゲート電極の側面と上記ゲート電極の両側に相当する半導体基板表面とを覆う断面Ｌ字型の第１の絶縁膜を含むことを特徴とする半導体装置。 - 請求項２に記載の半導体装置において、
上記電荷保持部の最上部位置が上記ゲート電極の最上部位置より下方であることを特徴とする半導体装置。 - 請求項２に記載の半導体装置において、
上記半導体スイッチング素子の上記ソース／ドレイン拡散領域のうち上記ゲート電極の端部の下に延在する部分は、該ソース／ドレイン拡散領域のうち上記ゲート電極及びメモリ機能体の外側に相当する部分よりも不純物濃度が低いことを特徴とする半導体装置。 - 請求項２に記載の半導体装置において、
上記半導体記憶素子では、上記複数の微粒子からなる電荷保持部の少なくとも一部が前記ソース／ドレイン拡散領域の一部にオーバーラップしていることを特徴とする半導体装置。 - 請求項６に記載の半導体装置において、
上記第１の絶縁膜の膜厚が、上記ゲート電極の直下に形成されたゲート絶縁膜の膜厚より薄く、かつ０．８ｎｍ以上であることを特徴とする半導体記憶素子を有する半導体装置。 - 請求項６に記載の半導体装置において、
上記第１の絶縁膜の膜厚が、上記ゲート電極の直下に形成されたゲート絶縁膜の膜厚より厚く、かつ２０ｎｍ以下であることを特徴とする半導体記憶素子を有する半導体装置。 - 請求項１または２に記載の半導体装置を備えたことを特徴とするＩＣカード。
- 請求項１または２に記載の半導体装置を備えたことを特徴とする携帯電子機器。
- 半導体基板上に設定されたメモリ領域に電界効果トランジスタからなる半導体記憶素子を形成するのと並行して、上記半導体基板上に設定された論理回路領域に電界効果トランジスタからなる半導体スイッチング素子を形成する半導体装置の製造方法であって、
上記メモリ領域及び論理回路領域の半導体基板表面上に、それぞれゲート絶縁膜を介してゲート電極を形成する工程と、
上記メモリ領域に不純物が導入されないようにマスクを設けた状態で上記論理回路領域に上記ゲート電極をマスクとして不純物を導入して、上記論理回路領域に、ソース／ドレイン拡散領域の一部となる第１の不純物領域を形成する工程と、
少なくとも上記メモリ領域の上記ゲート電極の側面に、電荷を蓄積する機能を有する複数の微粒子からなる電荷保持部及び蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とからなるメモリ機能体を形成する工程と、
上記メモリ領域と論理回路領域に、上記ゲート電極と形成されたメモリ機能体とをマスクとして上記不純物と同じ導電型の不純物をそれぞれ導入して、ソース／ドレイン拡散領域の少なくとも一部となる第２の不純物領域を形成する工程とを有することを特徴とする半導体装置の製造方法。 - 請求項１４に記載の半導体装置の製造方法において、
上記メモリ機能体を形成する工程は、
上記ゲート電極の上面および側面と上記ゲート電極の両側に相当する半導体基板表面とを覆うように、電荷を蓄積する機能をもつ微粒子と上記微粒子に接する絶縁膜とを形成する工程と、
上記微粒子に接する絶縁膜を選択的にエッチングバックして、上記ゲート電極の側面に上記微粒子及び上記絶縁膜を有するサイドウォールスペーサを形成する工程とを含むことを特徴とする半導体装置の製造方法。 - 請求項１４に記載の半導体装置の製造方法において、
上記メモリ機能体を形成する工程は、
実質的に均一な膜厚で上記ゲート電極の側面と上記ゲート電極の両側に相当する半導体基板表面とを覆う断面Ｌ字型の部分をもつ第１の絶縁膜を形成する工程と、
上記第１の絶縁膜の表面に沿って電荷を蓄積する機能をもつ微粒子を形成する処理と、その微粒子の表面を酸化かつ／又は窒化する処理とを組み合わせて１回以上繰り返す工程と、
上記第１の絶縁膜の表面とともに上記酸化かつ／又は窒化された微粒子を覆うように、堆積絶縁膜を堆積する工程と、
上記第１の絶縁膜及び堆積絶縁膜をエッチングバックして、上記ゲート電極の側面に、上記第１の絶縁膜、微粒子及び堆積絶縁膜を有するサイドウォールスペーサを形成する工程とを含むことを特徴とする半導体装置の製造方法。 - 請求項１６に記載の半導体装置の製造方法において、
上記電荷保持部の最上部位置が上記ゲート電極の最上部位置より下方になるように、上記サイドウォールスペーサを等方性エッチングする工程を含むことを特徴とする半導体装置の製造方法。 - 請求項１４に記載の半導体装置の製造方法において、
上記第１の不純物領域における不純物濃度は、上記第２の不純物領域における不純物濃度より低いことを特徴とする半導体装置の製造方法。
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|---|---|---|---|---|
| JP2008078376A (ja) * | 2006-09-21 | 2008-04-03 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
-
2003
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