KR20040101002A - 반도체 메모리 장치, 반도체 장치 및 그것들의 제조방법,휴대전자기기, 및 ｉｃ카드 - Google Patents

반도체 메모리 장치, 반도체 장치 및 그것들의 제조방법,휴대전자기기, 및 ｉｃ카드 Download PDF

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KR20040101002A
KR20040101002A KR1020040035735A KR20040035735A KR20040101002A KR 20040101002 A KR20040101002 A KR 20040101002A KR 1020040035735 A KR1020040035735 A KR 1020040035735A KR 20040035735 A KR20040035735 A KR 20040035735A KR 20040101002 A KR20040101002 A KR 20040101002A
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샤프 가부시키가이샤
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Abstract

메모리 셀들을 포함하는 반도체 메모리 장치로서, 각 메모리 셀은, 반도체 기판 상에 형성된 게이트 절연체, 상기 게이트 절연체 상에 형성된 게이트 전극, 상기 게이트 전극 아래에 위치한 채널형성영역, 상기 채널형성영역의 양측에 배치되고 상기 채널형성영역의 반대의 도전형을 가지는 한 쌍의 소스/드레인 영역, 및 전하를 저장하는 작용을 하는 재료로 만들어지는 전하유지부와, 상기 게이트 전극과 상기 반도체 기판 모두로부터 전하저장부를 격리함으로써 저장된 전하가 소산되는 것을 방지하는 작용을 하는 소산방지 유전체를 각각 포함하고, 상기 게이트 전극의 양측에 각각 위치하는 메모리 기능체를 포함하고, 서로 대향하는 게이트 전극의 측벽과 전하유지부측 사이의 거리(T2)가 전하유지부의 바닥과 기판 표면 사이의 거리(T1)와 다르도록 구성된 반도체 메모리 장치.

Description

반도체 메모리 장치, 반도체 장치 및 그것들의 제조방법, 휴대전자기기, 및 ＩＣ카드{SEMICONDUCTOR MEMORY DEVICE, SEMICONDUCTOR DEVICE AND METHODS OF MANUFACTURING THEM, PORTABLE ELECTRONIC EQUIPMENT, AND IC CARD}
본 출원은 2003년 5월 20일 출원된 일본특허출원 제2003-142120호 및 2003년 5월 19일 출원된 일본특허출원 제2003-141031호의 우선권을 주장하며, 전체 개시 내용이 참조로서 포함되어 있다.
본 발명은 반도체 메모리 장치, 반도체 장치 및 그것들의 제조방법, 휴대전자기기, 및 IC카드에 관한 것이다. 보다 상세하게는, 전기적으로 소거 및 프로그램 가능한 반도체 메모리 장치 및 그 제조방법에 적합하게 이용할 수 있는 것이다.
전기적으로 소거 및 프로그램 가능한 메모리 소자의 예로는 플래시 메모리가 있다. 일반적인 플래시 메모리의 소자의 구조적인 단면도가 도 32에 도시되어 있다. 상기 소자는, 폴리실리콘으로 만들어진 부동게이트(906)가 제1산화막(904)을 통해 반도체 기판(901)위에 배치되고, 폴리실리콘으로 만들어진 제어게이트(907)가 제2산화막(905)을 통해 반도체 기판(901) 위에 배치되며, 한 쌍의 소스/드레인 확산영역(902, 903)이 반도체 기판(901)의 표면에 배치된 구조를 가진다. 제어게이트(907)는 플래시 메모리에서 전계효과 트랜지스터(FET)의 게이트 전극으로서 기능한다. 또한, 제어게이트(907)와 반도체 기판(901) 사이에는 제1산화막(904), 부동게이트(906), 및 제2산화막(905)이 개재되어 있다. 즉, 플래시 메모리는, FET의 게이트 산화막 부분에 메모리막(부동게이트)을 배치함으로써, 메모리막에 저장된 전하량에 따라 FET의 임계전압을 변화시키는 기능을 수행하는 메모리이다(예를 들면, 가부시키가이샤 사이언스 포럼(Kabushiki kaisha Science Forum)에 의해 1993년 8월 15일에 출판되고 후지오 마스오카(Fujio Masuoka)에 의해 편집된 "Handbook of Flash Memory Technology"의 p55∼58 참조).
상기 구조의 플래시 메모리에는 소위 "과소거(overerase)"라는 문제가 있다. 보다 상세하게는, 플래시 메모리의 소거동작은 부동게이트에 저장된 전자를 추출하거나 또는 부동게이트에 정공(hole)을 주입함으로써 플래시 메모리에서의 FET의 임계전압을 낮추는 것이다. 그러나, 소거동작이 과도하게 수행되기 때문에 FET의 게이트 전극에 어떠한 전압도 인가되지 않고, 게이트 전극(즉, 제어게이트) 아래에 위치하는 부동게이트에 저장된 전하의 영향 하에서 FET가 ON상태로 되어, 소스/드레인 영역을 통해 전류가 흐른다. 이 현상은 FET로서의 게이트 전극인 제어게이트와, 메모리로서의 메모리막인 부동게이트가 수직으로 적층되어 있다는 플래시 메모리의 구조적인 특징에 기인하므로, 제어게이트에 어떠한 전압도 인가하지 않고, 부동게이트에 저장된 전하에 의해서만 FET가 ON상태로 된다. 이는 비선택된 메모리 셀로부터의 누설전류에 기인한다. 따라서, 선택된 메모리 셀로부터 판독되는 전류가 누설전류때문에 잘못 판독되는 판독불량이 발생한다.
본 발명은 이러한 사정을 고려하여 이루어진 것으로서, 과소거 및 그에 관한 판독불량이 개선된 반도체 메모리 장치, 반도체 장치 및 그것들의 제조방법, 휴대전자기기, 및 IC카드를 제공하는 것을 목적으로 한다.
본 발명의 실시예는, 메모리 셀들을 포함하는 반도체 메모리 장치로서, 각 메모리 셀은,
반도체 기판 상에 형성된 게이트 절연체;
상기 게이트 절연체 상에 형성된 게이트 전극; 상기 게이트 전극 아래에 위치한 채널형성영역; 상기 채널형성영역의 양측에 배치되고 상기 채널형성영역의 반대의 도전형을 가지는 한 쌍의 소스/드레인 영역; 및
전하를 저장하는 작용을 하는 재료로 만들어지는 전하유지부와, 상기 게이트 전극과 상기 반도체 기판 모두로부터 전하저장부를 격리함으로써 저장된 전하가 소산되는 것을 방지하는 작용을 하는 소산방지 유전체를 각각 포함하고, 상기 게이트 전극의 양측에 각각 위치하는 메모리 기능체를 포함하고, 서로 대향하는 게이트 전극의 측벽과 전하유지부측 사이의 거리(T2)가 전하유지부의 바닥과 기판 표면 사이의 거리(T1)와 다르도록 구성된 반도체 메모리 장치를 제공한다.
본 발명의 실시예의 반도체 메모리 장치에 따르면, 전하유지부가 전계효과 트랜지스터의 게이트 절연체상이 아니라 게이트 전극의 양측에 각각 위치하므로, 과소거 및 그에 관한 판독불량의 문제점이 해소된다.
또한, 메모리 기능체의 전하유지부로부터의 전하의 소산을 억제할 수 있는 소산방지 절연막이 존재하므로, 전하 유지시간이 향상된다.
상기 거리(T2)는 상기 거리(T1)와 다르게 만들어져, 예를 들면, 거리(T1)가 거리(T2)보다 짧게 만들어지면, 반도체 기판으로부터 주입된 전하가 메모리 기능체를 통과하여 게이트 전극으로 가는 것이 억제될 수 있고, 반대로, 거리(T1)가 거리(T2)보다 길게 만들어지면, 게이트 전극으로부터 주입된 전하가 메모리 기능체를 통과하여 반도체 기판으로 가는 것이 억제될 수 있다. 그러므로, 전하 주입효율이 높고 기록/소거속도가 빠른 반도체 메모리 장치를 얻을 수 있다.
도 1a∼도 1c는 본 발명의 제1실시예에 따른 반도체 메모리 장치의 구조적 외형을 나타내는 개략 단면도;
도 2a∼도 2d는 본 발명의 제2실시예에 따른 반도체 메모리 장치의 제조공정을 나타내는 개략 단면도;
도 3a∼도 3b는 본 발명의 제3실시예에 따른 반도체 메모리 장치의 구조적 외형을 나타내는 개략 단면도;
도 4a∼도 4d는 본 발명의 제4실시예에 따른 반도체 메모리 장치의 구조적 외형을 나타내는 개략 단면도;
도 5는 본 발명의 제5실시예에 따른 반도체 메모리 장치의 구조적 외형을 나타내는 개략 단면도;
도 6a∼도 6b는 본 발명의 제6실시예에 따른 반도체 메모리 장치의 구조적 외형을 나타내는 개략 단면도;
도 7a∼도 7d는 본 발명의 제7실시예에 따른 반도체 메모리 장치의 구조적 외형을 나타내는 개략 단면도;
도 8a∼도 8c는 본 발명의 제8실시예에 따른 반도체 메모리 장치의 제조공정을 나타내는 개략 단면도;
도 9d∼도 9e는 본 발명의 제8실시예에 따른 반도체 메모리 장치의 후속제조공정을 나타내는 개략 단면도;
도 10a∼도 10i는 본 발명의 제9실시예에 따른 반도체 메모리 장치의 전하저장영역의 구조적 외형을 나타내는 개략 단면도;
도 11a∼도 11d는 본 발명의 제10실시예에 따른 반도체 메모리 장치의 구조를 나타내는 개략 단면도;
도 12a∼도 12d는 본 발명의 제11실시예에 따른 반도체 메모리 장치의 제조공정을 나타내는 개략 단면도;
도 13은 본 발명의 제11실시예에 따른 반도체 메모리 장치의 구조를 나타내는 개략 단면도;
도 14a∼도 14c는 본 발명의 제12실시예에 따른 반도체 메모리 장치의 제조공정을 나타내는 개략 단면도;
도 15a∼도 15c는 본 발명의 제13실시예에 따른 반도체 메모리 장치의 제조공정을 나타내는 개략 단면도;
도 16a∼도 16d는 본 발명의 제14실시예에 따른 반도체 메모리 장치의 제조공정을 나타내는 개략 단면도;
도 17a∼도 17b는 본 발명의 제15실시예에 따른 반도체 메모리 장치의 구조적 외형을 나타내는 개략 단면도;
도 18a∼도 18b는 본 발명의 제15실시예에 따른 반도체 메모리 장치의 구조적 외형을 나타내는 개략 단면도;
도 19a∼도 19b는 본 발명의 제15실시예에 따른 반도체 메모리 장치의 구조적 외형을 나타내는 개략 단면도;
도 20a∼도 20b는 본 발명의 제15실시예에 따른 반도체 메모리 장치의 구조적 외형을 나타내는 개략 단면도;
도 21a∼도 21b는 본 발명의 제16실시예에 따른 반도체 메모리 장치의 구조적 외형을 나타내는 개략 단면도;
도 22a∼도 22b는 본 발명의 제17실시예에 따른 반도체 메모리 장치의 구조적 외형을 나타내는 개략 단면도;
도 23a∼도 23b는 본 발명의 제18실시예에 따른 반도체 메모리 장치의 구조적 외형을 나타내는 개략 단면도;
도 24a∼도 24b는 본 발명의 제19실시예에 따른 반도체 메모리 장치의 구조적 외형을 나타내는 개략 단면도;
도 25a∼도 25b는 본 발명의 제 20실시예에 따른 반도체 메모리 장치의 구조적 외형을 나타내는 개략 단면도;
도 26a∼도 26b는 본 발명의 제 21실시예에 따른 반도체 메모리 장치의 구조적 외형을 나타내는 개략 단면도;
도 27a∼도 27b는 본 발명의 제8실시예에 따른 반도체 장치의 제조공정을 나타내는 개략 단면도;
도 28a∼도 28b는 본 발명의 제2실시예에 따른 분리된 전하축적영역을 나타내는 수평 단면도;
도 29a∼도 29b는 본 발명의 메모리 장치와, MPU, 캐시 SRAM 등의 주변회로를 구비하고 있는 반도체 메모리 장치의 구조를 나타내는 도면;
도 30a∼도 30B본 발명의 제22실시예의 IC카드를 나타내는 개략 블록도;
도 31은 본 발명의 제23실시예에 따른 휴대전자기기를 나타내는 개략 블록도; 및
도 32는 종래의 반도체 메모리 장치의 구조적 외형을 나타내는 개략 단면도이다.
본 발명의 일실시예의 반도체 메모리 장치는, 반도체 기판, 상기 반도체 기판상에 형성되는 게이트 절연체, 상기 게이트 절연체상에 형성되는 게이트 전극, 상기 게이트 전극 아래에 배치되는 채널형성영역, 상기 채널형성영역의 양측에 배치되고 상기 채널형성영역의 반대의 도전형을 가지는 한 쌍의 소스/드레인 확산 영역, 및 상기 게이트 전극의 양측상에 배치되고 전하를 저장하는 기능을 가지는 재료로 만들어지는 전하유지부와, 저장된 전하의 소산을 방지하는 기능을 가지는 소산방지 유전체를 각각 포함하는 메모리 기능체를 주로 포함하고, 게이트 전극의 측벽과 그 측벽에 대향하는 전하유지부 사이의 거리(T2)가 반도체 기판측에 위치하는전하유지부의 바닥과 반도체 기판의 전면(front surface) 사이의 거리(T1)가 다른 반도체 메모리 소자를 포함한다.
여기서 사용된 "소스/드레인 영역"이라 함은 소스 영역 또는 드레인 영역 중 어느 하나로서 기능할 수도 있는 확산영역을 말한다. 이들 소스/드레인 영역은 때때로 "소스 영역" 또는 "드레인 영역 중 어느 하나로 개별적으로 칭해질 수도 있지만, 어느 한 영역은 회로의 구성에 따라 소스 또는 드레인이 될 수도 있다는 것을 이해해야 한다.
본 발명의 일실시예의 반도체 메모리 장치는 기본적으로 MOS회로를 사용하고, MOS회로를 포함하는 모든 회로들이 단일 반도체 기판상에 장착되어 있는 것이 바람직하다.
본 발명의 일실시예의 반도체 메모리 장치에 따른 반도체 메모리 소자에 있어서, 거리(T2)는 기판으로부터 더 멀리 측정될 수록 증가할 수도 있다.
상기 태양에 있어서, 전하유지부는 그 상부가 그 하부보다 게이트 전극으로부터 더 멀어지도록 형성되어, 전하유지부의 상부내에 불필요한 전하가 주입되는 것이 억제되고, 불필요한 전하의 소산도 억제된다. 예를 들면, 소거모드에서 발생하는 바와 같은 게이트 전극으로부터의 전자 주입을 강하게 억제할 수 있다. 또한, 하부는 상부만큼 멀어지지 않기 때문에, 유지될 전하가 채널형성영역으로부터 불필요하게 간격을 두지 않고 형성된다. 상기한 바로 인해, 기록/소거모드에서 판독된 전류들 간의 차이를 감소시키지 않고 불필요한 전하의 주입과 소산을 억제할 수 있다.
반도체 메모리 소자에 있어서, 거리(T2)는 거리(T1)보다 길 수도 있다.
상기 태양에 있어서, 거리(T1)는 거리(T2)에 대해 더 짧게 만들어지기 때문에, 소거모드에서 게이트 전극으로부터의 전자주입이 억제될 수 있고, 소거불량이 억제된 반도체 메모리 장치가 제공될 수 있다.
또한, 반도체 메모리 소자의 일실시예에 있어서, 전하유지부와 게이트 전극 사이에 산질화막(oxynitride film)이 형성될 수도 잇다.
상기 태양에 있어서, 소거모드에서 게이트 전극으로부터의 전자주입이 더욱 현저하게 억제될 수 있기 때문에, 소거 불량이 억제된 반도체 메모리 장치가 제공될 수 있다.
또 다르게는, 반도체 메모리 소자의 일실시예에 있어서, 전하유지부와 게이트 전극 사이에 퇴적절연막(deposited insulating film)이 형성될 수도 있다.
상기 태양에 있어서, 전하유지부와 게이트 전극 사이에 균일도가 양호한 퇴적절연체가 두꺼운 막으로 형성될 수 있고, 어스퍼리티(asperity), 즉, 게이트 전극상에 나타나는 요철(ruggedness)에 기인하는 열화의 문제점도 억제되어, 소거모드에서 게이트 전극으로부터의 전자 주입이 더욱 현저하게 억제될 수 있고, 소거불량이 억제된 반도체 메모리 장치가 제공될 수 있다.
또한, 반도체 메모리 소자의 일실시예에 있어서, 퇴적절연체와 반도체 기판 사이에는 1㎚∼10㎚ 두께의 열절연체가 배치될 수도 있다.
상기 태양에 있어서, 실질적으로 균일한 열처리에 의해 형성된 절연막이고 두께가 1㎚∼10㎚인 열절연체가 퇴적절연체와 반도체 기판 사이에 배치된다. 그러므로, 열절연체와 반도체 기판 사이의 계면의 형상이 양호하고, 그 계면을 통해 흐르는 전류의 이동성(mobility) 저하가 억제될 수 있으며, 큰 구동전류가 얻어져, 판독속도가 더욱 향상된 반도체 메모리 장치가 제공될 수 있다. 또한, 열절연체의 막두께가 1㎚이상이기 때문에, 계면특성이 만족스럽게 향상될 수 있고, 막두께가 10㎚이하이기 때문에, 어스퍼리티에 기인하는 열화의 발생이 억제될 수 있다.
반도체 메모리 소자의 일실시예에 있어서, 게이트 전극은 기판과 다른 조성의 재료로 만들어질 수도 있고, 거리(T2)는 거리(T1)와 다를 수도 있다.
게이트 전극이 기판과 다른 조성의 재료로 형성되면, 거리(T2)는 거리(T1), 즉, 게이트 전극 측벽이 반도체 기판상에 형성된 소산방지 절연막의 두께와 크게 다르도록 만들어질 수 있고, 전하주입 효율이 보다 높고 기록/소거속도가 빠른 반도체 메모리 장치가 제공될 수 있다.
반도체 메모리 소자의 일실시예에 있어서, 메모리 기능체의 전하유지부가 실리콘으로 만들어진 게이트 전극 및 기판 양쪽으로부터 소산방지 유전체에 의해 격리되어 있고, 메모리 기능체와 면하는 기판의 영역의 불순물 농도가 메모리 기능체와 면하는 게이트 전극의 영역의 불순물 농도와 다르며, 거리(T2)가 거리(T1)와 다를 수도 있다.
여기서, "실리콘으로 만들어진다"는 표현은 보다 상세하게는 "주요 원재료가 실리콘인 물질로 만들어진다"는 것을 의미한다. 구체적으로, 주재료는 단결정 실리콘, 폴리실리콘 또는 비결정질 실리콘이고, 불순물이 함유될 수도 있다.
상기 태양에 있어서, 반도체 기판과 게이트 전극은 현재 반도체 장치의 재료로서 흔히 사용되는 실리콘으로 형성될 수 있기 때문에, 일반적인 반도체 제조공정과 친화성이 높은 반도체 공정이 구축될 수 있고, 제조비용이 낮은 반도체 메모리 장치가 제공될 수 있다.
또한, 반도체 메모리 소자의 일실시예에 있어서, 게이트 전극은 1 ×1020㎝-3이상의 불순물 농도를 가질 수도 있고, 기판은 게이트 전극보다 옅은 불순물 농도를 가질 수도 있다. 상기 태양에 있어서, 실리콘으로 만들어진 게이트 전극과 반도체 기판 중 어느 한쪽에 대해, 다른 한쪽의 불순물 농도가 옅고, 소산방지 유전체의 막이 얇아진다. 또한, 높은 쪽의 불순물 농도가 1 ×1020㎝-3이상이기 때문에, 불순물강화 산화(impurity-enhanced oxidation)의 효과가 현저하게 나타나고, 그로인해 대응하는 영역상의 막두께의 차이가 현저해진다. 따라서, 전하주입 효율이 현저하게 양호하고 기록/소거속도가 현저하게 빠른 반도체 메모리 장치가 제공될 수 있다.
그러나, 실리콘에 함유될 수 있는 불순물의 농도는 한계가 있기 때문에, 최대 1021㎝-3의 자리수이다. 또한, 일반적인 반도체 기판의 불순물 농도는 1015㎝-3자리수이기 때문에, 최소한 1015㎝-3자리수인 것이 바람직하다.
또 다르게는, 반도체 메모리 소자의 일실시예에 있어서, 반도체 메모리 소자의 게이트 전극의 불순물 농도는 1 ×1020㎝-3이상이고 반도체 기판의 불순물 농도는 게이트 전극의 불순물 농도보다 옅을 수도 있다.
상기 태양에 있어서, 실리콘으로 만들어진 게이트 전극의 불순물 농도가 반도체 기판의 불순물 농도보다 짙고, 게이트 전극 측벽에서 절연막이 두꺼워진다.
또한, 게이트 전극의 불순물 농도가 1 ×1020㎝-3이상이기 때문에, 불순물 강화 산화의 효과가 현저하게 나타나 게이트 전극상의 막이 두꺼워져, 막두께의 차이가 뚜렷해진다. 따라서, 전하주입 효율이 현저하게 양호하고 기록/소거속도가 현저하게 빠른 반도체 메모리 장치를 제공할 수 있다.
그러나, 실리콘에 함유될 수 있는 불순물 농도는 한계가 있기 때문에, 최대 1021㎝-3자리수이다. 또한, 일반적인 반도체 기판의 불순물 농도는 1015㎝-3이기 때문에 최소 1015㎝-3자리수인 것이 바람직하다.
또 다르게는, 반도체 메모리 소자의 일실시예에 있어서, 게이트 절연체의 적어도 일부와 메모리 기능체의 적어도 일부는 각각 산화막으로 만들어질 수도 있고, 게이트 절연체는 메모리 기능체 반대측의 게이트 전극의 측벽으로부터 메모리 기능체를 통해 메모리 기능체의 아래에 위치한 기판의 표면까지 연장되는 경로의 등가산화막 두께보다 얇은 등가 산화막 두께를 가질 수도 있다. 여기서, "등가 산화막 두께"는 절연막의 두께에 절연막의 유전율(dielectric constant)에 대한 산화막의 유전율의 비를 곱함으로써 얻어지는 것이다. 절연막이 몇몇 유전체 층으로 이루어지고 그 층들 중 하나가 산화막이 아닌, 예를 들면, 질화막인 경우, 질화막의 등가 두께는 산화막 등가 두께를 결정하는 데에 계산된다.
상기 구조는 게이트 전극과 게이트 전극 아래의 기판 사이에 전압이 인가되었을 때, 게이트 전극으로부터 게이트 절연체를 거쳐 기판까지 연장하는 경로에서의 전기장의 강도가, 메모리 기능체 반대측의 게이트 전극의 측벽으로부터 메모리 기능체를 통해 메모리 기능체 아래에 위치하는 기판의 표면까지 연장하는 경로의 전기장의 강도보다 작다는 것을 의미한다.
상기 태양에 있어서, 게이트 절연체의 등가 산화막 두께는 메모리 기능체 반대측의 게이트 전극의 측벽으로부터 메모리 기능체를 통해 반도체 기판까지 연장하는 경로의 등가 산화막 두께보다 얇기 때문에, 예를 들면, 게이트 절연체를 MOSFET의 게이트 절연체로서 사용한 경우의 임계전압을 낮게 설정할 수 있고, 판독전압이 낮은 저전압 구동이 실현될 수 있다. 따라서, 소비전력이 낮은 반도체 메모리 장치를 제공할 수 있다.
또한, 반도체 메모리 소자의 일실시예에 있어서, 게이트 전극의 양측상에 각각 위치하는 전하유지부는 전하를 독립적으로 저장하도록 채택될 수도 있다.
상기 태양에 있어서, 2개의 전하유지부에 서로 독립적으로 전하를 유지할 수 있어서, 메모리 셀당 4가의 정보를 저장할 수 있고, 대용량화된 반도체 메모리 장치를 제공할 수 있다.
반도체 메모리 소자의 일실시예에 있어서, 게이트 절연체의 적어도 일부와 메모리 기능체의 적어도 일부는 각각 산화막으로 만들어질 수도 있고, 게이트 절연체는 메모리 기능체 반대측의 게이트 전극의 측벽으로부터 메모리 기능체를 통해 메모리 기능체 아래에 위치하는 기판의 표면까지 연장하는 경로의 등가산화막 두께보다 두꺼운 등가 산화막 두께를 가질 수도 있다.
상기 태양에 있어서, 예를 들면, 게이트 전극과 소스/드레인 확산영역상에 각각 10볼트와 0볼트의 전위를 인가함으로써 정보가 기록될 수 있고, 게이트 전극과 소스/드레인 확산영역상에 각각 -10볼트와 0볼트의 전위를 인가함으로써 정보가 소거될 수 있으며, 한쪽의 소스/드레인 확산영역과 다른 쪽의 소스/드레인 확산영역의 전위가 같기 때문에, 드레인 전류가 흐르지 않는다. 또한, 게이트 절연체는 두껍고 게이트 절연체를 통과하는 누설전류가 억제된다. 그러므로, 소비전력이 낮아진 반도체 메모리 장치가 제공된다. 또한, 핫캐리어(hot carrier)가 발생되지 않고, 게이트 절연체내에 어떠한 전하도 주입되지 않기 때문에, 게이트 절연체내로의 전하의 주입으로 인한 임계전압의 변동이 억제되고, 신뢰성이 높은 반도체 메모리 장치를 제공할 수 있다.
또한, 반도체 메모리 소자에 있어서, 소스/드레인 영역의 적어도 일부가 게이트 전극의 아래에 배치될 수도 있다.
상기 태양의 일실시예에 있어서, 소스/드레인 영역의 적어도 일부가 게이트 전극의 아래에 배치될 수도 있기 때문에, 반도체 메모리 소자는 일반적인 전계효과 트랜지스터와 동일한 구조를 가지기 때문에, 그 제조공정이 지금까지의 실적이 있는 일반적인 전계효과 트랜지스터 공정으로 이루어질 수 있고, 제조비용이 낮은 반도체 메모리 장치를 제공할 수 있다.
반도체 메모리 소자의 일실시예에 있어서, 전하유지부의 최상부 위치는 게이트 전극의 최상부 위치보다 낮을 수도 있다.
상기 태양에 있어서, 전하유지부는 채널 부근에만 배치될 수 있다. 따라서,기록에 의해 주입되는 전자는 채널의 부근내에 한정되어, 소거에 의해 쉽게 제거된다. 그러므로, 오소거가 방지된다. 또한, 전하유지부를 한정함으로써 주입전자수가 변하지 않는다고 가정하면, 전자의 밀도가 높아져, 효율적으로 전자를 기록/서거할 수 있고, 기록/소거속도가 빠른 반도체 메모리 장치가 형성될 수 있다.
반도체 메모리 소자의 일실시예에 있어서, 전하유지부의 최상부 위치는 제1절연막의 최상부 위치보다 낮을 수도 있다.
상기 태양에 있어서, 전하유지부의 최상부 위치는 제1절연막의 최상부 위치보다 낮기 때문에, 게이트 전극과 전하유지부 사이의 최단거리가 길어진다. 따라서, 실리사이딩(siliciding)이나 배선 단계에서, 전하를 저장하는 기능을 가지는 재료로 만들어지는 영역과 게이트 전극이 단락되는 것이 억제될 수 있기 때문에, 수율(available percentage)이 높은 반도체 메모리 장치가 형성될 수 있다.
반도체 메모리 소자의 일실시예에 있어서 전하유지부는 전하를 저장하는 기능을 가지는 복수의 미립자로 이루어질 수도 있다.
상기 태양에 있어서, 전하유지부는 더욱 미세한 영역으로 한정될 수 있기 때문에, 오소거가 보다 효과적으로 방지될 수 있다. 또한, 전하유지부는 미립자로 분할되기 때문에, 누설이 발생하는 경우에도 누설영역이 근처의 미립자만으로 이루어지고, 유지특성이 향상된다. 또한, 예를 들면, 전하를 저장하는 기능을 가지는 재료로 만들어진 영역을 나노미터 수준의 도트(dot) 형상으로 형성할 수 있기 때문에, 쿨롱차폐효과(coulomb blockade effect)로 인해 메모리 효과가 현저하게 향상될 수 있고, 장기 신뢰성이 높은 반도체 메모리 소자가 형성될 수 있다.
반도체 메모리 소자의 일실시예에 있어서, 소산방지 유전체는, 전하유지부를 게이트 전극으로부터 격리하고 전하유지부를 반도체 기판으로부터 격리하는 제1절연막과, 제1절연막의 반대측상의 전하유지부의 측벽부에 형성되는 측벽절연체로 이루어지고, 전하유지부는 제1절연막과 측벽절연체 사이에 개재되어 있을 수도 있다.
상기 태양에 있어서, 기록에 의해 주입된 전자는 전하유지부 내에 한정되어, 소거에 의해 쉽게 제거되고, 오소거가 방지될 수 있다. 또한, 주입전자량의 변화없이 전하유지부의 체적이 감소하여, 단위체적당 전하의 양이 증가될 수 있고, 전자가 효율적으로 기록/소거될 수 있으며, 기록/소거 속도가 빠른 반도체 메모리 장치가 제공될 수 있다.
또한, 반도체 메모리 소자의 일실시예에 있어서, 전하유지부는 제1절연막과 제2측벽절연체로 덮여있을 수도 있다.
상기 태양에 있어서, 전하유지부가 제2측벽절연체로 덮여있기 때문에, 게이트 전극에 대한 콘택트(contact) 형성 단계에서 전하유지부와 콘택트가 단락되는 것이 방지될 수 있다. 따라서, 콘택트부의 크기의 설계마진을 더욱 줄일 수 있기 때문에, 반도체 장치가 더욱 미세화될 수 있다. 그러므로, 비용이 절감된 반도체 메모리 장치가 제공될 수 있다.
또 다르게는, 반도체 메모리 소자의 일실시예에 있어서, 메모리 기능체의 소산방지 유전체가 실리콘 산화막 또는 실리콘 산질화막으로 만들어지고, 메모리 기능체의 전하유지부가 실리콘 질화막으로 만들어질 수도 있다.
이에 대해, 실리콘 질화막은 전하를 트래핑(trapping)하는 준위(level)를 다수 포함하기 때문에, 큰 히스테리시스(hysteresis) 특성을 얻을 수 있다. 또한, 실리콘 질화막은 전하유지시간이 길고 누설경로의 발생에 기인하는 전하누설의 문제가 거의 없기 때문에, 바람직한 유지특성이 얻어진다. 또한, 상기 재료는 LSI 공정에서 매우 일반적으로 사용되는 재료이므로, 제조비용이 낮게 억제될 수 있다.
반도체 메모리 소자의 일실시예에 있어서, 전하유지부는 전하를 저장하는 기능을 가지는 복수의 미립자와, 복수의 미립자와 게이트 전극 및 복수의 미립자와 반도체 기판 사이에 위치하는 반도체 또는 도체의 막으로 이루어질 수도 있다.
상기 태양에 있어서, 미립자의 위치와 크기의 편차가 전계효과 트랜지스터의 임계전압에 주는 영향이 반도체 또는 도체의 개재에 의해 억제될 수 있기 때문에, 오판독이 거의 없는 반도체 메모리 장치가 제공될 수 있다.
또 다르게는, 반도체 메모리 소자의 일실시예에 있어서, 메모리 기능체의 전하유지부의 적어도 일부는 소스 영역 또는 드레인 영역 위에 배치될 수도 있다.
상기 태양에 있어서, 반도체 메모리 장치의 판독동작에서의 전류값이 현저하게 높아질 수도 있고, 장치의 판독속도도 현저하게 빨라지기 때문에, 판독속도가 빠른 반도체 메모리 장치가 제공될 수 있다.
또한, 반도체 메모리 소자의 일실시예에 있어서, 메모리 기능체의 전하유지부는 게이트 절연체의 표면과 실질적으로 평행한 표면을 가질 수도 있다.
상기 태양에 있어서, 전하유지부에 유지된 전하의 양에 따라 오프셋 영역에서의 반전층의 형성의 용이함을 효율적으로 제어할 수 있고, 메모리 효과가 강화될 수 있다. 또한, 오프셋 크기에 편차가 있는 경우에도, 메모리 효과의 변화를 비교적 적게 유지할 수 있고, 메모리 효과의 편차를 억제할 수 있다.
또한, 반도체 메모리 소자의 일실시예에 있어서, 메모리 기능체의 전하유지부는 게이트 전극의 측면과 실질적으로 평행하게 연장하는 부분을 포함할 수도 있다.
상기 태양에 있어서, 재기록 동작시에 전하유지부 내에 주입되는 전하가 증가하기 때문에, 재기록 속도가 빨라진다.
또한, 반도체 메모리 소자의 일실시예에 있어서, 반도체 메모리 장치는 메모리 기능체의 전하유지부를 기판으로부터 격리하는 절연막을 포함하고 전연막이 게이트 절연체보다 얇고 두께가 0.8㎚이상일 수 있다.
상기 태양에 있어서, 전하유지부 내로의 전하의 주입이 용이해질 수도 있고, 기록 및 소거동작의 전압을 낮추거나 그 속도를 빠르게 할 수도 있다. 또한, 전하유지부에 전하가 저장되었을 때 채널형성영역 또는 웰영역에 유도되는 전하량이 증가하기 때문에, 메모리 효과가 강화될 수 있다.
또한, 전하유지부와 반도체 기판을 격리하는 절연막의 두께가 0.8㎚이상이기 때문에, 유지특성이 극도로 저하되는 것이 억제된다.
또 다르게는, 본 발명의 태양에 따른 반도체 메모리 장치는 메모리 기능체의 전하유지부를 기판으로부터 격리하는 절연막을 포함하고, 그 절연막은 게이트 절연체보다 두껍고 두께가 20㎚이하일 수도 있다.
상기 태양에 있어서, 전하유지부와 반도체 기판을 격리하는 절연막의 두께가 게이트 절연체보다 두껍고 20㎚이하이기 때문에, 메모리의 단채널(short chnnel)효과를 악화시키지 않고 메모리의 유지특성을 향상시킬 수 있다.
또한, 전하유지부와 반도체 기판을 격리하는 절연막의 두께가 20㎚이하이기 때문에, 재기록속도의 저하가 억제될 수 있다.
본 발명의 실시예는 반도체 메모리 셀과 반도체 소자를 포함하는 본 발명의 반도체 장치를 더 구비하고, 각각의 반도체 메모리 셀과 반도체 소자는, 반도체 기판상에 형성된 게이트 절연체; 상기 게이트 절연체상에 형성된 게이트 전극; 상기 게이트 전극 아래에 위치하는 채널형성영역; 상기 채널형성영역의 양측에 배치되고 상기 채널형성영역의 반대의 도전형을 가지는 한 쌍의 소스/드레인 영역; 및 상기 게이트 전극의 양측에 각각 위치하고, 전하를 저장하는 작용을 하는 재료로 만들어지는 전하유지부와, 저장된 전하가 소산되는 것을 방지하는 작용을 하는 소산방지 유전체를 포함하는 메모리 기능체를 각각 포함하고, 서로 대향하는 상기 게이트 전극의 측벽과 상기 전하유지부측 사이의 거리가 제1전하유지부의 바닥과 기판의 표면 사이의 거리와 다르고, 상기 메모리 셀의 상기 소스/드레인 영역은 상기 메모리 셀의 상기 게이트 전극 아래의 영역 외측에 배치되고, 상기 반도체 소자의 상기 소스/드레인 영역의 일부가 상기 반도체 소자의 상기 게이트 전극의 아래에 배치된다.
따라서, 소스/드레인 확산영역이 게이트 전극의 단부(end part)에 대해 오프셋되지 않는 반도체 소자와, 소스/드레인 확산영역이 게이트 전극의 단부에 대해 오프셋되는 반도체 메모리 소자가 동일 기판상에 공존하고, 전하를 저장하는 기능을 가지는 메모리 기능체가 반도체 소자와 반도체 메모리 소자 양쪽 각각의 게이트전극의 측벽에 배치된다. 그러나, 양쪽 소자의 제조공정은 큰 차이가 없기 때문에, 예를 들면, 반도체 메모리 소자로 형성된 비휘발성 메모리와 반도체 소자로 형성된 논리회로의 공존이 매우 용이하게 실현될 수 있다. 또한, 게이트 절연체의 두께에는 제한이 없기 때문에, 최첨단의 MOSFET 제조공정을 용이하게 적용할 수 있는 반도체 장치가 제공될 수 있다.
또한, 본 발명의 반도체 장치의 일실시예에 있어서, 비휘발성 메모리부가 상기 반도체 메모리 소자를 포함할 수도 있다.
상기 태양에 있어서, 비휘발성 메모리부는 복수의 상기 반도체 메모리 소자로 구성되고, 상기 반도체 소자로 논리회로부가 구성된다. 그러므로, 동일 기판상에 용이하게 장착되어 공존하는 비휘발성 메모리부와 논리회로부를 포함하는 반도체 장치를 실현할 수 있다.
또한, 본 발명의 일실시예의 반도체 장치는 비휘발성 메모리부에 공급되는 공급전압보다 낮은 공급전압에 의해 구동되는 논리회로부를 포함할 수도 있다.
상기 태양에 있어서, 예를 들면, 비휘발성 메모리부에 높은 공급전압이 공급될 수 있기 때문에, 기록/소거속도가 현저하게 빨라질 수 있다. 또한, 논리회로부는 낮은 공급전압이 공급될 수 있기 때문에, 게이트 절연체의 파손 등에 의한 트랜지스터 특성의 저하가 억제될 수 있고, 소비전력을 낮출 수 있다. 그러므로, 동일 기판상에 용이하게 장착되어 공존하는 신뢰성이 높은 논리회로부와 기록/소거속도가 매우 빠른 비휘발성 메모리부를 포함하는 반도체 장치를 실현할 수 있다.
또한, 본 발명의 일실시예의 반도체 장치는 회로가 상기 반도체 소자로 구성되는 SRAM(Static Random Access Memory)을 더 포함할 수도 있다.
상기 태양에 있어서, 논리회로부와 SRAM은 반도체 소자로 구성되고, 비휘발성 메모리부는 반도체 메모리 소자로 구성된다. 그러므로, 동일 기판상에 용이하게 장착되어 공존하는 논리회로부, SRAM 및 비휘발성 메모리부를 포함하는 반도체 장치를 실현할 수 있다. 또한, SRAM은 고속 동작 메모리 또는 임시 저장 메모리로서 장착되어 공존함으로써, 성능이 더욱 향상될 수 있다.
본 발명에 따르면, 본 발명의 IC카드는 반도체 메모리 장치 또는 상기 반도체 장치를 포함한다.
따라서, IC카드는, 비휘발성 메모리와 그 주변회로부, 논리회로부, 및 SRAM부 등이 용이하게 장착되어 공존하고, 저비용화가 가능한 반도체 장치를 포함할 수 있기 때문에, 비용이 저렴한 IC카드가 제공될 수 있다.
또한, 본 발명의 일실시예의 휴대전자기기는 반도체 메모리 장치 또는 상기 반도체 장치 를 포함한다.
따라서, 예를 들면, 휴대전화는 비휘발성 메모리와 그 주변회로부, 논리회로부, SRAM부 등이 용이하게 장착되어 공존하고 저비용화가 가능한 반도체 장치를 포함할 수 있기 때문에, 비용이 저렴한 휴대전화가 제공될 수 있다.
다른 관점에 있어서, 본 발명은, 반도체 기판상에 게이트 절연체를 형성하고, 상기 게이트 절연체상에 게이트 전극을 형성하는 단계; 상기 게이트 전극 및 상기 반도체 기판상에 제1절연막을 형성하는 단계; 적어도 게이트 전극의 측벽에 상기 제1절연막이 남도록 상기 제1절연막을 부분적으로 제거하는 단계; 산화 또는산질화처리 중 어느 하나에 의해, 상기 게이트 전극 측벽을 덮는 부분이 상기 기판을 덮는 부분보다 두껍도록, 상기 기판과 상기 게이트 전극의 측벽에 제2절연막을 형성하는 단계; 상기 제2절연막을 통해 상기 게이트 전극의 측벽에 전하저장영역을 형성하는 단계; 및 상기 게이트 전극, 상기 게이트 전극의 측벽상에 존재하는 상기 제1 및 제2절연막, 및 상기 전하저장영역을 주입 마스크(implantation mask)로서 이용하여 상기 기판내에 불순물을 주입함으로써 소스/드레인 영역을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법을 제공한다.
따라서, 게이트 전극과 접하는 반도체 메모리 소자의 절연막 부분의 두께를 반도체 기판과 접하는 부분의 두께와 대폭 다르게 만들 수 있기 때문에, 소거모드에서의 소거불량을 억제하거나 기록/소거속도를 높일 수 있다. 보다 상세하게는, 반도체 기판과 접하는 부분에서의 절연막이 게이트 전극과 접하는 부분에서의 절연막에 보다 더 얇게 형성되는 경우, 소거모드에서의 소거불량을 억제하거나 반도체 기판으로부터 주입된 전하가 절연막을 통과하여 게이트 전극으로 빠져나가는 것을 억제할 수 있기 때문에, 전하주입 효율이 양호하고 기록/소거속도가 빠른 반도체 메모리 장치가 제공될 수 있다. 반대로, 반도체 기판과 접하는 부분에서의 제1절연막이 게이트 전극과 접하는 부분에서의 제1절연막보다 두꺼운 경우, 게이트 전극으로부터 주입된 전하가 제1절연막을 통과하여 반도체 기판으로 빠져나가는 것을 억제할 수 있기 때문에, 전하주입 효율이 양호하고, 기록/소거속도가 빠른 반도체 메모리 장치가 제공될 수 있다.
또한, 반도체 메모리 소자의 소스/드레인 확산영역은 게이트 전극에 대해 오프셋되도록 형성될 수 있고, 전하저장영역에 의해 중첩되도록 형성될 수 있기 때문에, 메모리 효과가 양호하고, 소스/드레인 확산영역이 전하저장영역에 의해 중첩되지 않는 경우에서보다 반도체 메모리 장치의 판독동작에서의 전류값이 현저하게 향상된다. 따라서, 판독속도도 현저하게 향상되기 때문에, 판독속도가 빠른 반도체 메모리 장치가 제공된다.
다른 태양에 있어서, 본 발명은, 반도체 기판상에 게이트 절연체를 형성하고 상기 게이트 절연체상에 기판과 다른 조성의 재료로 만들어진 게이트 전극을 형성하는 단계; 상기 기판을 덮는 상기 절연막 부분의 두께가 상기 게이트 전극 측벽을 덮는 상기 절연막 부분의 두께와 다르도록, 열처리를 이용하여 상기 게이트 전극의 측벽과 상기 기판에 절연막을 형성하는 단계; 상기 절연막을 통해 상기 게이트 전극의 측벽에 전하저장영역을 형성하는 단계; 및 상기 게이트 전극, 상기 게이트 전극 측벽상에 존재하는 상기 절연막, 및 상기 전하저장영역을 주입 마스크로 이용하여 상기 기판내에 불순물을 주입함으로써 소스/드레인 영역을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법을 더 제공한다.
따라서, 상기 반도체 메모리 소자의 상기 반도체 기판과 게이트 전극은 조성이 다른 재료를 이용하여 형성되기 때문에, 게이트 전극과 접하는 절연막 부분의 두께는 반도체 기판과 접하는 절연막 부분의 두께와 다르게 만들어질 수 있기 때문에, 소거모드에서의 소거불량이 억제될 수 있고, 또는 기록/소거속도가 빨라질 수 있다.
또한, 게이트 전극과 접하는 부분과 반도체 기판과 접하는 부분의 막두께가다르도록 제1반도체 메모리 소자의 절연막을 형성하는 단계는 에칭 단계 등을 이용하지 않고 통상의 절연막 형성 단계만으로 수행될 수 있기 때문에, 어떠한 복잡한 단계도 필요로 하지 않고 제조비용이 낮은 반도체 메모리 장치가 제공될 수 있다.
또한, 반도체 메모리 소자의 소스/드레인 확산영역은 게이트 전극에 대해 오프셋되도록 형성될 수 있고 전하저장영역에 의해 중첩되도록 형성될 수 있기 때문에, 메모리 효과가 양호하고, 소스/드레인 확산영역이 전하저장영역에 의해 중첩되지 않는 경우보다 반도체 메모리 장치의 판독동작에서의 전류값이 더욱 현저하게 향상될 수 있다. 따라서, 판독속도도 현저하게 향상될 수 있기 때문에, 판독속도가 빠른 반도체 메모리 장치가 제공된다.
다른 태양에 있어서, 본 발명은 실리콘으로 만들어진 반도체 기판상에 게이트 절연체를 형성하는 단계; 상기 반도체 기판의 표면 부근에 위치한 영역보다 불순물 농도가 더 짙고 5 ×1019㎝-3이상의 불순물 농도를 가지며, 실리콘으로 만들어진 게이트 전극을 형성하는 단계; 상기 기판을 덮는 절연막 부분의 두께가 상기 게이트 전극 측벽을 덮는 부분의 두께와 다르도록, 열처리를 이용하여 상기 기판 및 상기 게이트 전극의 측벽에 절연막을 형성하는 단계; 상기 절연막을 통해 상기 게이트 전극의 측벽에 전하저장영역을 형성하는 단계; 및 상기 게이트 전극, 상기 게이트 전극 측벽에 존재하는 상기 절연막, 및 상기 전하저장영역을 주입 마스크로 이용하여 상기 기판내에 불순물을 주입함으로써 소스/드레인 영역을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법을 더 제공한다.
따라서, 반도체 메모리 소자의 게이트 전극의 불순물 농도는 5 ×1019㎝-3이상이기 때문에, 불순물강화 산화의 효과가 현저하게 나타난다. 또한, 반도체 기판에는 불순물 농도가 게이트 전극의 불순물 농도보다 옅은 영역이 형성되고 반도체 기판 및 게이트 전극상에 열처리에 의해 절연막이 형성되기 때문에, 게이트 전극과 접하는 제1절연막 부분의 두께는 반도체 기판과 접하는 절연막 부분의 두께와 크게 다르게 만들어질 수 있어서, 에칭 등의 어떠한 복잡한 단계도 필요로 하지 않고 제조비용이 낮은 반도체 메모리 장치가 제공될 수 있다.
또한, 반도체 메모리 소자의 반도체 기판과 접하는 부분에서의 제1절연막이 게이트 전극과 접하는 부분에서 제1절연막보다 얇게 형성되는 경우, 반도체 기판으로부터 주입된 전하가 제1절연막을 통과하여 게이트 전극으로 빠져나가는 것이 억제될 수 있기 때문에, 전하주입 효율이 양호하고 기록/소거속도가 빠른 반도체 메모리 장치가 제공될 수 있다.
다른 태양에 있어서, 본 발명은, 실리콘으로 만들어지고, 불순물 농도가 5 ×1019㎝-3이상인 불순물 영역을 표면 부근에 가지는 반도체 기판상에 게이트 절연체를 형성하는 단계; 실리콘으로 만들어지고, 상기 기판의 표면 부근의 불순물 영역보다 불순물 농도가 옅고 1 ×1020㎝-3이하의 불순물 농도를 가지는 게이트 전극을 형성하는 단계; 상기 기판을 덮는 절연막 부분의 두께가 상기 게이트 전극 측벽을 덮는 부분의 두께와 다르도록, 열처리를 이용하여 상기 기판 및 상기 게이트 전극의 측벽에 절연막을 형성하는 단계; 상기 절연막을 통해 상기 게이트 전극의 측벽게 전하저장영역을 형성하는 단계; 및 상기 게이트 전극, 상기 게이트 전극 측벽에 존재하는 상기 절연막, 및 상기 전하저장영역을 주입 마스크로 이용하여 상기 기판내에 불순물을 주입함으로써 소스/드레인 영역을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법을 더 제공한다.
따라서, 반도체 메모리 소자의 게이트 전극은 불순물 농도가 1 ×1020㎝-3이하이고 반도체 기판보다 낮기 때문에, 불순물강화 산화의 효과가 나타나지 않는 조건이 게이트 전극에 대해 설정될 수 있고, 반도체 기판의 불순물 농도가 게이트 전극의 불순물 농도보다 짙고 5 ×1019㎝-3이상인 경우 반도체 기판에 불순물강화 산화의 효과가 뚜렷하게 나타나기 시작한다. 그러므로, 반도체 기판 및 게이트 전극상에 열처리에 의해 절연막이 형성되는 경우, 게이트 전극과 접하는 제1절연막부분의 두께는 반도체 기판과 접하는 제절연막 부분의 두께와 대폭 다르게 만들어질 수 있기 때문에, 어떠한 복잡한 단계도 필요로 하지 않고 제조비용이 낫은 반도체 메모리 장치가 제공될 수 있다. 또한, 게이트 전극과 접하는 제1절연막 부분의 두께는 반도체 기판과 접하는 제1절연막 부분의 두께와 대폭 다르기 때문에, 기록/소거속도가 현저하게 빠른 반도체 메모리 장치가 제공될 수 있다.
또한, 반도체 메모리 소자의 제1절연막은 게이트 전극과 접하는 부분에서보다 반ㄷ체 기판과 접하는 부분에서 더 두껍기 때문에, 게이트 전극으로부터 주입된 전하가 제1절연막을 통과하여 반도체 기판으로 빠져나가는 것이 방지되어, 전하주입 효율이 양호하고 기록/소거속도가 빠른 반도체 메모리 장치가 제공될 수 있다.
또한, 반도체 메모리 소자의 반도체 기판과 접하는 부분에서의 제1절연막의 두께가 반도체 메모리 소자의 게이트 전극과 접하는 부분에서의 제1절연막의 두께보다 얇게 만들어지는 경우에는, 반도체 기판으로부터 주입된 전하가 제1절연막을 통과하여 게이트 전극으로 빠져나가는 것이 억제될 수 있기 때문에, 전하주입 효율이 양호하고 기록/소거속도가 빠른 반도체 메모리 장치가 제공될 수 있다.
본 발명의 제1실시예의 반도체 메모리 장치에 있어서, 반도체 기판; 상기 기판상에 형성되고 채널형성영역에 의해 격리된 한 쌍의 소스/드레인 영역; 상기 채널형성영역상에 형성된 게이트 절연체; 상기 게이트 절연체 위에 형성된 게이트 전극; 및 상기 게이트 전극의 양측에 위치하고 전하유지부와 소산방지 유전체를 포함하는 메모리 기능체를 포함하고, 상기 전하유지부는 제1거리(T1)만큼 기판으로부터 떨어져 있고 상기 제1거리(T1)와 동일하지 않은 제2거리(T2)만큼 상기 게이트 전극으로부터 떨어져 있는 메모리 셀들을 포함하는 반도체 메모리 장치가 제공된다.
상기 반도체 메모리 장치에 있어서, 상기 제2거리(T2)는 상기 기판으로부터 더 멀리 측정될 수록 증가할 수도 있다.
또한, 제2거리(T2)는 상기 제1거리(T1)보다 훨씬 길 수도 있다.
상기 제1실시예에 있어서, 반도체 메모리 장치와 게이트 전극은 기판과 다른 조성의 재료로 형성될 수도 있다.
또한, 게이트 전극의 불순물 농도는 1 ×1020㎝-3이상이고, 기판의 불순물 농도는 상기 게이트 전극의 불순물 농도보다 옅다.
상기 반도체 메모리 장치에 있어서, 소산방지 유전체는 실리콘 산화막 또는 실리콘 산질화막을 포함할 수도 있고, 상기 전하유지부는 실리콘 질화막을 포함한다.
본 발명의 다른 태양에 있어서, 게이트 절연체를 통해 반도체 기판상에 형성된 게이트 전극과, 상기 게이트 전극의 양측에 대응하는 범위의 반도체 기판 표면상에 형성된 한 쌍의 소스/드레인 확산영역을 가지고, 단면에 있어서 옆으로 점점 넓어지도록 상기 게이트 전극의 양측부와 반도체 기판 표면 사이에 오목부가 각각 형성되고, 전하를 저장하는 기능을 가지는 재료로 만들어진 전하유지부와 저장된 전하의 소산을 방지하는 기능을 가지는 소산방지 유전체로 각각 이루어진 메모리 기능체가 상기 오목부가 매립되도록 게이트 전극의 양측에 형성되는 전계효과 트랜지스터를 포함하는 반도체 메모리 장치가 제공된다.
상기 반도체 메모리 장치에 있어서, 반도체 기판의 표면은 게이트 절연체를 통해 게이트 전극의 바닥면과 대향하는 평탄부, 오목부의 일부를 형성하도록 게이트 길이방향에 대해 상기 평탄부의 양측에 인접하는 경사부, 및 상기 경사부의 외측에 각각 인접하는 바닥면부를 가질 수도 있다.
또한, 반도체 메모리 장치의 일실시예에 있어서, 게이트 전극의 바닥면과 게이트 길이방향에 대한 소스/드레인 확산영역 사이에 공간이 구비될 수도 있다.
상기 반도체 메모리 장치에 있어서, 게이트 전극의 측면은 게이트 절연체의 표면과 대체로 수직인 평탄부, 오목부의 일부를 형성하도록 이 평탄부의 아래쪽에 인접하는 경사부를 가질 수도 있고, 소산방지 유전체는 전하유지부와 게이트 전극뿐만 아니라 전하유지부와 반도체 기판이 서로 각각 격리되도록, 실질적으로 균일한 막두께로 게이트 전극의 측면의 경사부와 평탄부뿐만 아니라 반도체 기판 표면의 바닥면부와 경사부를 덮는 제1유전체를 포함한다.
또한, 상기 반도체 메모리 장치에 있어서, 전하유지부의 일부 이상은 소스/드레인 확산영역의 일부와 중첩될 수도 있다.
또한, 전하유지부는 게이트 절연체와 대체로 평행한 부분을 가질 수도 있다.
상기 반도체 메모리 장치에 있어서, 게이트 전극의 측면은 게이트 절연체의 표면과 대체로 수직인 평탄부와 오목부의 일부를 형성하도록 이 평탄부의 하측과 인접하는 경사부를 가질 수도 있고, 전하유지부는 게이트 전극의 측면의 평탄부에 대체로 평행하게 연장하는 부분을 포함한다.
또한, 전하유지부와 반도체 기판을 서로 격리시키는 소산방지 유전체 부분의 두께는 게이트 절연체의 막두께보다 얇고 0.8㎚이상일 수도 있다.
또한, 전하유지부와 반도체 기판을 서로 격리시키는 소산방지 유전체 부분의 두께는 게이트 절연체의 막두께보다 두껍고 20㎚이하일 수도 있다.
상기 반도체 메모리 장치의 일실시예에 있어서, 소스/드레인 확산영역의 일부 이상은 반도체 기판 표면의 경사부에 배치될 수도 있다.
또한, 소스/드레인 확산영역의 내측에서, 게이트 전극의 바닥면 바로 아래에 위치하는 채널형성영역보다 더욱 진하게 도핑(dope, 불순물 첨가)될 수 있는 카운터 영역(counter region) 은 소스/드레인 확산영역의 반대의 도전형으로 형성된다
또한, 소스/드레인 확산영역은 채널형성영역이 존재하고 있는 한 쪽에 연장부를 각각 가지고 확상부의 접합깊이는 연장부 외의 부분들의 접합깊이보다 얕을 수도 있다.
상기 반도체 메모리 장치의 일실시예에 있어서, 연장부의 불순물 농도는 연장부 외의 소스/드레인 확산영역의 불순물 농도보다 옅을 수도 있다.
또한, 상기 반도체 메모리 장치에 있어서, 메모리 기능체의 전하유지부는 오목부에 수용될 수도 있다.
본 발명의 다른 실시예에 있어서, 반도체 메모리 소자를 가지는 메모리 영역과 반도체 스위칭소자를 가지는 논리회로 영역을 포함하고, 상기 메모리 영역과 상기 논리회로 영역 모두 반도체 기판상에 구비되며, 상기 반도체 메모리 소자와 상기 반도체 스위칭 소자는 게이트 전극의 양측에 대응하는 반도체 기판 표면 부분에 형성된 한 쌍의 소스/드레인 확산영역과 게이트 전극을 각각 가지는 전계효과 트랜지스터에 의해 각각 동작하고, 반도체 메모리 소자와 반도체 스위칭 소자 중 어느 한 쪽에는, 단면의 양측으로 점점 넓어지도록 오목부가 각각 형성되고, 전하를 저장하는 기능을 가지는 재료로 만들어진 전하유지부와 저장된 전하의 소산을 방지하는 기능을 가지는 소산방지 유전체로 각각 이루어진 메모리 기능체가 상기 오목부가 매립되도록 게이트 전극의 양측에 형성되고, 상기 반도체 메모리 소자는 게이트 전극에 전압을 인가시, 전하유지부에 유지된 전하의 준위에 기초하여 한쪽의 소스/드레인 확산영역으로부터 다른 한쪽의 소스/드레인 확산영역으로 흐르는 전류의 양을 변화시킬 수 있도록 구성되며, 반도체 스위칭소자는 전하유지부에 유지된 전하의 준위에 상관없이 스위칭 동작을 수행하도록 구성된 반도체 장치가 제공된다.
본 발명의 다른 태양에 있어서, 상술한 바와 같은 반도체 메모리 장치가 장착된 IC카드가 제공된다.
또한, 상술한 바와 같은 반도체 메모리 장치가 장착된 휴대전자기기가 제공된다.
본 발명의 또 다른 태양에 있어서, 전계효과 트랜지스터로 구성된 반도체 메모리 소자를 형성하는 단계에 있어서, 게이트 절연체를 통해 반도체 기판 표면상에 게이트 전극을 형성하는 단계; 측방으로 단면이 점차 넓어지는 새부리 유전체막(bird's beak dielectric film)을 상기 게이트 전극의 양측 부분과 상기 반도체 기판 표면 사이에 형성하는 단계; 상기 새부리 유전체막이 제거된 자리에 측방으로 단면이 점차 넓어지는 오목부를 형성하도록 상기 새부리 유전체막을 제거하는 단계; 상기 오목부가 매립되도록 상기 게이트 전극의 양측에, 전하를 저장하는 기능을 가지는 재료로 만들어진 전하유지부와 저장된 전하의 소산을 방지하는 기능을 가지는 소산방지 유전체로 구성되는 메모리 기능체를 형성하는 단계; 상기 게이트 전극과 상기 메모리 기능체를 마스크로서 이용하여, 한 쌍의 소스/드레인 확산영역을 형성하기위해 마스크의 양측에 대응하는 반도체 기판 표면 부분에 불순물을 주입하는 단계를 포함하는 반도체 메모리 장치를 제조하는 방법이 제공된다.
상기 반도체 메모리 장치 제조방법에 있어서, 메모리 기능체를 형성하는 단계는, 오목부가 형성된 곳들 사이에 반도체 기판의 노출면과 게이트 전극을 따라 실질적으로 균일한 막두께로 소산방지 유전체의 적어도 일부를 형성하는 제1절연막을 형성하는 단계; 오목부가 매립되도록 제1절연막의 노출면에 전하유지부의 재료로서 실리콘 질화물을 형성하는 단계; 메모리 기능체가 게이트 전극의 양측상에 각각 남도록 게이트 전극의 양측상의 실리콘 질화물과 제1절연막을 에칭하는 단계를 포함한다.
또한, 실리콘 질화물과 제1유전체막을 에칭하는 단계에 있어서, 오목부 이외의 실리콘 질화물부분은 오목부에 존재하는 실리콘 질화물 부분이 남도록 제거될 수 있다.
본 발명의 다른 태양에 있어서, 전계효과 트랜지스터로 각각 구성된 반도체 메모리 소자가 반도체 기판상에 설정된 메모리 영역에 형성되고 전계효과 트랜지스터로 각각 구성된 반도체 스위칭 소자가 반도체 기판상에 설정된 논리회로 영역에 형성되며, 각각 게이트 절연체를 통해 상기 메모리 영역과 상기 논리회로 영역에 대응하는 반도체 기판 표면의 일부에 게이트 전극을 형성하는 단계; 상기 메모리 영역과 상기 논리회로 영역에 양쪽에 있어서, 상기 반도체 기판 표면과 상기 게이트 전극의 양측 부분 사이에서 각각 측방으로 단면이 점차 넓어지는 새부리 유전체막을 형성하고, 새부리 유전체막이 제거된 자리에 측방으로 단면이 점차 넓어지는 오목부를 형성하도록 새부리 유전체막을 제거하는 단계; 상기 메모리 영역내에 불순물이 도입되지 않도록 상기 게이트 전극을 마스크로서 이용하여 상기 논리회로내에 불순물을 도입함으로써 소스/드레인 확산영역 의 일부를 형성하는 제1도프(dope)영역을 상기 논리회로에 형성하는 단계; 상기 메모리 영역과 상기 논리회로 영역 모두에 있어서, 오목부가 매립되도록 상기 게이트 전극의 양측에, 전하를 저장하는 기능을 가지는 재료로 만들어진 전하유지부와 저장된 전하의 소산을방지하는 기능을 가지는 소산방지 유전체로 구성되는 메모리 기능체를 각각 형성하는 단계; 상기 게이트 전극과 상기 메모리 기능체를 마스크로 이용하여, 상기 단계의 도전형과 동일한 불순물을 상기 메모리 영역과 상기 논리회로 영역 각각에 주입하여, 상기 소스/드레인 확산영역의 적어도 일부를 형성하는 제2도프영역을 형성하는 단계를 포함하는 반도체 장치 제조방법을 제공한다.
이하, 첨부 도면을 참조하여, 도면에 도시된 실시예에 의해 본 발명을 상세하게 설명한다. 또한, 본 발명은 상기 실시예들에 의해 한정되지 않는다.
(제1실시예)
도 1a에 도시된 바와 같이, 본 실시예의 반도체 메모리 장치는, 게이트 절연체(2)을 통해 반도체 기판(1) 위에 형성된 게이트 전극(3), 상기 게이트 전극(3) 아래에 배치된 채널형성영역(19), 상기 채널형성영역(19)의 양측에 각각 배치되고 상기 채널형성영역(19)의 반대의 도전형을 가지는 한 쌍의 소스/드레인 확산영역(13), 및 상기 게이트 전극(3)의 양측에 각각 형성되고 전하를 저장하는 기능을 각각 가지는 메모리 기능체(30)을 주로 포함하고, 상기 각각의 메모리 기능체(30)은 전하를 유지할 수 있는 전하유지부(31)와 전하의 소산을 억제할 수 있는 소산방지 유전체(32)를 포함하고, 상기 전하유지부(31)는 상기 소산방지 유전체(32)에 의해 상기 게이트 전극(3)과 상기 반도체 기판(1)으로부터 격리되고, 상기 반도체 기판(1)과 상기 게이트 전극(3)은 조성이 다른 재료로 형성되며, 상기 전하유지부(31)와 상기 게이트 전극(3) 사이의 거리(T2)는 상기 전하유지부(31)와 상기 반도체 기판(1) 사이의 거리(T1)와 다른 것을 특징으로 한다. 여기서, 상기게이트 전극(3)과 상기 전하유지부(31) 사이의 거리(T2)가 일정하지 않은 경우에는 전하유지부(31)의 최근접부의 거리를 거리(T2)로 설정한다.
또한, 본 발명의 일태양은 게이트 전극(3)과 반도체 기판(1)이 실리콘으로 만들어지고, 불순물 농도가 서로 다른 경우에 해당한다. 이러한 경우에는, 실리콘상에 형성될 산화막의 실리콘 불순물 농도에 의해 막형성율이 영향을 받는다는 사실("불순물강화 산화"라 칭함)을 이용함으로써, 에칭 등의 어떠한 특별한 단계도 필요로 하지 않고, 거리(T1)와 거리(T2)를 다르게 하는 막두께를 용이하게 형성할 수 있다.
여기서, 메모리 기능체와 그 구성요소의 명칭을 하기한 바와 같이 정의한다.
도 1a에 도시된 바와 같이, "메모리 기능체(30)"은 전하를 저장하는 기능을 가지고 게이트 전극(3)의 측방으로 각각 형성된 영역을 나타낸다. 또한, 각각의 메모리 기능체(30)은 전하를 유지할 수 있는 부분인 전하유지부(31)와 전하의 소산을 억제하는 부분인 소산방지 유전체(32)로 이루어진다.
또한, 도 1a의 참조부호 8은 게이트 절연체(2)과 게이트 전극(3)을 포함하는 게이트 스택을 표시한다. 참조부호 20은 오프셋 영역을 표시한다. 참조부호 TG는 게이트 절연체(2)의 두께를 표시한다.
또한, 도 1b에 도시된 바와 같이, 각 메모리 기능체(30)의 일태양은 소산방기 절연체(32)가 제1절연체(32a)와 제2절연체(32b)로 나뉘는 경우에 해당한다. 여기서, 편의상, 제1절연체(32a)를 제외한 메모리 기능체(30)의 영역, 즉, 전하유지부(31)와 제2절연체(32b)로 이루어지는 영역을 "전하저장영역(33)"이라 칭할 것이다. 그러나, 전하저장영역(33)은 하기한 바와 같이 전하 유지부(31)만으로 이루어질 때도 있다.
도 1c에 도시된 바와 같이, 각각의 메모리 기능체(30)은 제2절연체(32b)를 포함하지 않고 제1절연체(32a)와 전하유지부(31)을 포함한다. 이러한 경우, 전하저장영역(33)은 전하유지부(31)만으로 이루어진다.
도면에 도시된 바와 같이, 전하저장영역은 종래기술에 설명된 바와 같이 전계효과 트랜지스터의 게이트 절연체 부분에 형성되지 않고, 게이트 전극의 측방으로 형성되기 때문에, 종래기술에 포함된 과소거의 문제가 실질적으로 제거된다.
또한, 제1절연체(32a)는 특별히 막두께를 다르게 하기위한, 예를 들면, 에칭 단계를 필요로 하지 않고, 매우 간단한 단계에 의해 막두께를 다르게 형성할 수 있다.
또한, 메모리 기능체에 의한 가변저항 효과로 인해, 반도체 메모리 장치는 선택 트랜지스터와 메모리 트랜지스터의 기능을 겸비한 메모리 셀로서 기능할 수 있다.
또한, 반도체 기판과 게이트 전극은 실리콘으로 이루어진 재료로 형성되는 것이 바람직하다. 이러한 경우, 반도체 기판과 게이트 전극은 현재 반도체 장치의 재료로서 자주 사용되는 실리콘으로 만들어지기 때문에, 종래기순의 반도체 제조공정과의 친화성이 높은 반도체 공정이 구축될 수 있어서, 제조비용이 낮은 반도체 메모리 장치가 제공될 수 있다.
또한, 본 발명의 반도체 메모리 장치의 실시예에 있어서, 1개의 소자가 2비트 이상의 정보를 저장하는 경우, 4가 이상의 정보를 저장하는 메모리 소자로서 기능할 수도 있다.
또한, 도 1에 도시된 반도체 메모리 소자는 거리(T2)가 반도체 기판으로부터 거리가 멀어지게 넓혀진 형상으로 되어 있다. 따라서, 전하유지부의 상부가 그 하부보다 게이트 전극으로부터 멀어지도록 형성되어 있기 때문에, 전하유지부의 상부내에 불필요한 전하가 주입되는 것이 억제될 수 있다. 예를 들면, 소거모드에서 발생할 수도 있는 게이트 전극으로부터의 전자의 주입이 크게 억제될 수 있다. 또한, 하부는 상부만큼 떨어져 있지 않기 때문에, 유지될 전하가 채널형성영역으로부터 불필요하게 떨어져 있지 않게 형성되므로, 유지되는 전하의 양이 구동전류량에 주는 효과가 충분히 유지될 수 있다. 이로 인해, 기록/소거모드에서의 판독전류간의 차이를 감소시키지 않고 불필요한 전하의 주입 및 소산을 억제할 수 있다. 한편, 도 1에는, 거리(T2)를 상세하게 설명하기 위해 거리가 다른 상태가 명시적으로 도시되어 있지만, 다른 실시예에 있어서도, 특별히 설명하지 않아도 동일한 태양을 얻을 수 있고 그에 따른 효과도 동일하게 얻어질 수 있다는 것은 물론이다.
또한, 본 발명의 실시예의 반도체 메모리 장치는 하기한 바와 같이 구성될 수도 있다.
반도체 메모리 소자는 1개의 메모리 기능체에 2가 이상의 정보가 저장되도록, 4가 이상의 정보를 저장하는 반도체 메모리 소자로서 기능한다. 또한, 메모리 기능체에 의한 가변저항효과로 인해, 반도체 메모리 소자는 선택 트랜지스터와 메모리 트랜지스터의 기능을 모두 가지는 메모리 셀로서 기능할 수 있다. 그러나, 반도체 메모리 소자는 항상 4가 이상의 정보를 저장하여 기능할 필요는 없고, 예를 들면, 2가의 정보를 저장하여 기능할 수도 있다.
본 발명의 반도체 메모리 장치는 반도체 기판 또는 반도체 기판내에 형성된 채널형성영역과 동일한 도전형의 웰영역 상에 형성되는 것이 바람직하다.
반도체 기판은 반도체 장치에 사용되는 한 특별히 한정되지 않는다. 예를 들면, 실리콘 또는 게르마늄 등의 원소 반도체, 또는 실리콘 게르마늄, GaAs, InGaAs, ZnSe 또는 GaN 등의 화합물 반도체로 만들어진 반도체 기판을 들 수 있다. 또한, 표면에 반도체층을 가지는, 예를 들면, SOI(Silicon On Insulator)기판 또는 다층 SOI기판 등의 다양한 기판, 또는 글래스 또는 플라스틱 기판이 반도체 층과 겹쳐진 반도체 기판을 사용할 수도 있다. 그중에서도 실리콘 기판 또는 표면에 실리콘 층이 형성된 SOI기판이 바람직하다. 반도체 기판 또는 반도체 층은, 내부에 흐르는 전류의 양에 다소의 차이가 있지만, 단결정(예를 들면, 에피택셜 성장에 의한 단결정), 다결정 및 비결정질 기판 중 어떠한 것으로도 될 수 있다. SOI기판을 사용하는 경우, 소스/드레인 확산영역과 반도체 기판의 용량을 최소한으로 억제할 수 있기 때문에, 고속동작이 가능한 반도체 장치가 제공될 수 있다.
반도체 기판 또는 반도체 층상에는 소자격리영역이 형성되는 것이 바람직하다. 또한, 트랜지스터, 커패시터, 저항 등의 소자, 소자들로 형성된 회로, 다른 반도체 장치, 및 층간절연막과 함께 반도체 기판 또는 층을 조합함으로써 반도체 장치를 단층 또는 다층 구조로 형성될 수도 있다. 또한, 소자격리영역은 LOCOS막, 트렌치 산화막, 및 STI막 등의 다양한 소자격리막으로 형성될 수 있다. 반도체 기판은 P형 또는 N형중 어느 하나의 도전형을 가질 수도 있고, 반도체 기판에는 적어도 1개의 제1도전형(P형 또는 N형)의 웰영역이 형성되어 있는 것이 바람직하다. 반도체 기판 및 웰영역의 불순물 농도는 관련분야에서 공지의 범위 내에 있을 수도 있다. 그런데, SOI기판을 반도체 기판으로써 이용하는 경우, 표면 반도체 층에는 웰영역이 형성될 수도 있고, 채널형성영역 아래에 바디영역이 유지될 수도 있다. 이런 식으로, 반도체 기판 및 표면 반도체 층에 형성되는 웰영역 및 바디영역은 소스/드레인 확산영역의 불순물의 반대의 도전형을 가지고, 적절한 불순물 농도로 조정되어 있다. 보다 상세하게는, 한 쪽의 소스/드레인 확산영역으로부터 다른 쪽의 소스/드레인 확산영역으로 누설되는 전류를 웰영역과 바디영역을 형성함으로써 줄일 수 있다. 따라서, SOI기판을 이용하는 경우 문제가 되는 기판 부동 효과를 경감할 수도 있다.
그러나, 게이트 전극 대한 절연막과 반도체 기판상의 절연막이 다른 두께를 가지도록 형성하기 위해서는, 절연막을 형성하는 경우에서의 절연막 형성 영역에서의 웰영역의 불순물 농도를 게이트 전극의 불순물 농도와 다르게 설정하는 것이 좋다. 불순물 농도를 옅게 설정하는 경우에는 1 ×1020㎝-3이하이고, 짙게 설정하는 경우에는 5 ×1019㎝-3이상으로 하는 것이 바람직하다. 이러한 경우, 게이트 전극에 대한 절연막과 반도체 기판상의 절연막을 다른 두께를 가지도록 효과적으로 형성할 수 있다.
이 점에 있어서, 기판의 전면 부근에 형성되고, 예를 들면, 채널주입 등에의한 임계전압 조정에 이용되는 불순물 영역을 형성하는 경우, 불순물 영역의 농도가 상기 조건을 만족시킬 수도 있다.
게이트 절연체 또는 게이트 막은 반도체 장치에 일반적으로 이용되는 한 특별히 한정되지 않는다. 예를 들면, 실리콘 산화막, 실리콘 질화막 등의 절연막, 산화알루미늄막, 산화티타늄막, 산화탄탈막, 및 산화하프늄막 등의 고유전체막으로 이루어지는 단층막 또는 적층막을 사용할 수 있다. 그 중에서, 실리콘 산화막이 바람직하다. 게이트 절연체는, 예를 들면, 약 1∼20㎚, 바람직하게는 약 1∼6㎚의 두께로 형성되는 것이 적당하다. 이 게이트 절연체는 게이트 전극의 바로 아래에 형성될 수도 있고, 게이트 전극보다 크게(폭 넓게) 형성될 수도 있다. 구조와 공정에 의존하는 폭 넓은 절연막은 전하저장영역 아래의 절연막으로서도 작용할 수 있기 때문에, 반도체 메모리 장치의 제조공정이 간단해질 수 있다.
게이트 전극 또는 전극은 게이트 절연체 상에, 반도체 장치에 일반적으로 사용되는 형상 또는 저단부에서 오목부를 가지는 형상으로 형성되어 있다. 또한, "단일 게이트 전극"은 단층 또는 다층 도전막에 의해 격리되어 있지 않고 일체형상으로 형성되어 있는 게이트 전극을 의미한다. 또한, 게이트 전극은 측벽에 측벽절연막을 가질 수도 있다. 또한, 게이트 전극은 게이트 절연체 상에 형성된다. 또한, 게이트 전극은 반도체 장치에 일반적으로 사용되는 도전막, 예를 들면, 폴리실리콘, 구리 또는 알루미늄 등의 금속, 텅스텐, 티타튬, 또는 탄탈 등의 고융점 금속, 고융점 금속을 가진 실리사이드 등으로 만들어진 단층막 또는 적층막인 재료를 이용하여 형성된다. 특히, 게이트 전극의 재료는 반도체 기판과 다른 재료를 선택할수도 있다. 일반적으로, 실리콘 기판이 반도체 기판에 이용된다. 그러므로, 이러한 경우, 게이트 전극 재료는 구리 또는 알류미늄 등의 금속, 텅스텐, 티타늄, 또는 탄탈 등의 고융점 금속, 및 고융점 금속을 가진 실리사이드로 만들어진 단층막 또는 적층막인 것이 바람직하다. 이러한 경우, 게이트 전극에 대한 절연막과 반도체 기판 상의 절연막은 대폭 다른 두께를 가지도록 형성될 수 있다.
게이트 전극은, 예를 들면, 약 50∼400㎚의 두께를 가지도록 형성되는 것이 적당하다. 또한, 게이트 전극의 아래에는 채널형성영역이 형성된다. 채널형성영역은 게이트 전극뿐만 아니라 게이트 길이 방향으로 게이트 단부의 외측을 포함하는 영역 아래에 형성되는 것이 바람직하다. 이런 식으로 게이트 전극으로 덮여있지 않은 채널형성영역 부분이 존재하는 경우에는, 채널형성영역이 게이트 절연체 또는 후술하는 전하저장영역으로 덮여있는 것이 바람직하다.
또한, 게이트 전극은 제1절연체(32a)의 형성중의 형성률에 있어서 반도체 기판과 다르다는 점이 중요하다. 보다 상세하게는, 소망의 시간동안 절연막을 형성하는 처리를 수행했을 때, 반도체 기판상에 형성된 절연막의 두께(T1)가 게이트 전극의 측벽부에 형성된 이 절연막의 두께(T2)가 다르도록, 게이트 전극 재료와 반도체 기판 재료를 차례로 결정한다. 따라서, 간단한 단계에 의해 자기정렬식으로 막두께가 다르도록 만들 수 있기 때문에, 복잡한 단계를 필요로 하지 않고 제조비용이 낮은 반도체 메모리 장치가 제공될 수 있다.
또한, 절연체(32a)는 게이트 전극(3)과 접하는 부분의 두께(T2)에 비해 반도체 기판과 접하는 부분의 두께(T1)가 더 얇도록 될 수도 있다. 따라서, 반도체 기판으로부터 주입된 전하가 절연체를 통과하여 게이트 전극으로 빠져나가는 것을 억제할 수 있기 때문에, 전하주입 효율이 양호하고, 기록/소거속도가 빠른 반도체 메모리 장치가 제공될 수 있다.
또한, 본 발명의 제1실시예에 있어서, 절연체(32a, 32b)는 게이트 전극(3)과접하는 부분의 두께(T2)에 비해 반도체 기판과 접하는 부분의 두께(T1)가 더 두껍도록 될 수도 있다. 게이트 전극으로부터 주입된 전하가 절연체를 통과하여 반도체 기판으로 빠져나가는 것을 억제할 수 있기 때문에, 전하주입 효율이 양호하고 기록/소거속도가 빠른 반도체 메모리가 제공될 수 있다.
각 메모리 기능체는 적어도, 전하를 유지하거나, 전하를 저장 또는 유지하거나, 전하를 트래핑하는 기능을 가지거나, 또는 전하분극상태를 유지하는 기능을 가지는 막 또는 영역을 포함하여 구성된다. 이러한 기능을 발휘하는 재료로는, 실리콘 질화물; 실리콘; 인 또는 붕소 등의 불순물을 함유하는 실리케이트 글래스; 실리콘 카바이드; 알루미나; 하프늄 산화물, 지르코늄 산화물, 또는 탄탈 산화물 등의 고유전체 물질; 산화아연, 강유전체; 금속 등을 들 수 있다. 메모리 기능체는, 예를 들면, 실리콘 질화막을 포함하는 절연체막; 도전막 또는 반도체층을 내부에 포함하는 절연체막; 도전체 또는 반도체 도트를 1개 이상 포함하는 절연체막; 내부전하가 전기장에 의해 분극되어 분극상태가 유지되는 강유전체막을 포함하는 절연막으로 만들어진 단층 또는 적층구조로 형성될 수 있다. 그 중에서, 실리콘 질화막은 전하를 트래핑하는 준위가 다수 존재하기 때문에 큰 히스테리시스 특성을 얻을 수 있다. 또한, 전하유지시간이 길고, 누설경로의 발생에 기인하는 전하누설의 문제로부터 자유롭기 때문에, 유지특성이 양호하다. 또한, LSI 공정에서 일반적으로 사용되는 재료이기 때문에 바람직하다.
실리콘 질화막 등의 전하유지기능을 가지는 절연막을 내부에 포함하는 절연막을 메모리 기능체로 이용하면 저장유지에 관한 신뢰성을 높일 수 있다. 실리콘 질화막은 절연체가기 때문에, 그 일부에 전하의 누설이 발생한 경우에도, 실리콘 질화막 전체의 전하를 즉시 잃지 않기 때문이다. 또한, 복수의 반도체 메모리 소자를 배열하는 경우, 반도체 메모리 소자간의 거리가 단축되거 인접하는 메모리 기능체가 접촉하는 경우에도, 도전체로 만들어진 메모리 기능체의 경우에서와 같이 각각의 메모리 기능체들에 저장된 정보 항목들을 잃지 않는다. 또한, 콘택트 플러그(contact plug)가 메모리 기능체에 보다 가까이 배치될 수 있고, 때로는 메모리 기능체와 중첩하도록 배치될 수 있기 때문에, 반도체 메모리 장치의 미세가공이 용이해진다.
또한, 저장유지에 관한 신뢰성을 향상시키기 위해서는, 전하유지기능을 가지는 절연"막"이 항상 필요한 것은 아니고, 전하유지기능을 가지는 절연체가 절연막에 이산적으로 존재하는 것이 바람직하다. 구체적으로는, 전하를 유지하기 어려운 재료, 예를 들면, 실리콘 산화물에 도트 형상으로 분산되어 있는 것이 바람직하다.
또한, 전하저장영역의 재료로서 도전체 또는 반도체를 사용할 수도 있다. 따라서, 도전체 또는 반도체 내로의 전하의 주입량을 자유롭게 제어할 수 있기 때문에, 다치화된 반도체 메모리 장치를 쉽게 구축할 수 있다는 이점이 있다.
또한, 전하저장영역의 재료로서 도전체 또는 반도체 도트를 1개이상 포함하는 절연체를 이용하면, 직접 터널링(direct tunneling)에 의해 전하가 쉽게 기록/소거될 수 있기 때문에, 전력소비를 낮추는 효과를 가져온다.
또한, 전하저장영역의 지료로서, 전기장에 의해 분극방향이 변화하는 PZT 또는 PZLT 등의 강유전체막을 사용할 수도 있다. 이 경우, 분극에 의해 강유전체막의 전면에 실질적으로 전하가 발생하고, 그러한 상태가 유지된다. 따라서, 메모리기능을 가지고 있고 전하를 트랩하기 위해 외측으로부터 전하를 공급하는 막과 동일한 히스테리시스 특성을 얻을 수 있다. 또한, 강유전체막 외측으로부터의 전하주입을 필요로 하지 않으면서 전하를 유지하고 막 내에서의 전하의 분극에 의해서만 히스테리시스 특성을 얻을 수 있기 때문에, 정보를 고속으로 기록/소거할 수 있다는 이점이 있다.
또한, 각 메모리 기능체는, 전하를 빠져나가기 어렵게 하는 영역 또는 전하를 빠져나가기 어렵게 하는 기능을 가지는 막을 더 포함하는 것이 바람직하다.
전하를 빠져나가기 어렵게 하는 기능을 발휘하는 막으로서는 실리콘 산화막 등을 들 수 있다.
메모리 기능체에 포함된 전하유지부는 직접 또는 절연막을 통해 게이트 전극의 양측에 형성되고, 게이트 절연체 또는 절연막을 통해 반도체 기판(웰영역, 바디영역, 또는 소스/드레인 영역 또는 확산영역) 위에 직접 배치되어 있다.
게이트 전극의 양측의 전하유지부는 직접 또는 절연막을 통해 게이트 전극의 측벽의 전부 또는 일부를 덮도록 형성되어 있는 것이 바람직하다. 응용예로서는, 게이트 전극이 그 하단부에 오목부를 가지는 경우에는, 직접 또는 절연막을 통해오목부를 완전히 또는 부분적으로 채우도록 형성될 수도 있다.
게이트 전극은 메모리 기능체의 측벽에만 형성되어 있거나, 메모리 기능체의 상부를 덮지 않는 것이 바람직하다. 이러한 배치로 인해, 콘택트 플러그가 게이트 전극에 가까이 위치할 수 있기 때문에, 반도체 메모리 장치의 미세화가 용이해진다. 또한, 이러한 간단한 배치를 가지는 반도체 메모리 장치는 제조가 용이하고, 수율을 향상시킬 수 있다.
각 전하유지부로서 도전막을 이용하는 경우에는, 전하유지부가 반도체 기판(웰영역, 바디영역, 또는 소스/드레인 영역 또는 확산영역) 또는 게이트 전극과 직접 접촉하지 않도록 절연막을 통해 배치되는 것이 바람직하다. 전하유지부는, 예를 들면, 도전막과 절연막으로 이루어진 적층구조, 절연막에 도전막이 도트형상 등으로 분산되어 있는 구조, 또는 게이트의 측벽에 형성된 측벽 절연막의 일부에 도전막이 배치되어 있는 구조 등을 들 수 있다.
소스/드레인 확산영역은, 반도체 기판 또는 웰영역의 반대의 도전형을 가지는 확산영역으로서, 게이트 전극에 대해 전하저장영역의 반대측에 각각 배치되어 있다. 각각의 소스/드레인 확산영역과 반도체 기판 또는 웰영역간의 접합은, 불순물 농도가 급증하는 것이 바람직하다. 그 이유는, 열전자나 열정공이 저전압에서 효율적으로 발생하여, 보다 낮은 전압에 의해 고속 동작이 실현되기 때문이다. 각 소스/드레인 확산영역의 접합깊이는 특별히 한정되지 않지만, 얻으려는 반도체 메모리 장치의 성능 등에 따라 적절히 조정될 수 있다. 그런데, SOI기판을 반도체 기판으로서 이용하는 경우에는, 각각의 소스/드레인 확산영역이 SOI기판의 표면반도체 층의 두께보다 작은 접합깊이를 가질 수도 있지만, 표면반도체 층의 두께와 실질적으로 동일한 접합깊이를 가지는 것이 바람직하다.
소스/드레인 영역은 게이트 전극단과 중첩하도록 배치될 수도 있고, 게이트 전극단과 일치하도록 배치될 수도 있고, 또는 게이트 전극단에 대해 오프셋되어 있도록 배치될 수도 있다. 특히, 오프셋 배치의 경우에는, 게이트 전극에 전압이 인가되었을 때, 전하유지부 아래의 오프셋 영역의 반전의 용이함이 메모리 기능체에 저장된 전하량에 따라 크게 변화한다. 따라서, 메모리 효과가 증가하고 단채널 효과가 감소하는 것이 바람직하다. 그러나, 소스/드레인 영역이 지나치게 오프셋되면, 소스와 드레인 간의 구동전류가 현저하게 작아진다. 그러므로, 오프셋의 크기, 즉, 게이트 길이방향에서 봤을 때 어느 한쪽의 게이트 전극단으로부터 소스/드레인 영역 중 더 가까운 쪽까지의 거리가 게이트 길이방향에서 전하유지부의 두께보다 짧은 것이 바람직하다. 특히, 메모리 기능체의 전하유지부의 적어도 일부가 확산영역인 소스/드레인 영역과 중첩하는 것이 중요하다. 본 발명의 본 실시예의 반도체 메모리 장치를 구성하는 반도체 메모리 소자의 본질은 메모리 기능체의 측벽부에만 존재하는 게이트 전극과 소스/드레인 영역간의 전압차에 기초하여 메모리 기능체를 가로지르는 전기장에 의해 저장을 재기록하는 것이기 때문이다.
각각의 소스/드레인 영역은 채널형성영역의 전면, 즉, 게이트 절연체의 저면보다 높은 위치에 부분적으로 연장되어 있을 수도 있다. 이러한 경우, 반도체 기판에 형성된 소스/드레인 영역상에 소스/드레인 영역과 일체화된 도전막이 적층형성되어 있는 것이 적절하다. 도전막의 재료로는, 예를 들면, 폴리실리콘 또는 비결정질 실리콘 등의 반도체, 실리사이드, 또는 상술한 금속 또는 고융점 금속을 들 수 있다. 그 중에서, 폴리실리콘이 바람직하다. 그 이유는, 폴리실리콘은 불순물 확산속도가 반도체 기판에 비해 매우 크기 때문에, 반도체 기판의 소스/드레인 영역의 접합깊이를 얕게 하는 것이 용이하여, 단채널 효과가 용이하게 억제되기 때문이다. 그런데, 이러한 경우, 소스/드레인 영역의 일부와 게이트 전극 사이에 메모리 기능체의 적어도 일부를 위치시키는 것이 바람직하다.
본 발명의 반도체 메모리 장치는 통상의 반도체 공정, 예를 들면,
게이트 전극의 측벽에 단층 또는 적층구조의 측벽 스페이서를 형성하는 방법과 유사한 방법에 의해 형성될 수 있다. 구체적으로는, 게이트 전극 또는 전극을 형성한 후, 전하유지부를 포함하는 단층막, 또는 전하유지부/절연막, 절연막/전하유지부, 또는 절연막/전하유지부/절연막 등의 전하유지부를 포함하는 적층막을 형성하고, 이 막이 측벽 스페이서의 형상으로 남도록 적당한 조건하에서 에치백(etched back)하는 방법을 들 수 있다. 또한, 절연막 또는 전하유지부를 형성하고, 측벽 스페이서의 형상으로 남도록 적당한 조건하에서 에치백하고, 또한, 절연막 또는 전하유지부를 형성하고, 측벽 스페이서의 형상으로 남도록 동일하게 에치백하는 방법을 들 수 있다. 또한, 입자로 된 전하유지재료가 분산되어 있는 절연막 재료를 게이트 전극을 포함하는 반도체 기판 상에 도포 또는 퇴적하고, 측벽 스페이서의 형상으로 남도록 적절한 조건하에서 에치백하는 방법을 이용할 수도 있다. 또한, 게이트 전극을 형성한 후, 상기 단층막 또는 적층막을 형성하고 마스크를 이용하여 패터닝하는 방법도 가능하다. 다른 구체적인 방법은, 게이트 전극 또는 전극을 형성하기 전에, 전하유지부를 포함하는 막, 또는 전하유지부/절연막, 절연막/전하유지부, 또는 절연막/전하유지부/절연막 등을 포함하는 막을 형성하고, 채널형성영역이 되는 막의 영역에 개구를 형성하고, 이렇게 만들어진 구조의 전체면적에 게이트 전극 재료막을 형성하고, 개구를 포함하고 개구보다 큰 형상으로 게이트 전극 재료막을 패터닝하는 방법이 있다. 본 발명의 반도체 메모리 소자를 배열하여 메모리 셀 어레이를 구성하는 경우, 반도체 메모리 장치의 최량의 형태는, 예를 들면, (1)복수의 반도체 메모리 소자의 게이트 전극이 일체로 되어, 워드선의 기능을 가진다. (2)상기 워드선의 양측에는 메모리 기능체가 형성되어 있다. (3)메모리 기능체에서의 전하를 유지하는 것은 절연체, 특히, 실리콘 질화막이다. (4)메모리 기능체는 ONO(Oxide Nitride Oxide)막으로 만들어지고, 실리콘 질화막은 게이트 절연체의 표면과 실질적으로 평행한 표면을 가진다. (5)메모리 기능체에서의 실리콘 질화막은 실리콘 산화막에 의해 워드선과 채널형성영역으로 나뉜다. (6)메모리 기능체에서의 실리콘 질화막은 확산층과 중첩한다. (7)게이트 절연체의 표면과 실질적으로 평행한 표면을 가지는 실리콘 질화막과 채널형성영역 또는 반도체 층을 격리하는 절연층의 두께는 게이트 절연층의 두께와 다르다. (8)1개의 반도체 메모리 소자의 기록 및 소거동작은 단일 워드선에 의해 수행된다. (9)메모리 기능체 위에는 기록 및 소거동작을 보조하는 기능을 가지는 전극(워드선)이 존재하지 않는다. (10)메모리 기능체 바로 아래에서 확산영역과 접하는 부분에 확산영역의 도전형의 반대의 도전형의 불순물 농도가 짙은 영역이 존재한다는 요건을 만족한다.
상기 요건을 모두 만족하는 것이 가장 좋지만, 물론 상기 요건을 모두 만족할 필요는 없다.
상기 요건을 2개 이상 만족하는 경우, 특히 바람직한 조합이 존재한다. 그에 해당하는 조합의 예는, (3)메모리 기능체에서의 전하를 유지하는 것은 절연체, 특히, 실리콘 질화막이고, (9)메모리 기능체 위에는 기록 및 소거동작을 보조하는 기능을 가지는 전극(워드선)이 존재하지 않으며, (6)메모리 기능체에서의 절연막(실리콘 질화막)은 확산층과 중첩하는 경우이다. 메모리 기능체에서 전하를 유지하는 것이 절연체가고, 기록 및 소거동작을 보조하는 기능을 가지는 전극이 메모리 기능체위에 존재하지 않는 경우에는, 메모리 기능체에서의 절연막(시리콘 질화막)이 확산층과 중첩하는 경우에만 기록 동작기 바람직하게 수행된다는 것을 발견했다. 즉, 요건 (3) 및 (9)를 만족하는 경우에는, 요건(6) 을 만족하는 것이 특히 바람직하다. 한편, 메모리 기능체에서 전하를 유지하는 것이 도전체가거나, 또는 기록 및 소거동작을 보조하는 기능을 가지는 전극이 메모리 기능체 위에 존재하는 경우에는, 메모리 기능체에서의 절연막이 확산층과 중첩하지 않는 경우에서도 기록 동작을 수행할 수 있었다. 그러나, 메모리 기능체에서 전하를 유지하는 것이 도전체가 아니라 절연체가거나, 또는 기록 및 소거동작을 보조하는 기능을 가지는 전극이 메모리 기능체 위에 존재하지 않는 경우에는, 하기와 같은 매우 큰 이점을 얻을 수 있다. 콘택트 플러그가 메모리 기능체에 보다 가까이 위치할 수 있고, 또는 반도체 메모리 소자들 간의 거리의 단축으로 인해 복수의 메모리 기능체가 간섭하는 경우에도, 저장된 정보가 유지될 수 있기 때문에, 반도체 메모리 장치의 미세가공이 용이해진다. 또한, 소자 구조가 간단하기 때문에, 공정단계수가 감소하고, 수율이 향상되어, 논리회로 또는 아날로그회로를 구성하는 트랜지스터와 반도체 메모리 장치가 용이하게 공존할 수 있다. 또한, 5V이하의 낮은 전압에서 기록 및 소거동작이 수행된다는 것이 확인되었다. 이상으로부터, 요건 (3), (9), 및 (6)을 만족하는 것이 특히 바람직하다.
본 발명의 반도체 메모리 장치 또는 논리소자와 조합된 반도체 메모리 장치는 전지구동의 휴대전자기기, 특히 휴대정보단말에 적용할 수 있다. 휴대전자기기로는 휴대정보단말, 휴대전화, 게임기 등을 들 수 있다.
이하, 본 발명의 여러 실시예를 상세하게 설명한다. 물론, 본 발명은 하기 실시예에 한정되지 않는다.
이하의 실시예에서는, N채널형 소자를 메모리로 이용하는 경우를 설명할 것이지만, P채널형 소자를 메모리로서 이용할 수도 있다. 이 경우, 불순물의 도전형은 모두 반대로 될 수도 있다.
또한, 본 발명의 도면의 설명에 있어서, 동일한 재료 및 물질을 사용하는 부분에는 동일한 참조부호가 부여되어 있고, 그 부분은 반드시 동일한 형상을 표시하는 것은 아니다.
또한, 본 발명의 도면들은 개략적인 것이고, 두께와 평면 치수간의 관계, 각 층이나 각 부분의 두께와 크기의 비율 등은 실제와 다르다는 것을 유의해야 한다. 따라서, 실제적인 두께나 크기의 치수는 이하의 설명을 고려하여 판단해야 한다. 또한, 도면 상호간에 있어서, 도면은 치수의 관계나 비율이 서로 다른 부분을 포함한다는 것은 물론이다
(제2실시예)
본 발명의 제2실시예를 도 2a∼도 2d를 참조하여 설명한다. 도 2d에 도시된 바와 같이, 본 실시예의 반도체 메모리 장치를 구성하는 메모리 소자는, 반도체 기판(1) 위에 게이트 절연체(2)을 통해 게이트 전극(3)이 형성되어 있고, 적어도 2종류의 막두께를 각각 가지는 제1절연체(32a)가 게이트 절연체(2)과 게이트 전극(3)으로 이루어지는 게이트 스택(gate stack)(8)의 측면과 반도체 기판(1) 상에 형성되어 있으며, 적어도 2종류의 막두께를 각각 가지는 제1절연체(32a)를 통해 게이트 전극(3)의 양측에 측벽 형상의 전하저장영역(33)이 각각 형성되어 있다. 또한, 전하저장영역(33) 아래에는 한 쌍의 소스/드레인 확산영역(13)이 형성되어 있다.
적어도 2종류의 막두께를 각각 가지는 제1절연체(32a)는 특별한 단계, 예를 들면, 2종류 이상의 막두께를 가공하기 위한 에칭 단계를 필요로 하지 않고 매우 간단한 단계에 의해 2종류 이상의 막두께로 형성될 수 있다.
또한, 소스/드레인 확산영역(13)은 게이트 전극(3)의 단부에 대해 오프셋되어 있다. 즉, 반도체 기판(1)의 전면에 있어서, 소스/드레인 확산영역(13)은 게이트 전극(3) 아래에 없고, 그것들 각각은 오프셋 영역(20)에 대응하는 폭만큼 게이트 전극(3)으로부터 떨어져 있다. 즉, 소스/드레인 확산영역(13)들 사이의 채널형성영역(19)은 반도체 기판(1)의 전면에 있어서, 오프셋영역(20)의 폭만큼 전하저장영역(33) 아래에 배치되어 있다. 따라서, 전하저장영역(33)으로의 전자의 주입과 정공의 주입이 효율적으로 수행되어, 기록 및 소거속도가 빠른 메모리 소자가 형성될 수 있다.
또한, 소스/드레인 확산영역(13)은 메모리 소자의 게이트 전극(3)으로부터 오프셋되어 있기 때문에, 게이트 전극(3)에 전압을 인가했을 때의 전하유지영역(33) 아래의 오프셋 영역(20) 부분의 반전의 용이함을 전하저장영역(33)에 저장된 전하량에 따라 크게 변화시킬 수 있기 때문에, 메모리 효과가 커질 수 있다. 또한, 통상 구조의 MOSFET과 비교하여 단채널 효과를 강력히 방지할 수 있고, 게이트 길이를 더욱 단축시킬 수 있다. 또한, 메모리 소자는 그 구조로 인해 단채널 효과를 억제하는 데에 적절하기 때문에, 논리 트랜지스터보다 두꺼운 게이트 절연체를 사용할 수 있고 그 신뢰성을 향상시킬 수 있다.
또한, 메모리 트랜지스터의 전하저장영역(33)은 게이트 절연체(2)과는 독립적으로 형성되어 있다. 따라서, 전하저장영역(33)이 담당하는 메모리기능과, 게이트 절연체(2)이 담당하는 트랜지스터 동작기능이 서로 분리되어 있다. 또한, 전하저장영역(33)은 메모리기능에 적합한 재료를 선택함으로써 형성될 수 있다.
메모리 소자는 통상의 논리 트랜지스터와 동일한 단계를 거쳐 형성될 수 있다.
이하, 도 2a∼도 2d에 따라 제조공정을 순서대로 설명한다.
도 2a에 도시된 바와 같이, MOS(금속-산화막-반도체)구조를 가지고 MOS형성 공정을 거친게이트 절연체 및 게이트 전극(3), 즉, 게이트 스택(8)을 P형의 도전형을 가지는 반도체 기판(1) 상에 형성한다.
대표적인 MOS형성 공정은 하기와 같다.
우선, 실리콘으로 만들어지고 P형 반도체 영역을 가지는 반도체 기판(1)에공지의 방법에 의해 소자격리영역을 형성한다. 소자격리영역은 인접하는 소자간에 기판을 통해 누설전류가 흐르는 것을 방지할 수 있다. 그러나, 소스/드레인 확산영역이 인접한 소자 사이에서 공유되는 장치에는 그러한 소자격리영역을 형성할 필요가 없다. "소자격리영역을 형성하는 공지의 방법"은 LOCOS 산화막을 이용하는 공지의 방법, 트렌치격리영역(trenched isolation region)을 이용하는 공지의 방법, 또는 소자 격리의 목적을 이룰 수 있는 공지의 어떠한 방법도 될 수 있다. 소자격리영역은 특별히 도시하지 않는다.
이어서, 특별히 도시하지 않았지만, 반도체 기판(1)의 노출된 부분의 전면 부근에 불순물확산영역이 형성되어 있다. 불순물확산영역은 임계전압을 조정하고 채널형성영역의 불순물 농도를 진하게 하는 작용을 한다. 또한, 특별히 중요한 이유로서, 게이트 전극에 대한 절연막과 반도체 기판 상에 형성되는 절연막의 막두께를 다르게 하기 위해, 절연막을 형성하는 경우에서의 절연막 형성영역의 반도체 기판 표면의 불순물 농도를 게이트 전극(3)의 불순물 농도와 다르게 설정한다. 불순물 농도를 옅게 설정하는 경우 1 ×1020㎝-3이하이고, 짙게 설정하는 경우 5 ×1019㎝-3이상으로 하는 것이 바람직하다. 그 경우, 게이트 전극(3)에 대한 절연막과 반도체 기판(1)상의 절연막이 다른 두께를 가지도록 효과적으로 형성할 수 있다.
다음으로, 반도체 영역의 노출면 전체에 절연막을 형성한다. 절연막은 누설을 억제할 수 있기 때문에, 산화막, 질화막, 산화막과 질화막으로 이루어진 복합막, 하프늄 산화막 또는 지르코늄 산화막 등의 고유전 절연막, 및 고유전 절연막과 산화막으로 이루어진 복합막을 사용할 수도 있다. 또한, 절연막은 MOSFET의 게이트 절연체가 되기 때문에, N2O산화, NO산화, 산화후의 질화처리 등을 포함하는 단계를 이용함으로써 게이트 절연체로서 우수한 성능을 발휘할 수 있는 막을 형성하는 것이 바람직하다. "게이트 절연체로서 우수한 성능을 발휘하는 막"이라 함은 MOSFET의 미세가공 및 성능향상을 진척시키는데 방해가 되는 모든 요인을 억제할 수 있고, 예를 들면, MOSFET의 단채널효과, 게이트 절연체를 통해 불필요하게 흐르는 전류인 누설전류, 및 게이트 전극의 불순물의 공핍(depletion)을 억제하면서 MOSFET의 채널형성영역으로의 게이트 전극 불순물의 확산을 억제할 수 있는 절연막을 의미한다.
막과 그 두께의 대표적인 예로서, 열산화막, N2O산화막 또는 NO산화막 등의 산화막에 있어서 막두께는 1∼6㎚의 범위 내에 있는 것이 적당하다.
다음으로, 불순물이 도핑(dope)된 폴리실리콘을 상기 게이트 절연체상에 형성한다. 불순물은 폴리실리콘이 게이트 전극으로서 작용하도록 전기 전도성을 높이기 위해 추가되는 것이고, 중요한 점으로서, 불순물로 도핑하는 것에 기초한 실리콘의 산화속도의 증가인 소위 "불순물강화 산화"의 효과를 얻기 위해 추가하는 것이다. 보다 상세하게는, 반도체 기판(1)과 게이트 전극(3)의 불순물강화 산화물의 효과들 간의 차이를 이용함으로써 반도체 기판(1)과 게이트 전극(3) 상에 형성되는 제1절연체(32a)(도 2b 참조)에 두께 차이를 주기 위한 것이다. 그러므로, 반도체기판(1)과는 다른 불순물 농도를 폴리실리콘에 부여하는 것이 필요하다. 여기서, 게이트 전극(3)의 불순몰 농도는 반도체 기판(1)의 불순물 농도에 비해 더 짙을 수도 있다. 바람직하게는, 반도체 기판(1)의 불순물 농도는 1 ×1020㎝-3이하이고, 게이트 전극(3)의 불순물 농도는 5 ×1019㎝-3이상이며, 게이트 전극(3)의 불순물 농도가 반도체 기판(1)의 불순물 농도에 비해 더 높은 조건이 되도록 하는 것이 바람직하다. 따라서, 게이트 전극(3)의 불순물 농도는 5 ×1019㎝-3이상이기 때문에, 불순물강화 산화의 효과가 현저하게 나타나기 시작한다. 또한, 채널형성영역의 불순물 농도가 1 ×1020㎝-3이하이기 때문에, 산화시간의 몇몇 조건하에서는 불순물강화 산화의 효과가 나타나지 않는다. 또한, 게이트 전극(3)의 불순물 농도가 반도체 기판(1)의 불순물 농도에 비해 더 짙기 때문에, 게이트 전극과 접하는 상기 절연막 부분의 두께(T2)와, 반도체 기판(1)과 접하는 상기 절연막 부분의 두께(T1)가 자기정합적으로 다르게 만들어질 수 있고, T2는 T1보다 두껍게 만들어질 수 있다. 따라서, 반도체 기판(1)로부터 주입된 전하가 절연막을 통과하여 게이트 전극으로 빠져나가는 것을 억제할 수 있기 때문에, 전하주입 효율이 좋고 기록/소거속도가 빠른 반도체 메모리 장치를 복잡한 단계없이 낮은 비용으로 제공할 수 있다.
여기서, 폴리실리콘 막의 두께는 약 50∼400㎚인 것이 바람직하다.
또한, 여기서는 게이트 전극(3)의 재료로서 도핑된 폴리실리콘만을 사용하고 있지만, 도핑된 폴리실리콘 상에 도핑되지 않은 폴리실리콘으로 만들어진 막, Al,Ti, 또는 W 등의 금속으로 만들어진 막, 또는 상기 금속과 실리콘의 화합물로 만들어진 막을 도포할 수도 있다. 도핑된 폴리실리콘 상에 도핑되지 않은 폴리실리콘을 적층형성할 수도 있다.
다음으로, 게이트 전극 재료와 게이트 절연체를 에칭하여 도 2a에 도시된 구조를 형성하기 위해, 포토리소그래피 단계에 의해 게이트 전극 재료상에 소망의 포토레지스트 패턴을 형성하고, 포토레지스트 패턴을 마스크로 이용하여 게이트 에칭을 수행한다. 즉, 게이트 절연체(2)과 게이트 전극(3)이 형성되어, 이것들로 이루어진 게이트 스택(8)이 형성된다. 도시하지 않았지만, 이 경우 게이트 절연체는 에칭될 필요가 없다. 에칭되지 않고 다음 단계의 불순물 주입시에 주입 보호막으로서 게이트 절연체를 이용하는 경우 주입 보호막을 형성하는 단계를 생략할 수 있다.
또한, 게이트 절연체(2)과 게이트 전극(3)의 재료는 상술한 바와 같이, 그 시대의 스케일 규칙에 따르는 논리 프로세스에 사용되는 재료일 수도 있고, 본 발명은 상기 재료에 한정되지 않는다.
또한, 게이트 스택(8)은 하기의 방법에 의해 형성될 수도 있다. P형 반도체 영역을 가지는 반도체 기판(1)의 노출된 표면 전체에 상기와 동일한 게이트 절연체를 형성한다. 이어서, 상기 와 동일한 게이트 전극 재료를 게이트 절연체상에 형성한다. 이어서, 산화막, 질화막, 또는 산질화막 등의 마스크 절연막을 게이트 전극 재료상에 형성한다. 이어서, 상기와 동일한 포토레지스트 패턴을 마스크 절연막상에 형성하고, 마스크 절연막을 에칭한다. 이어서, 포토레지스터 패턴을 제거하고, 마스크 절연막을 에칭 마스크로서 이용하여 게이트 전극 재료를 에칭한다. 이어서,마스크 절연막과 게이트 절연체의 노출된 부분을 에칭하여 도 3a에 도시된 구조를 형성한다. 이런 식으로 게이트 스택(8)을 형성한 경우에는, 에칭시의 선택비(selection ratio), 즉, 게이트 전극 재료와 게이트 절연체 재료간의 선택비를 크게 설정할 수 있고, 기판(1)을 에칭하지 않고 박막으로 되는 게이트 절연체의 에칭을 실현할 수 있다. 도시하지 않았지만, 이 경우 게이트 절연체는 같은 이유로 에칭될 필요가 없다.
다음으로, 도 2b에 도시된 바와 같이, 게이트 스택(8)과 반도체 기판(1)의 노출면상에 제1절연체(32a)의 막을 형성한다.
여기서, 막형성 방법으로서 노(furnace)에 의한 열처리 단계를 이용하여, 반도체 기판(1)상에 형성된 부분의 두께(T1)와 게이트 전극(3)상에 형성된 부분의 두께(T2)가 다르도록 제1절연체(32a)를 형성하고, 상기 불순물 농도 조건하에서 두께(T1)는 두께(T2)보다 얇을 수도 있다.
이러한 사실들은 불순물에 의해 열처리 단계를 이용하는 절연막 두께의 형성율이 뵨하는 효과를 이용하는 것이고, 에칭 등의 어떠한 특별한 단계로 필요로 하지 않고 간단한 단계에 의해 막두께에 차이를 줄 수 있다. 그러므로, 본 발명은 제조비용을 증가시키지 않고 수행될 수 있다.
또한, 제1절연체(32a)는 누설을 억제할 수도 있기 때문에, 산화막, 질화막, 산화막과 질화막으로 이루어진 복합막, 또는 하프늄 산화막, 또는 지르코늄 산화막 등의 고유전 절연막으로 만들어질 수도 있다. 또한, 제1절연체(32a)는 전자가 통과하는 절연막이 되기 때문에, 내전압(withstand voltage)이 높고, 누설전류가 낮으며, 신뢰성이 높은 막이 바람직하다. 예를 들면, 제1절연체(32a)는 게이트 절연체(2)의 재료와 마찬가지로, 열산화막, N2O산화막, 또는 NO산화막 등의 산화막으로 만들어진다. 산화막의 경우, 약 1∼20㎚인 것이 좋다. 또한, 전하를 주입/소거하는 부분, 즉, 반도체 기판(1)과 접하는 부분의 두께(T1)가 절연막을 통해 터널전류가 흐를 정도로 얇게 만들어진 경우에는, 전하를 주입/소거하는데 필요한 전압을 낮출수 있어서, 전력소비를 낮출 수 있다. 그러한 경우의 전형적인 두께는 약 1∼6㎚인 것이 바람직하다. 여기서, 제1절연체(32a)의 형성으로 인해, 각각의 메모리 기능체는 반도체 기판(1) 및 게이트 전극(3)과 직접 접하지 않고 절연막을 포함하기 때문에, 절연막에 의해 유지전자의 누설을 억제할 수 있다. 그 결과, 전하유지특성이 양호하고 장기 신뢰성이 높은 메모리 소자가 형성된다.
다음으로, 전하저장영역(33)을 형성하는 재료인 폴리실리콘을 실질적으로 균일하게 퇴적시킨다. 여기서, 전하저장영역(33)의 재료는 전하를 유지하거나 유도할 수 있는 재료, 예를 들면, 전자 및 정공을 유지할 수 있는 질화막 또는 산질화막, 또는 전하트랩을 가지는 산화막 등의 재료; 분극 등의 현상에 의해 전하저장영역의 표면에 전하를 유도할 수 있는 PZT, PLZT를 포함하는 강유전체 등의 재료; 또는 산화막에서 부동 폴리실리콘(floating polysilicon) 또는 실리콘 도트 등의 전하를 유지할 수 있는 기판을 가지는 구조의 재료일 수도 있다.
전하저장영역(33)을 형성하는 재료의 막두께는, 예를 들면, 질화막 또는 폴리실리콘을 사용하는 경우, 약 2∼100㎚일 수도 있다. 막두께는 소스/드레인 확산영역(13)을 게이트 전극에 대해 오프셋하여 형성하는데 중요한 파라미터이다. 그러므로, 오프셋의 크기를 고려하고, 제1절연체(32a)의 막두께도 고려하여 상기 범위내에서 조정할 수도 있다.
다음으로, 도 2c에 도시된 바와 같이, 전하저장영역(33)을 형성하는 재료를 이방성으로 에칭하여, 게이트 스택(8)의 측벽에 전하저장영역(33)을 형성한다. 에칭은 전하저장영역(33)을 형성하는 재료를 선택적으로 에칭할 수도 있고, 제1절연체(32a)에 관한 에칭 선택비가 큰 조건하에서 수행할 수도 있다. 이 때, 각각의 전하저장영역(33)의 최상부가 게이트 전극(3)의 최상부와 동일한 높이로 되거나 그보다 낮아질 수도 있다.
이후의 공정에서 제1절연체(32a)를 에칭함으로써, 게이트 전극(3)과 전하저장영역(33)이 단락될 우려가 있지만, 상기와 같이 미리 에칭함으로써 전하저장영역(33)을 연장시켜, 단락을 억제할 수 있다. 여기서 "단락"이라 함은 게이트 전극(3)의 실리사이드 단계와 콘택트 단계에서의 단락도 포함한다.
또한, 전하저장영역(33)의 최상부가 게이트 전극(3)의 최상부보다 낮아지도록 이방성 에칭을 수행하면, 전하저장영역(33)이 채널의 부근에만 배치될 수 있다. 전하저장영역(33)을 더 작게 만들기 위해 이방성 에칭을 더 수행할 수도 있다. 그로 인해, 기록에 의해 주입되는 전자가 채널의 부근에 한정되어, 소거에 의해 전자가 쉽게 제거될 수 있다. 그러므로, 오소거가 방지된다. 또한, 각각의 전하유지부의 한정으로 인해 주입전자수가 변하지 않는다고 가정하면, 전하유지부의 전자밀도가 높아지므로, 전자의 기록/소거가 효율적으로 수행되어, 기록/소거속도가 빠른반도체 메모리 장치가 형성된다. 그러나, 상기 배치로 인해 게이트 전극과 소스/드레인 확산영역간의 오프셋 크기가 충분히 유지될 수 없는 경우에는, 측벽스페이서를 형성하는 단계를 더 수행해야만 한다.
이에 관해, 전하저장영역(33)의 재료로서 도체 또는 반도체 등의 전기적인 전도성을 가지는 물질, 전형적인 예로는 폴리실리콘을 사용한 경우, 전하저장영역(33) 형성후에 좌우의 전하저장영역(33)을 전기적으로 절연할 필요가 있다. 그러므로, 도 28a에 도시된 바와 같이, 전하저장영역(33)의 일부(제거영역)을 에칭하여 제거한다. 제거방법으로서는, 전하저장영역(33)의 제거영역(21) 외의 영역(33)의 부분을 덮도록 공지의 포토리소그래피 단계에 의해 포토레지스트를 패터닝한다. 그 후, 이방성 에칭을 수행하여 전하저장영역(33)의 노출된 부분인 제거영역을 게거한다. 에칭은 항상 이방성 에칭일 필요는 없고, 전하저장영역(33)을 선택적으로 에칭할 수 있고 제1절연체(32a)에 관한 에칭 선택비를 크게 하는 조건하에서 수행할 수 있는 한 습식에칭을 수행할 수도 있다. 그러나, 제거영역(21)은 에칭으로 인한 소자의 손상을 방지하기 위해 제거영역(21)을 소자격리영역 위에 제거영역(21)을 위치시키는 것이 바람직하다.
다음으로, 도 2d에 도시된 바와 같이, 제1절연체(32a)를 이방성 에칭함으로써, 그 노출부분만을 선택적으로 에칭하여 제1절연체(32a)를 마무리한다. 에칭은 제1절연체(32a)를 선택적으로 에칭할 수도 있고, 전하저장영역(33)을 형성하는 재료에 관한 게이트 전극(3)의 재료 및 반도체 기판(1)의 재료의 에칭 선택비를 크게하는 조건하에서 수행될 수도 있다.
이 공정에서, 전하저장영역(33)으로 덮여있지 않은 부분, 즉, 상기 단계에서 전하저장영역(33)의 제거영역(21) 부분에 해당하는 부분인 제1절연체(32a)의 일부(반도체 기판(1)과 접하는 부분)는 에칭에 의해 제거된다. 반면, 일부(게이트 측벽과 접하는 부분)은 도 28b에 도시된 상태로 남는다. 여기서, 제1절연체(32a)의 일부는 도 28b의 상태로 남고, 게이트 전극(3)의 외주를 덮기 때문에, 소스/드레인 콘택트와 게이트 전극(3) 사이의 단락을 억제할 수 있다. 따라서, 미세가공이 용이해지고, 메모리의 고집적화가 실현된다.
또한, 전하저장영역(33)을 형성하는 단계와 제1절연체(32a)를 형성하는 단계는 단일 단계에 의해 수행될 수도 있다. 보다 상세하게는, 제1절연체(32a) 및 전하저장영역(33)을 형성하는 재료 모두를 선택적으로 에칭할 수 있고, 게이트 전극(3)의 재료와 반도체 기판(1)의 재료에 관한 에칭 선택비가 커지는 조건을 이용하는 이방성 에칭을 수행하여, 통상 2단계가 필요했던 것을 단일 단계에 의해 수행할 수 있으므로, 단계수를 감소시킬 수 있다. 그러나, 이 경우에도, 전하저장영역(33)의 재료로서 도체 또는 반도체 등의 전기적으로 전도성인 물질을 함유하는 재료를 사용하면, 좌우의 전하저장영역(33)을 전기적으로 절연할 필요가 있다. 그러므로, 도 28b에 도시된 바와 같이, 전하저장영역(33)의 일부(제거 영역)을 에칭에 의해 제거한다. 제거방법은 상기와 동일할 수도 있다.
다음으로, 게이트 전극(3), 제1절연체(32a), 및 전하저장영역(33)으로 이루어지는 소스/드레인 주입 영역을 마스크로서 이용하여 소스/드레인 불순물 주입을 수행하고, 공지의 열처리를 수행함으로써, 소스/드레인 확산영역(13)을 형성한다.이온주입시 반도체 기판(1)의 노출된 부분에 미리 주입보호막(도시 안됨)을 형성해 두면, 이온주입으로 인해 반도체 기판 표면이 거칠어지는 것을 방지할 수 있고 불필요한 깊은 주입을 억제할 수 있어서 바람직하다.
본 반도체 메모리 장치에 따르면, 제1절연체(32a)는 반도체 기판(1)상에 형성되는 부분의 막두께(T1)가 게이트 전극(3)과 접하여 형성되는 부분과 다르고, T1이 T2보다 얇아지도록 형성된다. 또한, 이것들은 열처리 단계를 이용하는 절연막 두께의 형성율이 불순물에 의해 변하는 효과를 이용한 것이고, 에칭 등의 특별한 단계를 필요로 하지 않고 간단한 단계에 의해 막두께에 차이를 줄 수 있는 것이다. 그러므로, 본 발명은 제조비용을 증가시키지 않고 수행될 수 있다.
또한, 본 반도체 메모리 장치에 따르면, 트랜지스터당 2비트의 저장을 실현할 수 있다. 여기서, 트랜지스터당 2비트의 저장을 실현하기 위한 기록/소거, 및 판독방법의 원리를 이하 설명한다. 여기서는 메모리 소자가 N채널형인 경우를 설명한다. 메모리 소자가 P채널형인 경우에는, 전압의 부호를 반대로 하여 동일하게 적용할 수도 있다. 또한, 인가접압이 특별히 지정되지 않은 노드(소스/드레인, 게이트, 및 기판)에는 접지전위를 부여할 수도 있다.
메모리 소자 내에 정보를 기록하는 경우, 게이트에는 포지티브 전압을 인가하고, 드레인에는 게이트 전압과 거의 동일하거나 더 큰 포지티브 전압을 인가한다. 이 때 소스로부터 공급된 전하(전자)는 드레인 끝 부근에서 가속되어 열전자로 되어, 드레인 측의 전하저장영역 내에 주이된다. 이 때, 소스측에 존재하는 전하저장영역에는 전자가 주입되지 않는다. 이런 식으로, 특정측의 전하저장영역 내에 정보를 기록할 수 있다. 또한, 드레인을 소스로 바꿈으로써 2비트의 기록을 용이하게 수행할 수 있다.
메모리 소자에 기록된 정보를 소거하기 위해서는, 열정곤 주입을 이용한다. 소거하고자 하는 전하저장영역이 위치한 측의 확산층 영역(소스/드레인)에 포지티브 전압을 인가하고 게이트에 네거티브 전압을 인가할 수도 있다. 이 때, 반도체 기판과 포지티브 전압이 인가된 확산층영역간의 PN접합에서 인터밴드 터널링(inter-band tunneling)에 의해 정공이 발생한다. 네거티브 전위를 가지는 게이트를 향해 정공이 끌어당겨져, 소거하고자 하는 전하저장영역 내에 주입된다. 이런 식으로, 특정측의 정보가 소거될 수 있다. 그런데, 반대측의 전하저장영역에 기록된 정보를 소거하기 위해서는, 반대측의 전하저장영역에 포지티브 전압을 인가할 수도 있다.
다음으로, 메모리 소자에 기록된 정보를 판독하기 위해서는, 판독하고자 하는 전하저장영역측의 확산영역을 소스로 설정하고, 반대측의 확산영역을 드레인으로 설정한다. 즉, 게이트에는 포지티브 전압을 인가하고, 드레인(기록시에는 소스로 설정됨)에는 게이트 전압 이상의 포지티브 전압을 인가할 수도 있다. 그러나, 이 때, 전압은 정보가 기록되지 않게 충분히 작게 할 필요가 있다. 전하저장영역에 저장된 전하량에 기초하여 드레인 전류가 변화하고, 저장된 정보를 검출할 수 있다. 그런데, 반대측의 전하저장영역에 기록된 정보를 판독하기 위해서는, 소스와 드레인을 서로 바꿀 수도 있다.
상기 기록/소거 및 판독방법은, 각각의 전하저장영역에 대해 질화막을 이용하는 경우의 일례이고, 다른 방법들도 이용할 수 있다. 또한, 어떠한 다른 재료의 경우에도, 상기 방법 또는 다른 기록/소거방법을 이용할 수 있다. 이로 인해, 본 반도체 메모리 장치에 따르면, 트랜지스터당 2비트의 저장을 실현할 수 있기 때문에, 1비트당 메모리 소자의 점유면적을 줄일 수 있고, 대용량의 비휘발성 메모리를 형성할 수 있다.
또한, 본 메모리 장치에 따르면, 전하저장영역이 게이트 전극 아래에는 없고 게이트 전극의 양측에 배치된다. 그러므로, 게이트 절연체를 전하저장영역으로서 기능시킬 필요가 없고, 게이트 절연체를 전하저장영역으로부터 분리하여, 단순하게 게이트 절연체로서의 기능만으로 이용할 수 있기 때문에, LSI의 스케일링 규칙에 따르는 설계가 이루어질 수 있다. 그러므로, 플래시 메모리에서와 같이 부동게이트를 채널과 제어게이트 사이에 삽입할 필요가 없고, 또한, 게이트 절연체로서 메모리기능을 가진 ONO막을 사용할 필요도 없으며, 미세가공에 따른 게이트 절연체를 사용할 수 있다. 동시에, 게이트 전극의 전기장이 채널에 미치는 영향이 강해지고, 단채널 효과에 영향을 받지 않는 메모리기능을 가지는 반도체 메모리 장치를 실현할 수 있다. 따라서, 미세가공에 의해 집적도를 향상시킬 수 있고, 저렴한 반도체 장치를 제공할 수 있다.
또한, 전하저장영역에 전하가 유지되어 있는 경우, 채널형성영역의 일부가 전하에 의한 영향을 강하게 받기 때문에, 드레인 전류값이 변화한다. 따라서, 전하의 유무를 구별하는 반도체 메모리 장치가 형성된다.
또한, 각각의 전하저장영역이 절연막을 통해 반도체 기판 및 게이트 전극과접하고 있기 때문에, 유지전하의 누설이 절연막에 의해 억제될 수 있다. 따라서, 전하유지특성이 양호하고 장기간 신뢰성이 높은 반도체 메모리 장치가 형성된다.
또한, 반도체 메모리 장치를 형성하는 방법에 따르면, 게이트 전극의 측벽부에서의 막두께(T2)에 비해 반도체 기판상의 막두께(T1)가 더 얇은 제1절연체(32a)를 에칭, 또는 에칭 및 산화 등의 어떠한 복잡한 단계도 이용하지 않고 간단한 단계에 의해 형성할 수 있다.
(제3실시예)
본 발명의 제3실시예를 도 3a 및 도 3b를 참조하여 설명한다. 본 실시예는 막두께가 다른 제1절연체(32a)를 형성하는 방법에 관해, 상기 제2실시예와 다른 단계를 이용한다. 그러므로, 그 이외의 단계는 상기 제2실시예에서 설명한 단계를 이용하여 반도체 메모리 장치를 형성할 수 있다. 상기 제2실시예와는 다른 점을 중심으로 제3실시예를 순서대로 상세하게 설명한다.
우선, 도 3a에 도시된 바와 같이, 반도체 기판(1) 위에 게이트 절연체(2)를 통해 게이트 전극(3), 즉, 게이트 스택(8)을 형성한다. 그 후, 반도체 기판(1)의 표면과 게이트 스택(8)을 덮도록 실질상 균일한 두께를 가지는 초기 절연막(34)을 형성한다. 각각의 구성요소를 형성하는 방법은 하기와 같다.
반도체 기판(1) 위에 게이트 절연체(2)을 통해 게이트 전극(3), 즉, 게이트 스택(8)을 형성하는 방법은 상기 제2실시예의 도 2a에서와 같이 동일한 형성방법일 수도 있다. 그러나, 본 실시예에서는, 게이트 전극(3)에 어떠한 불순물도 함유되어 있지 않아도, 함유되어 있는 경우에서와 동일한 효과를 얻을 수 있기 때문에, 방법이 더욱 간단해진다.
또한, 반도체 기판(1)과 게이트 스택(8)의 노출된 표면에 초기 절연막(34)을 형성하는 방법은, 통상의 열산화법을 이용하는 산화막 형성방법일 수도 있다. 여기서, 절연막(34)으로서 산화막에 질소가 도핑되어 있는 소위 산질화막을 이용하는 경우, 막 내에서의 누설을 억제하는 효과가 향상된다. 또한, 열처리의 이용으로 인해, CVD(Chemical Vaper Deposition)법 등을 이용하는 막에 비해 반도체 기판과의 계면 특성이 좋아진다. 그러므로, 구동전류가 더욱 커진다.
또 다르게는, CVD법을 이용하여 실질적으로 균일한 산화막 또는 질화막을 형성할 수도 있다. 이와 관련하여, 초기 절연막(34)은 최종적으로 게이트 전극(3)의 각 측벽부에 형성되는 제1절연막에서의 그 두께의 절연막이 되고, 저장된 전하의 누설을 억제할 필요가 있다. 그러므로, 제2실시예에서의 게이트 절연체의 형성방법과 동일한 형성방법을 이용하면, 누설억제효과가 향상된다. 여기서, 초기 절연막(34)으로서, 예를 들면, N2O막을 형성한 경우, 그 막두께는 1∼20㎚의 범위내에서 실질적으로 균일한 것이 바람직하다. 그 외의 재료의 막두께는 등가 산화막 두께가 약 1∼20㎚이 되도록 조정될 수도 있다.
다음으로, 도 3b에 도시된 바와 같이, 반도체 기판(1) 및 게이트 스택(8)의 노출면에 제1절연체(32a)가 되는 막, 즉, 게이트 전극(3)의 각 측벽부에서의 막두께(T2)에 비해 반도체 기판(1) 상의 막두께(T1)가 더 얇게 형성되어 있는 절연막을 형성한다. 절연막은 하기와 같이 형성된다.
이방성 에칭방법을 이용하여 초기 절연막(34)을 에칭하여, 게이트 스택(8)의 측벽부에서의 막두께가 초기 절연막(34)의 두께보다 실질적으로 같거나 더 얇아지고, 반도체 기판(1)상의 막두께가 초기 절연막(34)의 두께보다 얇아지거나 완전히 제거되도록 초기 절연막을 가공한다. 따라서, 반도체 기판(1) 상의 막두께(T1)가 게이트 전극(3)의 측벽부에서의 막두께(T2)보다 얇은 제1절연막(32a)이 형성된다. 이와 관련하여, 여기에 다시 절연막을 형성하는 단계를 추가할 수도 있다. 따라서, 반도체 기판(1)이 상기 에칭에 의한 손상을 줄일 수 있고, 누설을 줄일 수 있는 제1절연체(32a)를 형성할 수 있다. 그 경우, 절연막을 형성하는 추가 단계는 상기 제2실시예에 기재된 게이트 절연체를 형성하는 방법과 동일한 방법을 이용하여 수행될 수도 있다.
이상과 같이 도 3b에 도시된 구조가 형성되었다. 구조는 상기 제2실시예의 도 2b의 구조와 외관상 동일하고, 이후의 단계도 제2실시예에 도시된 단계와 같이 상기 제2실시예에 도시된 단계를 이용함으로써 반도체 메모리 장치를 형성할 수 있다.
반도체 메모리 소자 또는 그 제조방법으로 인해, 상기 제2실시예와 동일한 이점을 얻을 수 있다. 그러나, 제1절연막을 형성하는 방법에 있어서는, 다른 이점이 얻어진다. 보다 상세하게는, 제3실시예에 따르면, 게이트 전극에 어떠한 불순물도 미리 함유시킬 필요가 없고, 그 점에서 더욱 간단한 단계되는 방법이다. 또한, 통상의 CMOS 형성공정에서 자주 이용되는 2중게이트 CMOS단계, 즉, 소스/드레인 확산영역을 형성하기 위한 불순물 주입단계와 동시에 게이트 전극 내에 불순물을 주입하는 단계를 이용할 수 있어서, 종래의 CMOS 형성공정을 적용할 수 있기 때문에, 신뢰성이 높은 반도체 메모리 장치가 형성된다. 또한, CMOS 장치와의 공존이 용이한 반도체 메모리 장치가 형성된다.
(제4실시예)
본 발명의 제4실시예를 도 4a∼도 4d를 참조하여 설명한다. 본 실시예는 상기 각 실시예에 기재된 반도체 메모리 장치의 게이트 전극의 측벽부에 형성되는 절연막의 구조 및 형성방법에 대해, 어스퍼리티에 기인하는 문제를 해결하는 새로운 이점을 얻을 수 있는 새로운 구조 및 형성방법을 설명한다. 도 4a에는 상기 제2실시예에서 설명한 형성방법에 의해 형성되어 있고 제1절연체(32a)가 열처리에 의해 특별히 형성되어 있는 반도체 메모리 소자가 도시되어 있다. 또한, 도 4b에는 도 4a에 점선의 원으로 표시된 영역을 확대한 모식도가 도시되어 있다. 도 4b로부터, 게이트 전극(3)의 측면에 어스퍼리티(40)가 형성되어 있는 것이 보인다. "어스퍼리티"는 예를 들면, 게이트 전극(3)이 폴리실리콘으로 만들어지고 소산방지 유전체 또는 제1절연체가 열산화 단계에 의해 형성되는 경우, 도 4b에 도시된 바와 같이 폴리실리콘 표면에 생긴다. 보다 상세하게는, "어스퍼리티"는 폴리실리콘 표면에서의 산화의 용이성의 편차와, 폴리실리콘의 열산화시에 폴리실리콘의 미립자 경계가 강화 산화를 겪는 등의 이유로 인해 발생하는 편차로 인해 폴리실리코 표면에 나타나는 요철(ruggedness)이라고 고려된다.
도 4a에는 어스퍼리티를 생략하여 나타내지 않았다. 도 4 이외의 도면에도 어스퍼리티가 도시되어 있지 않지만, 이는 어스퍼리티가 형성되어 있지 않은 것을표시하는 것이 아니고, 도 4a에서와 같이 어스퍼리티를 생략한 것이다. 상기 이유로 인해 어스퍼리티가 나타나는 경우, 도시의 여부에 상관없이 어스퍼리티가 형성되어 있다고 고려해야 한다.
상기 제2실시예의 형성방법으로 인해 어스퍼리티가 나타나는 경우, 게이트 전극(3)으로부터 전하유지부(31) 내로의 전하의 주입이 어스퍼리티가 나타나지 않는 경우보다 더 용이해진다. 따라서, 반도체 메모리 소자의 소거 모드에서 소거불량이 발생되기 쉬워진다. 보다 상세하게는, 소거 모드에서 전위를 인가하는 상황이 게이트 전극(3)에 네거티브 전위를 인가하고 소스/드레인 확산영역(13)에 포지티브 전위를 인가하여, 전하유지부(31)에 유지된 전자가 소스/드레인 확산영역(13) 측으로 방출하도록 되어 있는 경우, 전자가 전하유지부(31)로부터 방출되는 동시에 전자가 게이트 전극(3)으로부터 전하유지부(31) 내에 주입되는 누설이 발생하기 쉬워진다. 그러므로, 소거 효율이 악화되고, 소거불량이 발생하기 쉬워진다.
반면, 도 4c 또는 도 4d에 도시된 바와 같은 구조가 형성되면, 소거불량이 발생하기 쉬워진다는 상기 문제점을 해결할 수 있다. 이하 상기 구조를 상세하게 설명한다.
도 4c의 구조는 게이트 전극(3)의 각 측면에 퇴적절연체(41)가 형성되고, 상기 퇴적절연체(41)의 외측의 반도체 기판(1)의 표면 상에 제3절연체(42)가 형성되며, 최적절연체(41)와 제3절연체(42)의 표면에 전하유지부(31)와 제2절연체(32b)가 형성되어 있는 것이다. 따라서, 게이트 전극(3)과 접하는 부분에서의 절연체는 도 4b에 도시된 제1절연체(32a)와 달리 CVD에 기초하고, 열처리를 이용하는 절연체 형성방법에 기초한 퇴적절연체(41)이다. 그러므로, 도 4c의 절연체(41)는 도 4b에 도시된 열처리에 의한 절연체의 형성에 기인하는 어스퍼리티로부터 자유롭다. 따라서, 어스퍼리티에 의해 야기되는 누설이 억제되고, 소거불량이 억제될 수 있다. 그러나, 제3절연체(42)는 열처리에 의해 형성되기 때문에, 다소의 어스퍼리티가 나타나지만, 도 4b에 도시된 경우보다 훨씬 어스퍼리티의 발생을 억제할 수 있다. 따라서, 소거불량을 억제할 수 있다.
도 4d의 구조는, 게이트 전극(3)의 각 측면에서, 도 4c에서 형성된 퇴적절연체(41)를 포함하지만, 퇴적절연체(41)와 게이트 전극(3) 사이와 퇴적절연체(41)와 반도체 기판(1) 사이에 열처리에 기초한 절연체가 형성되어 있는 열절연체(43)라는 점에서 도 4c의 구조와 특히 다르다. 여기서, 도 4d의 구조는 열절연체(43)가 반도체 기판(1)과 퇴적절연체(41) 사이의 계면특성의 악화로 인해 채널의 이동성이 저하되는 현상에 의한 구동전류의 감소를 억제한다는 점에서 도 4c의 구조보다 더욱 유리하다. 어스퍼리티의 영향을 줄이기 위해서는, 열절연체(43)의 막두께를 얇게 해야한다. 열절연체(43)로서 열산화막을 형성하는 경우에는, 그 두께가 약 1㎚∼20㎚이 되도록 하는 것이 바람직하고, 약 10㎚인 것이 특히 바람직하다. 따라서, 열절연체(43)와 반도체 기판(1) 사이의 계면의 형상이 양호하고 그 계면을 통해 흐르는 전류의 이동성 저하가 억제될 수 있기 때문에, 보다 큰 구동전류가 얻어지고, 판독속도가 더욱 향상된 반도체 메모리 장치가 제공될 수 있다. 특히, 열산화막의 두께는 1㎚이상이기 때문에, 계면특성이 충분히 향상될 수 있고, 10㎚ 이하이면, 어스퍼리티에 기인하는 열화의 발생을 억제할 수 있다.
다음으로, 도 4c의 구조를 형성하는 방법을 설명한다. 공정의 일부는 상기 제2실시예에서 설명된 제조방법의 일부와 동일한 제조방법을 이용한다.
우선, 상기 제2실시예와 동일한 방법을 이용하여, 도 2a에 도시된 바와 같이 반도체 기판(1) 상에 게이트 절연체(2)과 게이트 전극(3)으로 구성된 게이트 스택(8)을 형성한다.
이어서, CVD법을 이용하여, 절연막을 실질적으로 균일하게 형성한다. 절연막의 두께는 산화막 환산으로 상기 제2실시예의 제1절연체(32a)와 거의 동일할 수도 있다. 또한, 반도체 기판(1)이 노출될 때까지 이방성 에칭을 수행하여, 게이트 측벽에 퇴적절연체(41)를 형성한다. 절연막의 재질은, 게이트 전극(3)의 측벽에 일반적으로 사용하는 산화막 또는 산질화막 등의 절연막을 사용할 수 있다.
다음으로, 제3절연체(42)를 형성하기 위해 열산화막을 형성한다. 이 때, 게이트 전극(3)의 측면에는 이미 퇴적절연체(41)가 형성되어 있기 때문에, 게이트측면에는 노출된 반도체 기판 표면 만큼 두껍게 열산화막이 형성되지 않는다. 그러므로, 도면에 있어서, 열산화막은 퇴적절연체(41) 외측의 반도체 기판(1) 부분에 형성되어 있는 것으로 도시되어 있지만, 게이트 측면에는 생략되어 있다. 또한, 절연체를 형성하는 단계로서 열산화 단계를 이용하기 때문에, 게이트 측면의 절연막의 두께의 증가에 따라 게이트 전극(3)이 열산화된다. 그러나, 열산화의 두께는 상기 제2실시예의 제1절연체(32a)의 두께에 비해 훨씬 얇기 때문에, 어스퍼리티의 형성이 현저하게 억제된다. 여기서, 제3절연체(42)의 막두께는 제1절연체(32a)의 막두께와 거의 동일할 수도 있고, 그 형성방법은 CVD 또는 열처리 중 어떠한 것도 가능하다. 이와 관련하여, 열처리에 의해 절연막을 형성하는 경우, 반도체 기판(1)과 절연막 사이의 계면특성이 양호해지기 때문에, 이동성이 향상되어 구동전류가 증가한다.
다음으로, 도 4d의 구조를 형성하는 방법은 도 4c의 구조를 형성하는 방법과 동일하지만, 퇴적절연체(41)의 형성 이전에 열절연체(43)가 형성된다는 점에서 다르다. 그러므로, 열절연체(43)는 열처리를 이용하는 산화 또는 산질화(산질화막)에 기초할 수도 있고, 특히, N2O가스 또는 NO가스를 이용한 산질화처리가 누설도 억제할 수 있기 때문에 바람직하다. 열절연체(43)의 막두께는 산화막 환산으로 약 1∼20㎚ 인 것이 바람직하고, 특히 약 10㎚인 것이 바람직하다. 따라서, 열절연체(43)와 반도체 기판(1) 사이의 계면의 형상이 양호하고, 계면을 통해 흐르는 전류의 이동성 저하가 억제될 수 있기 때문에, 보다 큰 구동전류가 얻어지고, 판독속도가 더욱 향상된 반도체 메모리 장치가 제공될 수 있다. 특히, 열산화막의 두께는 1㎚이상이기 때문에, 두께가 10㎚이하이면 어스퍼리티로 인한 열화의 발생을 억제할 수 있다.
또한, 상기 구조 및 방법과는 별도로, 어스퍼리티로 인한 누설을 억제함으로써 소거불량을 억제하는 방법은 하기와 같다. 상기 제2실시예에서의 제1절연체(32a)를 N2O가스 또는 NO가스를 산화가스로서 사용하여 열산화막으로 형성한다. 따라서, 질소를 함유하는 산화막인 질화막이 형성되어 절연막의 누설전류가 억제된다.
(제5실시예)
도 5를 참조하여 본 발명의 제5실시예를 설명한다. 본 실시예는 상기 제2실시예와 실질적을 동일한 단계를 이용한다. 특별히 다른 점은 다음의 두가지이다. 첫째, 전하저장영역(33)을 형성하는 단계에서 각 전하저장영역이 상기 제2실시얘에서 보다 더 높게 만들어질 수 있다. 둘째, 제1절연체(32a)를 에칭하는 단계에서 L자형의 제1절연체(32a)를 형성하기 위해, 반도체 기판(1) 또는 게이트 전극(3)이 노출될 때까지 제1절연체(32a)를 에칭하는 단계가 제거되었다는 점이다. 상기한 바를 고려하여 상기 제2실시예에 기재된 단계를 수행함으로써, 도 5에 도시된 구조가 형성된다.
도 5에 도시된 바와 같이, 각 전하저장영역(33)의 최상부 위치는 제1절연체(32a)의 최상부 위치와 높이가 같거나 낮게 만들어질 수도 있다.
또한, 제1절연체(32a)를 형성하는 단계는 상기 제3 또는 제4실시예에 나타낸 방법일 수도 있다. 그 경우, 해당 실시예에 기재된 이점을 얻을 수 있다는 것은 물론이다.
또한, 게이트 전극(3)과 소스/드레인 확산영역이 배선과 접속되기 위한 이후의 콘택트 단계에 의해 제1절연체(32a)가 에칭된다. 여기서, 제1절연체(32a)를 쉽게 에칭하기 위해, 층간절연막으로 사용되는 재료와 동일한 조성의 재료를 이용할 수도 있다. 예를 들면, 층간절연막으로서 산화막이 자주 사용되기 때문에, 제1절연체(32a)의 재료로서 산화막을 사용할 수도 있다. 콘택트 에칭은, 산화막을 에칭하고, 기판의 실리콘과 게이트 전극(3)의 폴리실리콘에 대한 산화막의 선택비가 높은조건하에서 수행할 수도 있다. 또한, 제1절연막이, 예를 들면, 실리콘 질화막으로 만들어진 경우에도, 콘택트 에칭 단계에서의 에칭 스토퍼로서 기능하고, 소스/드레인 확산영역(13)으로 형성되어 있는 반도체 기판(1)을 무의미하게 에칭되는 것이 회피됨으로써, 소스/드레인 확산영역(13)과 반도체 기판(1)이 단락되는 것이 효과적으로 방지된다.
또한, 제1절연체(32a)는 소스/드레인 확산영역(13)의 불순물 주입시에 주입 보호막으로서 이용될 수 있기 때문에, 주입보호막을 형성하는 단계가 불필요하다.
또한, 소스/드레인 확산영역(13)과의 콘택트가 오차(misregistration)에 의해 게이트 전극(3) 위에 부분적으로 배치되는 경우에도, 제1절연체(32a)의 막두께의 차이로 인해 소스/드레인 영역(13)과 게이트 전극(3) 사이의 절연이 유지될 수 있다. 보다 상세하게는, 게이트 전극(3) 상의 절연막이 소스/드레인 확산영역(13)상의 절연막에 비해 더 두껍게 형성된다. 그러므로, 소스/드레인 확산영역(13)상에 콘택트 정공이 형성되어 있지만, 게이트 전극(3)상에는 형성되지 않기 때문에, 절연이 유지될 수 있다. 따라서, 설계시의 허용오차를 작게하여, 미세가공과 고집적화가 가능하다.
(제6실시예)
도 6a 및 도 6b를 참조하여 본 발명의 제6실시예를 설명한다. 본 실시예의 도 6a에 도시된 구조는 상기 제2실시예와 실질적으로 동일한 단계를 이용하여 형성될 수 있다. 또한, 도 6b에 도시된 구조는 상기 제2실시예와 실질적으로 동일한 단계를 이용하여 형성될 수 있다.
특별히 다른 점은 다음과 같다. 게이트 산화막(2)의 두께(TG)는 반도체 기판(1)과 접하는 제1절연체(32a) 부분의 두께(T1)와 게이트 전극(3)과 접하는 제1절연체(32a) 부분의 두께(T2)의 합보다, 등가산화막 두께 환산으로 더 두껍게 만들어진다. 또한, 소스/드레인 확산영역(13)의 불순물 주입은 게이트 전극(3)의 형성 후에 수행된다.
상기 단계에 의해, 본 실시예의 반도체 메모리 소자는 하기의 터널링 동작 방식에 의해 구동될 수 있다.
또한, 제1절연체(32a)를 형성하는 단계는 상기 제3 또는 제4실시예에 표시된 방법일 수도 있다. 그 경우, 해당 실시예에 기재된 이점을 얻을 수 있다는 것은 물론이다.
그러나, 본 단계에서 상기 제2실시예에 기재된 제1절연체(32a)의 형성방법을 이용하면, 상기 제2실시예에 기재된 바와 동일한 이유로, 도 6a에 도시된 제1절연체(32a), 또는 도 6b에 도시된 제1절연체(32a)가 에칭 등의 어떠한 특별한 단계도 필요로 하지 않고 간단한 단계에 의해 막두께에 차이를 줄 수 있다. 그러므로, 비교적 적은 수의 제조단계로 반도체 메모리 소자를 제조할 수 있기 때문에, 보다 낮은 비용의 반도체 메모리 소자를 제공할 수 있다.
또한, 반도체 기판(1)과 접하는 제1절연체(32a) 부분의 막두께(T1)와 게이트 전극(3)과 접하는 제1절연체(32a) 부분의 막두께(T2)는 다를 수도 있고, 어느 한쪽이 더 두꺼울 수도 있다. 여기서는 두께 T1이 두께 T2보다 얇은 경우의 구동방법을 설명할 것이지만, 반대의 경우, 더 얇은 측으로부터 전하를 주입/제거하도록, 게이트 전극(3)과 소스/드레인 확산영역(13)에 인가될 전압의 조건을 반대로 할 수도 있다. 그렇게 함으로써 하기의 이점이 나타난다. 반도체 기판(1)과 접하는 부분에서의 절연막의 두께가 게이트 전극(3)과 접하는 부분에서의 절연막의 두께보다 얇게 만들어진 경우에는, 반도체 기판(1)으로부터 주입된 전하가 제1절연체(32a)를 통과하여 게이트 전극(3)으로 빠져나가는 것을 억제할 수 있기 때문에, 전하주입 효율이 양호하고 기록/소거속도가 빠른 반도체 메모리 장치가 제공될 수 있다. 반대로, 반도체 기판(1)과 접하는 부분에서의 절연막의 두께가 게이트 전극(3)과 접하는 부분에서의 절연막의 두께보다 두껍게 만들어진 경우에는, 게이트 전극(3)으로부터 주입된 전하가 제1절연체(32a)를 통과하여 반도체 기판으로 빠져나가는 것을 억제할 수 있기 때문에, 전하주입 효율이 양호하고, 기록/소거속도가 빠른 반도체 장치가 제공될 수 있다.
또한, 소스/드레인 확산영역(13)은 게이트 전극(3)의 아래에 부분적으로 배치될 수 있기 때문에, 오프셋영역을 형성하는 단계가 필요하지 않고 반도체 메모리 장치가 제공될 수 있다. 또한, 통상의 전계효과 트랜지스터와 구조가 동일하기 때문에, 지금까지 실적이 있는 종래의 전계효과 트랜지스터 공정를 이용할 수 있고, 제조비용이 낮은 반도체 메모리 장치가 제공될 수 있다. 또한, 소스/드레인 확산영역(13)이 게이트 전극(3)에 대해 오프셋되어 형성된 경우, 상기 제2실시예에 기재된 바와 동일한 이점을 얻을 수 있다.
상기 구조의 반도체 메모리 소자는 상기 제1∼제5실시예에 기재된 소자들과는 다른 기록/소거 조건을 이용한다. 즉, 소스/드레인 확산영역(13)과 게이트전극(3) 사이의 전위차에 의해, 반도체 기판(1)과 접하는 제1절연막(32a)의 얇은 부분을 통해 전하기 터널링하도록 기록/소거가 수행되는 터널링 구동 방법을 이용한다. 상기 구조의 반도체 메모리 소자의 기록/소거/판독 방법의 예를 이하 설명한다.
우선, 기록동작을 설명한다. 게이트 전극(3) 및 소스/드레인 확산영역(13)에 각각 10볼트와 0볼트의 전위를 가한다. 그리고나서, 소스/드레인 확산영역(13)에 대한 게이트 전극(3)의 전위를 10볼트까지 상승시킨다. 전하저장영역(33)의 전위는 게이트 전극(3)과의 용량결합(capacitive coupling)으로 인해 터널전류 발생에 필요한 레벨까지 증가한다. 보다 구체적으로는, 예를 들면, 약 1∼2나노초의 상승시간에서 게이트 전극(3)의 전위를 0볼트∼10볼트까지 상승시키면, 전하저장영역(33)의 전위는 "오버슈트(overshoot)"에 의해 일시적으로 약 15볼트까지 상승한다. 그 결과, 소스/드레인 확산영역(13)의 전자가 각각 반도체 기판(1)과 접하는 제1절연체(32a)의 얇은 부분을 통해 터널링하고, 게이트 전극(3)의 양측에 위치한 전하저장영역(33)내에 주입된다. 전하저장영역(33) 내에 전자가 주입된 후, 게이트 전극(3)의 전위를 10볼트 아래로 낮춰도, 이들 각 전하저장영역(33)이 절연막에 의해 둘러싸여 있기 때문에, 주입된 전하는 전하저장영역(33)에 유지된다.
상기 기록방법에 따르면, 한쪽의 소스/드레인 확산영역(13)과 다른 한쪽의 소스/드레인 확산영역(13)의 전위가 같기 때문에, 드레인 전류가 흐르지 않는다. 따라서, 전력소비가 낮춰진 반도체 메모리 소자가 제공된다. 또한, 핫캐리어가 발생되지 않고, 게이트 절연체(2) 내에 전하가 주입되지 않기 때문에, 게이트절연체(2) 내에 전하가 주입되어 발생하는 임계전압의 편차가 억제될 수 있고, 신뢰성이 높은 반도체 메모리셀이 제공된다
복수의 메모리 셀들 중에서 어떠한 특정 메모리 셀의 게이트 전극(3) 상에 10볼트의 전위를 선택적으로 가하고, 선택되지 않은 메모리셀의 게이트 전극(3)에는 0볼트의 전위를 가한다. 그리고나서, 선택된 메모리셀의 전하저장영역(33)에만 전자가 저장될 수 있다.
다음으로, 판독동작을 설명한다. 게이트 전극, 한 쪽의 소스/드레인 확산영역(13)(편의상 소스 영역이라 가정), 및 다른 한쪽의 소스/드레인 확산영역(13)(편의상 드레인 영역이라 가정)에 5볼트, 0볼트, 및 1볼트의 전위를 각각 인가한다. 본 실시예에 있어서는, 반도체 메모리 소자의 임계전압이 5볼트보다 낮은 값(예를 들면, 1볼트)으로 설정되어 있기 때문에, 소스 영역과 드레인 영역 사이에 전도 채널이 형성된다. 그 결과, 소스 영역으로부터 드레인 영역내로 전자가 이동하고, 소정 크기의 드레인 전류가 얻어진다.
본 실시예에 있어서, 전하저장영역(33)은 채널형성영역(19) 외측에 위치하기 때문에, 전하저장영역(33)이 전자를 저장하지 않은 경우의 반도체 메모리 소자의 임계전압과 전하저장영역(33)이 전자를 저장하는 경우의 임계전압이 실질적으로 동일하다. 그러므로, 양측 경우 모두, 소스 영역과 드레인 영역 사이에 동일한 전도 채널이 형성되고, 소스 영역으로부터 드레인 영역 내로 전자가 이동하기 때문에, 드레인 전류가 얻어진다. 그러나, 전하저장영역(33)이 전자를 저장하고 있는 경우, 저장전자의 존재가 소스/드레인 확산영역(13)의 확산층 저항(기생저항)을 증가시킨다. 그 결과, 전하저장영역(33)이 전자를 저장하고 있는 경우의 드레인 전류는 전하저장영역(33)이 전자를 저장하고 있지 않은 경우의 드레인 전류보다 낮아진다.
상술한 바와 같이, 본 발명에 따른 측벽 저장형 비휘발성 메모리 셀에서는, 반도체 메모리 소자의 임계전압의 크기에 따라 1비트의 정보가 저장되는 것이 아니다. 본 발명에서는, 각 메모리 기능체 바로 아래에 위치하는 소스/드레인 확산영역(13)의 기생저항의 크기에 따라 1비트의 정보가 저장된다. 전하저장영역이 다수의 전자를 저장하고 있을 때, 전자에 의해 형성된 전기장의 영향하에서 전하저장영역(33) 부근에서 소스/드레인 확산영역(13)의 전자가 감소하고, 그 영역의 저기저항을 증가시킨다고 고려된다. 소스/드레인 확산영역의 기생저항의 크기에 따라 드레인 전류의 크기가 변화하기 때문에, 드레인 전류의 크기에 의해 데이터를 식별할 수 있다.
데이터의 판독을 실용적으로 수행하기 위해서는, 데이터가 기록되어 있는 상태에서의 드레인 전류는 데이터가 기록되지 않은 상태에서의 드레인 전류의 80%이하의 크기를 가질 필요가 있다. 또한, 어떠한 오류도없이 데이터의 판독을 수행하기 위해서는, 데이터가 기록되어 있는 상태에서의 드레인 전류가 데이터가 기록되어 있지 않은 상태에서의 드레인 전류의 70%이하의 크기를 가지는 것이 바람직하다.
전하저장영역(33)에 전하의 축적/비축적에 따라 드레인 전류의 변화를 크게 하기 위해서는, 예를 들면, 전하저장영역(33)의 폭을 늘리고 반도체 기판(1)과 접하는 제1절연체(32a) 부분의 막두께(T1)을 얇게 하는 것이 권장된다.
다음으로, 소거작동을 설명한다. 게이트 전극(3)과 소스/드레인 확산영역(13)에 각각 -10볼트와 0볼트의 전위를 가한다. 그러면, 게이트 전극(3)과의 용량결합으로 인해 전하저장영역(33)의 전위가 충분히 낮은 레벨로 낮아진다. 그 결과, 전하저장영역(33)에 저장된 전자가 전하저장영역(33)으로부터 소스/드레인 확산영역(13) 내로 이동한다(방출된다).
소거방법에 따르면, 한쪽의 소스/드레인 확산영역(13)과 다른 한쪽의 소스/드레인 확산영역(13)의 전위가 동일하기 때문에, 드레인 전류가 흐르지 않는다. 그러므로, 전력소비가 낮은 반도체 메모리 소자가 제공된다. 또한, 핫캐리어가 발생되지 않고, 전하가 게이트 절연체(2) 내에 주입되지 않기 때문에, 게이트 전련막(2) 내에 접하가 주입됨으로써 발생되는 임계전압의 편차가 억제될 수 있고, 신뢰성이 높은 반도체 메모리 소자가 제공된다.
이상으로부터, 본 실시예의 반도체 메모리 소자에 따르면, 전력소비가 낮고 신뢰성이 높은 반도체 메모리 소자가 제공된다. 에칭 공정 등을 이용하여 반도체 메모리 소자를 형성하는 경우보다 적은 수의 제조 단계에 의해 반도체 메모리 소자를 제조할 수 있기 때문에, 비용이 저렴한 반도체 메모리 소자를 제공할 수 있다.
(제7실시예)
도 7a∼도 7d를 참조하여 본 발명의 제78실시예를 설명한다. 본 실시예의 도 7a∼도 7d에 도시된 각 구조들은 상기 제2실시예와 실질적으로 동일한 단계를 이용하여 형성될 수 있고, 동일한 효과를 가진다. 또한, 도 7a∼도 7d에 도시된 구조는 상기 제6실시예의 도 6a∼도 6b에 도시된 구조와 실질적으로 동일한 단계를 이용하여 각각 형성될 수 있고, 동일한 효과를 가진다.
또한, 제1절연체(32a)를 형성하는 단계는 상기 제3 또는 제4실시예에서 나타낸 방법일 수도 있다. 그 경우, 해당 실시예에 기재된 효과를 얻을 수 있다는 것은 물론이다.
특히 다른 점은, 소스/드레인 확산영역(13)을 형성하기 위한 불순물 이온 주입 후에, 전하저장영역(33)을 더 에칭하여, 전하를 유지할 수 있는 범위를 반도체 기판측에 더욱 한정하는 것이다.
즉, 전하저장영역(13)을 더 에칭하여, 도 7에 도시된 바와 같이 전하저장영역(33)을 매우 작게 만든다. 보다 바람직하게는, 도 7a 또는 도 7b에 있어서, 전하저장영역(33)은 오프셋영역(20) 위에 있을 수도 있기 때문에, 소스/드레인 확산영역(13)의 횡방향 확산폭에 따라 전하저장영역(33)을 횡방향으로 에칭함으로써 구조의 크기를 줄일 수 있다.
이상으로부터, 기록에 의해 주입되는 전자는 채널 부근 내에 한정되기 때문에, 소거에 의해 전자를 제거하기가 용이하고, 오소거를 방지할 수 있다. 또한, 주입전하의 양을 변화시키지 않고 전하를 유지할 수 있는 각 전하저장영역의 체적이 감소하므로, 단위체적당 전하의 양을 증가시킬 수 있기 때문에, 전자를 효율적으로 기록/소거할 수 있고, 기록/소거속도가 빠른 반도체 메모리 장치가 형성된다.
(제8실시예)
도 29a는 본 발명의 반도체 장치의 실시예인 메모리 유닛(200)의 평면도를 나타낸다.
메모리 유닛(200)에 있어서, 반도체 메모리 소자를 포함하는 메모리 셀 어레이(201)와, 반도체 스위칭 소자를 포함하는 주변회로(202)가 동일 반도체 기판(1)상에 배치되어 있다. 메모리 셀 어레이(201)는 후술하는 반도체 메모리 소자가 어레이의 형상으로 배치되도록 한다. 주변회로(202)는 디코더(203, 206), 기록/소거회로(209), 판독회로(208), 아날로그 회로(206), 제어회로(205), 및 각종 I/O회로(204) 등의 통상의 MOSFET(전계효과 트랜지스터)으로 각각 구성될 수 있는 주변회로로 형성된다.
또한, 도 29b에 도시된 바와 같이, 퍼스널 컴퓨터 또는 휴대전화 등의 정보 처리 시스템의 메모리 장치(300)를 단일 칩으로 구성할 수 있도록 하기 위해서는, 메모리 유닛(200)에 더해, MPU(마이크로 프로세싱 유닛)(301), 캐쉬 SRAM(스태틱 RAM)(302), 논리회로(303), 아날로그 회로(도시 안됨) 등의 논리회로영역을 동일한 반도체 기판(1) 상에 배치할 필요가 있다.
지금까지는, 메모리 셀 어레이(201), 주변회로(202) 등을 공존시키기 위해, 표준 CMOS를 형성하는 경우보다 제조비용이 크게 증가하였다. 이에 관련하여, 이하의 설명으로부터 알 수 있는 바와 같이, 본 발명에 의해 제조비용의 증가를 억제할 수 있다.
상기 제2실시예에 기재된 단계의 절차로부터 알 수 있는 바와 같이, 본 발명의 반도체 메모리 소자를 형성하는 단계의 절차는 공지의 일반적인 MOSFET 형성공정과 친화성이 높다. 도 2로부터 알 수 있는 바와 같이, 메모리 소자의 구성은 공지의 일반적인 MOSFET에 가깝다. 상기 일반적인 MOSFET을 메모리 소자로 변경하기위해서는, 예를 들면, 일반적인 MOSFET의 측벽 스페이서를 메모리 기능체로서 이용하고, LDD영역을 형성하지 않는 것으로 충분하다. 메모리 주변 회로부, 논리 회로부, SRAM부 등을 구성하는 일반적인 MOSFET의 측벽 스페이서가 메모리 기능체의 기능을 가지는 경우에도, 측벽 스페이서 폭이 적절하고 재기록 동작이 일어나지 않는 전압범위내에서 MOSFET이 동작하는 한, 트랜지스터 성능이 저하되지 않는다. 따라서, 일반적인 MOSFET과 메모리 소자는 공통 측벽 스페이서를 이용할 수 있다. 또한, 메모리 주변회로부, 논리 회로부, SRAM부 등을 구성하는 일반적인 MOSFET과 메모리 소자의 공존은 메모리 주변회로부, 논리회로부, SRAM부 등에만 LDD 구조를 더 형성함으로써 가능하다. LDD구조를 형성하기 위해서는, 게이트 전극의 형성 후 그리고 전하저장영역을 구성하는 재료의 퇴적 전에, LDD영역을 형성하는 불순물 주입을 수행할 수도 있다. 따라서, LDD형성을 위한 불순물 주입을 수행하는 경우에 메모리 영역만 포토레지스트로 마스킹하는 것 만으로, 메모리 소자와, 메모리 주변회로부, 논리회로부, SRAM부 등을 구성하는 통상 구조의 MOSFET을 용이하게 공존시킬 수 있다. 또한, 메모리 소자와, 메모리 주변회로부, 논리히로부, SRAM부 등을 구성하는 통상구조의 MOSFET으로 SRAM을 구성하면, 반도체 메모리 장치, 논리회로, 및 SRAM을 용이하게 공존시킬 수 있다.
한편, 메모리 소자에 인가될 전압이 논리회로부, SRAM부 등에서의 허용전압보다 높은 경우, 고내전압 웰 형성 마스크와 고내전압 게이트 절연체 형성 마스크를 표준 MOSFET 형성 마스크에 단지 추가할 수도 있다. 종래, EEPROM(전기적으로 소거 및 프로그래밍 가능한 ROM)과 논리회로부를 단일 칩상에 공존시키기 위한 공정은 표준 MOSFET 공정과 크게 달랐고, 필요마스크의 수와 공정 단계의 수가 현저하게 증가하였다. 그러므로, EEPROM과, 메모리 주변회로부, 논리회로부, SRAM부 등의 회로가 종존하는 종래기술의 경우에 비해 마스크의 수와 공정단계의 수가 크게 감소될 수 있다. 따라서, 메모리 주변회로부, 논리회로부, SRAM부 등의 일반적인 MOSFET과 반도체 메모리 장치가 공존하는 칩의 비용을 감축할 수 있다. 또한, 메모리 소자에는 높은 공급전압이 공급될 수 있기 때문에, 기록/소거속도가 현저하게 향상된다. 또한, 논리회로부, SRAM부 등에는 낮은 공급전압이 공급되기 때문에, 게이트 절연체 등의 손상에 기인하는 트랜지스터 특성의 저하가 억제될 수 있고, 전력소비를 더욱 낮출 수 있다. 따라서, 동일 기판상에 용이하게 공존시킬 수 있는 신뢰성이 높은 논리회로부와 기록/소거속도가 매우 빠른 메모리 소자를 가지는 반도체 장치를 실현한 수 있다.
도 8a∼도 9e를 참조하여 본 발명의 제8실시예를 상세하게 설명한다.
본 실시예에 있어서, 주변회로 등에서의 일반적인 MOSFET과 반도체 메모리 장치는 어떠한 복잡한 공정도 필요로 하지 않고 동일 기판상에 동시에 용이하게 각각 형성될 수 있다는 것을 나타낸다. 보다 상세하게는, 상기 제2실시예에 기재된 반도체 메모리 장치를 형성하는 단계에 포토리소그래피 공정을 더하여, LDD 확산영역을 형성하는 영역과 형성하지 않은 영역을 분리하여, 일반적인 MOSFET과 반도체 메모리 소자를 동일 기판상에 자동적으로 제작할 수 있다는 것을 나타낸다.
이하, 도면과 함께 제조단계를 순서대로 설명한다.
각 도면의 좌우측은 별도의 장치를 나타내는 것으로서, 좌측은주변회로영역(4)의 일반적인 MOSFET을 나타내고, 우측은 메모리 영역(5)의 메모리 소자를 나타낸다.
LDD영역을 형성하는 단계 이전의 공정은 상기 제2실시예에서와 동일한 단계를 이용할 수도 있다. 즉, 도 8a에 도시된 바와 같이, 도 2a에 도시된 구조가 각각의 주변영역(4)과 메모리 영역(5)에 각각 형성되어 있다.
다음으로, 도 8b에 도시된 바와 같이, 주변회로영역(4)에만 LDD영역(6)을 형성한다. 이 때, 메모리 영역(5)에는 포토레지스터(7)가 형성되어 있고, LDD영ㅇ역에는 형성되어 있지 않다. 여기서, 메모리 영역(5)에 LDD영역(6)을 형성하지 않고, 통상 구조의 일반적인 트랜지스터를 형성하는 주변회로영역(4)에 LDD영역을 성공적으로 형성하였다. 포토레지스트는 주입을 방지하는 작용을 하고, 선택적으로 제거할 수 있는, 예를 들면, 질화막 등의 절연막일 수도 있다. 이 단계만이 상기 제2실시예의 단계와 다른 특별한 단계이고, 그 이후로는 상기 제2실시예와 동일한 단계를 이용한다.
다음으로, 도 8c에 도시된 바와 같이, 상기 제2실시예의 도 2b에서와 동일한 단계를 이용하여 제1절연체(32a)를 형성한다.
또한, 도 9d에 도시된 바와 같이, 상기 제2실시예의 도 2c에서와 동일한 단계를 이용하여 전하저장영역(33)을 형성한다.
또한, 도 9e에 도시된 바와 같이, 상기 제2실시예의 도 2d에서와 동일한 단계를 이용하여 소스/드레인 확산영역을 형성한다.
상술한 바로 인해, 상기 제2실시에에 기재된 반도체 메모리 장치를 형성하는 단계에 포토리소그래피 단계를 더하여, LDD확산영역(6)을 형성하는 영역과 형성하지 않은 영역을 분리함으로써, 어떠한 복잡한 공정도 필요로 하지 않고 동일 기판상에 일반적인 MOSFET과 반도체 메모리 소자를 자동적으로 제조할 수 있었다.
도 27a∼도 27d를 참조하여 상기 반도체 장치와 다른 본 실시예의 반도체 장치의 제조공정을 다음과 같이 상세하게 설명한다. 본 제조공정의 반도체 장치는 도 11a∼도 11d에 예로서 도시되어 있다.
본 실시예에서는, 논리회로 등의 반도체 스위칭소자와 반도체 저장소자의 개별적인 장치가 어떠한 복잡한 공정도 필요없이 동일 기판상에 동시에 모두 간단하게 형성될 수 있다는 것을 나타낸다. 보다 상세하게는, 제11실시예에 기재된 반도체 저장장치 형성의 형성공정에 포토리소그래피 단계를 추가함으로써 하나의 기판 상에 반도체 스위칭소자와 반도체 저장소자를 동시에 제조하여, LDD확산영역이 형성되어 있는 한쪽 영역과 그렇지 않은 다른 영역을 제공할 수 있다.
이하, 도 27a∼도 27d에 따라 제조공정을 설명한다. 도 27a∼도 27d에 있어서, 좌측은 논리회로영역(4)의 반도체 스위칭소자에 해당하고 우측은 메모리 영역(5)의 반도체 저장소자에 해당한다.
제1유전체막(9)을 형성하는 단계까지는 제11실시예와 동일한 단계를 이용할 수도 있다. 즉, 도 27a에 도시된 바와 같이, 논리회로영역(4)과 메모리 영역(5) 양쪽에 대해 도 12c에 기재된 구조가 형성된다.
다음으로, 도 27b에 도시된 바와 같이, 주입 마스크로서 작용하는 포토레지스트(7)를 메모리 영역(5)에 덮고, 불순물을 이온주입하여, 논리회로영역(4)에만LDD영역이 형성된다. 이 경우, 메모리 영역(5)에는 포토레지스트(7)가 형성되고 LDD영역은 형성되지 않는다. 이 공정에 있어서, LDD영역은 게이트 전극 아래로 연장하고 함께 중첩되도록 확실하게 형성될 수 있기 때문에, 도 14a에서 설명된 연장부에 대한 주입각도보다 큰 주입각도로 불순물 주입을 행하는 것이 바람직하다. 또한, 이 단계에 의해, 일반적인 반도체 스위칭소자가 형성될 논리회로부(4)에 LDD영역이 형성되었고 메모리 영역(5)에는 LDD영역(6)이 형성되지 않는다. 이 포토레지스트는 주입을 막기 위한 것이고, 선택적인 제거가 가능하고 실리콘 질화물 등의 유전체막이어야 한다. 이 단계는 단지 제11실시예와 다른 특별한 단계이고 이후의 단계는 제11실시예와 동일한 단계일 수도 있다.
즉, 도 27c에 도시된 바와 같이, 제11실시예의 도 12d에 도시된 바와 동일한 단계를 이용하여 실리콘 질화물(17)이 형성된다. 또 다르게는, 이 단계에서의 형성은 LDD영역의 형성을 위한 주입단계 이전 또는 분리단계를 수행한 후의 측벽형성단계에서 이루어질 수도 있다.
또한, 도 27d에 도시된 바와 같이, 제11실시예의 도 13에 도시된 바와 동일한 단계를 이용하여 메모리 기능체(11)가 형성된다. 또한, 소스/드레인 확산영역(13)까지는 동일한 단계를 이용하여 형성된다.
상기 단계의 결과, 제11실시예에 기재된 반도체 저장장치의 형성에 대한 단계에 포토리소그래피 단계가 추가되어, 상기 영역이 LDD확산영역이 형성되어 있는 영역(4)과 그렇지 않은 다른 영역(5)로 나뉜다. 따라서, 반도체 스위칭 소자와 반도체 저장소자는 어떠한 복잡한 공정도 필요로 하지 않고 간단하게 동일 기판상에동시에 제조될 수 있다.
메모리 기능체에 전하가 유지되면, 채널형성영역 부분은 전하에 의해 강한 영향을 받아, 드레인 전류값이 변화한다. 따라서, 드레인 전류값의 변화에 따라 전하의 유무를 구별하는 반도체 저장소자가 형성된다.
게이트 스택(8)과 메모리 기능체(11)를 서로 분리시켜 배치함으로써, 표준 MOSFET 공정과 비교하여 어떠한 많은 공정변화 또는 공정인시(man-hour)증가도 포함하지 않고 하나의 칩상에 반도체 스위칭소자와 반도체 저장소자를 복합적으로 장착할 수 있게 된다.
게이트 전극단과 소스/드레인 영역이 오프셋되어 있는 반도체 저장소자와 게이트 전극단과 소스/드레인 영역이 오프셋되어 있지 않은 논리회로영역의 반도체 스위칭 소자를 자기정렬식의 공정에 의해 하나의 동일 기판상에 형성함으로써, 메모리 효과가 큰 반도체 저장소자와 논리회로영역에 구비되어 있고 전류구동전력이 높은 반도체 스위칭소자를 어떠한 복잡한 공정도 필요로 하지 않고 복합적으로 장착할 수 있게 된다.
또한, 본 반도체 저장소자에 따르면, 트랜지스터당 2비트 저장이 실현될 수 있기 때문에, 비트당 반도체 저장소자 점유면적이 감소될 수 있어서 대용량 반도체 저장소자를 형성할 수 있다.
(제9실시예)
도 10a∼도 10i를 참조하여 본 발명의 제9실시예를 설명한다.
본 실시예는 상기 모든 실시예에 있어서의 각 전하저장영역(33)의 구성을 나타낸다. 해당 실시예의 효과에 더하여, 하기의 효과를 가진다.
도 10a에 도시된 전하저장영역은 제2절연체(32b)에 1층의 실리콘 도트가 포함되어 있는 것이다.
제조방법으로서, 제1절연체(32a)의 형성후에 실리콘 도트(10)를 형성하고, 그 후 퇴적절연막을 형성하고 에칭백(etching-back) 단계를 거쳐 잔류물 제거 단계를 행하여, 도시되어 있는 구조를 제조한다. 각 단계의 상세를 이하 설명한다.
실리콘 도트(10)의 형성방법은 하기와 같다. CVD법을 이용하여, 디시레인(disilane)을 원료가스로 사용하여 1Torr의 압력과 700℃의 기판온도 하에서 실리콘 도트(10)를 2분간 성장시킨다. 각 실리콘 도프의 크기는 약 5㎚이다. 이에 관련하여, 이 때의 각 실리콘 도트의 크기는 쿨롱차폐 등의 양자효과를 발현하기 위한 크기인 약 1∼15㎚인 것이 바람직하다. 여기서, CVD에 있어서의 원료가스, 압력, 기판온도, 성장시간 등의 각각의 조건을 적절하게 변경 및 조정함으로써, 크기, 밀도 등의 최적화에 의해 실리콘 도트(10)를 형성할 수 있다.
또한, 다음 단계의 산화로 인해 도트 직경이 작아지는 것을 고려하여, 실리콘 도트(10)를 미리 적절하게 큰 크기로 형성하여, 최적 형상의 실리콘 도트(10)를 형성할 수 있다.
또한, 도시되어 있지 않지만, 형성된 실리콘 도트(10)의 표면을 산화시키는 것이 바람직하다. 산화의 단계는 열산화일 수도 있다. 이 경우, 각 실ㄹ리콘 도트의 크기가 작아질수록, 산화의 속도가 지연되기 때문에, 실리콘 도트(10)의 크기의 편차가 억제된다. 또한, 실리콘 도트의 표면의 산화막은 전자가 통과하는 절연막으로서 작용하기 때문에, 내전압이 높고, 누설전류가 적으며, 신뢰성이 높은 막일 수도 있다. 예를 들면, 산화막은 N2O산화막 또는 NO산화막일 수도 있다. 산화막의 경우, 그 최종형상에 있어서의 막의 두께는 제1절연체(32a)를 포함하는 등가산화막의 두께로 약 1∼20㎚인 것이 바람직하다. 보다 상세하게는, 각 실리콘 도트의 크기가 1∼15㎚인 경우, 막두께는 약 1∼10㎚인 것이 바람직하다. 이런 식으로 실리콘 도트(10)를 산화시켜 보다 작은 크기로 하는 경우, 각 실리콘 도트가 형성되는 동안 크기의 감소율을 고려하여 실리콘 도트(10)를 미리 어느 정도 크게 형성할 필요가 있다는 것은 물론이다. 또한, 절연막을 터널전류가 통과하여 흐를 정도로 얇게 형성하고, 2중터널접합에 기초한 쿨롱차폐효과에 의해 전하를 유지하는 경우에는, 전하를 주입/소거하기 위해 필요한 전압을 낮출 수 있어서, 전력소비를 줄일 수 있다. 그 경우의 전형적인 산화막 두께는 약 1∼3㎚일 수도 있다. 또한, 도면에 도시된 바와 같이 실리콘 도트(10)는 균일한 높이를 가지지 않고 불균일하게 퇴적될 수도 있다.
다음으로, CVD법을 이용한 퇴적절연층의 형성방법은 HTO(High Temperature Oxide) 또는 LPCVD(Low-Pressure Chemical Vaper Deposition)을 이용한 스텝 커버리지(step coverage)이 좋은 막을 이용할 수도 있다. HTO막을 이용하는 경우, 그 두께는 약 20∼100㎚일 수도 있다. 또한, 퇴적절연막(15)은 이후의 단계에서 측벽 스페이서의 형상으로 에칭백되고, 소스/드레인 확산영역을 형성하는 불순물 주입의 경우에 주입 마스크로서 기능한다. 즉, 각 소스/드레인 확산영역의 형상, 특히, 게이트 전극단에 대한 오프셋폭을 규정하는 중요한 요소가 된다. 그러므로,
퇴적절연막의 두께를 적절하게 조정 및 변경하여 각 소스/드레인 확산영역을 최적의 형상으로 형성하도록, 최적의 오프셋 폭을 얻을 수 있다.
다음으로, 퇴적절연막과 실리콘 도트(10)를 이방성 에칭함으로써, 게이트 스택(8)의 측벽에 측벽 스페이서의 형상이고 실리콘 도트(10)를 포함하는 전하저장영역을 형성한다. 이 때, 제1절연체(32a)와 최적절연막의 재료로서 다른 재료를 선택함으로써, 이들 막들 사이의 선택비를 향상시킬 수 있고, 그 단계를 효율적으로 용이하게 수행할 수 있다. 예를 들면, 제1절연체(32a)의 재료로서 질화막을, 퇴적절연막의 재료로서 산화막을 사용할 수 있다.
그러나, 반도체 기판(1)으로서 실리콘 기판을 일반적으로 사용하고, 그 경우 도트의 재료로서 실리콘을 사용하기 때문에, 실리콘 도트를 에칭할 수 없고 에칭 잔류물이 발생된다. 이 경우, 상기 이방성 에칭 후에, 플루오르화수소산(hydrofluoric acid) 등으로 습식 에칭에 의해 남아있는 절연막을 이방성 에칭하도록, 실리콘 잔류물을 제거할 수도 있다. 또한, 잔류물이 남아있는 경우에는, 잔류물의 표면 또는 전체가 산화되도록 산화를 수행하여, 플루오르화수소산 등으로 습식에칭에 의해 잔류물을 제거할 수 있다.
이런 식으로 실리콘 도트에 의해 전하를 유지할 수 있는 구조를 이용함으로써, 메모리의 유지특성을 저하시키는 절연막의 누설이 발생한 경우에도, 유지된 모든 전하가 누설되지 않고, 절연막의 누설부 부근의 실리콘 도트에 유지되어 있던 전하만이 누설된다. 그러므로, 유지특성이 양호한 반도체 메모리 장치가 제공된다.
또한, 실리콘 도트의 표면의 산화로 인해, 실리콘 도트의 크기의 편차가 억제될 수 있고, 전기특성의 편차가 적은 반도체 메모리 장치가 제공된다.
다음으로, 도 10b에 도시된 전하저장영역은 제2절연체(32b)에 2층의 실리콘 도트(10)가 포함되어 있는 구조를 가진다. 제조방법으로는, 제1절연체(32a)의 형성후, 도 10a에 도시된 방법에 의해 실리콘 도트(10)를 형성하고, 실리콘 도트(10)의 표면을 산화시킨다. 그 후, 동일한 방법에 의해 실리콘 도트(10)를 더 형성한다. 이어서, 퇴적절연막을 형성하고, 에칭백 단계를 거쳐 잔류물 제거단계를 행한다. 그리고나서, 도시된 구조가 제조된다. 각각의 단계는 도 10a를 참조하여 설명된 방법일 수도 있다.
상기 구조에 의해, 실리콘 도트(10)가 수직방향으로 2중 이상의 다중도트를 구성하기 때문에, 단일층의 도트의 경우보다 메모리 유지성능이 크게 향상된다. 또한, 단일층의 도트의 경우보다 메모리기능막의 실리콘 도트(10)의 수가 증가하기 때문에, 유지전하의 수가 증가한다. 따라서, 기록 및 소거시의 임계전압이 차이와 구동전류의 차이가 증가하기 때문에, 전압마진이 크고 신뢰성이 향상된 반도체 메모리 소자가 형성될 수 있다.
다음으로, 도 10c에 도시돈 전하저장영역은 제2절연체(32b)에 3층의 실리콘 도트(10)가 포함되어 있는 구조를 가진다. 제조방법으로서는, 제1절연체(32a)의 형성후, 도 10a에 도시된 방법에 의해 실리콘 도트(10)를 형성하고, 실리콘 도트(10)의 표면을 산화시킨다. 그 후, 실리콘 도트(10)를 더 형성한다. 이어서, 퇴적절연막을 형성하고 에칭백 단계를 거쳐 잔류물 제거단계를 행한다. 그리고나서, 도시된구조가 제조된다. 각각의 단계는 도 10a를 참조하여 설명한 방법일 수도 있다.
상기 구조에 의해, 실리콘 도트(10)가 수직방향으로 3중 이상의 다중 도트를 구성하기 때문에, 단일층 또는 2층의 도트의 경우보다 메모리 유지성능이 크게 향상된다. 또한, 단일층 또는 2층의 도트의 경우보다 메모리기능막의 실리콘 도트(10)의 수가 증가하기 때문에, 유지전하의 수가 증가한다. 따라서, 기록 및 소거시의 임계전압의 차이와 구동전류의 차이가 증가하기 때문에, 전압마진이 크고 신뢰성이 향상된 반도체 메모리 소자가 형성될 수 있다.
도 10d에는 메모리기능막이 충분히 채워진 막두께까지 실리콘 도트(10)를 적층한 경우의 전하저장영역이 도시되어 있다. 제조방법으로서는, 도 10a∼도 10c의 방법에 대해 실리콘 도트(10)의 형성 및 산화단계를 여러번 적절히 더 반복할 수도 있다. 단일층, 2층, 또는 3층의 도트의 경우보다 메모리 유지성능이 크게 향상된다. 또한, 메모리기능막의 실리콘 도트(10)의 수가 단일층, 2층, 또는 3층의 도트의 경우보다 증가하기 때문에, 유지전하의 수가 증가한다. 따라서, 기록 및 소거시의 임계전압의 차이와 구동전류의 차이가 증가하기 때문에, 전압마진이 크고 신뢰성이 향상된 비휘발성 메모리가 형성될 수 있다.
도 10e에는 제2절연체(32b)에 전하주입부 근처에 매우 작은 측벽의 형상으로 퇴적절연막(15)이 포함되어 있는 구조가 도시되어 있다. 제조방법으로서는, 제1절연체(32a)의 형성후, LPCVD 등의 스텝 커버리지가 양호한 방법에 의해 폴리실리콘을 퇴적시키고 에칭백함으로써, 도면에 도시된 바와 같이 전하저장영역의 모서리부에서 전하가 주입되는 부분에만 퇴적절연막을 형성한다. 그 후, 퇴적절연막을 형성하고 에칭백 단계를 행한다. 그리고나서, 도시된 구조가 제조된다.
상기 구조에 의해, 기록에 의해 주입되는 전자가 채널 부근 내에 한정되기 때문에, 소거에 의해 전자를 용이하게 제거하고, 오소거를 방지할 수 있다. 또한, 주입 전하의 양을 변화시키지 않고 전하를 유지할 수 있는 전하유지부의 체적이 감소하므로, 단위체적당 전하량이 증가될 수 있기 때문에, 전하를 효율적으로 기록/소거할 수 있고, 기록/소거속도가 빠른 반도체 메모리 장치가 제공된다. 이 효과는 상기 제5실시예와 동일하다. 그러나, 상기 구조에 의하면, 제2절연체(32b)가 퇴적절연막(15)을 더 덮고 있기 때문에, 게이트 전극과 소스/드레인 확산영역에 대한 콘택트 단계에서 퇴적절연막(15)과 콘택트가 단락되는 것을 방지할 수 있다. 여기서, 층간절연막과 측벽절연체는 다른 재료, 예를 들면, 산화막과 질화막으로 각각 만들어진다. 그러므로, 설계콘택트 마진이 작기 때문에, 장치가 소형화된다. 따라서, 비용이 낮은 반도체 메모리 장치가 제공된다.
도 10f에는 제2절연체(32b)의 전하주입부 부근에 폭이 좁은 측벽형상으로 퇴적절연막(15)이 포함되어 있는 구조가 도시되어 있다. 형성방법은 도 10e에 도시된 바와 동일할 수도 있고, 폴리실리콘의 퇴적막두께와 에칭량을 조정함으로써 형성될 수 있다. 또한, 효과도 도 10e과 동일하다.
도 10g에는 전하저장영역이 제2절연체(32b)와 L자형 퇴적절연막(15)으로 이루어진 구조가 도시되어 있다. 형성방법으로는, 제1절연체(32a)의 형성후, 폴리실리콘을 LPCVD 등의 스텝 커버리지가 양호한 방법에 의해 퇴적시키고 계속해서 퇴적절연막을 형성한다. 그 후, 폴리실리콘과 퇴적절연막을 에칭한다. 그리하여, 도시된 구조가 제조된다. 상기 구조에 의해, 도 10e와 동일한 효과를 얻을 수 있다.
또한, 도 10i에 도시된 바와 같이, 도 10g에 도시된 구조의 전하저장영역을 가지는 반도체 메모리 장치에 있어서, 제1절연체(32a)을 시리콘 산화막 또는 실리콘 산질화막으로 만들고, 퇴적절연막(15)을 실리콘 질화막으로 변경한 경우에는, 하기와 같은 점에 의해 보다 양호한 반도체 메모리 장치가 얻어진다.
전하를 트래핑하는 준위가 다수 존재하기 때문에, 큰 히스테리시스 특성을 얻을 수 있다. 또한, 전하유지시간이 길고, 누설경로의 발생에 기인하는 전하누설의 문제가 발생하지 않기 때문에, 유지특성이 양호하다. 또한, LSI 공정에서 매우 일반적으로 사용되는 재료이기 때문에, 제조비용이 낮아진다.
각각의 막을 형성하는 방법은 상기 제2실시예 또는 본 실시예에 기재된 형성방법을 따를 수도 있다. 그러나, 실리콘 질화막은 LPCVD 등의 스텝 커버리지가 양호한 방법에 의해 퇴적되는 것이 바람직하다.
도 10h에는 전하저장영역이 제2절연체(32b), L자형 퇴적절연막(15)과 실리콘 도트(10)로 이루어진 구조가 도시되어 있다. 형성방법으로는, 제1절연체(32a)를 형성한 후, 폴리실리콘을 LPCVD 등의 스텝 커버리지가 양호한 방법에 의해 퇴적하고, 표면을 산화시킨 후, 실리콘 도트를 형성하고, 계속해서 퇴적절연막을 형성한다. 상기 구조는 도 10a와 도 10h의 단계를 이용하여 형성될 수도 있다. 상기 구조에 의해, 반도체 기판과 복수의 미립자 사이에 반도체 또는 도체막이 존재함으로써, 미립자의 위치나 크기가 전계효과 트랜지스터의 임계전압에 미치는 영향을 억제할 수 있다. 따라서, 오판독이 억제된 반도체 메모리 장치가 제공될 수 있다.
또한, 하기와 같은 단계를 이용할 수 있다. 제1절연체(32a)를 형성한 후, LPCVD 등의 스텝 커버리지가 양호한 방법에 의해 폴리실리콘을 퇴적시키고, 그 표면을 산화시킨다. 그 후, 폴리실리콘을 퇴적한 조건과 동일한 조건하의 공정을 수행한다.
제1폴리실리콘 퇴적단계와 이 때의 단계에서의 하위(underlying)의 산화막의 조도(roughness)의 차이로 인해, 이 때의 단계에서 실리콘 도트가 형성된다. 그러한 실리콘 도트 형성을 수행하는 경우에는, 실리콘 도트가 너무 작으면 쿨롱차폐효과가 너무 강해져 전하의 주입이 어려워지고, 실리콘 도트가 너무 크면 얇은 막이 된다. 그러므로, 폴리실리콘막의 최적의 두께는 약 1∼20㎚이다. 전형적인 예로서는, 상기 폴리실리콘 막과 같은, 620℃의 SiH4분위기에서 저압 화학기상증착(LPCVD)에 의해 5㎚의 폴리실리콘막과 실리콘 도트를 형성할 수 있다.
도 10e∼도 10h에 도시된 전하저장영역은 좌우의 전하저장영역 사이의 단락을 방지하기 위해, 도 28a 및 도 28b에 도시된 바와 같은 게이트의 우회부(circumventive part)(제거영역(21))의 제거가 필요하다.
또한, 도 10e∼도 10h에 도시된 전하저장영역의 폴리실리콘에 있어서는, 전하를 유지하는 기능을 가지는 한, 폴리실리콘 이외의 어떠한 기판도 동일한 효과를 얻는다. 예를 들면, 실리콘 질화막, 도체, 또는 PZT나 PLZT 등의 강유전체일 수도 있다.
(제10실시예)
도 11a∼도 11d를 참조하여 본 발명의 제10실시예의 반도체 저장장치를 설명한다.
본 실시예의 반도체 저장장치는, 도 11a에 도시된 바와 같이, 게이트 절연체(2)를 통해 반도체 기판(1) 상에 형성된 게이트 전극(3)을 가지는 FET와, 상기 게이트 전극(3)의 양측에 대응하는 반도체 기판 표면상에 형성된 한 쌍의 소스/드레인 확산영역(13, 13)을 포함한다. 한 쌍의 소스/드레인 확산영역(13, 13) 사이의 영역은 채널형성영역(19)에 해당한다. 게이트 절연체(2)와 게이트 전극(3)은 게이트 스택(8)을 이룬다.
게이트 전극(3)의 양측부와 반도체 기판 표면 사이에는 측방으로 단면이 점차 넓어지는 오목부(50, 50)가 각각 형성되어 있다. 게이트 전극(3)의 측면은 게이트 절연체(2)의 표면에 대체로 수직인 평탄부(3a)와, 오목부(50)의 일부를 형성하기 위해 상기 평탄부의 하측과 인접하는 경사부(3b)를 가진다.
반도체 기판 표면은 게이트 절연체(2)를 통해 게이트 전극(3)의 바닥면에 대향하는 평탄부(1a)와, 오목부(50)의 일부를 형성하기 위해 게이트 길이방향에 대해 상기 평탄부의 양측에 각각 인접하는 경사부(1b, 1b), 및 상기 경사부(1b, 1b)의 외측에 각각 인접하는 바닥면부(1c, 1c)를 가진다.
게이트 전극(3)의 양측에는 오목부(50, 50)가 매립되도록 메모리 기능체(11, 11)가 형성된다. 메모리 기능체(11)는 전하를 저장하는 기능을 가지는 재료로 만들어진 전하유지부(31)와 저장된 전하의 소산을 방지하는 기능을 가지는 소산방지 유전체(편의상, 일반적으로 참조부호 32로 표시)로 이루어진다.
본 예에서, 소산방지 유전체(32)는 전하유지부(31) 및 반도체 기판(1)뿐만 아니라 전하유지부(31) 및 게이트 전극(3)이 각각 서로 격리되도록 반도체 기판 표면의 경사부(1b) 및 바닥면부(1c)뿐만 아니라 게이트 전극의 측면의 경사부 및 평탄부(3a)를 덮고 있고 막두께가 실질적으로 균일한 제1유전체(32a)로 이루어진다.
게이트 길이방향에 대한 소스/드레인 확산영역(13)과 게이트 전극(3)의 바닥면 사이에는 공간(오프셋영역)(20)이 형성되어 있다. 각 공간(20)은 메모리 기능체(11)로 덮여있다.
즉, FET로 이루어진 본 반도체 저장 장치에 있어서, 반도체 기판(1)의 표면에는 스웰링부(swelling portion)가 형성되고 게이트 전극(3)의 측면의 하부가 역방향으로 테이퍼져 있다. 채널형성영역(19)은 게이트 전극 아래에 형성되고, 채널형성영역(19)의 양측에는 채널형성영역의 반대의 도전형을 가지는 한 쌍의 소스/드레인 확산영역(13, 13)이 형성되어 있다. 게이트 전극(3)의 측벽에는 전하를 저장하는 기능을 가지는 실리콘 질화물로 형성된 전하유지부(31)와 저장된 전하의 소산을 방지하는 기능을 가지는 소산방지 유전체(32)로 각각 이루어진 메모리 기능체(11, 11)가 형성되어 있다.
오프셋영역(20)은 각각 메모리 기능체(11)로 덮여있기 때문에, 게이트 전극(3)에 인가되는 전압에 의해 한쪽의 소스/드레인 확산영역(13)으로부터 다른 한쪽의 소스/드레인 확산영역(13)으로 흐르는 전류량은 메모리 기능체(11, 11)에 의해 유지되는 전하량에 따라 바뀔 수 있다.
도면에 도시된 바와 같이, 전하유지부는 종래기술에서 도시된 바와 같이 게이트 절연체의 기능을 발휘하는 FET 부분이 아니라 게이트 전극의 양측부에 형성되기 때문에, 종래기술에서의 과소거의 문제점이 해결될 수 있다.
또한, 소스/드레인 확산영역(13, 13)은 반도체 기판 표면의 바닥면 부분(1c, 1c)에 배치되고, 게이트 스택(8)은 반도체 기판 표면의 평탄부(1a)에 위치하며, 이들 부재들은 경사부(1b)를 통해 서로 떨어져 있다. 따라서, 실질적인 오프셋 폭이 설계(횡방향)오프셋 폭보다 커지기 때문에, 충분한 오프셋 폭이 유지되면서 장치의 소형화가 가능하다. 또한, 한 쌍의 소스/드레인 확산영역(13, 13) 사이의 거리는 구조적인 이유로 기본설계보다 실질적으로 커져, 소형화로 인한 펀치스루(punch-through) 및 단채널 효과 등의 트랜지스터 동작의 악화가 억제된다. 따라서, 소형화에 적함하고 제조비용이 억제될 수 있는 반도체 저장장치가 제공될 수 있다.
소스/드레인 확산영역(13)은 도면에 도시된 바와 같이 반도체 기판 표면의 경사부(1b) 상에 연장되지 않도록 형성되지만, 이에 한정되지 않는다. 즉, 소스/드레인 확산영역(13)은 소스/드레인 확산영역(13)이 경사부상에 연장되도록 형성되는 경우 반도체 기판 표면 상에 게이트 스택(8)을 형성하는 게이트 전극(3)의 바닥면부에 더 오프셋되도록 형성되어야 한다. 또한, 그렇게 함으로써, 기록시에 발생하는 열전자가 메모리 기능체 내에 주입되는 효율이 향상될 수 있다. 또한, 그러한 구성에 의하면, 오프셋 영역(2)이 게이트 전극을 덮도록 형성될 수 있기 때문에, 단채널 효과가 억제될 수 있어서, 소형화를 이룰 수 잇다. 또한, 게이트 전극(3)의 전압에 의한 전자의 주입 또는 방출에 있어서, 게이트 전극(3)은 오프셋 영역(20) 위에 위치하기 때문에, 전자의 주입 또는 방출이 더욱 효과적으로 이루어질 수 있다. 그러므로, 기록속도가 향상될 수 있다.
또한, 구조적인 이유로, 게이트 전극(3)의 전압이 메모리 기능체(11, 11)의 채널 부근에 효과적으로 영향을 주기 때문에, 전하가 더욱 용이하게 주입 및 소거된다. 따라서, 기록/소거 또는 판독 오류가 억제되고 신뢰성이 높은 반도체 저장장치가 제공될 수 있다. 또한, 게이트 전극(3)의 전압은 채널의 오프셋부에 효과적으로 영향을 주기 때문에, 소거동작에서의 구동전류가 커서 오판독이 억제될 수 있고 판독속도가 빠른 반도체 저장장치가 제공될 수 있다.
또한, 반도체 저장장치는, 메모리 기능체(11)에 의한 가변저항효과로 인해, 선택 트랜지스터와 메모리 트랜지스터 모두의 기능을 가지는 메모리 셀로서 기능할 수 있다.
반도체 기판(1)과 게이트 전극(3)은 실리콘으로 만들어진 재료로 형성되는 것이 바람직하다. 이러한 경우, 반도체 기판(1)과 게이트 전극(3)은 근래 반도체 장치의 재료로서 일반적으로 사용되는 실리콘으로 형성되기 때문에, 종래의 반도체 제조공정과의 호환성이 매우 높은 반도체 공정을 구출할 수 있다. 따라서, 제조비용이 낮은 반도체 저장장치가 제공될 수 있다.
또한, 본 발명의 반도체 저장장치의 실시예에 있어서, 하나의 소자에 2비트 이상의 정보가 저장되어, 반도체 저장장치가 4가 이상의 정보를 저장하는 메모리 소자로서 기능하도록 만들어질 수 있다.
또한, 본 발명의 반도체 저장장치는 하기의 구성을 가질 수도 있다.
이하, 메모리 기능체의 호칭과 각 부분을 다음과 같이 규정한다.
도 11a∼도 11c에 도시된 바와 같이, 메모리 기능체(11)는, 전하를 저장하는 기능을 가지는 재료로 만들어지고 게이트 전극(3) 옆에 형성되는 전하유지부(31)와, 저장된 전자의 소산을 방지하는 기능을 가지는 소산방지 유전체(32)로 이루어진다고 가정한다. 이 경우, 소산방지 유전체(32)는 제1유전체(32a)와 제2유전체(32b)를 가질 수도 있고(도 11b, 도 11c), 제2유전체는 가지지 않고 제1유전체만을 가질 수도 있다(도 11a).
제1유전체(32a)는, 전하유지부(31)가 게이트 전극(3) 및 반도체 기판(1)으로부터 격리되도록 형성되고, 제2유전체(32b)는 전하유지부(31) 외측의 측벽스페이서로서 형성되며, 제1유전체(32a)와 제2유전체(32b) 모두는 저장된 전하의 소산을 방지하는 기능을 가진다. 그 결과, 전하유지 특성이 향상된다.
또한, 도 11a∼도 11d에 도시된 바와 같이, 소스/드레인 확산영역(13)은 반도체 기판(1)의 표면에서 채널 방향으로 게이트 전극(3)으로부터 떨어져 있다. 보다 상세하게는, 게이트 전극(3)과 게이트 절연체(2)로 이루어진 게이트 스택(8)과 소스/드레인 확산영역(13)은 반도체 기판 표면 부분에서 서로 떨어져 있다. 즉, 반도체 기판(1)의 표면 상에서, 소스/드레인 확산영역(13)은 (게이트 절연체(2)를 통해) 게이트 전극(3)의 바닥면 바로 아래에 존재하지 않고, 오프셋영역(20)의 폭의 범위만큼 떨어져 있다. 즉, 소스영역과 드레인 영역 사이의 채널형성영역(19)은 메모리 기능체(11)의 아래에 반도체 기판(1)의 표면의 오프셋영역(20)의 폭에 걸쳐 배치된다. 그 결과, 메모리 기능체 내로의 정공의 주입뿐만 아니라 전자의 주입도 효율적으로 수행되어, 기록 및 소거속도가 빠른 반도체 저장장치가 형성될 수 있다.
따라서, 반도체 저장장치에 있어서, 소스/드레인 확산영역(13)이 게이트 전극(3)으로부터 오프셋되기 때문에, 게이트 전극(3)에 인가되는 전압에 의한 메모리 기능체(11) 아래의 오프셋 영역의 역전성(invertibility)의 정도를 메모리 기능체(11)에 저장된 전하량에 의해 크게 변화시킬 수 있어서, 메모리 효과를 증가시킬 수 있다. 또한, 통상 구조의 MOSFET에 비해, 단채널 효과가 억제될 수 있어서, 게이트 길이를 줄일 수 있다. 그로 인해, 단채널 효과 억제에 대한 구조적인 적정도(suitability)에 의해, 오프셋 배치가 없는 논리 트랜지스터에 비해 막두께가 더 두꺼운 게이트 절연체를 사용할 수 있어서, 신뢰성을 높일 수 있다.
또한, 반도체 저장장치의 메모리 기능체(11)는 게이트 절연체(2)와 독립적으로 형성된다. 그러므로, 메모리 기능체(11)에 의해 작용하는 메모리기능과 게이트 절연체(2)에 의해 작용하는 트랜지스터 동작기능이 서로 분리된다. 또한, 같은 이유로, 메모리 기능체(11)를 형성하기 위해 메모리기능에 적합한 재료가 선택될 수 있다.
이러한 경우, 도 11c에 도시된 바와 같이, 메모리 기능체(11)의 전하유지부(31)는 게이트 전극(3) 또는 반도체 기판(1)의 외형을 따라 굴곡되도록 형성된다. 본 도면에서 전하유지부(31)는 곡선으로 표시되어 있지만, 간략화를 위해 본 도면 이후의 몇몇 도면에서는 굴곡부가 생략되어 있다. 그러므로, 각 실시예를 고려하여 외형을 적절하게 해석할 필요가 있다.
또한, 도 11d에 도시된 바와 같이, 소스/드레인 확산영역과 동일한 도전형이고 소스/드레인 확산영역보다 접합깊이가 얕은 연장부(6, 6)가 한 쌍의 소스/드레인 확산영역(13, 13)의 내측, 즉, 오프셋 영역에 형성될 수 있다. 연장부(6)(일반적으로, 참조부호 18로 표시)를 포함하는 소스/드레인 영역의 형성에 의해, 단채널 효과가 억제되면서 경사부(1b) 상으로 연장하도록 연장부를 포함하는 소스/드레인 확산영역(18)을 형성할 수 있게 된다. 따라서, 메모리 기능체 내로의 열전자의 주입효과가 향상되어, 기록이 효과적으로 이루어진다. 또한, 오프셋 영역의 상부가 게이트 전극(3)을 덮도록 형성될 수 있기 때문에, 단채널 효과가 억제될 수 있어서, 소형화가 이루어질 수 있다. 또한, 게이트 전극(3)은 오프셋 영역 위에 위치하기 때문에, 게이트 전극(3)의 전압으로 전하의 주입 및 방출이 더욱 효율적으로 이루어질 수 있기 때문에, 기록속도가 향상될 수 있다. 그러한 경우, 연장부(6)가 소스/드레인 확산영역(18)의 다른 한쪽 부분(소스/드레인 확산영역)(13)보다 더 약하게 도핑되면, 단채널 효과가 크게 억제될 수 있고, 반대로, 연장부(6)가 짙게 도핑되면, 핫캐리어 발생 효율이 더욱 향상될 수 있다.
또한, 연장부(6)를 포함하는 소스/드레인 확산영역(18)의 내측에, 게이트 전극의 바닥면 바로 아래에 위치한 채널형성영역보다 더욱 짙게 도핑된 카운터 영역(22)이 소스/드레인 확산영역의 반대의 도전형으로 형성되고, 열전자의 발생 효율이 더욱 향상될 수 있기 때문에, 기록 효율이 크게 향상될 수 있다.
또한, 그러한 카운터 영역이 소스/드레인 확산영역(13, 13), 즉, 도 11a∼도 11c에 도시된 반도체 저장장치의 확산영역에 형성되는 경우에도, 기록효율이 동일하게 향상된다.
또한, 본 반도체 저장장치는 다음의 모드에서 실시될 수도 있다.
본 발명의 반도체 저장장치의 메모리를 형성하는 반도체 저장소자는 주로, 게이트 절연체, 상기 게이트 절연체 상에 형성된 게이트 전극, 상기 반도체 저장소자의 상기 게이트 전극의 양측에 형성되는 메모리 기능체, 상기 게이트 전극 아래에 형성된 채널형성영역, 및 상기 채널형성영역의 양측에 형성되고 상기 채널형성영역의 반대의 도전형을 가지는 소스/드레인 확산영역으로 이루어진다.
본 반도체 저장장치는 1개의 메모리 기능체에 2가 이상의 정보를 저장하기 때문에, 4가 이상의 정보를 저장하는 반도체 저장소자로서 기능한다. 또한, 반도체 저장소자는, 메모리 기능체의 가변저항효과 기능에 의해, 선택트랜지스터와 메모리 트랜지스터의 기능을 동시에 가지는 메모리 셀로서도 기능한다. 그러나, 본 반도체 저장소자는 4가 이상의 정보를 저장하도록 만들 필요는 없지만, 2가의 정보를 저장하도록 만들 수도 있다.
본 발명의 반도체 장치를 이루는 반도체 저장소자는 반도체 기판상, 또는 반도체 기판에 형성되어 있고 반도체 기판의 채널형성영역과 동일한 도전형을 가지는 웰영역에 형성된다.
반도체 기판은 반도체 장치에 적합하다면 특별히 한정되지 않고, 실리콘과 게르마늄을 포함하는 원소반도체로 만들어진 기판, SiGe, GaAs, InGaAs, ZnSe, 및 GaN을 포함하는 화합물 반도체, SOI(Silicon On Insulator)기판, 및 다층 SOI기판으로 만들어진 기판, 및 글래스 또는 플라스틱 기판 상에 반도체층을 가지는 기판 등의 다양한 기판을 사용할 수도 있다. 이것들 중에서, 실리콘 기판, 또는 실리콘표면층을 가지는 SOI기판이 바람직하다. 반도체 기판 또는 반도체 층은, 내측을 흐르는 전류량이 약간 다르지만, 단결정(예를 들면, 에피택셜 성장에 의해 얻어진 단결정), 다결정, 또는 비경정질 중 어느 하나일 수 있다.
반도체 기판 또는 반도체층에는, 소자격리영역이 형성되는 것이 바람직하고, 트랜지스터, 커패시터 및 저항, 그것들이 조합된 회로, 반도체 장치, 및 층간절연막 또는 막들을 조합하여 단층 또는 다층구조로 형성하는 것이 더욱 바람직하다. 소자격리영역은 LOCOS(local oxidation of silicon)막, 트렌치 산화막, 및 STI(Shallow Trench Isolation)을 포함하는 어떠한 다양한 소자격리막에 의해서도 형성될 수 있다. 반도체 기판은 P형 또는 N형 도전형 중 어느 하나의 도전형을 가질 수 있고, 반도체 기판에는 적어도 1개의 제1도전형(P형 또는 N형)의 웰영역이 형성되어 있는 것이 바람직하다. 반도체 기판 및 웰영역의 불순물 농도는 종래기술에서 공지의 범위 내에 있을 수 있다. SOI기판을 반도체 기판으로써 이용하는 경우, 표면 반도체 층에는 웰영역이 형성될 수도 있고, 또한, 채널형성영역 아래에는 바디영역이 구비될 수도 있다.
게이트 절연체의 예는 특별히 한정되지 않고, 실리콘 산화막 및 실리콘 질화막을 포함하는 절연막, 및 알루미늄 산화막, 티타늄 산화막, 탄탈 산화막, 하프늄 산화막을 포함하는 고유전체막 등을 단층막 또는 다층막의 형태로 반도체 장치에 일반적으로 사용되는 것들을 포함한다. 이것들 중에서, 실리콘 산화막이 바람직하다. 게이트 절연체의 적절한 두께는, 예를 들면, 등가 절연체 두께로 약 1∼20㎚이고, 1∼6㎚이 바람직하다. 게이트 절연체는 게이트 전극의 우측 바로 아래에 형성될 수도 있고, 게이트 전극보다 (폭이) 넓게 형성될 수도 있다.
게이트 전극 또는 전극들은 통상 반도체 장치에 사용되는 형상 또는 하단부에 오목부를 가지는 형상으로 게이트 절연체 상에 형성된다. 여기서, "단일 게이트 전극"은 단층 또는 다층 도전막으로 이루어진 게이트 전극으로서 규정되고 단일의 분리할 수 없는 것으로 형성된다. 게이트 전극은 각 측면에 측벽 절연막을 가질 수도 있다. 게이트 전극은 일반적으로 반도체 장치에 이용되는 것이라면 특별히 한정되지 않고, 폴리실리콘; 구리와 알루미늄을 포함하는 금속, 텅스텐, 티타늄, 및 탄탈을 포함하는 고융점 금속; 및 고융점 금속들의 실리사이드가 단일층 또는 다층의 형태로 된 도전막을 들 수 있다. 게이트 전극은 예를 들면, 약 50∼400㎚의 막두께로 형성되는 것이 적절하다. 채널형성영역은 게이트 전극 아래에 형성된다.
메모리 기능체는 적어도 전하를 유지하는 기능, 전하를 저장 및 유지하는 기능, 전하를 트래핑하는 기능 또는 전하분극상태로 유지하는 기능을 가지는 막 또는 영역을 가진다. 이들 기능을 가지는 재료로는 실리콘 질화물, 실리콘, 인 또는 붕소 등의 불순물을 포함하는 실리케이트 유리; 실리콘 카바이드, 알루미나; 하프늄 옥사이드, 지르코늄 옥사이드, 또는 탄탈 옥사이드 등의 고유전체 물질; 탄탈 옥사이드; 아연 옥사이드, 및 금속을 포함한다. 메모리 기능체는 예를 들면, 실리콘 질화막을 포함하는 절연막; 도전막 또는 반도체층이 내측에 결합되는 절연막; 하나 이상의 도체 도트 또는 반도체 도트를 포함하는 절연막의 단층 또는 다층 구조로 형성될 수도 있다. 이것들 중에서, 트래핑 전하에 대한 다수의 준위가 존재함으로써 큰 히스테리시스 특성을 얻을 수 있고 전하유지시간이 길고 누설경로의 발생에의한 전하의 누설이 발생되기 어려워 양호한 유지특성을 가지고 있으며, LSI 공정에 일반적으로 사용되는 재료이기 때문에, 실리콘 질화물이 바람직하다.
실리콘 질화막 등의 전하유지기능을 가지는 절연막을 내측에 포함하는 절연막의 이용하면 메모리 유지에 관한 신뢰성을 증가시킬 수 있다. 실리콘 질화막은 절연체가기 때문에, 전하의 일부가 누설된 경우에도 실리콘 질화막 전체의 전하를 즉시 잃지는 않는다. 또한, 복수의 저장장치를 배치한 경우에, 저장장치들 간의 거리가 짧고 인접하는 메모리 기능체가 서로 접촉하는 경우에도, 메모리 기능체가 도체로 이루어진 경우와는 달리 각 메모리 기능체에 저장된 정보를 잃지 않는다. 또한, 메모리 기능체에 콘택트 플러그를 보다 가까이 배치할 수 있고, 어떤 경우에는, 메모리 기능체와 중첩되도록 콘택트 플러그를 배치하여 저장장치의 소형화를 용이하게 할 수 있다. 메모리 유지에 관한 신뢰성을 더 증가시키는데 있어서, 전하를 유지하는 기능을 가지는 절연체는 막 형상으로 될 필요는 없고, 전하를 유지하는 기능을 가지는 절연체가 절연막에 분산되어 있는 식으로 존재하는 것이 바람직하다. 보다 상세하게는, 실리콘 산화물과 같이 전하를 유지하기 어려운 재료 위에 절연체가 도트 형상으로 분산되어 있는 것이 바람직하다.
또한, 메모리 기능체로서 도전막 또는 반도체층을 내측에 포하하는 절연체 막의 이용하면 도체 또는 반도체 내에 주입된 전하량을 자유롭게 제어할 수 있기 때문에, 다중 준위 셀을 용이하게 얻을 수 있다는 효과가 있다.
또한, 하나 이상의 도체 또는 반도체 도트를 포함하는 절연막을 메모리 기능체로서 이용하면, 전하의 직접적인 터널링에 의한 기록 및 소거를 용이하게 수행할수 있기 때문에, 전력소비를 줄일 수 있다는 효과가 있다.
또한, 메모리 기능체로서, 전기장에 의해 분극방향이 변화하는 PZT(lead zirconate titanate)와 PLZT(lead lanthanum zirconate titanate) 등의 강유전체 막을 이용할 수 있다. 이 경우, 강유전체막의 표면상의 분극에 의해 전하가 실질적으로 발생하고 그 상태에서 유지된다. 그러므로, 메모리기능을 가지는 막의 외측으로부터 전하가 공급되어, 전하를 트래핑하는 막과 동일한 히스테리시스 특성을 얻을 수 있다. 또한, 막의 외측으로부터 전하를 주입할 필요가 없고, 막의 전하의 분극에 의해서만 히스테리시스 특성을 얻을 수 있기 때문에, 기록 및 소거속도가 빨라진다.
메모리 기능체는 전하의 누설을 차단하는 영역 또는 전하의 누설을 차단하는 기능을 가지는 막을 더 포함하는 것이 바람직하다. 전하의 누설을 차단하는 기능을 발휘하는 재료로는 실리콘 산화물이 있다.
메모리 기능체에 포함된 전하유지부는 게이트 전극의 양측에 직접적으로 또는 절연막을 통해 형성되고, 반도체 기판(웰영역, 바디영역, 또는 소스/드레인 영역 또는 확산층 영역) 상에 직접적으로 또는 게이트 절연체 또는 절연막을 통해 배치된다. 게이트 전극의 양측의 전하유지부는 게이트 전극의 측벽 전체 또는 일부를 직접적으로 또는 절연막을 통해 덮도록 형성되는 것이 바람직하다. 게이트 전극이 하부 에지측에 오목부를 가지는 경우에는, 전하유지부는 전체 오목부 또는 오목부의 일부를 직접적으로 또는 절연막을 통해 채우도록 형성될 수도 있다.
게이트 전극은 메모리 기능체의 측벽에만 형성되거나 메모리 기능체의 상부가 덮이지 않도록 형성되는 것이 바람직하다. 그러한 배치에서는, 콘택트 플러그를 게이트 전극에 더 가까이 배치시킬 수 있어서, 반도체 저장 소자의 소형화를 용이하게 한다. 또한, 그러한 간단한 배치를 가지는 반도체 저장소자가 용이하게 제조되어, 수율이 증가한다.
도전막을 전하유지부로 사용하는 경우, 전하유지막이 반도체 기판(웰영역, 바디영역, 또는 소스/드레인 확산영역 또는 확산측 영역) 또는 게이트 전극과 직접 접촉하지 않도록 전하유지부를 절연막의 삽입물과 함께 배치하는 것이 바람직하다. 이는, 예를 들면, 도전막과 절연막으로 구성된 다층구조, 도트형 도전막을 절연막에 분산시킨 구조, 및 게이트의 측벽에 형성된 측벽절연막 부분 내에 도전막을 분산시킨 구조에 의해 이루어진다.
소스/드레인 확산영역은 반도체 기판 또는 웰영역의 반대의 도전형을 가지는 확산영역으로서 게이트 전극으로부터 대향하는 메모리 기능체 측에 배치되어 있다. 소스/드레인 확산영역이 반도체 기판 또는 웰영역에 결합된 부분에서는 불순물 농도가 급증하는 것이 바람직하다. 이는 급증하는 불순물 농도가 낮은 전압으로 열전자와 열정공을 효율적으로 발생시켜 보다 낮은 전압으로 고속 동작을 가능하게 하기 때문이다. 소스/드레인 확산영역의 접합깊이는 특별히 한정되지 않으므로 제조되는 메모리 장치의 성능 등에 따라 필요한 만큼 조정할 수 있다. 접합깊이는 표면반도체층의 막두께과 거의 동일한 것이 바람직하지만, SOI기판을 반도체 기판으로서 사용하는 경우에는, 소스/드레인 확산영역의 접합깊이는 표면 반도체층의 막두께보다 얇을 수도 있다.
소스/드레인 확산영역은 게이트 전극의 에지와 중첩하거나, 게이트 전극의 에지와 만나거나, 또는 게이트 전극의 에지로부터 오프셋되도록 배치될 수도 있다. 특히, 소스/드레인 확산영역이 게이트 전극의 에지에 대해 오프셋되는 것이 바람직하다. 이는, 이러한 경우, 전압이 게이트 전극에 인가되면, 전하유지부 아래의 오프셋 영역의 반전의 용이성이 메모리 기능체에 저장된 전하량에 의해 크게 변화하여, 메모리 효과가 증가하고 단채널 효과가 감소하기 때문이다. 그러나, 지나치게 많이 오프셋되면 소스와 드레인 사이의 구동 전류가 감소한다. 그러므로, 오프셋량, 즉, 게이트 전극의 한쪽 에지로부터 게이트 길이 방향으로 가까운 쪽의 소스 또는 드레인 영역까지의 거리가 게이트 길이방향으로의 전하유지부의 두께보다 짧은 것이 바람직하다. 특히 중요한 점은 메모리 기능체의 전하유지부의 적어도 일부가 확산층 영역으로서 기능하는 소스/드레인 확산영역과 중첩한다는 것이다. 이는
본 발명의 반도체 장치를 구성하는 반도체 저장소자의 본질이 메모리 기능체의 측벽부에만 존재하는 게이트 전극과 소스/드레인 확산영역 사이의 전압차에 의해 메모리 기능체를 가로지르는 전기장으로 메모리를 재기록하는 것이기 때문이다.
소스/드레인 확산영역의 일부는 채널형성영역의 표면, 즉, 게이트 절연체의 하면보다 높은 위치까지 연장될 수도 있다.
이러한 경우, 도전막이 반도체 기판에 형성된 소스/드레인 확산영역에 소스/드레인 확산영역과 함께 일체적으로 배치되는 것이 적절하다. 도전막의 예로는, 폴리시릴콘 등의 반도체, 비결정질 실리콘, 실리사이드, 및 상기 금속 및 고융점 금속을 포함한다. 이것들 중에서, 폴리실리콘이 바람직하다. 폴리실리콘은 반도체 기판보다 불순물 확산속도가 매우 빠르기 때문에, 반도체 기판의 소스/드레인 확산영역의 접합깊이를 얕게 하는 것이 용이하고, 단채널 효과를 제어하기가 용이하다. 이 경우, 소스/드레인 확산영역은 전하유지막의 적어도 일부가 소스/드레인 확산영역의 일부와 게이트 전극 사이에 개재되도록 배치되는 것이 바람직하다.
본 발명의 반도체 저장소자는 워드선 또는 게이트 전극의 측벽에 단층 또는 적층 구조의 측벽 스페이서를 형성하는 방법과 동일한 방법에 따른 통상의 반도체 공정에 의해 형성될 수 있다. 구체적으로는, 게이트 전극 또는 워드선을 형성하는 단계, 전하유지부, 전하유지부/절연막, 절연막/전하유지부, 절연막/전하유지부/절연막 등의 전하유지부를 포함하는 단층막 또는 다층막을 형성하는 단계, 및 적당한 조건하에서 에칭백에 의해 막 또는 막들을 측벽스페이서 형상으로 남기는 단계를 포함하는 방법; 절연막 또는 전하유지부를 형성하는 단계, 적당한 조건하에서 에칭백에 의해 막을 측벽 스페이서 형상으로 남기는 단계, 및 전하유지부 또는 절연막을 더 형성하고 적당한 조건하에서 에칭백에 의해 막을 측벽 스페이서 형상으로 남기는 단계를 포함하는 방법; 미립자 전하유지재료가 분산되어 있는 절연막 재료를, 게이트 전극을 포함하는 반도체 웨이퍼 상에 피복 또는 퇴적하는 단계, 및 적당한 조건하에서 에칭백에 의해 절연막 재료를 측벽 스페이서 형상으로 남기는 단계를 포함하는 방법; 게이트 전극을 형성하는 단계; 단층막 또는 다층막을 형성하는 단계, 및 마스크를 이용하여 패터닝을 수행하는 단계를 포함하는 방법 등을 들 수 있다. 또한, 게이트 전극 또는 전극을 형성하는 단계 이전에, 전하유지부, 전하유지부/절연막, 절연막/전하유지부, 또는 절연막/전하유집/절연막을 형성하는 단계. 채널형성영역이 되는 영역에 막 또는 막들을 통해 개구를 형성하는 단계, 웨이퍼의 상부면 전체에 게이트 전극 재료막을 형성하는 단계, 및 이 게이트 전극 재료막을 상기 개구보다 크고 상기 개구를 둘러싸는 형상으로 패터닝하는 단계를 포함하는 방법을 들 수 있다.
본 발명의 반도체 저장소자를 배치함으로써 메모리 셀이 구성되면, 반도체 저장소자의 최량의 모드를 만족하기 위한 필요조건들은 다음과 같다.
(ⅰ) 복수의 반도체 저장소자의 게이트 전극의 집적체에 의해 워드선의 기능을 가진다.
(ⅱ) 메모리 기능체는 각 워드선의 양측에 형성된다.
(ⅲ) 전하를 메모리 기능체에 유지하는 재료는 절연체, 특히, 실리콘 질화물이다.
(ⅳ) 메모리 기능체는 ONO(Oxide Nitride Oxide)막으로 구성되고, 실리콘 질화막은 게이트 절연체의 표면에 거의 평행한 표면을 가진다.
(ⅴ) 각 메모리 기능체의 실리콘 질화막은 실리콘 산화막에 의해 워드선과 채널형성영역으로부터 분리되어 있다.
(ⅵ) 각 메모리 기능체의 실리콘 질화막은 대응하는 확산영역과 중첩한다.
(ⅶ) 게이트 전극의 표면과 거의 평행한 표면을 가지는 실리콘 절연막을 채널형성영역 또는 반도체층으로부터 분리하는 절연막의 두께는 게이트 절연체의 두께와 다르다.
(ⅷ) 하나의 반도체 저장소자의 기록 및 소거동작은 단일 워드선에 의해 수행된다.
(ⅸ) 각 메모리 기능체 상에는 기록 및 소거동작을 보조하는 기능을 가지는 전극(워드선)이 없다.
(ⅹ) 각 메모리 기능체 우측 아래의 확산영역과 접촉하는 부분은 확산영역의 도전형의 반대의 도전형의 불순물 농도가 짙은 영역을 가진다.
최량의 모드는 이들 조건들을 모두 만족하는 모드이지만, 모든 조건들을 만족할 필요는 없다.
상기 조건의 일부를 만족하는 경우에는, 조건의 가장 바람직한 조합이 있다. 예를 들면, (ⅲ)전하를 메모리 기능체에 유지하는 재료는 절연체, 특히, 실리콘 질화물이고, (ⅸ)각 메모리 기능체 상에는 기록 및 소거동작을 보조하는 기능을 가지는 전극(워드선)이 없으며, (ⅵ)각 메모리 기능체의 실리콘 질화막은 대응하는 확산영역과 중첩한다는 가장 바람직한 조합이 존재한다. 발명자의 연구에 따르면, 절연체가 메모리 기능체에 전하를 유지하고 각 메모리 기능체상에 기록 및 소거동작을 보조하는 기능을 가지는 전극이 없으면, 각 메모리 기능체의 절연체(실리콘 질화막)이 대응하는 확산영역과 중첩하는 경우에만 길고 동작이 수행된다. 즉, 조건(ⅲ)과 (ⅸ)를 만족하면, 조건(ⅵ)를 만족하는 것이 특히 바람직하다. 한편, 전도체가 전하를 메모리 기능체에 유지하거나 기록 및 소거동작을 보조하는 기능을 가지는 전극이 각 메모리 기능체에 있는 경우에는, 각 메모리 기능체의 절연체가 대응하는 확산영역과 중첩하지 않는 경우에도 기록 동작이 수행된다. 그러나, 절연체가 메모리 기능체에 전하를 유지하거나 기록 및 소거를 보조하는 기능을 가지는 전극이 각 메모리 기능체에 없는 경우에는, 다음과 같은 큰 이점이 얻어진다. 즉, 콘택트 플러그를 메모리 기능체에 가까이 배치할 수 있다. 또는, 반도체 저장소자가 거로 가까이 위치하는 경우에도, 복수의 메모리 기능체가 서로 간섭하지 않고, 저장정보가 유지될 수 있다. 그러므로, 반도체 저장소자의 소형화가 용이해진다. 또한, 소자 구조가 간단하기 때문에, 제조공정 단계의 수가 감소하고, 수율이 향상된다. 또한, 논리회로와 아날로그 회로를 구성하는 트랜지스터와의 조합이 용이해질 수 있다. 또한, 우리는 5V 이하의 낮은 전압에서도 기록 및 소거동작이 수행될 수 있다는 사실을 확인하였다. 이는 조건(ⅲ),(ⅸ), 및 (ⅵ)를 만족하는 것이 특히 바람직한 이유이다.
반도체 저장소자가 논리소자와 조합되어 있는 본 발명의 반도체 장치는 전지구동 휴대전자기기, 특히 이동정보단말에 적용할 수 있다. 휴대전자기기의 예로는 이동정보단말 외에 이동전화와 게임기를 들 수 있다.
제10실시예는 N채널 장치를 설명한다. 그러나, 불순물의 도전형이 반대인 경우에는 P채널 장치일 수도 있다.
또한, 도면에서, 동일한 재료 및 물질이 사용되고 동일한 형상을 표시할 필요가 없는 부분에는 동일한 참조부호를 부여하였다.
또한, 도면은 개략적이고, 두께와 면간의 치수관계, 층과 부분간의 두께와 크기의 비율 등을 실제와 다르다. 그러므로, 두께와 크기의 구체적인 치수는 다음의 설명을 고려하여 판단해야 한다. 또한, 물론, 도면들간에는 상호 치수관계와 비율이 다른 부분이 포함되어 있다
또한, 본 발명에서 설명된 층과 부분의 두께 및 치수는 특별히 설명되지 않는한 반도체 장치의 형성이 완료된 상태의 최종 형상의 치수이다. 그러므로, 최종형상의 치수는 막과 불순물 영역 등의 형성 직후의 치수에 비해 이후의 공정의 열이력 등에 따라 다소 변화할 수도 있다.
(제11실시예)
도 12a∼도 12d를 참조하여 본 발명의 제11실시에의 반도체 저장장치를 설명한다.
이하, 제조공정을 도 12a∼도 12d를 따라 순서대로 설명한다.
도 12a에 도시된 바와 같이, MOS구조를 가지고 있고 MOS(Metal-Oxide-Semiconductor) 형성공정을 거친 게이트 절연체(2) 및 게이트 전극(3), 즉, 게이트 스택(8)이 P도전형을 가지는 실리콘 기판(1) 상에 형성된다.
전형적인 MOS 형성공정은 다음과 같다.
우선, 필요에 따라, 공지의 방법에 의해 소자격리영역을 실리콘으로 만들어지고 P형 반도체 영역을 가지는 반도체 기판(1) 상에 형성한다. 소자격리영역은 서로 인접하는 소자들 사이에서 기판을 통해 누설전류가 흐르는 것을 방지할 수 있다. 그러나, 서로 인접하는 소자들이 소스/드레인 확산영역(13)과 공통으로 결합되어 있는 경우에도, 그러한 소자격리영역을 형성할 필요가 없다. 소자격리영역을 형성하면 기판을 통해 이웃하는 소자들 사이에 누설전류가 흐르는 것을 방지할 수 있다. 그러한 소자격리영역은
공유되어 있는 소스/드레인 확산영역들 사이에 이웃하는 소자들에 대해 형성될 필요가 없다. 상기 공지의 소자격리영역 형성 방법은 LOCOS 산화물을 사용하는 공지의 방법, 트렌치 격리영역을 이용하는 공지의 방법, 또는 다른 공지의 방법이라면 어떠한 것이라도 소자를 서로로부터 격리하는 목적을 이룰 수 있는 것이면 된다. 본 실시예에 있어서, 소자격리영역이 형성되지 않은 경우에는 소자격리영역이 도면에 도시되어 있지 않다.
다음으로, 상세하게 도시되어 있지 않지만, 반도체 기판의 노출면과 그 둘레에는 불순물 확산영역이 형성되어 있다. 이 불순물 확산영역은 임계전압의 제어와 채널형성영역의 불순물 농도의 증가를 위한 것이다. 적절한 임계전압을 얻기 위해 공지의 방법에 의해 적절한 불순물 확산영역을 형성할 수도 있다.
다음으로, 반도체 영역의 노출면 전체에는 유전체막이 형성된다. 누설을 억제할 수만 있는 이 유전체막은 산화막, 질화막, 산화막과 질화막의 복합막, 하프늄 산화막이나 지르코늄 산화막 등의 고유전체막, 또는 고유전체막과 산화막의 복합막으로 형성될 수도 있다. 또한, 막은 MOSFET의 게이트 절연체를 형성하기 때문에, N2O산화, NO산화, 산화후의 질화처리 및 기타 단계를 포함하는 공정을 이용함으로써 게이트 절연체로서 우수한 성능을 가지는 막을 형성하는 것이 바람직하다. 게이트 절연체로서 우수한 성능을 가지는 막이라 함은 MOSFET의 소형화 및 성능향상을 진척시키는데 방해가 되는 모든 요인을 억제할 수 있고, 예를 들면, MOSFET 단채널효과를 억제하고, 게이트 절연체를 통해 불필요하게 흐르는 전류인 누설전류를 억제하며, 게이트 전극의 불순물의 공핍을 억제하면서 MOSFET의 채널형성영역 내로의게이트 전극의 불순물의 확산을 억제할 수 있는 절연막을 의미한다. 일반적으로, 그 막은 열산화막, N2O산화막 또는 NO산화막 등의 산화막으로서 막두께는 1∼6㎚의 범위 내에 있는 것이 적당하다.
다음으로, 유전체막 상에 게이트 전극 재료가 형성된다. 게이트 전극 재료로서는, 폴리실리콘, 도핑된 폴리실리콘 또는 기타 반도체, Al, Ti, W, 또는 가른 금속, 이들 금속과 실리콘의 화합물 등의 MOSFET을서의 성능을 발휘할 수 있는 것이면 어떠한 재료도 사용될 수 있다. 예를 들어 폴리실리콘막이 형성되는 경우, 폴리실리콘 막의 두께는 50㎚∼400㎚인 것이 바람직하다.
다음으로, 포토리소그래피 공정에 의해 게이트 전극 재료 상에 소정의 포토레지스트 패턴을 형성하고, 얻어진 포토레지스트 패턴을 마스크로서 이용하여, 게이트 전극 재료와 게이트 절연체가 에칭되도록 게이트 에칭을 수행하여 도 12a의 구조를 형성한다. 게이트 절연체(2)와 게이트 전극(3)으로 이루어진 게이트 스택(8)이 형성된다. 도시되지는 않았지만, 이 공정에 있어서, 게이트 절연체는 에칭되지 않을 수도 있다. 게이트 절연체가 에칭되지 않고 이후의 불순물 주입 단계에서 주입보호막으로서 사용되면, 주입보호막을 형성하는 단계를 단순화할 수 있다.
게이트 절연체(2)과 게이트 전극(3)의 재료는 근래의 스케일링 법칙(scaling law)을 따르는 논리 공정에 사용되는 것일 수도 있고, 상기에 한정되지 않는다.
또한, 게이트 스택(8)은 다음의 공정에 의해 형성될 수도 있다. P형 반도체영역을 가지는 반도체 기판(1)의 노출면에 상술한 바와 같이 구성된 게이트 절연체를 전체적으로 형성한다. 이어서, 상기 게이트 절연체 상에 상술한 바와 같이 구성된 게이트 전극 재료를 형성한다. 이어서, 상기 게이트 전극 재료 상에 산화물, 질화물, 산질화물 등의 마스크 유전체막을 형성한다. 이어서, 상기 마스크 유전체막 상에 살술한 바와 같이 구성된 포토레지스트 패턴을 형성한 후 마스크 유전체막을 에칭한다. 이어서, 상기 포토레지스트 패턴을 제거하고, 상기 마스크 유전체막을 에칭 마스크로서 이용하여, 상기 게이트 전극 재료를 에칭한다. 이어서, 게이트 절연체의 노출부와 마스크 유전체막을 에칭하여, 도 12a의 구조를 형성한다. 이런 식으로 게이트 스택을 형성하는 경우에는, 에칭의 선택비, 즉, 게이트 절연체 재료에 대한 게이트 전극 재료의 선택비가 커져, 기판을 에칭하지 않고 박막 게이트 절연체를 에칭할 수 있다. 이 경우, 도시되지 않았지만, 게이트 절연체는 상기와 동일한 이유로 에칭될 필요가 없다.
다음으로, 도 12b에 도시된 바와 같이, 열산화를 수행하여, 실리콘 산화물로 만들어지고 측방으로 단면이 점차 넓어지는 부분(18a, 18a)을 가지는 새부리 유전체막(18)이 반도체 기판(1) 표면과 게이트 전극(3)의 양측부 사이에 각각 형성된다. 이러한 새부리(단면이 점차 넓어지는 부분(18a, 18a))는 산화를 수행함으로써 게이트 전극(3)과 반도체 기판(1) 사이의 계면 내에 침입되도록 산화막이 형성될 수 있다. 그런데, 두꺼운 산화막이 형성될 필요가 있는 경우, 다음과 같은 조건하에서 약한 산화에 의해 산화가 수행되는 경우에도 새부리를 형성할 수 있다. 즉, 게이트 전극과 반도체 기판 사이의 계면내에 반응물질(산화용 산소)가 잘 분산되어있는 조건 하에서, 즉, 통상의 산화조건에서보다 더 높은 압력 또는 더 높은 온도, 또는 반응물질의 압력이 부분적으로 낮을뿐만 아니라 더 높은 압력 또는 더 높은 온도에서 산화가 이루어질 수 있다. 산화막을 새부리 유전체막(18)으로서 사용했지만, 질화막도 사용할 수 있고, 질화물과 산화물의 혼합막을 대용할 수 있다. 이 단계에 의해, 반도체 기판(1)의 표면에 스웰링부가 형성될 수 있고, 게이트 전극(3)의 양측면의 하부가 역방향으로 테이퍼지게 형성될 수 있다.
다음으로, 도 12c에 도시된 바와 같이, 새부리 유전체막(18)이 제거되어, 새부리 유전체막(18)이 제거된 장소, 즉, 게이트 전극(3)의 양측부와 반도체 기판(1) 표면 사이의 장소에, 측방으로 단면이 점차 넓어지는 오목부(50, 50)가 형성된다. 이어서, 산화물로 만들어진 제1유전체막(9)이 오목부(50, 50)가 형성된 게이트 스택(8)과 반도체 기판(1)의 노출면을 따라 대체로 균일하게 형성된다. 이 제1유전체막(9)은 소산방지 유전체(후술함)의 일부를 형성한다. 산화물이 사용된 경우에서의 제1유전체막(9)은 전자가 통과하는 유전체막이 되기 때문에 내전압이 높고, 누설전류가 적으며, 신뢰성이 높은 막인 것이 바람직하다. 예를 들면, 열산화막, N2O산화막, MO산화막 등의 산화막이 게이트 절연체(2)의 재료로서 사용된다. 또한, 이 유전체막이 터널링 전류가 흐를 정도로 얇게 형성되면, 전하의 주입 또는 소거에 필요한 전압이 낮아질 수 있어서, 전력소비를 줄일 수 있다. 이러한 경우의 일반적인 막두께는 3㎚∼8㎚인 것이 바람직하다.
이 공정에 있어서, 새부리 유전체막이 한번 형성된 후, 유전체막이 제거되고다시 그 보다 얇은 유전체막이 형성된다. 그러나, 아래에 나타낸 바와 같이 이 공정 이외의 공정이 채택될 수도 있다. 즉, 도 12a에 도시된 게이트 전극 형성공정에 있어서, 게이트 전극의 양측면의 하부가 역방향으로 테이퍼지도록 에칭공정이 수행된다. 이 단계에서, 게이트 전극의 양측면에 퇴적물이 구비되는 조건하에서, 게이트 산화물 표면의 부근까지 에칭이 이루어진다. 이 퇴적물은 상부에서 상방으로 갈수록 점차 두꺼워진다. 다음으로, 퇴적물이 얇거나 또는 구비되어 있지 않은 게이트 전극의 양측면의 하부가 동시에 에칭되는 공정에서 산화물을 완전히 제거하는 에칭이 수행된다. 그 결과, 오목부가 게이트 전극의 양측면의 하부에 구비된 구조가 형성된다. 그리고나서, 도 12b의 설명에서와 같이 보다 얇은 산호막이 형성되는 조건하에서 통상의 산화를 수행하여 산화물로 만들어진 새부리 산화물이 형성된다. 그 결과, 도 12c에 도시된 바와 동일한 구조, 또는 반도체 기판은 평탄하고 게이트 전극에서만 도 12c에 도시된 바와 동일한 구조가 형성될 수 있다. 반도체 기판이 평탄해도, 반도체 기판이 평탄하지 않은 경우에서와 동일한 단계가 이후의 단계에 이용될 수 있다. 반도체 기판이 평탄한 경우, 반도체 기판이 평탄하지 않은 경우에 비해 평탄하지 않은 반도체 기판과 함께 생산될 수 있는 가공효과가 발생될 수 없지만, 구동전류가 증가하는 가공효과가 발생할 수 있다.
다음으로, 도 12d에 도시된 바와 같이, 오목부(50)가 매립되도록 실리콘 질화물(17)이 전하유지부의 재료로서 대체로 균일하게 최적된다. 실리콘 질화물(17)의 반도체 저장장치의 막두께는, 예를 들면, 2㎚∼100㎚이다. 게이트 전극(3)으로부터의 오프셋으로 형성되는 소스/드레인 확산영역에 대한 중요한 변수인 막두께는오프셋량을 고려하여 막두께 범위 내에서 제어될 수 있다. 여기서는 실리콘 질화물을 사용했지만, 실리콘 질화물 대신, 전하를 유지 또는 유도할 수 있는 재료, 예를 들면, 전자와 정공 등의 전하를 가지는 물질을 유지할 수 있는 산질화물 또는 전하 트랩을 가지는 산화물 등의 물질, 또는 분극이나 다른 현상에 의해 메모리 기능체의 표면에 전하를 유도할 수 있는 강유전체 등의 물질, 또는 전하를 유지할 수 있는 폴리실리콘 또는 실리콘 도트와 같은 부동 물질이 산화막에 포함된 구조를 가지는 물질을 사용할 수도 있다.
이 경우, 제1유전체막(9)의 형성에 의해, 전하를 저장하는 기능을 가지는 실리콘 질화물(17)이 유전체막을 통해 반도체 기판 및 게이트 전극과 접촉하여, 유지된 전하의 누설이 유전체막에 의해 억제될 수 있다. 따라서, 전하유지 특성이 양호하고 장기간 신뢰성이 높은 반도체 저장장치가 실현될 수 있다.
다음으로, 도 13에 도시된 바와 같이, 실리콘 질화물(17)이 에칭되고 제1유전체막(9)이 에칭되어, 제1유전체(32a)와 전하유지부(31)로 각각 구성된 메모리 기능체(11, 11)가 게이트 스택(8)의 양측면에 측벽으로서 형성된다. 제1유전체(32a)는 제1유전체막(9)의 일부로 형성되고, 전하유지부(31)는 실리콘 질화물의 일부로 만들어진다.
또한, 게이트 전극(3)과 메모리 기능체(11, 11)를 마스크로서 이용하면, 종래의 소스/드레인 확산영역(13)을 형성하는 불순물 주입을 수행한 후, 소망의 열처리가 수행되어, 소스/드레인 확산영역(13)이 형성된다. 이 경우, 메모리 기능체(11)의 형성 이전, 또는 메모리 기능체(11)의 형성 이후에, 에 소스/드레인확산영역(13)이 형성될 수도 있고, 어느 경우에서라도 대체로 동일한 효과가 생긴다. 그러나, 메모리 기능체(11)의 형성 이전에 소스/드레인 확산영역(13)이 형성되면, 주입보호막을 형성할 필요가 없어서, 공정을 간소화할 수 있다. 여기서는 메모리 기능체(11)의 형성 이후에 소스/드레인 확산영역(13)이 형성되는 경우를 설명하였다.
이제, 상기 메모리 기능체를 형성하는 공정을 상세하게 설명한다.
우선, 실리콘 질화물(17)을 이방성으로 에칭하여, 실리콘 질화막(17)이 제1유전체막(9)을 통해 게이트 스택(8)의 측벽상에 측벽으로서 남는다. 이 경우, 제1유전체막(9)이 선택적으로 에칭될 수 있고 산화물로 만들어진 제1유전체막(9)에 대한 에칭선택비가 큰 조건하에서 에칭을 수행하는 것이 바람직하다.
다음으로, 제1유전체막(9)을 이방성으로 에칭하여, 제1유전체막(9)의 일부로 만들어진 제1유전체(32a)를 게이트 스택(8)의 측벽에 형성한다. 이 경우, 제1유전체막(9)이 선택적으로 에칭되고 실리콘 질화물(17), 게이트 전극(3), 및 반도체 기판(1)에 대한 에칭선택비가 큰 조건하에서 에칭으로 수행하는 것이 바람직하다.
이런 식으로, 게이트 스택(8)의 양측에, 오목부(50)가 매립되도록 메모리 기능체(11, 11)가 측벽으로서 형성된다.
다음으로, 소스/드레인 확산영역(13)을 형성한다. 즉, 게이트 전극(3)과 메모리 기능체(11, 11)를 마스크로서 이용하여, 채널형성영역의 반대의 도전형을 가지는 불순물을 주입하고, 종래의 활성화에 대한 열처리를 수행한다. 그 결과, 특정 접합깊이를 가지는 소스/드레인 확산영역(13, 13)이 자기정렬식으로 형성된다. 이경우, 반도체 기판(1) 내로의 불순물 주입이 피복막을 통하지 않고 수행되기 때문에, 주입 에너지를 제어하여, 피복막의 막두께의 범위만큼 불순물이 얕게 주입되어, 접합이 특정 깊이로 형성된다.
이제, 상기 단계를 통해, 메모리 기능체가 형성되었다. 이들 메모리 기능체를 사용하는 반도체 저장장치는 다음의 작동효과를 가진다.
메모리 기능체(11)의 전하유지부(31)에 전하가 유지되면, 채널형성영역의 일부가 전하에 의해 강한 영향을 받아, 드레인 전류값이 변화한다. 따라서, 드레이 전류값의 변화에 따른 전하의 유무를 구별하는 반도체 저장장치가 형성된다.
또한, 게이트 절연체(2)와 메모리 기능체(11)는 서로 격리되어 배치되어 있기 때문에, 다른 형태의 스케일링으로 된다. 따라서, 단채널 효과를 억제하여 메모리 효과가 양호한 반도체 저장장치가 제공될 수 있다.
또한, 메모리 기능체의 실리콘 질화물(17)은 유전체막을 통해 반도체 기판(1) 및 게이트 전극(3)과 접하고 있기 때문에, 유지전하의 누설이 유전체막에 의해 억제될 수 있다. 그 결과, 전하유지특성이 양호하고 장기간 신뢰성이 높은 반도체 저장장치가 형성된다.
또한, 전도체 또는 반도체를 메모리 기능체로서 사용하는 경우, 게이트 전극에 포지티브 전압이 인가되고, 메모리 기능체 내에 분극이 발생하여, 채널형성영역의 부근에서 전자가 감소하도록 게이트 측벽부의 부근에 전자가 유도된다. 그 결과, 기판 또는 소스/드레인 확산영역으로부터의 전자의 주입이 가속화될 수 있어서, 기록속도가 빠르고 신뢰성이 높은 반도체 저장장치가 형성될 수 있다.
(제12실시예)
도 14a∼도 14c를 참조하여 본 발명의 제12실시예의 반도체 저장장치를 상세하게 설명한다.
본 실시예의 반도체 저장소자는, 도 14c에 도시된 바와 같이, 상기 제11실시예의 반도체 저장소자의 구성과 대체로 동일하다. 그러나, 본 실시예는 도 11d에 도시된 바와 같은 연장부(6) 및/또는 카운터 영역(22)이 구비된다는 것을 특징으로 한다. 본 실시예에 의해, 어떠한 특별한 마스크도 증가시키지 않고 상기 구조를 자기정렬식으로 형성할 수 있다. 또한, 소스/드레인 확산영역(13)보다 접합깊이가 얕은 연장부(6)가, 소스/드레인 확산영역과 동일한 도전형으로, 한 쌍의 소스/드레인 확산영역(13, 13), 즉 오프셋 영역에 형성되어, 소연장부를 포함하는 소스/드레인 확산영역(18)이 형성된다. 그 결과, 경사부와 인접하도록 연장부를 포함하는 소스/드레인 확산영역(18)이 단채널 효과가 억제된 채 형성될 수 있기 때문에, 메모리 기능체 내로의 열전가의 주입 효율이 증가되어, 기록이 효율적으로 수행될 수 있다. 또한, 오프셋 영역의 상부가 게이트 전극(3)으로 덮여지돌고 형성될 수 있기 때문에, 단채널효과가 억제될 수 있고 소형화가 이루어질 수 있다. 또한, 게이트 전극은 오프셋 영역 위에 배치되기 때문에, 게이트 전극(3)의 전압에 의한 전하의 주입 및 방출이 더욱 효율적으로 수행될 수 있어서, 기록속도가 형상될 수 있다. 이 경우, 연장부(6)의 불순물 농도를 소스/드레인 확산영역(18)의 다른 부분보다 옅게 하면, 단채널 효과를 더욱 억제할 수 있고, 반대로, 동일 불순물 농도를 짙게 하면, 핫캐리어의 생성 효율을 증가시킬 수 있다.
또한, 소스/드레인 확산영역의 반대의 도전형이고 채널형성영역보다 불순물 농도가 짙은 카운터 영역(22)은 연장부를 포함하는 소스/드레인 확산영역(18)의 내측에 형성되고, 열전자의 생성 효율이 더욱 증가될 수 있고 길고 효율이 크게 증가될 수 있다.
이들 카운터 영역(22)이 소스/드레인 확산영역(13)의 내측, 즉 오프셋 영역에 형성되는 경우에도, 마찬가지로 기록 효율이 향상된다.
또한, 연장부(6)는 접합 깊이가 더 깊은 부분에 비해 소스/드레인 확산영역(18) 이외의 부분보다 접합깊이가 얕기 때문에, 횡방향 변동도 억제될 수 있다. 따라서, 오프셋 영역의 횡방향(채널 방향)으로의 폭 변동이 낮게 억제될 수 있기 때문에, 신뢰도가 높은 반도체 저장장치를 형성할 수 있다. 그러나, 소스/드레인 확산영역은, 통상의 소스/드레인 확산영역을 형성하는 불순물 주입에 의해서만 경사부 상에서 중첩하도록 형성될 수도 있다. 그러나, 이 경우, 연장부가 형성된 경우에 비해, 횡방향(채널 방향)의 폭에 대한 변동 감소 효과는 생기지 않지만, 공정이 간단해지는 작동효과가 생긴다.
본 반도체 저장장치에 대한 제조방법으로서, 상기 제11실시예에 기재된 도 12a∼도 12d의 제조방법을 기본적으로 이용할 수도 있다. 그러나, 본 실시예의 특징적인 단계로서는, 연장부 및/또는 카운터 영역을 형성하는 단계가 추가된다. 도 14a∼도 14c는 연장부만 형성되어 있는 경우를 도시하고 있지만, 다음 설명은 카운터 영역도 형성되어 있는 경우를 포함한다.
즉, 도 14a에 도시된 바와 같이, 도 12c에 도시된 구조가 먼저 형성되고, 그후, 소스/드레인 확산영역과 동일한 도전형이 얻어지도록 연장부(6)가 형성되고, 이는 소스/드레인 확산영역보다 낮은 주입에너지로 불순물 주입을 수행함으로써 이루어진다. 그러나, 불순물의 활성화에 대한 열처리는 아직 이 단계에서 이루어질 필요는 없고, 이후의 소스/드레인 확산영역의 형성과 동시에 수행될 수도 있다.
이 공정에서, 소스/드레인 확산영역(18)(도 14c참조)의 다른 부분(13)보다 주입 에너지가 낮은 연장부(6)는 접합깊이가 얕게 형성될 수도 있다. 그 결과, 연장부(6)의 확산영역의 형성에 포함된 횡방향 변동이 접합깊이가 더 깊은 부분(13)의 형성에 포함된 횡방향 변동보다 작게 억제될 수 있기 때문에, 오프셋 영역의 변동도 작게 억제될 수 있다. 그러므로, 특히 메모리 기능체 내로의 전하의 주입량의 변동이 억제될 수 있기 때문에, 장치소자 특성의 변동이 억제되고, 신뢰성이 높은 반도체 저장장치가 형성될 수 있다.
이 단계에서, 소스/드레인 확산영역의 반대의 도전형이 얻어질 수 있도록, 카운터 영역을 형성하는 불순물 주입을 더 수행하면, 카운터 영역이 형성될 수 있다. 연장부의 형성에서와 같이, 이후의 공정에서 열처리가 수행될 수도 있다. 그너라, 도 11d에 도시된 바와 같이 연장영역 내측에 형성되는데 필요한 카운터 영역은
연장부보다 큰 주입각도로 주입을 수행함으로써 내측에 용이하게 형성될 수 있다.
또한, 연장부를 형성하지 않고 카운터 영역만을 형성하는 경우에는, 소스/드레인 확산영역과 카운터 영역이 서로 접하는 구조가 형성된다.
다음으로 도 14b에 도시된 바와 같이, 오목부(50)가 매립되도록 실리콘 질화물(17)이 전하유지부의 재료로서 형성된다. 실리콘 질화물(17)을 형성하는 방법은 상기 제11실시예의 도 12d의 설명에 기재된 공정이 될 수도 있다.
다음으로, 도 14c에 도시된 바와 같이, 게이트 스택(8)의 양측에는 전하유지부(31)와 제1유전체(32a)로 각각 구성되는 메모리 기능체(11)가 형성된다. 메모리 기능체(11)를 형성하는 방법은 상기 제11실시예의 도 13의 설명에 기재된 공정일 수도 있다.
따라서, 카운터 영역 및/또는 연장부가 형성되어 있는 반도체 저장장치가 형성된다.
(제13실시예)
도 15a∼도 15c를 참조하여 본 발명의 제13실시예의 반도체 저장장치를 상세하게 설명한다.
본 실시예의 반도체 저장소자는, 도 15c에 도시된 바와 같이, 상기 제11실시예의 반도체 저장소자의 구조와 대체로 동일하다. 그러나, 본 실시예는, 전하유지부(31)가 오목부(50)에 각각 수용되도록 한정되게 형성되어, 각 전하유지부(31)의 최상부 위치가 게이트 전극(3)의 최상부 위치보다 낮아지는 것을 특징으로 한다. 그 결과, 상기 제11실시예에 기재된 반도제 저장소자와 비교하여, 전하유지부가 핫캐리어가 발생하는 장소의 부근에 한정되도록 형성될 수 있어서, 기록 동작에 의해 주입되는 전자가 더욱 용이하게 소거될 수 있음으로써, 소거불량이 더욱 발생되지 않고 신뢰성이 형상된다. 또한, 주입된 전하량이 불변유지되는 동안, 전하를 유지하는 메모리 기능체의 전하유지부의 체적이 감소하여, 단위체적당 전하량이 증가될수 있다. 그러므로, 전자의 기록/소거가 효율적으로 이루어질 수 있고, 기록/소거속도가 빠른 반도체 저장장치가 제공된다.
또한, 본 구조에 있어서, 메모리 기능체(11)와 전하를 유지하는 기능을 가지는 실리콘 질화물로 만들어진 전하유지부(31)는 소산방지 유전체(32) 제1유전체(32a), 제2유전체(32b)) 사이에 개재되어 있다. 그러므로, 유지된 전하의 소산이 억제되고, 유지특성이 양호한 반도체 저장장치가 제공될 수 있다. 또한, 전하유지부(31)가 소산방제 유전체(32)(제1유전체(32a), 제2유전체(32b)) 사이에 개재된 구조를 구비함으로써, 기록 동작시에 게이트 전극과 다른 노드에 주입된 전하의 소산이 억제되어, 전하주입 효율이 향상됨으로써, 보다 빠른 기록동작이 이루어질 수 있다.
본 반도체 저장장치에 대한 제조방법은 기본적으로 상기 제11실시예에 기재된 도 12a∼도 12d의 제조방법이 될 수도 있다. 그러나, 본 실시예에서는, 도 13에 도시된 구조의 형성 이후, 즉, 소스/드레인 확산영역(13)의 형성에 대한 불순물 주입 이후의 단계가 수행된다.
그 후, 도 15a에 도시된 바와 같이, 오목부(50)의 외측에 존재하는 실리콘 질화물(전하유지부(31)의 재료)의 일부를 제거하기 위해 이방성 에칭백을 더 수행하여, 오목부(50)내에 실리콘 질화물을 남기기 위한 단계가 수행된다. 따라서, 메모리 기능체(11)의 소형화의 가공효과가 얻어질 수 있고 충분한 오프셋 폭이 확보된다. 메모리 기능체(11)의 에칭 단계에서는, 이방성 에칭을 이용하는 것이 높이방향과 폭방향 모두의 소형화가 동시에 이루어질 수 있기 때문에 더욱 바람직하다.또한, 이 에칭은 메모리 기능체를 구성하는 물질이 선택적으로 에칭될 수 있고 게이트 전극(3)과 반도체 기판(1)의 재료가 에칭되기 어려운 조건하에서 수행되는 것이 바람직하다. 예를 들면, 뜨거운 인산(hot phosphoric acid)을 이용하는 습식 에칭 공정이 이용될 수도 있다.
그러나, 반도체 기판(1) 또는 게이트 전극(3)과 동일한 재료를 메모리 기능체에 대해 사용하는 경우, 즉, 메모리 기능체가 폴리실리콘 또는 실리콘 도트를 가지고 반도체 기판이 실리콘으로 형성되거나 전극이 폴리실리콘으로 형성되는 일반적인 경우 등에 있어서, 이들 재료들 간의 충분한 선택비가 얻어질 수 없고, 예를 들어 에칭재(etchant)로서 사용되는 플루오르화수소(hydrogen fluoride)로 이방성에칭을 수행하면, 메모리 기능체의 폴리실리콘 또는 실리콘 도트가 에칭되지 않고 남게 된다. 이러한 경우, 플루오르화수소로 에칭하는 것이 가능하도록 산화를 더 수행하여 에칭 잔류물을 산화시켜 잔류물을 제거하는 것이 바람직하다.
다음으로, 도 15b에 도시된 바와 같이, 퇴적유전체막(15)이 대체로 균일하게 형성된다. 퇴적유전체막으로서는, HTO(High Temperature Oxide) 등의 스텝 커버리지가 양호한 막 또는 CVD(Chemical Vapor Deposition)를 사용하는 막을 적절하게 사용할 수도 있다. HTO를 사용하는 경우, 막두께는 약 10㎚∼100㎚일 수도 있다.
다음으로, 도 15c에 도시된 바와 같이, 에칭백 공정을 이용함으로써 퇴적유전체막(15)이 에칭되어, 퇴적유전체막(15)의 일부를 형성하는 상기 제2유전체(32b)가 측벽으로서 형성된다. 퇴적유전체막(15)이 이방성 에칭되어, 제1유전체(32a), 전하유지부(31), 및 제2유전체(32b)를 각각 구성하는 메모리 기능체(11)가 게이트스택(8)의 양측에 각각 측벽으로서 형성된다. 이 에칭은 퇴적유전체막(15)이 선택적으로 에칭될 수 있고 반도체 깊나(1)에 대한 에칭 선택비가 큰 조건하에서 수행되는 것이 바람직하다.
또한, 상기 제11실시예에서도 설명했지만, 소스/드레인 확산영역(13)의 형성에 대한 불순물 주입도 전하유지부(31)의 형성 이전에 이루어질 수 있고, 본 실시예에도 적용가능하다. 그러나, 이 경우, 실리콘 질화물(17)에 대한 에칭공정은 불순물 주입의 단계 이후에 이루어진다.
(제14실시예)
도 16a∼도 16d를 참조하여 본 발명의 제14실시예의 반도체 저장장치를 설명한다.
본 실시예의 반도체 저장소자는, 도 16d에 도시된 바와 같이, 상기 제13실시예의 반도체 저장소자의 구조와 대체로 동일하다. 그러나, 본 실시예는 전하유지부(31)가 오목부(50) 내부뿐만 아니라 게이트 전극(3)의 측면 전체를 따라 (제1유전체(32a)를 통해) 형성되는 것을 특징으로 한다. 전하유지부(31)는 게이트 전극(3)의 측면의 전체가 아니라 대부분을 덮도록 형성될 수도 있다.
본 구조에 있어서, 메모리 기능체(11)의 일부를 형성하고 전하를 유지하는 기능을 가지는 실리콘 질화물로 만들어지는 전하유지부(31)는 소산방지 유전체(32)(제1유전체(32a)와 제2유전체(32b)들 사이에 개재된다. 그러므로, 유지전하의 소산이 억제되고, 유지특성이 양호한 반도체 저장장치가 제공될 수 있다. 또한, 전하유지부(31)가 소산방지 유전체(제1유전체(32a)와 제2유전체(32b) 사이에개재되는 구조를 제공함으로써, 기록 동작시에 게이트 전극과 다른 노드들에 주입된 전하의 소산이 억제되어, 전하유지 효율이 향상되고, 고속동작을 이룰 수 있다.
본 반도체 저장장치에 대한 제조방법은 우선 상기 제11실시예에 기재된 도 12c까지의 제조방법일 수도 있다. 즉, 도 12c의 구조는 상기 제11실시예에 기재된 방법에 따라 형성된다.
그 후, 도 16a에 도시된 바와 같이, 산화물로 만들어진 제1유전체막(9)이 게이트 스택(8)과 반도체 기판(1)의 노출면을 따라 대체로 균일하게 형성된다. 이 경우에 산화물이 사용되는 이 제1유전체막(9)은 전자가 통과하는 유전체막이 되기 때문에, 내전압이 높고 누설전류가 적으며 신뢰성이 높은 막인 것이 바람직하다. 예를 들면, 열산화막, N2O산화막, NO산화막 등의 산화막을 게이트 절연체(2)의 재료로서 사용한다. 산화물의 두께는 1㎚∼20㎚인 것이 바람직하다. 또한, 이 유전체막(9)이 터널링 전류가 흐르도록 얇게 형성되면, 전하의 주입 또는 소거에 필요한 전압을 낮게 만들 수 있어서, 전력소비를 줄일 수 있다. 이러한 경우의 일반적인 막두께는 1㎚∼5㎚인 것이 바람직하다. 이 경우, 제1유전체막(9)의 형성에 의해, 전하를 저장하는 기능을 가지는 실리콘 질화물(17)이 유전체막을 통해 반도체 기판 및 게이트 전극과 접하기 때문에, 이 유전체막에 의해 유지전하의 누설이 억제될 수 있다. 따라서, 전하유지 특성이 양호하고 장기간 신뢰성이 높은 반도체 저장소자가 실현될 수 있다.
다음으로, 전하유지부의 재료로서 실리콘 질화물(17)이 오목부(50)가 매립되도록 대체로 균일하게 퇴적된다. 이 경우 실리콘 질화물을 사용하지만, 실리콘 질화물 대신에, 전하를 유지 또는 유도할 수 있는 재료, 예를 들면, 전자 및 정공 등의 전하를 가지는 물질을 유지할 수 있는 산질화물 또는 전하 트랩을 가지는 산화물 등의 재료, 또는 분극 또는 다른 현상에 의해 메모리 기능체의 표면에 전하를 유도할 수 있는 강유전체 등의 재료, 또는 전하를 유지할 수 있는 폴리실리콘 또는 실리콘 도트와 같은 부동 물질이 산화막에 포함된 구조를 가지는 재료를 사용할 수도 있다. 또한, 이들 재료를 사용하는 경우, 동일한 가공효과가 발생한다. 그러나, 도전막을 이용하는 경우, 게이트 전극의 양측(좌우측)의 전하유지부(31, 31)가 서로 단락되지 않도록 서로 차단시킬 필요가 있다.
이 경우, 실리콘 질화물(17)의 막두께는 예를 들면 약 2㎚∼100㎚일 수도 있다.
다음으로, 소산방제 절연체의 적어도 일부를 형성하고 산화물로 만들어지는 도시되지 않은 제2절연막이 실리콘 질화물(17)의 노출면을 따라 대체로 균일하게 형성된다. 제2절연막으로서는, HTO 등의 스텝 커버리지가 양호한 막 또는 CVD를 이용하는 막을 적절하게 사용할 수도 있다. 산화물이 제2유전체막으로서 사용되는 경우, 막두께는 약 5㎚∼100㎚일 수도 있다. 또한, 제2유전체막은 열처리로 실리콘 질화물의 막표면처리에 의해 형성될 수도 있다.
다음으로, 제2유전체막을 이방성 에칭하여, 도 16b에 도시된 바와 같이 제1유전체막(9)과 실리콘 질화물(17)을 통해 게이트 스택(8)의 양측에 제2유전체(32b, 32b)를 형성한다. 이 에칭은 제2유전체막(9)이 선택적으로 에칭되고 실리콘 질화물에 대한 에칭선택비가 큰 조건하에서 수행되는 것이 바람직하다.
다음으로, 도 16c에 도시된 바와 같이, 소스/드레인 확산영역(13)의 형성을 위한 불순물 주입이 수행된다. 이 단계에서와 같이 실리콘 질화물(17)과 제1유전체막(9) 위에 불순물이 주입되는 경우, 반도체 기판 표면이 거칠어지는 것을 방지하기 위해 희생 산화막을 형성하는 것이 불필요하다. 그러므로, 공정이 간단해질 수 있고, 저렴한 반도체 저장장치가 형성될 수 있다.
또 다르게는, 소스/드레인 확산영역(13)을 형성하기 위한 이 불순물 주입은 메모리 기능체(11)의 형성 후에 수행될 수도 있다. 또한, 이 단계는, 메모리 기능체(11)의 형성중에, 즉, 실리콘 질화물(17)을 에칭함으로써 전하유지부(31)의 형성 이후에 제1유전체막(9) 위에서 이루어질 수도 있다.
다음으로, 도 16d에 도시된 바와 같이, 실리콘 질화물(17)은 제2유전체(32b)를 에칭 마스크로서 이용하여 등방성 또는 이방성으로 에칭되어, 실리콘 질화물로 만들어진 전하유지부(31)가 제1유전체막(9)를 통해 게이트 스택(8)의 양측에 형성된다. 이 경우, 실리콘 질화물(17)이 선택적으로 에칭되고 산화물로 만들어진 제1유전체막(9)과 제2유전체막(32b)에 대한 에칭 선택비가 큰 조건하에서 에칭이 수행되는 것이 바람직하다.
다음으로, 제1유전체막(9)이 이방성 에칭되어, 게이트 스택(8)의 측벽에 제1유전체(32a)가 형성된다. 이 경우, 제1유전체막(9)이 선택적으로 에칭되고 실리콘 질화물로 만들어진 전하유지부와 게이트 전극(3), 및 반도체 기판(1)에 대한 에칭 선택비가 큰 조건하에서 에칭이 수행되는 것이 바람직하다.
이제, 제1유전체(32a), 게이트 전극(3), 및 반도체 기판(1)으로 각각 구성된 메모리 기능체(11)가 형성된다.
그러나, 제1유전체(32a)와 제2유전체(32b)가 모두 산화물 등의 동일한 재료로 만들어지는 경우 에칭 선택비가 얻어질 수 없는 경우가 있다. 그러므로, 이러한 경우에는, 제1유전체막의 에칭시에 제2유전체(32b)의 에칭량을 고려하여 필요에 따라 제2유전체(32b)의 형성시의 에칭량을 감소시킬 필요가 있다.
또한, 실리콘 질화물로 만들어진 전하유지부(31)도 그 상부에서 다소 에칭되는 경향이 있다. 그러나, 이는 특히 전하유지부의 소형화를 유발하기 때문에 문제가 안되고, 반대로 제13실시예에 기재된 전하유지부의 소형화의 가공효과가 발생될 수 있다.
또한, 소스/드레인 확산영역(13)을 형성하는 불순물 주입이 도 16c과 관련하여 설명된 제1유전체막(9)과 실리콘 질화물(17) 위에서 수행되고, 제1유전체막(9) 위에서 주입이 이루어지고, 메모리 기능체의 형성 후에 주입이 이루어지는 어떠한 경우에 있어서도, 그 후에 소망의 열처리를 추가함으로써 소스/드레인 확산영역(13)이 형성될 수 있다.
또한, 도 16b의 구조에서부터 도 16d의 구조로의 공정은 하나의 단계에서 수행되어도 좋다(소스/드레인 확산영역의 형성 단계는 고려하지 않음). 즉, 제1유전막(9), 제2유전막 및 실리콘 질화물(17)을 모두 에칭할 수 있고, 게이트 전극(3)의 재료 및 반도체 기판(1)의 재료에 대한 에칭 선택비가 큰 조건을 이용하여 이방성 에칭을 수행함으로써, 원래 세 단계를 필요로 하는 공정을 하나의 단계에서 수행하는 것이 가능하게 된다. 그러므로, 공정 단계의 개수를 감소시킬 수 있고, 제조비용을 절감할 수 있다.
이제, 상기 단계를 통해, 메모리 기능체(11)가 형성되었다. 이들 메모리 기능체(11)를 이용하는 반도체 저장장치는 다음의 작동효과를 가진다.
메모리 기능체(11)의 전하유지부(31)에 전하가 유지되면, 채널형성영역의 일부가 전하에 의해 강하게 영향을 받아, 드레인 전류값이 변화된다. 그리하여, 드레이 전류값의 변화에 따른 전하의 유무를 구별하는 반도체 저장장치가 형성된다.
또한, 게이트 절연체(2)와 메모리 기능체(11)는 서로 떨어져 배치되어 있기 때문에, 다른 종류의 스케일링이 행해질 수 있다. 그리하여, 단채널 효과를 억제하여 메모리 효과가 양호한 반도체 저장장치가 제공될 수 있다.
또한, 메모리 기능체(11)의 전하유지부(31)(실리콘 질화물로 이루어짐)가 유전막을 통해 반도체 기판(1) 및 게이트 전극(3)과 접하고 있기 때문에, 이 유전막에 의해 유지된 전하의 누설이 억제될 수 있다. 이 결과, 전하유지특성이 양호하고 장기간 신뢰성이 높은 반도체 저장장치가 형성된다.
또한, 전기전도체 또는 반도체가 메모리 기능체의 재료로서 사용되는 경우, 게이트 전극에 포지티브 전압이 인가될 때, 메모리 기능체 내에 분극이 발생하여, 게이트 전극 측벽부 부근에 전자가 유도되므로, 채널형성영역 부근의 전자가 감소된다. 이 결과, 기판 또는 소스/드레인 확산영역으로부터의 전자 주입이 가속화될 수 있으므로, 기록속도가 빠르고 신뢰성이 높은 반도체 저장장치를 형성할 수 있다.
(제15실시예)
본 실시예의 반도체 메모리 장치는 메모리 기능체(161, 162)이 각각 전하를 유지할 수 있는 영역(전하를 저장하는 영역으로서, 전하를 유지하는 기능을 가지는 막이어도 좋다)과 전하가 이탈하는 것을 어렵게 하는 영역(전하가 이탈하는 것을 어렵게 하는 기능을 가지는 막이어도 좋다)을 포함하고 있다. 예를 들면, 상기 장치는 도 17a 및 도 17b에 도시된 바와 같이 ONO 구조를 가진다. 더욱 구체적으로는, 실리콘 산화막(141)과 실리콘 산화막(143) 사이에 실리콘 질화막(142)이 끼워져 메모리 기능체(161, 162)을 구성한다. 여기서, 실리콘 질화막(142)은 전하를 유지하는 기능을 나타낸다. 또한, 실리콘 산화막(141, 143)은 실리콘 질화막(142)에 저장된 전하의 이탈을 어렵게 하는 기능을 가지는 막의 역할을 나타낸다.
또한, 메모리 기능체(161, 162)에 있어서의 전하를 유지할 수 있는 영역[실리콘 질화막(142)]은 소스/드레인 확산영역(112, 113)과 각각 중첩하고 있다. 여기서, 중첩한다는 것은, 전하를 유지할 수 있는 영역[실리콘 질화막(142)] 중 적어도 일부가 대응하는 소스/드레인 확산영역(112, 113) 중 적어도 일부의 위에 존재한다는 것을 의미한다. 또한, 참조부호 111은 반도체 기판, 참조부호 114는 게이트 절연체, 참조부호 117은 게이트 전극, 참조부호 171은 [게이트 전극(117)과 확산영역(112, 113) 사이의] 각 오프셋 영역이다. 도시하지 않았지만, 게이트 절연체(114) 아래에서 반도체 기판(111)의 최표면부는 채널형성영역이 된다.
메모리 기능체(161, 162)에 있어서의 전하를 유지할 수 있는 영역(142)이 소스/드레인 확산영역(112, 113)과 각각 중첩한다는 사실에 의거한 이점에 대해 설명한다.
도 18a 및 도 18b는 도 17a 및 도 17b에 있어서의 우측의 메모리 기능체(162)과 그 주변부의 확대도이다. W1은 게이트 전극(117)과 확산영역(113)의 오프셋량을 나타낸다. 또한, W2는 게이트 전극(117)의 단면에서 바라 본 채널 길이방향의 메모리 기능체(162)의 폭을 나타낸다. 메모리 기능체(162)에 있어서, 게이트(117)로부터 먼 실리콘 질화막(142)의 단부가 게이트 전극(117)으로부터 먼 메모리 기능체(162)의 단부와 일치하기 때문에, 메모리 기능체(162)의 폭을 W2로서 정의한다. 메모리 기능체(162)과 확산영역(113)의 중첩량은 W2-W1으로 표현된다. 특히 중요한 것은 메모리 기능체(162)에 있어서, 실리콘 질화막(142)이 확산영역(113)과 중첩한다는 것, 즉, W2＞W1의 관계를 만족한다는 것이다.
그런데, 도 19a 및 도 19b에 도시된 바와 같이, 메모리 기능체(162a)에 있어서, 게이트 전극(117a)으로부터 먼 실리콘 질화막(142a)의 단부가 게이트 전극(117a)으로부터 먼 측의 메모리 기능체(162a)의 단부와 일치하지 않는 경우, 폭 W2를 게이트 전극의 단부로부터 게이트 전극(117a)에서 먼 실리콘 질화막(142a)의 단부까지로 정의하여도 좋다.
도 18a 및 도 18b에 나타낸 구조에 있어서의 소거상태(정공이 저장되어 있음)의 드레인 전류로서, 실리콘 질화막(142)과 확산영역(113)이 중첩하는 구성에서는 충분한 전류값이 얻어진다. 그러나, 실리콘 질화막(142)과 확산영역(113)이 중첩하지 않는 구성에서는 실리콘 질화막(142)과 확산영역(113)의 거리에 따라 드레인 전류가 갑자기 감소하며, 약 30㎚의 거리에서 3오더(order) 정도 감소한다.
드레인 전류값은 판독동작의 속도에 거의 비례하기 때문에, 실리콘 질화막(142)과 확산영역(113)의 거리가 멀어짐에 따라 메모리의 성능은 급속하게 열화한다. 한편, 실리콘 질화막(142)과 확산영역(113)이 중첩하는 범위에서는, 드레인 전류의 감소는 완화된다. 따라서, 전하를 유지하는 기능을 가지는 막인 실리콘 질화막(142)의 적어도 일부와 소스/드레인 영역이 중첩하는 것이 바람직하다.
상기 결과를 고려하면, 폭 W2를 100㎚에 고정하고, 폭 W1을 설계값으로서 60㎚ 및 100㎚에 설정하여 메모리 셀 어레이를 제작했다. 폭 W1이 60㎚인 경우, 실리콘 질화막(142)과 대응하는 소스/드레인 확산영역(112, 113)은 설계값으로서 40nm 중첩하고, 폭 W1이 100㎚인 경우, 설계값으로서 중첩하지 않는다. 메모리 셀 어레이의 판독시간 측정한 결과, 편차를 고려한 최악의 경우에서 비교하여, 폭 W1을 설계값으로서 60㎚로 설정한 경우가 판독 액세스 시간이 100배 고속이었다. 실용상, 판독 액세스 시간은 1비트당 100나노초 이하인 것이 바람직하지만, W1=W2인 조건하에서는 이러한 요구를 도저히 달성할 수 없다는 것이 알려져 있다. 또한, 제조 편차까지 고려하면, W2-W1＞10㎚인 것이 보다 바람직하다는 것이 판명되었다.
메모리 기능체(161)[영역(181)]에 저장된 정보의 판독시, 소스/드레인 확산영역(112)을 소스 전극으로 사용하고, 확산영역(113)을 드레인 영역으로 사용하여, 드레인 영역(113)에 가까운 채널형성영역 측상에 핀치오프점(pinch-off point)을 형성하는 것이 바람직하다. 즉, 2개의 메모리 기능체 중 한쪽에 저장된 정보를 판독할 때, 핀치오프점을 채널형성영역의 다른 쪽 메모리 기능체에 가까운 영역에 형성시키는 것이 바람직하다. 그리하여, 메모리 기능체(162)의 저장상황에 관계없이,메모리 기능체(161)의 저장된 정보를 고감도로 검출할 수 있고, 이는 2비트 동작을 실현하는데 중요한 요인이 된다.
한편, 2개의 메모리 기능체 중 한쪽에만 정보를 저장하는 경우 또는 2개의 메모리 기능체를 동일 저장상태로 하여 메모리를 사용하는 경우, 판독모드시에 핀치오프점을 항상 형성할 필요는 없다.
또한, 도 17a 및 도 17b에는 도시되어 있지 않지만, 반도체 기판(111)의 표면에 웰영역(N채널 소자의 경우는 P형 웰)을 형성하는 것이 바람직하다. 웰영역을 형성함으로써, 채널형성영역의 불순물 농도를 메모리 동작(재기록 동작 및 판독동작)에 최적화하면서, 그외의 전기특성(내전압, 접합용량, 단채널 효과)을 제어한다.
메모리의 유지특성을 향상시키는 관점에서, 각 메모리 기능체는 전하를 기능적으로 유지할 수 있는 전하유지부와 절연막을 포함하는 것이 바람직하다. 본 실시예에서는, 전하유지부로서 전하를 트랩하는 준위를 가지는 실리콘 질화막(142)을 사용하며, 절연막으로서 전하유지부에 저장된 전하의 소산을 방지하는 기능을 하는 실리콘 산화막(141, 143)을 사용하고 있다. 메모리 기능체가 전하유지부와 절연막을 포함하기 때문에, 전하의 소산을 방지함으로써 유지특성을 향상시킬 수 있다. 또한, 메모리 기능체가 전하유지부만으로 구성되는 경우에 비해 전하유지부의 체적을 적절히 작게 할 수 있다. 전하유지부의 체적을 적절히 작게 함으로써, 전하유지부 내에서의 전하의 이동을 제한하고, 저장유지상태에서 전하이동에 의한 어떠한 특성변화가 일어나는 것을 억제할 수 있다.
또한, 각 메모리 기능체는, 게이트 절연체의 표면과 거의 평행하게 배치된 전하유지부를 포함하는 것, 즉, 메모리 기능체에 있어서의 전하유지부의 상면이 게이트 절연체의 상면으로부터 같은 거리에 배치되는 것이 바람직하다. 구체적으로는, 도 20a 및 도 20b에 도시된 바와 같이, 메모리 기능체(162)의 전하유지부(142a)가 게이트 절연체(114)의 표면과 거의 평행한 면을 가진다. 환언하면, 전하유지부(142a)는 게이트 절연체(114)의 표면에 대응하는 레벨로부터 균일한 높이로 형성되는 것이 바람직하다.
메모리 기능체(162)에 게이트 절연체(114)의 표면과 거의 평행한 전하유지부(142a)가 존재하기 때문에, 전하유지부(142a)에 저장된 전하량에 따라서 오프셋 영역(171)에서의 반전층의 형성의 용이함을 효과적으로 제어할 수 있고, 더 나아가서는, 메모리 효과를 증대시킬 수 있다. 또한, 전하유지부(142a)가 게이트 절연체(114)의 표면과 거의 평행하기 때문에, 오프셋량(W1)이 분산되더라도 메모리 효과의 변화를 비교적 작게 유지할 수 있으므로, 메모리 효과의 분산을 억제할 수 있다. 또한, 전하유지부(142a)의 상방으로의 전하의 이동이 억제되고, 저장유지상태에서 전하이동에 의한 어떠한 특성변화가 일어나는 것을 억제할 수 있다.
또한, 메모리 기능체(162)는 게이트 절연체(114)의 표면과 거의 평행한 전하유지부(142a)와 채널형성영역(또는 웰 영역)을 격리시키는 절연막[예를 들면, 오프셋 영역(171)상에 놓여진 실리콘 산화막(141) 부분]을 포함하는 것이 바람직하다. 이 절연막에 의해, 전하유지부(142a)에 저장된 전하의 소산이 억제되고, 또한, 유지특성이 더욱 양호한 반도체 메모리 장치를 얻을 수 있다.
또한, 전하유지부(142a)의 막두께를 제어하고, 또한 전하유지부(142a) 아래의 절연막[오프셋 영역(171)상에 놓여진 실리콘 산화막(144) 부분]의 막두께를 일정하게 제어함으로써, 반도체 기판(111)의 표면으로부터 전하유지부(142a)에 저장된 전하까지의 거리를 거의 일정하게 유지할 수 있다. 즉, 반도체 기판 표면으로부터 전하유지부(142a)에 저장된 전하까지의 거리를, 전하유지부(142a) 아래의 절연막의 최소 막두께값과, 전하유지부(142a) 아래의 절연막의 최대 막두께값과 전하유지부(142a)의 최대 막두께값의 합의 사이에서 제어할 수 있다. 그리하여, 전하유지부(142a)에 저장된 전하에 의해 발생되는 전기력선의 밀도를 대체로 제어하는 것이 가능해지고, 메모리 소자의 메모리 효과의 강도의 편차를 매우 작게 하는 것이 가능해진다.
(제16실시예)
이 실시예에 있어서, 도 21a 및 도 21b에 도시된 바와 같이, 메모리 기능체(162)의 전하유지부(142)가 거의 균일한 막두께를 가지며, 게이트 절연체(114)의 표면과 거의 평행하게 배치되고[화살표(181)로 나타냄], 또한 게이트 전극(117)의 측면과 거의 평행하게 배치된[화살표(182)로 나타냄] 구성을 가지고 있다.
게이트 전극(117)에 포지티브 전압이 인가될 경우, 메모리 기능체(162)에 있어서의 전기력선, 즉, 전계는 화살표(183)로 나타낸 바와 같이 실리콘 질화막(142)을 [화살표(182)와 화살표(181)로 나타내진 부분] 2회 통과한다. 또한, 게이트 전극(117)에 네거티브 전압이 인가될 때, 전기력선의 방향은 반대가 된다. 여기서,실리콘 질화박(142)의 비유전율은 약 6이고, 실리콘 산화막(141, 143)의 비유전율은 약 4이다. 따라서, 화살표(181)로 표시되는 전하유지부만이 존재하는 경우보다, 전기력선[화살표(183)]의 방향에서의 메모리 기능체(162)의 유효 비유전율이 커지고, 전기력선의 양단 간의 전위차를 보다 작게 할 수 있다. 즉, 게이트 전극(117)에 인가된 전압의 큰 부분은 오프셋 영역(171)에서의 전계를 강하게 하기 위해 사용된다.
재기록동작시에 실리콘 질화막(142)에 전하가 주입되는 이유는, 발생된 전하가 오프셋 영역(171)에서의 전계에 의해 끌어당겨지기 때문이다. 따라서, 화살표(182)로 표시되는 전하유지부를 포함함으로써, 재기록 동작시에 메모리 기능체(162)에 주입되는 전하가 증가하고, 재기록 속도가 빨라진다.
그런데, 실리콘 산화막(143) 부분도 실리콘 질화막으로 대체한 경우, 즉, 전하유지부가 게이트 절연체(114)의 표면에 대응하는 레벨에 대해 균일하지 않은 경우, 실리콘 질화막의 상방으로의 전하의 이동이 현저하게 되어, 유지특성이 악화된다.
전하유지부는 실리콘 질화막 대신에 산화하프늄 등의 비유전율이 매우 큰 고유전체에 의해 형성되는 것이 동일한 이유로 인해 보다 바람직하다.
또한, 메모리 기능체는 게이트 절연체의 표면과 거의 평행한 전하유지부와 채널형성영역(또는 웰 영역)을 격리시키는 절연막[오프셋 영역(171)상에 놓여진 실리콘 산화막(141) 부분]을 더 포함하는 것이 바람직하다. 이 절연막에 의해, 전하유지부에 저장된 전하의 소산이 억제되고, 또한, 유지특성을 더욱 향상시킬 수 있다.
또한, 메모리 기능체는 게이트 전극과 게이트 전극의 측면과 거의 평행하게 연장되는 전하유지부를 격리시키는 절연막[게이트 전극(117)에 접해있는 실리콘 산화막(141) 부분]을 더 포함하는 것이 바람직하다. 이 절연막에 의해, 게이트 전극으로부터 전하유지부로의 전하 주입으로 인해 전기적 특성이 변화하는 것을 방지하고, 반도체 메모리 장치의 신뢰성을 향상시킬 수 있다.
또한, 전하유지부(142) 아래의 절연막[오프셋 영역(171)상에 놓여진 실리콘 산화막(141) 부분]의 막두께를 일정하게 제어하는 것, 또한, 게이트 전극의 측벽상에 배치하는 절연막[게이트 전극(117)에 접해있는 실리콘 산화막(141) 부분]의 막두께를 일정하게 제어하는 것이 바람직하다. 그리하여, 전하유지부(142)에 저장된 전하의 누설을 방지할 수 있다.
본 발명의 관점에 따르면, 게이트 절연체의 적어도 일부 및 메모리 기능체의 적어도 일부는 각각 산화막으로 이루어져도 좋으며, 게이트 절연체는 메모리 기능체에 대향하는 게이트 전극의 측벽으로부터 메모리 기능체 아래에 위치하는 기판의 표면으로 메모리 기능체를 통해 연장되는 경로의 등가산화막 두께보다 얇은 등가산화막 두께를 가지고 있어도 좋다. 여기서, "산화막 등가 두께"란 절연막의 두께를 절연막의 유전율에 대한 산화막의 유전율의 비율로 곱함으로써 얻어지는 것이다. 절연막이 일부 유전층으로 구성되고, 상기 층 중 하나가 산화막으로 이루어지지 않을 때, 질화막층의 등가 두께를 고려하여 산화막 등가 두께를 결정한다.
상기에 설명한 구조는, 게이트 전극과 그 게이트 전극 아래의 기판 사이에전압이 인가될 때, 게이트 절연체를 통해 게이트 전극으로부터 기판으로 연장되는 경로에서의 전계 강도가, 메모리 기능체에 대향하는 게이트 전극의 측벽으로부터 메모리 기능체의 아래에 위치하는 기판의 표면으로 메모리 기능체를 통해 연장되는 경로에서의 전계 강도 보다 작다는 것을 의미한다. 즉, 도 21a 및 도 21b에 나타낸 구조의 경우, 게이트 절연체(114)은 실리콘 질화막(142)에 대향하는 게이트 전극(117)의 측벽으로부터 반도체 기판(11)의 표면으로 연장되는 화살표(183)로 나타낸 경로의 등가산화막 두께보다 얇은 등가산화막 두께를 가지고 있어도 좋다. 상기 경로는 실리콘 산화막(141), 실리콘 질화막(142) 및 실리콘 산화막(141)을 통해, 또는 실리콘 산화막(141), 실리콘 질화막(142), 실리콘 산화막(143), 실리콘 질화막(142) 및 실리콘 산화막(141)을 통해 연장된다.
상기에 설명한 관점에서, 게이트 절연체의 등가산화막 두께를 메모리 기능체에 대향하는 게이트 전극의 측벽으로부터 반도체 기판으로 메모리 기능체를 통해 연장되는 경로의 그것 보다 작을 수도 있기 때문에, 예컨대, 이 경우의 게이트 절연체의 임계전압은 MOSFET의 임계전압을 낮게 설정할 수 있는 것과 같이 사용하고, 낮은 판독전압의 낮은 전압 구동을 실현할 수 있다. 따라서, 전력소비가 낮은 반도체 메모리 장치를 제공할 수 있다.
또한, 게이트 절연체의 적어도 일부 및 메모리 기능체의 적어도 일부는 각각 산화막으로 이루어져도 좋으며, 게이트 절연체는 메모리 기능체에 대향하는 게이트 전극의 측벽으로부터 메모리 기능체의 아래에 위치하는 기판의 표면으로 메모리 기능체를 통해 연장되는 경로의 등가산화막 두께보다 두꺼운 등가산화막 두께를 가지고 있어도 좋다. 즉, 도 21a 및 도 21b에 나타낸 구조의 경우, 게이트 절연체(114)은 화살표(183)로 나타낸 경로의 등가산화막 두께보다 두꺼운 등가산화막 두께를 가지고 있어도 좋다.
실시예에 의해 상기에 설명한 관점에 있어서, 게이트 전극 및 소스/드레인 확산영역에 대해 10V 및 0V의 전위를 각각 이용하여 정보를 기록할 수 있고, 게이트 전극 및 소스/드레인 확산영역에 대해 -10V 및 0V의 전위를 각각 이용하여 정보를 소거할 수 있으며, 소스/드레인 확산영역과 기타영역의 전위가 동일하기 때문에 드레인 전류는 흐르지 않는다. 또한, 게이트 절연체가 두꺼우므로, 게이트 절연체를 통해 흐르는 누설전류가 억제된다. 그러므로, 전력소비가 절감된 반도체 메모리 장치가 제공된다. 또한, 핫캐리어가 발생되지 않고, 게이트 절연체에 어떠한 전하도 주입되지 않기 때문에, 게이트 절연체로의 전하 주입에 의한 임계전압의 변동이 억제되고, 신뢰성이 높은 반도체 메모리 장치를 제공할 수 있다.
(제17실시예)
이 실시예는 게이트 전극, 메모리 기능체 및 소스/드레인 영역간의 거리의 최적화에 관한 것이다. 도 22a 및 도 22b에 도시된 바와 같이, 참조부호 A는 채널 길이방향의 단면에서 바라본 게이트 전극의 길이, 참조부호 B는 소스/드레인 영역간의 거리(채널 길이), 참조부호 C는 한쪽의 메모리 기능체의 단부로부터 다른 쪽의 메모리 기능체의 단부까지의 거리, 즉, 채널 길이방향의 단면에서의 한쪽의 메모리 기능체 내의 전하를 유지하는 기능을 가지는 막의 단부(게이트 전극과 떨어져 있는 쪽)로부터 다른 쪽의 메모리 기능체 내의 전하를 유지하는 기능을 가지는 막의 단부(게이트 전극과 떨어져 있는 측)까지의 거리를 나타낸다.
우선, B＜C인 것이 바람직하다. 채널형성영역에 있어서, 게이트 전극(117) 아래의 부분과 소스/드레인 확산영역(112, 113)의 사이에 오프셋 영역(171)이 존재한다. B＜C인 관계에 의해, 메모리 기능체(161, 162)[실리콘 질화막(142)]에 저장된 전하에 따라서, 오프셋 영역(171)의 전 영역에 있어서의 반전의 용이성이 효과적으로 변동한다. 따라서, 메모리 효과가 증대되고, 특히 판독동작의 고속화가 실현된다.
또한, 게이트 전극(117)에 관해 소스/드레인 확산영역(112, 113)이 오프셋하고 있는 경우, 즉, A＜B인 경우에는, 게이트 전극(117)에 전압을 인가할 경우의 오프셋 영역(171)의 반전의 용이성이 메모리 기능체에 저장된 전하량에 따라 크게 변화하므로, 메모리 효과가 증대되고, 또한 단채널 효과를 저감할 수 있다. 그러나, 메모리 효과가 나타난다면, 오프셋 영역(171)이 반드시 존재할 필요는 없다. 오프셋 영역(171)이 존재하지 않더라도, 소스/드레인 확산영역(112, 113)의 불순물 농도가 충분히 낮다면, 메모리 기능체(161, 162)[실리콘 질화막(142)]에 있어서 메모리 효과가 나타날 수 있다.
따라서, A＜B＜C인 것이 가장 바람직하다.
(제18실시예)
도 23a 및 도 23b에 도시된 바와 같이, 이 실시예의 반도체 메모리 장치는 반도체 기판을 SOI기판으로 대체하는 것 이외에는 제8실시예와 거의 동일한 구성을 가진다. 여기서, SOI기판 특유의 기판 부유효과가 나타나기 쉬워지므로, 열전자 발생효율을 향상시킬 수 있고, 기록 속도를 고속화할 수 있다.
본 반도체 메모리 장치는 반도체 기판(186)상에 매립 산화막(188)이 형성되고, 또한 그 위에 SOI층이 더 형성되어 있다. SOI층 내에는 소스/드레인 확산영역(112, 113)이 형성되고, 그외 영역은 바디영역(187)을 형성한다.
또한, 본 반도체 메모리 장치에 있어서, 제8실시예의 반도체 메모리 장치와 동일한 동작 및 이점이 달성된다. 또한, 소스/드레인 확산영역(112, 113)과 바디영역(187)의 접합용량을 현저하게 작게 할 수 있기 때문에, 소자의 동작속도의 고속화 및 전력소비의 저감이 가능해진다.
(제19실시예)
도 24a 및 도 24b에 도시된 바와 같이, 본 실시예에 있어서의 반도체 메모리 장치는, P형 고농도영역(191)이 N형의 소스/드레인 확산영역(112, 113)의 채널측에 인접하여 부가된 것을 제외하고는, 실질적으로 제15실시예와 동일한 구성을 갖는다.
더욱 상세하게는, 각 P형 고농도영역(191)에서의 P형에 영향을 미치는 불순물(예컨대, 붕소)의 농도는 P형 영역(192)에서의 P형에 영향을 미치는 불순물의 농도보다 높다. P형 고농도영역(191)에서의 P형 불순물농도는, 예컨대, 대략 5×1017~1×1019cm-3이 바람직하다. 또한, P형 영역(192)에서의 P형 불순물농도는, 예컨대, 5×1016~1×1018cm-3으로 설정될 수 있다.
P형 고농도영역(191)이 이 방식으로 배치되는 경우, 소스/드레인확산영역(112, 113)과 반도체기판(111) 사이의 접합은 메모리 기능체(161, 162) 바로 아래에서 급준하게 된다. 그로 인해, 기록 및 소거동작시에 핫 캐리어가 발생하기 쉬워지고, 기록동작 및 소거동작의 전압을 저하시키거나, 기록동작 및 소거동작을 고속으로 하는 것이 가능해진다. 또한, P형 영역(192)의 불순물 농도는 비교적 옅어지기 때문에, 메모리가 소거상태에 있을 때의 임계전압이 낮고, 드레인 전류는 커진다. 그로 인해, 판독속도가 향상된다. 따라서, 재기록 전압이 낮거나 재기록 속도가 고속이고, 또한, 판독속도가 고속인 반도체 메모리 장치를 얻을 수 있다.
또한, 도 24a 및 도 24b를 참조하면, 소스/드레인 영역(112, 113) 근방에 있어서의 메모리 기능체(161, 162)의 아래(즉, 게이트 전극(117)의 바로 아래는 아님)에 있어서, P형 고농도 영역(191)이 형성됨으로써, 트랜지스터 전체로서의 임계는 현저하게 상승한다. 이 상승의 정도는, P형 고농도 영역(191)이 게이트 전극(117)의 바로 아래에 있는 경우에 비해 현저하게 크다. 메모리 기능체에 기록전하(트랜지스터가 N채널형인 경우는 전자)가 저장된 경우는, 임계전압의 차이가 한층 더 커진다. 한편, 메모리 기능체에 충분한 소거전하(트랜지스터가 N채널형인 경우는 정공)가 저장된 경우는, 트랜지스터 전체로서의 임계전압은, 게이트 전극(117) 아래의 채널형성영역(P형 영역(192))의 불순물 농도로 결정되는 임계까지 저하한다. 즉, 소거시의 임계전압은, P형 고농도 영역(191)의 불순물 농도에는 의존하지 않고, 한편으로, 기록시의 임계전압은 불순물 농도에 의해 매우 큰 영향을 받는다. 따라서, P형 고농도 영역(191)을 메모리 기능체의 아래에 있어서 소스/드레인 영역 근방에 배치함으로써, 기록시의 임계전압만이 매우 크게 변동하고, 메모리 효과(기록시와 소거시에서의 임계전압 사이의 차이)를 현저하게 증대시킬 수 있다.
(제20실시예)
본 실시예의 반도체 메모리 장치는, 도 25a 및 도 25b에 도시된 바와 같이, 제15실시예에 있어서, 채널형성영역 또는 웰영역으로부터 전하유지부(실리콘 질화막(142))를 분리시키는 절연막(141)의 두께(T1)가, 게이트 절연체(114)의 두께(TG)보다 얇은 것 외에는, 실질적으로 동일한 구성을 가진다.
게이트 절연체(114)은, 메모리의 재기록 동작시에 대한 내전압의 요청으로부터, 그 두께(TG)에는 하한값이 존재한다. 그러나, 절연막의 두께(T1)는, 내전압의 요청에 상관없이, 두께(TG)보다 얇게 하는 것이 가능하다. 두께(T1)를 얇게 함으로써, 메모리 기능체(161, 162)로의 전하의 주입이 용이해지고, 기록동작 및 소거동작의 전압을 저하시키거나, 또는 기록동작 및 소거동작을 고속으로 하는 것이 가능해진다. 또한, 실리콘 질화막(142)에 전하가 저장되었을 때에 채널형성영역 또는 웰영역에 유기되는 전하량이 증가하기 때문에, 메모리기능이 강화될 수 있다.
따라서, T1＜TG로 함으로써, 메모리의 내압 성능을 저하시키지 않고, 기록동작 및 소거동작의 전압을 저하시키고, 또는 기록 동작 및 소거동작을 고속으로 하는 것이 허용된다.
또한, 절연막(141)의 두께(T1)는, 제조프로세스에 의한 균일성이나 막질이 일정한 수준을 유지할 수 있고, 또한, 유지특성이 극단으로 열화하지 않는 한계가 되는 0.8㎚ 이상인 것이 보다 바람직하다.
(제21실시예)
본 실시예의 반도체 메모리 장치는, 도 26a 및 도 26b에 도시된 바와 같이, 제15실시예에 있어서, 채널형성영역 또는 웰영역으로부터 전하유지부(실리콘 질화막(142))를 분리시키는 절연막(141)의 두께(T1)가, 게이트 절연체(114)의 두께(TG)보다 두꺼운 것 외에는, 실질적으로 동일한 구성을 가진다.
게이트 절연체(114)은, 소자의 단채널 효과 방지의 요청으로부터, 그 두께(TG)에는 상한값이 존재한다. 그러나, 절연막(114)의 두께(T1)는, 단채널효과 방지의 요청에 상관없이, 두께(TG)보다 두껍게 할 수 있다. 두께(T1)를 두껍게 함으로써, 전하저장영역(142)에 저장된 전하가 소실되는 것이 방지되고, 메모리의 유지특성이 개선될 수 있다.
따라서, T1＞TG로 함으로써, 메모리의 단채널 효과를 악화시키지 않고 유지특성을 개선할 수 있다.
또한, 절연막(141)의 두께(T1)는, 재기록 속도의 저하를 고려하여, 20㎚ 이하인 것이 바람직하다.
(제22실시예)
본 발명의 제22실시예는 도 30a 및 도 30b를 참조하여 설명된다. 도 30a 및 도 30b는 IC 카드의 구성을 각각 나타내는 도면이다. 도 30a에 도시된 바와 같이, IC카드(400A)내에는, MPU(Micro Processing Unit)부(401), 및 커넥터부(408)가 내장되어 있다. MPU부(401)내에는, 데이터 메모리부(404), 연산부(402), 제어부(403), ROM(Read Only Memory)(405), 및 RAM(Random Access Memory)(406)이있고, 이것들이 1개의 칩에 형성되어 있다. MPU부(401)에는, 본 발명의 반도체 장치가 조립되어 있다. 다양한 구성요소는 (데이터 버스, 전원선 등을 포함하는) 배선(407)에 의해 상호 접속되어 있다. 또한, IC카드(400A)가 외부의 리더/라이터에 장착되었을 때, 커넥터부(408)와 리더/라이터(409)는 접속되고, 카드(400A)에 전력이 공급됨과 동시에 데이터의 교환이 행해진다.
본 실시예의 특징은, MPU부(401)와 데이터 메모리부(404)가 1개의 반도체 칩상에 형성됨으로써, 데이터 메모리부(404)와 공존하는 MPU부(401)를 구성하고 있다는 점이다. 데이터 메모리부(404)에는, 본 발명에 기재된 바와 같이 제조비용을 절감할 수 있는 반도체 메모리소자를 이용한다.
상기 반도체 메모리소자는 미세화가 용이하고, 2비트 동작이 가능하기 때문에, 이러한 소자가 배열된 메모리 셀 어레이의 면적은 용이하게 또한 축소된다. 따라서, 메모리 셀 어레이의 비용은 절감될 수 있다. 이 메모리 셀 어레이가 IC카드(400A)의 데이터 메모리부(404)로서 이용되는 경우, IC카드(400A)의 비용은 절감된다.
또한, 데이터 메모리부(404)가 MPU부(401)에 포함되고, 1개의 칩상에 형성되기 때문에, IC카드(400A)의 비용은 더욱 절감될 수 있다.
또한, 데이터 메모리부(404)에는 본 발명의 반도체 메모리소자가 이용되고, 논리회로부에는 본 발명의 반도체소자가 이용되고, 즉 MPU부(401)가 본 발명의 반도체 장치로 형성된다. 따라서, MPU부(401)의 논리회로부(연산부(402) 및 제어부(403))를 구성하는 소자와 그 형성 프로세스는, 예컨대, 플래시 메모리를 이용한 경우와 매우 유사하고, 데이터 메모리부(404)와 논리회로부는 용이하게 공존할 수 있기 때문에, 공존 탑재 프로세스가 현저하기 간략화된다. 따라서, MPU부(401)와 데이터 메모리부(404)를 1개의 칩상에 형성함으로써 비용 절감효과가 특히 커진다.
또한, ROM(405)이 상기 반도체 메모리소자로 구성되어도 좋다. 이 방식에 있어서, MPU부(401)를 구동하는 프로그램이 기억되어 있는 ROM(405)은 외부로부터 재기록될 수 있고, IC카드(400A)의 성능이 비약적으로 향상될 수 있다. 메모리 소자가 용이하게 미세화되고, 2비트 동작을 할 수 있기 때문에, 마스크 ROM을 상기 메모리 소자로 치환해도 칩 면적의 증대를 거의 초래하지 않는다. 또한, 상기 반도체 메모리소자를 형성하는 프로세스는, 통상의 CMOS 형성 프로세스와 거의 유사하기 때문에, 논리회로부와의 공존이 용이하다.
다음, 도 30b에 도시된 바와 같이, IC카드(400B)내에는, MPU부(401), RF인터페이스부(410), 및 안테나부(411)가 내장되어 있다. MPU부(401)내에는, 데이터 메모리부(404), 연산부(402), 제어부(403), ROM(405) 및 RAM(406)이 있고, 이들은 1개의 칩에 형성되어 있다. 다양한 구성요소는, (데이터 버스, 전원선 등ㅇ르 포함하는) 배선(407)으로 상호 접속되어 있다.
도 30b의 IC카드(400B)가, 도 30a의 IC카드(400A)와 다른 것은, 비접촉형이라는 점이다. 따라서, 제어부(403)는 커넥터부(408)가 아니라 RF인터페이스부(410)과 접속되어 있다. RF인터페이스부(410)는, 또한, 안테나부(411)에 접속되어 있다. 안테나부(411)는, 외부기기와의 통신하고 전력을 집전하는 기능을 가진다. RF인터페이스부(410)는, 안테나부(411)로부터 전달된 고주파신호를 정류하고 전력을 공급하는 기능과, 신호의 변조 및 복조기능을 가진다. 또한, RF인터페이스부(410) 및 안테나부(411)는, MPU부(401)와 1개의 칩상에 공존하여 탑재될 수도 있다.
본 실시예의 IC카드(400B)는 비접촉형이기 때문에, 이는 커넥터부를 통해 발생할 수 있는 정전파괴를 방지할 수 있다. 또한, 외부기기와 반드시 밀착할 필요가 없기 때문에, 사용형태의 자유도가 커진다. 또한, 데이터 메모리부(404)를 구성하는 반도체 메모리소자는, 종래의 플래시 메모리(약 12V의 전원전압)에 비해 낮은 전원전압(예컨대, 대략 9V)로 작동하기 때문에, RF인터페이스부(410)의 회로는 소형화될 수 있어, 비용을 절감할 수 있다.
(제23실시예)
본 발명의 제23실시예는 도 31을 참조하여 설명된다. 상기 실시예들 중 하나에 기재된 반도체 메모리 장치 또는 반도체 장치는, 전지구동의 휴대전자기기, 특히 휴대정보단말에 이용될 수 있다. 휴대전자기기로서는, 휴대정보단말, 휴대전화, 게임기기 등을 들 수 있다. 도 31은, 휴대전화의 예를 나타내고 있다. MPU부(501)에는, 본 발명의 반도체 장치가 조립되어 있다.
본 발명의 반도체 장치가 휴대전자기기에 이용됨으로써, 제어회로의 제조비용이 절감되기 때문에, 휴대전자기기 자체의 비용도 절감될 수 있다. 대안으로, 제어회로에 포함되는 비휘발성 메모리가 대용량화되고, 휴대전자기기의 성능이 고도화될 수 있다.
도 31에 도시된 바와 같이, 휴대전화(500)내에는, MPU부(510), 맨-머신(man-machine) 인터페이스부(508), RF(무선주파수)회로부(510), 및 안테나부(511)가 내장되어 있다. MPU부(501)내에는, 데이터 메모리부(504), 연산부(502), 제어부(503), ROM(505) 및 RAM(506)이 있고, 이들이 1개의 칩상에 형성되어 있다. 상기 다양한 구성요소는, (데이터 버스, 전원선 등을 포함하는) 배선(507)으로 상호 접속되어 있다.
본 실시예의 특징은, MPU부(501)와 데이터 메모리부(504)가 1개의 반도체 칩상에 형성됨으로써, 데이터 메모리부(504)와 공존하는 MPU부(501)를 구성하고 있다는 점이다. 데이터 메모리부(504)로서, 본 발명에 기재된 바와 같이 제조비용을 절감할 수 있는 반도체 메모리소자가 이용된다.
상기 반도체 메모리소자는 미세화가 용이하고, 2비트 동작을 할 수 있기 때문에, 이러한 소자가 배열된 메모리 소자 어레이의 면적이 용이하게 또한 축소된다. 따라서, 메모리 소자 어레이의 비용은 절감될 수 있다. 이 메모리 소자 어레이가 휴대전화(500)의 데이터 메모리부(504)로서 이용되면, 휴대전화(500)의 비용이 절감된다.
또한, 데이터 메모리부(504)가 MPU부(501)에 내장되고, 1개의 칩상에 형성되기 때문에, 휴대전화(500)의 비용은 크게 절감될 수 있다.
또한, 데이터 메모리부(504)에는 본 발명의 반도체 메모리소자가 이용되고, 논리회로부에는 본 발명의 반도체소자가 이용되고, 즉 MPU부(501)은 본 발명의 반도체 장치로 형성된다. 따라서, MPU부(501)의 논리회로부(연산부(502) 및 제어부(503))를 구성하는 소자와 그 형성 프로세스는, 예컨대, 플래시 메모리를 이용한 경우와 매우 유사하고, 데이터 메모리부(504)와 논리회로부는 용이하게 공존할 수 있기 때문에, 공존 탑재 프로세스가 현저하기 간략화된다. 따라서, MPU부(501)와 데이터 메모리부(504)를 1개의 칩상에 형성함으로써 비용 절감효과가 특히 커진다.
또한, ROM(505)은 상기 반도체 메모리소자로 구성되어도 좋다. 이 방식에 있어서, MPU부(501)를 구동하기 위한 프로그램이 기어되어 있는 ROM(505)이 외부로부터 재기록될 수 있고, 휴대전화(500)의 성능이 비약적으로 향상될 수 있다. 메모리소자는 미세화가 용이하고, 또한 2비트 동작을 할 수 있기 때문에, 마스크 ROM을 상기 메모리 소자로 치환해도 칩 면적의 증대를 거의 초래하지 않는다. 또한, 상기 반도체 메모리소자를 형성하는 프로세스는, 통상의 CMOS 형성 프로세스와 거의 유사하기 때문에, 논리회로부와의 공존이 용이하다.
본 발명은 많은 장점이 있다.
본 발명의 일실시예의 반도체 메모리 장치에 따르면, 각 메모리 기능체의 전하유지부가, 전계효과 트랜지스터의 게이트 절연체가 아니라, 게이트전극의 측방에서 형성되기 때문에, 과소거 및 그것에 관련된 판독 불량의 문제는 실질적으로 해소된다.
또한, 메모리 기능체의 전하유지부로부터 전하의 소실을 억제시키는 소실방지 절연막이 존재하기 때문에, 전하의 유지시간은 향상된다.
게이트전극의 측방과 상기 측방에 대향하는 전하유지부 사이의 거리(T2)는전하유지부의 반도체기판 상에 위치한 저부와 반도체기판의 표면 사이의 거리(T1)와 다르게 형성되어 있다. 따라서, 예컨대, 거리(T1)가 거리(T2)보다 얇은 경우, 반도체기판으로부터 주입된 전하는 게이트전극으로 메모리 기능체를 통과하는 것이 억제될 수 있고, 반대로, 거리(T1)가 거리(T2)보다 두꺼운 경우, 게이트전극으로부터 주입된 전하는 반도체기판으로 메모리 기능체를 통과하는 것이 억제될 수 있다. 따라서, 전하주입효율이 높고 기록/소거 속도가 빠른 반도체 메모리 장치를 얻는 것이 가능하다.
또한, 본 발명의 일실시예의 반도체 장치에 따르면, 소스/드레인 확산영역이 게이트전극의 단부와 관련하여 오프셋되지 않는 반도체소자와, 오프셋되는 반도체 메모리소자가 동일한 기판 상에 공존하여 탑재되고, 전하를 저장하는 기능을 갖는 메모리 기능체는, 반도체소자와 반도체 메모리소자 각각의 게이트전극의 측벽에서 배열된다. 그러나, 양 소자의 제조 프로세스가 크게 다르지 않기 때문에, 예컨대, 반도체 메모리소자를 포함하는 비휘발성 메모리와, 반도체소자를 포함하는 논리회로의 공존은 매우 용이하게 실현된다. 또한, 게이트 절연체의 두께가 제한되지 않기 때문에, 가장 진보된 MOSFET 제조 프로세스가 용이하게 적용될 수 있는 반도체 장치가 제공될 수 있다.
또한, 본 발명의 일실시예의 IC카드에 따르면, 비휘발성 메모리, 그 주변회로부, 논리회로부, SRAM부 등이 용이하게 공존하여 탑재되고, 그 비용이 절감될 수 있는 반도체 장치가 포함될 수 있기 때문에, 비용이 절감된 IC카드가 제공될 수 있다.
또한, 본 발명의 휴대전자기기에 따르면, 예컨대, 비휘발성 메모리, 그 주변회로부, 논리회로부, SRAM부 등이 용이하게 공존하여 탑재되고 그 비용이 절감될 수 있는 반도체 장치를 휴대전화가 포함할 수 있기 때문에, 비용이 절감된 휴대전화가 제공될 수 있다.
또한, 반도체 메모리 장치에 대한 본 발명의 일실시예의 제조방법에 따르면, 반도체 메모리소자의 절연막의, 상기 소자의 게이트 전극에 접하는 부분의 막두께와 상기 소자의 반도체 기판에 접하는 부분의 막두께를 대폭으로 다르도록 형성할 수 있고, 그로 인해 소거시의 소거불량을 억제하거나 기록/소거 속도의 고속화가 가능해진다. 더욱 상세하게는, 게이트 전극에 접하는 부분의 절연막의 막두께에 대해, 반도체 기판에 접하는 부분의 절연막의 막두께를 얇게 형성한 경우는, 소거시의 소거불량을 억제하거나 반도체 기판으로부터 주입된 전하가 게이트 전극으로 빠져나가는 것을 억제할 수 있기 때문에, 전하주입 효율이 좋고, 기록/소거속도가 빠른 반도체 메모리 장치가 제공될 수 있다. 또한, 반대로, 게이트 전극에 접하는 부분의 제1절연막의 막두께에 대해, 반도체 기판에 접하는 부분의 제1절연막의 막두께를 두껍게 형성한 경우는, 게이트 전극으로부터 주입된 전하가 반도체 기판으로 빠져나가는 것을 억제할 수 있기 때문에, 전하주입효율이 좋고, 기록/소거속도가 빠른 반도체 메모리 장치가 제공될 수 있다.
또한, 반도체 메모리소자의 소스/드레인 확산영역이, 게이트 전극에 대해 오프셋하도록 형성될 수 있고, 또한, 전하저장영역에 오버랩하도록 형성될 수 있기 때문에, 메모리 효과가 양호하고, 반도체 메모리 장치의 판독동작시의 전류값이 소스/드레인 확산영역이 오버랩하지 않는 경우에 비해, 크게 향상된다. 따라서, 판독속도도 크게 향상되기 때문에, 판독속도가 빠른 반도체 메모리 장치가 제공된다.
또한, 반도체 메모리 장치에 대한 본 발명의 일실시예의 다른 제조방법에 따르면, 반도체 메모리소자의 반도체 기판과 게이트 전극은 성분이 다른 재료를 이용하여 형성되어 있기 때문에, 절연막의 게이트 전극에 접하는 부분의 막두께와 반도체 기판에 접하는 부분의 막두께를 대폭으로 다르게 형성할 수 있고, 그로 인해 소거시의 소거 불량을 억제하거나 기록/소거 속도의 고속화가 가능해진다.
또한, 반도체 메모리소자의 제1절연막을 게이트 전극에 접하는 부분과 반도체 기판에 접하는 부분의 막두께가 다르도록 형성하는 공정이, 에칭공정 등을 이용하지 않고, 통상의 절연막 형성공정만으로 행해질 수 있기 때문에, 복잡한 공정이 필요없고 제조비용이 저렴한 반도체 메모리 장치가 제공될 수 있다.
또한, 반도체 메모리소자의 소스/드레인 확산영역이, 소자의 게이트 전극에 대해 오프셋하도록 형성될 수 있고, 또한, 소자의 전하저장영역에 의해 오버랩하도록 형성될 수 있기 때문에, 메모리 효과가 양호하고, 반도체 메모리 장치의 판독동작시의 전류값이 소스/드레인 확산영역이 오버랩되지 않는 경우와 비교하여, 크게 향상된다. 따라서, 판독속도도 크게 향상되기 때문에, 판독속도가 빠른 반도체 메모리 장치가 제공된다.
또한, 반도체 메모리 장치에 대한 본 발명의 일실시예의 또 다른 제조방법에 따르면, 반도체 메모리소자의 게이트전극의 불순물 농도가 5 ×1019㎝-3이상이기 때문에, 불순물강화 산화의 효과가 현저하게 나타난다. 또한, 반도체 기판에 있어서 게이트 전극의 불순물 농도보다 낮은 불순물 영역이 형성되고, 반도체 기판 및 게이트 전극 상에 열처리에 의한 절연막이 형성된다. 따라서, 제1절연막의 게이트 전극에 접하는 부분의 막두께와 반도체 기판에 접하는 부분의 막두께를 대폭 다르게 형성할 수 있기 때문에, 에칭 등의 복잡한 공정이 필요하지 않고 제조 비용이 저렴한 반도체 메모리 장치가 제공될 수 있다.
또한, 반도체 메모리 셀의 게이트 전극에 접하는 부분의 제1절연막의 막두께에 대해, 반도체 기판에 접하는 부분의 제1절연막의 막두께를 얇게 형성한 경우는, 반도체 기판으로부터 주입된 전하가 게이트 전극으로 빠져나가는 것을 억제할 수 있기 때문에, 전하주입 효율이 좋고, 기록/소거속도가 빠른 반도체 메모리 장치가 제공될 수 있다.
또한, 반도체 메모리 장치에 대한 본 발명의 일실싱예의 또 다른 제조방법에 따르면, 반도체 메모리소자의 게이트 전극은 불순물 농도가 1 ×1020㎝-3이하이고, 소자의 반도체 기판보다 낮기 때문에, 게이트 전극에는 불순물강화 산화의 효과가 발현하지 않는 조건을 설정할 수 있고, 반도체 기판에는 게이트 전극의 불순물 농도보다 높고, 5 ×1019㎝-3이상으로 불순물강화 산화의 효과가 현저하게 나타나기 시작하기 때문에, 반도체 기판 및 게이트 전극에 열처리에 의한 절연막을 형성한 결과, 제1절연막의 게이트 전극에 접하는 부분의 막두께와 반도체 기판에 접하는 부분의 막두께를 대폭 다르게 형성할 수 있기 때문에, 복잡한 공정이 필요없고 제조비용이 저렴한 반도체 메모리 장치가 제공될 수 있다. 또한, 제1절연막의 게이트 전극에 접하는 부분의 막두께와, 반도체 기판에 접하는 부분의 막두께가 대폭 다르기 때문에, 기록/소거속도가 현저하게 빠른 반도체 메모리 장치가 제공될 수 있다.
또한, 반도체 메모리소자의 제1절연막은 게이트 전극에 접하는 부분의 막두께에 대해, 반도체 기판에 접하는 부분의 막두께가 두껍기 때문에, 게이트 전극으로부터 주입된 전하가 반도체 기판으로 빠져나가는 것을 억제할 수 있으므로, 전하 주입효과가 좋고, 기록/소거속도가 빠른 반도체 메모리 장치가 제공될 수 있다.
또한, 반도체 메모리소자의 게이트 전극에 접하는 부분의 제1절연막의 막두께에 대해, 반도체 기판에 접하는 부분의 제1절연막의 막두께를 얇게 형성한 경우는, 반도체 기판으로부터 주입된 전하가 게이트 전극으로 빠져나가는 것을 억제할 수 있기 때문에, 전하주입 효율이 좋고, 기록/소거속도가 빠른 반도체 메모리 장치가 제공될 수 있다.

Claims (57)

  1. 메모리 셀들을 포함하는 반도체 메모리 장치에 있어서, 각 메모리 셀은,
    반도체 기판상에 형성된 게이트 절연체;
    상기 게이트 절연체 상에 형성된 게이트 전극;
    상기 게이트 전극 아래에 위치한 채널형성영역;
    상기 채널형성영역의 양측에 배치되고, 상기 채널형성영역의 반대의 도전형을 가지는 한 쌍의 소스/드레인 영역; 및
    전하를 저장하는 작용을 하는 재료로 만들어지는 전하유지부와, 상기 게이트 전극과 상기 반도체 기판 모두로부터 전하저장부를 격리함으로써 저장된 전하가 소산되는 것을 방지하는 작용을 하는 소산방지 유전체를 각각 포함하고, 상기 게이트 전극의 양측에 각각 위치하는 메모리 기능체를 포함하고,
    서로 대향하는 상기 게이트 전극의 측벽과 전하유지부측 사이의 거리(T2)가 상기 전하유지부의 바닥과 기판의 표면 사이의 거리(T1)와 다르도록 구성된 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 거리(T2)는 상기 반도체 기판으로부터 멀어질수록 증가하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 거리(T2)는 거리(T1)보다 큰 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 전하유지부와 상기 게이트 전극 사이에 산질화막이 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 전하유지부와 상기 게이트 전극 사이에 퇴적절연막이 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 퇴적절연체와 상기 반도체 기판 사이에 두께가 1㎚∼10㎚인 열절연체가 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제1항에 있어서, 상기 게이트 전극은 상기 반도체 기판과 다른 조성의 재료로 형성되고, 상기 거리(T2)는 상기 거리(T1)와 다른 것을 특징으로 하는 반도체 메모리 장치.
  8. 제1항에 있어서, 상기 메모리 기능체의 상기 전하유지부는 상기 소산방지 유전체에 의해 상기 게이트 전극과 상기 반도체 기판 모두로부터 격리되어 있고,
    상기 반도체 기판과 상기 게이트 전극은 실리콘으로 만들어지고,
    상기 반도체 기판이 상기 메모리 기능체와 대향하는 영역의 불순물 농도는 상기 게이트 전극이 상기 메모리 기능체와 대향하는 영역의 불순물 농도와 다르며,상기 거리(T2)는 상기 거리(T1)와 다른 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서, 상기 게이트 전극의 불순물 농도는 1×1020㎝-3이상이고, 상기 반도체 기판의 불순물 농도는 상기 게이트 전극의 불순물 농도보다 옅은 것을 특징으로 하는 반도체 메모리 장치.
  10. 제1항에 있어서, 상기 게이트 절연체의 적어도 일부와 상기 메모리 기능체의 적어도 일부는 각각 산화막으로 만들어지고, 상기 게이트 절연체는 상기 메모리 기능체의 반대측의 상기 게이트 전극의 측벽으로부터 상기 메모리 기능체를 통해 상기 메모리 기능체 아래에 위치하는 상기 반도체 기판의 표면까지 연장하는 경로의 등가산화막 두께보다 얇은 등가산화막 두께를 가지는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제1항에 있어서, 상기 게이트 전극의 양측에 각각 위치하는 상기 전하유지부는 독립적으로 전하를 저장하도록 되어있는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제1항에 있어서, 상기 게이트 절연체의 적어도 일부와 상기 메모리 기능체의 적어도 일부는 각각 산화막으로 만들어지고, 상기 게이트 절연체는 상기 메모리 기능체의 반대측의 상기 게이트 전극의 측벽으로부터 상기 메모리 기능체를 통해 상기 메모리 기능체 아래에 위치하는 상기 반도체 기판의 표면까지 연장하는 경로의 등가산화막 두께보다 두꺼운 등가산화막 두께를 가지는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제12항에 있어서, 상기 소스 영역과 상기 드레인 영역의 적어도 일부는 상기 게이트 전극 아래에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제1항에 있어서, 상기 메모리 기능체의 상기 소산방지 유전체는 실리콘 산화막 또는 실리콘 산질화막으로 만들어지고, 상기 메모리 기능체의 상기 전하유지부는 실리콘 질화막으로 만들어지는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제1항에 있어서, 상기 메모리 기능체의 상기 전하유지부의 적어도 일부는 상기 소스 또는 드레인 영역 위에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제15항에 있어서, 상기 메모리 기능체의 상기 전하유지부는 상기 게이트 절연체의 표면과 실질적으로 평행한 표면을 가지는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제16항에 있어서, 상기 메모리 기능체의 상기 전하유지부는 상기 게이트 전극의 측면과 실질적으로 평행하게 연장하는 부분을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제16항에 있어서, 상기 반도체 메모리 장치는 상기 메모리 기능체의 상기 전하유지부를 상기 반도체 기판으로부터 격리하는 절연막을 포함하고, 상기 절연막의 두께는 0.8㎚ 이상이고 상기 게이트 절연체보다 얇은 것을 특징으로 하는 반도체 메모리 장치.
  19. 제16항에 있어서, 상기 반도체 메모리 장치는 상기 메모리 기능체의 상기 전하유지부를 상기 반도체 기판으로부터 격리하는 절연막을 포함하고, 상기 절연막은 상기 게이트 절연체보다 두껍고 두께가 20㎚ 이하인 것을 특징으로 하는 반도체 메모리 장치.
  20. 반도체 메모리 셀과 반도체 소자를 포함하는 반도체 장치에 있어서, 각 반도체 메모리 셀과 반도체 소자는,
    반도체 기판상에 형성된 게이트 절연체;
    상기 게이트 절연체 상에 형성된 게이트 전극;
    상기 게이트 전극 아래에 위치한 채널형성영역;
    상기 채널형성영역의 양측에 배치되고, 상기 채널형성영역의 반대의 도전형을 가지는 한 쌍의 소스/드레인 영역; 및
    전하를 저장하는 작용을 하는 재료로 만들어지는 전하유지부와, 저장된 전하가 소산되는 것을 방지하는 작용을 하는 소산방지 유전체를 각각 포함하고, 상기 게이트 전극의 양측에 각각 위치하는 메모리 기능체를 포함하고,
    서로 대향하는 상기 게이트 전극의 측벽과 전하유지부측 사이의 거리가 상기 전하유지부의 바닥과 기판의 표면 사이의 거리와 다르도록 구성되고,
    상기 메모리 셀의 상기 소스/드레인 영역은 상기 메모리 셀의 상기 게이트 전극의 아래의 영역 외측에 배치되며,
    상기 반도체 소자의 상기 소스/드레인 영역의 일부가 상기 반도체 소자의 상기 게이트 전극 아래에 배치되는 것을 특징으로 하는 반도체 장치.
  21. 제1항에 기재된 반도체 메모리 장치를 포함하는 것을 특징으로 하는 IC카드.
  22. 제1항에 기재된 반도체 메모리 장치를 포함하는 것을 특징으로 하는 휴대전자기기.
  23. 게이트 절연체를 반도체 기판 상에 형성하고 측벽을 가지는 게이트 전극을 상기 게이트 절연체 상에 형성하는 단계;
    상기 게이트 전극 및 상기 반도체 기판 상에 제1절연막을 형성하는 단계;
    적어도 상기 게이트 전극의 측벽에 상기 제1절연막이 남도록 상기 제1절연막을 부분적으로 제거하는 단계;
    산화 또는 산질화공정 중 어느 하나에 의해, 상기 게이트 전극 측벽을 덮는 제2절연막 부분이 상기 반도체 기판을 덮는 제2절연막 부분보다 두껍도록, 상기 반도체 기판 및 상기 게이트 전극의 측벽에 제2절연막을 형성하는 단계;
    상기 제2절연막을 통해 상기 게이트 전극의 측벽에 전하저장영역을 형성하는 단계; 및
    상기 게이트 전극, 상기 게이트 전극의 측벽에 존재하는 상기 제1 및 제2절연막, 및 상기 전하저장영역을 주입 마스크로서 이용하여 상기 반도체 기판 내에 불순물을 주입함으로써 소스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리의 제조방법.
  24. 게이트 절연체를 반도체 기판 상에 형성하고, 측벽을 가지고 있고 반도체 기판과 다른 조성의 재료로 만들어지는 게이트 전극을 상기 게이트 절연체 상에 형성하는 단계;
    상기 기판을 덮는 절연막 부분의 두께가 상기 게이트 전극 측벽을 덮는 절연막 부분의 두께와 다르도록, 열처리를 이용하여 상기 반도체 기판 및 상기 게이트 전극의 측벽에 절연막을 형성하는 단계;
    상기 절연막을 통해 상기 게이트 전극의 측벽에 전하저장영역을 형성하는 단계; 및
    상기 게이트 전극, 상기 게이트 전극 측벽 상에 존재하는 상기 절연막, 및 상기 전하저장영역을 주입 마스크로서 이용하여 상기 반도체 기판 내에 불순물을주입함으로써 소스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  25. 실리콘으로 만들어진 반도체 기판 상에 게이트 절연체를 형성하는 단계;
    게이트 전극의 표면 근처에 위치한 상기 반도체 기판의 영역보다 불순물 농도가 더 짙고 5 ×1019㎝-3이상의 불순물 농도를 가지며, 실리콘으로 만들어지고 측벽을 가지는 게이트 전극을 형성하는 단계;
    상기 기판을 덮는 절연막 부분의 두께가 상기 게이트 전극 측벽을 덮는 절연막 부분의 두께와 다르도록, 열처리를 이용하여 상기 반도체 기판과 상기 게이트 전극의 측벽에 절연막을 형성하는 단계;
    상기 절연막을 통해 상기 게이트 전극의 측벽에 전하저장영역을 형성하는 단계; 및
    상기 게이트 전극, 상기 게이트 전극 측벽에 존재하는 상기 절연막, 및 상기 전하저장영역을 주입 마스크로 이용하여 상기 반도체 기판 내에 불순물을 주입함으로써 소스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  26. 실리콘으로 만들어지고, 불순물 농도가 5 ×1019㎝-3이상인 불순물 영역을 반도체 기판의 표면 부근에 가지는 반도체 기판상에 게이트 절연체를 형성하는 단계;
    실리콘으로 만들어지고 측벽을 가지며, 상기 반도체 기판의 표면 부근의 불순물 영역보다 불순물 농도가 옅고 1 ×1020㎝-3이하의 불순물 농도를 가지는 게이트 전극을 형성하는 단계;
    상기 반도체 기판을 덮는 절연막 부분의 두께가 상기 게이트 전극 측벽을 덮는 절연막 부분의 두께와 다르도록, 열처리를 이용하여 상기 반도체 기판과 상기 게이트 전극의 측벽에 절연막을 형성하는 단계;
    상기 절연막을 통해 상기 게이트 전극의 측벽에 전하저장영역을 형성하는 단계; 및
    상기 게이트 전극, 상기 게이트 전극 측벽에 존재하는 상기 절연막, 및 상기 전하저장영역을 주입 마스크로서 이용하여 상기 반도체 기판 내에 불순물을 주입함으로써 소스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  27. 제20항에 기재된 반도체 장치를 포함하는 것을 특징으로 하는 IC카드.
  28. 제20항에 기재된 반도체 장치를 포함하는 것을 특징으로 하는 휴대전자기기.
  29. 메모리 셀들을 포함하는 반도체 메모리 장치에 있어서, 각 메모리 셀은,
    반도체 기판;
    상기 반도체 기판 상에 형성되고 채널형성영역에 의해 격리된 한 쌍의 소스/드레인 영역;
    상기 채널형성영역 상에 형성된 게이트 절연체;
    상기 게이트 절연체 위에 형성된 게이트 전극; 및
    상기 게이트 전극의 양측에 위치하고, 전하유지부와 소산방지 유전체를 포함하는 메모리 기능체를 포함하고,
    상기 전하유지영역은 제1거리(T1)만큼 상기 반도체 기판으로부터 떨어져 있고, 상기 제1거리(T1)와 동일하지 않은 제2거리(T2)만큼 상기 게이트 전극으로부터 떨어져 있는 것을 특징으로 하는 반도체 메모리 장치.
  30. 제29항에 있어서, 상기 제2거리(T2)는 상기 반도체 기판으로부터 멀어질수록 증가하는 것을 특징으로 하는 반도체 메모리 장치.
  31. 제29항에 있어서, 상기 제2거리(T2)는 상기 제1거리(T1)보다 큰 것을 특징으로 하는 반도체 메모리 장치.
  32. 제29항에 있어서, 상기 게이트 전극은 상기 반도체 기판과 다른 조성의 재료로 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  33. 제29항에 있어서, 상기 게이트 전극의 불순물 농도는 1×1020㎝-3이상이고, 상기 반도체 기판의 불순물 농도는 상기 게이트 전극의 불순물 농도보다 옅은 것을 특징으로 하는 반도체 메모리 장치.
  34. 제29항에 있어서, 상기 소산방지 유전체는 실리콘 산화막 또는 실리콘 산질화막을 포함하고, 상기 전하유지부는 실리콘 질화막을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  35. 게이트 절연체를 통해 반도체 기판 상에 형성된 게이트 전극과 게이트 전극의 양측에 대응하는 범위의 반도체 기판 표면 상에 형성된 한 쌍의 소스/드레인 확산영역을 가지는 전계효과 트랜지스터를 포함하고,
    게이트 전극의 양측부와 반도체 기판 표면 사이에 측방으로 단면이 점차 넓어지도록 오목부가 각각 형성되며,
    전하를 저장하는 기능을 가지는 재료로 만들어진 전하유지부와, 저장된 전하의 소산을 방지하는 기능을 가지는 소산방지 유전체로 각각 이루어진 메모리 기능체가, 상기 오목부가 매립되도록 상기 게이트 전극의 양측에 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  36. 제35항에 있어서, 상기 반도체 기판의 표면은, 상기 게이트 절연체를 통해상기 게이트 전극의 바닥면과 대향하는 평탄부, 상기 오목부의 일부를 형성하도록 게이트 길이방향에 대해 상기 평탄부의 양측에 인접하는 경사부, 및 상기 경사부의 외측에 각각 인접하는 바닥면부를 가지는 것을 특징으로 하는 반도체 메모리 장치.
  37. 제35항에 있어서, 상기 게이트 전극의 바닥면과 상기 게이트 길이방향에 대한 상기 소스/드레인 확산영역 사이에 공간이 구비되는 것을 특징으로 하는 반도체 메모리 장치.
  38. 제36항에 있어서, 상기 게이트 전극의 측면은 상기 게이트 절연체의 표면과 수직인 평탄부와, 상기 오목부의 일부를 형성하도록 이 평탄부의 하측에 인접하는 경사부를 가지고,
    상기 소산방지 유전체는, 전하유지부와 게이트 전극뿐만 아니라 전하유지부와 반도체 기판이 서로 각각 격리되도록, 상기 게이트 전극의 측면의 경사부와 평탄부뿐만 아니라 상기 반도체 기판 표면의 바닥면부와 경사부를 실질적으로 균일한 막두께로 덮는 제1유전체를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  39. 제35항에 있어서, 상기 전하유지부의 적어도 일부는 상기 소스/드레인 확산영역의 일부와 중첩되는 것을 특징으로 하는 반도체 메모리 장치.
  40. 제35항에 있어서, 상기 전하유지부는 상기 게이트 절연체의 표면과 평행한부분을 가지는 것을 특징으로 하는 반도체 메모리 장치.
  41. 제35항에 있어서, 상기 게이트 전극의 측면은 상기 게이트 절연체의 표면과 수직인 평탄부와, 상기 오목부의 일부를 형성하도록 이 평탄부의 하측에 인접하는 경사부를 가지고,
    상기 전하유지부는 상기 게이트 전극의 측면의 평탄부에 평행하게 연장하는 부분을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  42. 제35항에 있어서, 상기 전하유지부와 상기 반도체 기판을 서로 격리시키는 소산방지 유전체의 부분의 두께가 상기 게이트 절연체의 막두께보다 얇고 0.8㎚이상인 것을 특징으로 하는 반도체 메모리 장치.
  43. 제35항에 있어서, 상기 전하유지부와 상기 반도체 기판을 서로 격리시키는 소산방지 유전체의 부분의 두께가 상기 게이트 절연체의 막두께보다 두껍고 20㎚이하인 것을 특징으로 하는 반도체 메모리 장치.
  44. 제37항에 있어서, 상기 소스/드레인 확산영역의 적어도 일부는 상기 반도체 기판 표면의 경사부에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  45. 제37항에 있어서, 상기 한 쌍의 소스/드레인 영역의 내측에서, 상기 게이트전극의 바닥면 바로 아래에 위치하는 채널형성영역보다 더욱 짙게 도핑되는 카운터 영역은 상기 소스/드레인 확산영역의 반대의 도전형으로 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  46. 제37항에 있어서, 상기 소스/드레인 확산영역은 채널형성영역이 존재하고 있는 한쪽에 연장부를 가지고, 상기 연장부의 접합깊이는 상기 연장부 이외의 부분의 접합깊이보다 얕은 것을 특징으로 하는 반도체 메모리 장치.
  47. 제46항에 있어서, 상기 연장부의 불순물 농도는 상기 연장부 이외의 소스/드레인 확산영역 부분의 불순물 농도보다 옅은 것을 특징으로 하는 반도체 메모리 장치.
  48. 제37항에 있어서, 상기 메모리 기능체의 상기 전하유지부는 오목부에 수용되는 것을 특징으로 하는 반도체 메모리 장치.
  49. 반도체 메모리 소자를 가지는 메모리 영역과 반도체 스위칭 소자를 가지는 논리회로 영역을 포함하고, 상기 메모리 영역과 상기 논리회로 영역 모두 반도체 기판상에 구비되며,
    상기 반도체 메모리 소자와 상기 반도체 스위칭 소자는 게이트 전극의 양측에 대응하는 반도체 기판 표면의 부분에 형성된 한 쌍의 소스/드레인 확산영역과게이트 전극을 각각 가지는 전계효과 트랜지스터에 의해 각각 동작하고,
    상기 반도체 메모리 소자와 상기 반도체 스위칭 소자 중 어느 한 쪽에는, 측방으로 단면이 점차 넓어지도록 형성된 오목부가 각각 형성되고, 전하를 저장하는 기능을 가지는 재료로 만들어진 전하유지부와 저장된 전하의 소산을 방지하는 기능을 가지는 소산방지 유전체로 각각 구성되는 메모리 기능체가 상기 오목부가 매립되도록 상기 게이트 전극의 양측에 형성되고,
    상기 반도체 메모리 소자는, 상기 게이트 전극에 전압을 인가시, 전하유지부에 유지된 전하의 준위에 기초하여 한 쪽의 상기 소스/드레인 확산영역으로부터 다른 한 쪽의 소스/드레인 확산영역으로 흐르는 전류량을 변화시킬 수 있도록 구성되며,
    상기 반도체 스위칭 소자는 상기 전하유지부에 유지된 전하의 준위와 상관없이 스위칭 동작을 수행하도록 구성되는 것을 특징으로 하는 반도체 장치.
  50. 제35항에 기재된 반도체 메모리 장치가 장착된 것을 특징으로 하는 IC카드.
  51. 제47항에 기재된 반도체 장치가 장착된 것을 특징으로 하는 IC카드.
  52. 제35항에 기재된 반도체 메모리 장치가 장착된 것을 특징으로 하는 휴대전자기기.
  53. 제47항에 기재된 반도체 장치가 장착된 것을 특징으로 하는 휴대전자기기.
  54. 전계효과 트랜지스터로 구성된 반도체 메모리 소자를 형성하는 단계에 있어서,
    게이트 절연체를 통해 반도체 기판 표면 상에 게이트 전극을 형성하는 단계;
    측방으로 단면이 점차 넓어지는 새부리 유전체막을 상기 게이트 전극의 양측 부분과 상기 반도체 기판 표면 사이에 각각 형성하는 단계;
    상기 새부리 유전체막이 제거된 자리에 측방으로 단면이 점차 넓어지는 오목부를 형성하도록 상기 새부리막을 제거하는 단계;
    상기 오목부가 매립되도록 상기 게이트 전극의 양측에, 전하를 저장하는 기능을 가지는 재료로 만들어진 전하유지부와 저장된 전하의 소산을 방지하는 기능을 가지는 소산방지 유전체로 구성된 메모리 기능체를 형성하는 단계;
    상기 게이트 전극과 상기 메모리 기능체를 마스크로서 이용하여, 한 쌍의 소스/드레인 확산영역을 형성하도록 상기 마스크의 양측에 대응하는 반도체 기판 표면 부분에 불순물을 주입하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  55. 제54항에 있어서, 상기 메모리 기능체를 형성하는 단계는,
    상기 오목부가 형성되어 있는 곳들 사이에 반도체 기판의 노출면과 상기 게이트 전극을 따라 실질적으로 균일한 막두께로 상기 소산방지 유전체의 적어도 일부를 형성하는 제1절연막을 형성하는 단계;
    상기 오목부가 매립되도록 상기 제1절연막의 노출면에 상기 전하유지부의 재료로서 실리콘 질화물을 형성하는 단계; 및
    상기 메모리 기능체가 상기 게이트 전극의 양측에 각각 남도록 상기 게이트 전극의 양측 상의 상기 실리콘 질화물과 상기 제1절연막을 에칭하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  56. 제55항에 있어서, 상기 실리콘 질화물과 상기 제1유전체막을 에칭하는 단계에서, 상기 오목부 이외의 상기 실리콘 질화물의 부분은 상기 오목부에 존재하는 상기 실리콘 질화물의 부분이 남도록 제거되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  57. 전계효과 트랜지스터로 각각 구성된 반도체 메모리 소자가 반도체 기판상에 설정된 메모리 영역에 형성되고, 전계효과 트랜지스터로 각각 구성된 반도체 스위칭 소자가 반도체 기판 상에 설정된 논리회로 영역에 형성되는 반도체 장치의 제조방법으로서,
    각각 게이트 절연체를 통해 상기 메모리 영역과 상기 논리회로 영역에 대응하는 반도체 기판 표면의 부분에 게이트 전극을 형성하는 단계;
    상기 메모리 영역과 상기 논리회로 모두에 있어서, 상기 반도체 기판 표면과 상기 게이트 전극의 양측 부분 사이에서 각각 측방으로 단면이 점차 넓어지는 새부리 유전체막을 형성하고, 상기 새부리 유전체막이 제거된 자리에 측방으로 단면이 점차 넓어지는 오목부를 형성하도록 상기 새부리 유전체막을 제거하는 단계;
    상기 메모리 영역내에 불순물이 도입되지 않도록 상기 게이트 전극을 마스크로서 이용하여 상기 논리회로영역 내에 불순물을 도입함으로써, 소스/드레인 확산영역의 일부를 형성하는 제1도프 영역을 상기 논리회로에 형성하는 단계;
    상기 메모리 영역과 상기 논리회로 영역 모두에서, 상기 오목부가 매립되도록 상기 게이트 전극의 양측에, 전하를 저장하는 기능을 가지는 재료로 만들어진 전하유지부와 저장된 전하의 소산을 방지하는 기능을 가지는 소산방지 유전체로 각각 구성된 메모리 기능체를 형성하는 단계;
    상기 게이트 전극과 상기 메모리 기능체를 마스크로서 이용하여, 선행 단계의 도전형과 동일한 불순물을 상기 메모리 영역과 상기 논리회로 영역에 각각 주입하여 상기 소스/드레인 확산영역의 적어도 일부를 형성하는 제2도프영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
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