KR100757323B1 - 전하 트랩형 비휘발성 메모리 장치 및 그 제조 방법 - Google Patents

전하 트랩형 비휘발성 메모리 장치 및 그 제조 방법 Download PDF

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Abstract

전하 트랩형 비휘발성 메모리 장치 및 그 제조 방법에서, 비휘발성 메모리 장치는 기판의 제1 영역에 구비되고 터널 산화막 패턴, 전하 트랩막 패턴 및 알루미늄을 포함하는 삼원계 금속 산화물로 이루어지는 유전막 패턴이 적층된 전하 트랩 구조물, 상기 전하 트랩 구조물 상에 구비되는 제1 전극 패턴, 기판의 제2 영역에 적층된 게이트 산화막 패턴 및 폴리실리콘막 패턴, 상기 폴리실리콘막 패턴 상에 구비되고 알루미늄을 포함하는 삼원계 금속 실리사이드로 이루어지는 오믹막 패턴 및 상기 오믹막 패턴 상에 구비되는 제2 전극 패턴을 포함한다. 상기 유전막 패턴 및 오믹막 패턴의 특성이 우수하여, 비휘발성 메모리 장치는 고성능을 갖는다.

Description

전하 트랩형 비휘발성 메모리 장치 및 그 제조 방법{Charge trap type non volatile memory device and method of manufacturing the same}
도 1 및 도 2는 본 발명의 일실시예에 따른 전하 트랩형 비휘발성 메모리 장치를 나타내는 단면도들이다.
도 3 내지 도 10은 본 발명의 일실시예에 따른 전하 트랩형 비휘발성 메모리 장치의 제조 방법을 나타내는 단면도들이다.
도 11 및 12는 본 발명의 일실시예에 따른 전하 트랩형 비휘발성 메모리 장치의 제조 방법을 나타내는 사시도이다.
본 발명은 비휘발성 메모리 장치 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 전하 트랩막 내에 전하가 저장되는 형태의 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
일반적으로, 비휘발성 메모리 장치는 단위 셀의 구조에 따라 플로팅 게이트 형 및 전하 트랩형의 메모리 장치로 나누어진다. 특히, 상기 전하 트랩형의 비휘발성 메모리 장치의 예로는 SONOS(silicon oxide nitride oxide semiconductor)형 비 휘발성 메모리 장치를 들 수 있다.
상기 플로팅 게이트 타입의 비휘발성 메모리 장치의 단위 셀은 반도체 기판 상에 형성되는 터널 산화막, 플로팅 게이트, 유전막 및 콘트롤 게이트를 포함한다. 그리고, 상기 플로팅 게이트 내에 전자를 주입 또는 방출함으로서 정보를 기억한다.
이에 반해, 상기 전하 트랩 타입의 메모리 장치는 단위 셀로서 반도체 기판 상에 형성하는 실리콘 산화물의 터널 절연막, 전하 트랩막, 유전막 및 전극 패턴을 포함한다. 그리고, 상기 전하 트랩 타입의 비휘발성 메모리 장치는 상기 전하 트랩막에 포함되어 있는 트랩 사이트에 전하들을 저장하거나 또는 저장된 전하를 빼내는 방법에 의해 프로그래밍 또는 소거를 수행한다.
상기 전하 트랩 타입의 메모리 장치는 전하가 상기 전하 트랩막의 깊은 준위 트랩(deep level trap)에 저장되기 때문에, 상기 터널 절연막이 상대적으로 얇게 형성될 수 있다. 이와 같이, 상기 터널 절연막이 다소 얇게 형성되는 경우에는 낮은 동작 전압에서도 구동이 가능하고, 그 결과 주변 회로의 구조가 간단해진다. 그러므로, 상기 전하 트랩 타입의 비휘발성 메모리 장치는 고집적화의 구현이 용이하다.
그런데, 상기 전하 트랩 타입의 비휘발성 메모리 장치는 셀 영역에 형성되는 게이트 구조물과 페리 영역에 형성되는 MOS 트랜지스터의 게이트 구조물이 서로 다른 구조를 갖기 때문에 각각의 게이트 구조물을 형성하기 위한 공정이 다소 복잡하다.
특히, 최근의 전하 트랩 타입의 비휘발성 메모리 장치는 유전막으로서 실리콘 산화막 대신 상기 실리콘 산화막에 비해 높은 유전율을 갖는 금속 산화막을 사용하고 있다. 그런데, 상기 블록킹 유전막으로서 금속 산화막을 사용하는 경우에는 상기 금속 산화막 상에 증착되는 전극으로서 도핑된 폴리실리콘을 사용하기가 어렵다. 이는, 상기 금속 산화막 상에 형성된 폴리실리콘은 페르미 레벨 피닝 현상에 의해 충분히 높은 일함수를 갖지 못하기 때문이다. 때문에, 상기 금속 산화막 상에는 4.5eV 이상의 높은 일함수를 갖는 제1 도전 물질을 사용하여 전극 패턴을 형성하여야 한다.
반면에, 페리 영역에 형성되는 N형 MOS 트랜지스터의 게이트 전극은 4.0 내지 4.3eV 수준의 낮은 일함수를 갖는 제2 도전 물질로 이루어져야 한다. 그러므로, 상기 전극 패턴으로 사용되는 제1 도전 물질을 상기 N형 MOS 트랜지스터의 게이트 전극으로 사용할 수가 없다. 따라서, 상기 셀 및 페리 영역에 각각 게이트 전극을 형성하기 위해서는, 기판 전 영역에 상기 제1 도전 물질을 증착한 이 후에 상기 페리 영역에 형성되어 있는 제1 도전 물질을 제거하여야만 한다. 또한, 상기 N형 MOS 트랜지스터의 게이트 전극으로 사용하기 위한 제2 도전 물질이 다시 증착되어야 하며, 셀 영역에 형성되어 있는 상기 제2 도전 물질을 제거하여야 한다.
설명한 것과 같이, 셀 영역 및 페리 영역에 각각 게이트 구조물을 형성하기 위하여 증착 및 식각 공정이 반복적으로 수행되어야 하며, 이로 인해 공정 불량이 발생될 확률이 매우 높아지게 된다.
또한, 상기 제1 및 제2 도전 물질 상에 상대적으로 저저항을 갖는 제3 도전 물질이 증착될 수 있다. 이 경우, 상기 제1 도전 물질과 제3 도전 물질의 계면 및 제2 도전 물질과 제3 도전 물질의 계면에는 베리어 금속막이 증착되어야 한다. 그런데, 열적 안정성을 가지면서 우수한 장벽 특성을 갖는 베리어 금속막을 형성하는 것이 용이하지 않다.
따라서, 본 발명의 제1 목적은 간단한 공정에 의해 형성될 수 있으며 고성능을 갖는 전하 트랩형 비휘발성 메모리 장치를 제공하는데 있다.
본 발명의 제2 목적은 상기한 전하 트랩형 비휘발성 메모리 장치를 제조하기에 적합한 방법을 제공하는데 있다.
상기한 제1 목적을 달성하기 위한 본 발명의 일실시예에 따른 전하 트랩형 비휘발성 메모리 장치는, 기판의 제1 영역에 구비되고 터널 산화막 패턴, 전하 트랩막 패턴 및 알루미늄을 포함하는 삼원계 금속 산화물로 이루어지는 유전막 패턴이 적층된 전하 트랩 구조물, 상기 전하 트랩 구조물 상에 구비되는 제1 전극 패턴, 기판의 제2 영역에 적층된 게이트 산화막 패턴 및 폴리실리콘막 패턴, 상기 폴리실리콘막 패턴 상에 구비되고 알루미늄을 포함하는 삼원계 금속 실리사이드로 이루어지는 오믹막 패턴 및 상기 오믹막 패턴 상에 구비되는 제2 전극 패턴을 포함한다.
상기 삼원계 금속 산화물은 탄탈륨 알루미늄 산화물 또는 티타늄 알루미늄 산화물로 이루어질 수 있다.
또한, 상기 삼원계 금속 실리사이드는 탄탈륨 알루미늄 실리사이드 및 티타늄 알루미늄 실리사이드로 이루어질 수 있다.
상기 제1 및 제2 전극 패턴은 동일한 금속 물질로 이루어질 수 있다.
구체적으로, 상기 제1 및 제2 전극 패턴은 상기 유전막 패턴에 포함되어 있는 금속 물질의 질화물로 이루어질 수 있다.
상기 제1 및 제2 전극 패턴은 탄탈륨 알루미늄 질화물 또는 티타늄 알루미늄 질화물로 이루어질 수 있다.
상기 제1 및 제2 전극 패턴 상에 각각 상기 제1 및 제2 전극 패턴을 이루는 물질보다 저저항을 갖는 금속 물질로 이루어지는 제1 및 제2 상부 전극 패턴을 더 포함할 수 있다.
상기 제1 및 제2 상부 전극 패턴은 텅스텐을 포함할 수 있다.
상기 전하 트랩 구조물 및 폴리실리콘막 패턴 사이에 노출된 기판 아래로 불순물 영역이 더 포함될 수 있다.
상기한 제2 목적을 달성하기 위한 본 발명의 일실시예에 따른 전하 트랩형 비휘발성 메모리 장치의 제조 방법으로, 우선 제1 영역 및 제2 영역으로 구분되는 기판에서 상기 제2 영역에 예비 게이트 산화막 패턴 및 예비 폴리실리콘막 패턴을 적층한다. 상기 제1 영역의 기판 상에 예비 터널 산화막 패턴, 예비 전하 트랩막 패턴 및 실리콘 산화막 패턴을 적층한다. 상기 실리콘 산화막 패턴 및 예비 폴리실리콘막 패턴상에 알루미늄을 포함하는 금속 복합막을 형성한다. 상기 금속 복합막 상에 전극막을 형성한다. 상기 알루미늄을 포함하는 금속 복합막과 하지막을 반응 시켜 상기 제1 영역의 예비 전하 트랩막 패턴 및 전극막 계면에 알루미늄을 포함하는 삼원계 금속 산화막과, 상기 제2 영역의 예비 폴리실리콘막 패턴 및 전극막 계면에 알루미늄을 포함하는 삼원계 금속 실리사이드막을 형성한다. 상기 제1 영역에 위치하는 전극막, 삼원계 금속 산화막, 예비 전하 트랩막 패턴 및 예비 터널 산화막 패턴을 패터닝하여, 전하 트랩 구조물 및 제1 전극 패턴을 형성한다. 다음에, 상기 제2 영역에 위치하는 전극막, 삼원계 금속 실리사이드막, 예비 폴리실리콘막 패턴 및 예비 게이트 산화막 패턴을 패터닝하여, 게이트 산화막 패턴, 폴리실리콘막 패턴, 오믹막 패턴 및 제2 전극 패턴을 형성한다.
상기 실리콘 산화막 패턴은 10 내지 1000Å의 두께로 형성될 수 있다.
상기 알루미늄을 포함하는 금속 복합막은 알루미늄 탄탈륨막 또는 알루미늄 티타늄막으로 형성될 수 있다.
상기 알루미늄을 포함하는 금속 복합막은 10 내지 1000Å의 두께로 형성될 수 있다.
상기 알루미늄을 포함하는 금속 복합막을 형성하는 공정과 상기 전극막을 형성하는 공정은 인시튜로 수행될 수 있다.
상기 알루미늄을 포함하는 금속 복합막은 물리 기상 증착 공정에 의해 형성될 수 있다.
상기 전극막은 상기 알루미늄을 포함하는 금속 복합막의 질화물로 형성될 수 있다.
상기 전극막을 형성하는 공정은 상기 알루미늄을 포함하는 금속 복합막을 형 성하기 위한 타겟을 동일하게 사용하고 플라즈마가 생성되어 있는 상태에서 질소 가스를 유입함으로서 수행될 수 있다.
상기 전극막은 알루미늄 탄탈륨 질화막 또는 알루미늄 티타늄 질화막으로 이루어질 수 있다.
상기 삼원계 금속 산화막과 삼원계 금속 실리사이드막을 형성하는 단계는 700℃ 내지 1000℃의 열처리에 의해 수행될 수 있다.
상기 제1 및 제2 전극 패턴 상에 각각 상기 제1 및 제2 전극 패턴을 이루는 물질보다 저저항을 갖는 금속 물질로 이루어지는 제1 및 제2 상부 전극 패턴을 형성하는 공정을 더 포함할 수 있다.
상기 제1 및 제2 상부 전극 패턴은 텅스텐을 포함할 수 있다.
상기 전하 트랩 구조물 및 폴리실리콘막 패턴 사이에 노출된 기판 아래로 불순물 영역을 형성하는 공정을 더 포함할 수 있다.
상기 방법에 의하면, 단순한 공정에 의해 셀 게이트 구조물 내에 포함되는 유전막과 MOS 트랜지스터의 게이트 구조물 내에 포함되는 오믹막을 형성할 수 있다. 또한, 상기 방법에 의해 형성된 상기 유전막의 유전율이 높고 상기 오믹막의 열적 안정성이 뛰어나므로, 상기 유전막 및 오믹막을 포함하는 전하 트랩형 비휘발성 메모리 장치는 우수한 동작 특성을 갖는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 1 및 도 2는 본 발명의 일실시예에 따른 전하 트랩형 비휘발성 메모리 장 치를 나타내는 단면도들이다.
도 1은 액티브 방향과 수직한 방향인 제1 방향으로 절단하였을 때 보여지는 단면도이고, 도 2는 액티브 방향과 평행한 방향인 제2 방향으로 절단하였을 때 보여지는 단면도이다.
도 1 및 도 2를 참조하면, 전하 트랩 타입의 비휘발성 메모리 장치가 형성되기 위한 반도체 기판(100)이 제공된다. 상기 반도체 기판(100)은 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator : SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator : GOI) 기판, 실리콘-게르마늄 기판, 선택적 에피택시얼 성장(selective epitaxial growth : SEG)을 수행하여 획득한 에피택시얼 박막의 기판 등을 들 수 있다. 본 실시예에서는 통상적으로 사용하는 실리콘 기판을 상기 반도체 기판(100)으로서 선택한다.
상기 반도체 기판(100)은 전하 트랩 타입의 비휘발성 메모리 장치의 각 셀들이 형성되기 위한 셀 영역과, 상기 셀들을 구동시키기 위한 주변 회로들이 형성되기 되기 위한 페리 영역으로 구분된다. 이하에서는, 상기 셀 영역을 제1 영역이라 하고, 상기 페리 영역을 제2 영역이라 한다.
상기 반도체 기판(100)에는 액티브 영역과 필드 영역을 한정하기 위한 소자 분리막 패턴(102)이 형성된다. 상기 소자 분리막 패턴(102)은 셸로우 트렌치 소자 분리 공정을 통해 형성된 것이다. 상기 제1 및 제2 영역에 형성되는 소자 분리막 패턴의 높이는 서로 다를 수 있다.
상기 제1 영역의 반도체 기판(100)에는 셀 트랜지스터가 구비되고, 상기 제2 영역의 반도체 기판(100)에는 NMOS 트랜지스터가 구비된다.
먼저, 상기 제1 영역의 반도체 기판(100) 상에 형성되는 셀 트랜지스터에 대해 설명한다.
상기 제1 영역의 반도체 기판(100) 상에는 터널 산화막 패턴(114b), 전하 트랩막 패턴(116b) 및 알루미늄을 포함하는 삼원계 금속 산화물로 이루어지는 유전막 패턴(124a)이 적층된 전하 트랩 구조물이 구비된다.
상기 터널 산화막 패턴(114b)은 전하의 터널링에 따른 에너지 장벽막으로서 제공된다. 상기 터널 산화막 패턴(114b)은 실리콘 산화물 또는 실리콘 산 질화물(SiOxNy)로 이루어질 수 있다. 특히, 열산화에 의해 형성되는 실리콘 산화물은 열적, 전기적, 화학적으로 안정하여 전하의 터널링에 의해 프로그래밍 및 소거 동작을 다수회 수행하더라도 박막 내에 결함이 발생할 가능성이 매우 작다. 그러므로, 상기 터널 산화막 패턴(114b)은 실리콘 기판을 열산화시켜 획득하는 것이 바람직하다.
상기 전하 트랩막 패턴(116b)은 전자를 저장하기 위한 막으로서, 상기 전자를 효과적으로 저장하기 위해서는 막 내에는 전하를 트랩핑할 수 있는 트랩 사이트(trap site)들이 다수 존재하여야 한다. 본 실시예에서, 상기 전하 트랩막 패턴(116b)은 실리콘 질화물로 이루어진다.
또한, 상기 유전막 패턴(124a)은 알루미늄을 포함하는 삼원계 금속 산화물로 이루어질 수 있다. 상기 알루미늄을 포함하는 삼원계 금속 산화물에는 내열성 금속이 포함된다. 상기 유전막 패턴(124a)으로 사용될 수 있는 물질의 구체적인 예로는 탄탈륨 알루미늄 산화물, 티타늄 알루미늄 산화물 등을 들 수 있다. 이들은 단독 또는 혼합하여 사용될 수 있다.
상기 알루미늄을 포함하는 삼원계 금속 산화물은 실리콘 산화물에 비해 높은 유전율을 갖는다. 때문에, 상기 물질로 이루어지는 유전막 패턴(124a)을 사용함으써 전하 트랩형 비휘발성 메모리 장치의 프로그래밍 및 소거 동작 속도가 빨라지고, 데이터 보유 능력(data retention)이 향상된다.
상기 전하 트랩 구조물 상에는 제1 전극 패턴(122a)이 구비된다. 상기 제1 전극 패턴(122a)은 알루미늄을 포함하는 삼원계 금속 질화물로 이루어진다. 상기 제1 전극 패턴(122a)에 포함되는 금속 물질은 상기 유전막 패턴(124a)에 포함되는 금속 물질과 동일한 것이 바람직하다. 상기 알루미늄을 포함하는 삼원계 금속 질화물로 이루어지는 제1 전극 패턴(122a)은 4.6 내지 5.2eV의 높은 일함수를 갖는 것이 바람직하다. 상기 제1 전극 패턴(122a)으로 사용될 수 있는 물질의 구체적인 예로는 탄탈륨 알루미늄 질화물, 티타늄 알루미늄 질화물 등을 들 수 있다. 이들은 단독 또는 혼합하여 사용될 수 있다.
상기 제1 전극 패턴(122a)이 높은 일함수를 가짐으로써 상기 제1 전극 패턴(122a)과 유전막 패턴(124a) 사이의 에너지 장벽이 커지게 된다. 때문에, 소거 동작 시에 제1 전극 패턴(122a)으로부터 상기 전하 트랩막(116b)으로 전하들이 역터널링되는 것을 억제할 수 있다.
상기 제1 전극 패턴(122a) 상에는 상기 제1 전극 패턴(122a)보다 낮은 저항을 갖는 물질로 이루어지는 제1 상부 전극 패턴(132)이 구비된다. 상기 제1 상부 전극 패턴(132)으로 사용될 수 있는 물질의 예로는 텅스텐을 들 수 있다.
상기 제1 상부 전극 패턴(132)으로 텅스텐을 사용하는 경우, 상기 제1 전극 패턴(122a)과 제1 상부 전극 패턴(132) 사이의 계면에 별도로 텅스텐 질화막 패턴과 같은 베리어 금속막 패턴이 구비될 필요가 없다. 이는, 상기 제1 전극 패턴(122a)으로 사용되는 알루미늄을 포함하는 삼원계 금속 질화물이 열적으로 안정할 뿐 아니라 텅스텐의 확산을 방지하는 베리어 특성이 매우 우수하기 때문이다.
상기 전하 트랩 구조물 양측의 반도체 기판(100) 표면 아래에는 불순물 영역(도2, 136)이 구비된다.
이하에서는 상기 제2 영역의 반도체 기판(100) 상에 형성되는 N형 MOS트랜지스터에 대해 설명한다.
상기 제2 영역의 반도체 기판(100) 상에는 게이트 산화막 패턴(104b) 및 폴리실리콘막 패턴(106b)이 적층되어 있다. 상기 폴리실리콘막 패턴(106b)에는 N형 불순물이 도핑되어 있다.
상기 폴리실리콘막 패턴(106b) 상에는 알루미늄을 포함하는 삼원계 금속 실리사이드로 이루어지는 오믹막 패턴(126a)이 구비된다. 상기 오믹막 패턴(126a)에 포함되는 금속 물질은 상기 유전막 패턴(124a)에 포함되는 금속 물질과 동일한 것이 바람직하다. 상기 오믹막 패턴(126a)으로 사용되기에 적합한 물질의 예로는 탄탈륨 알루미늄 실리사이드, 티타늄 알루미늄 실리사이드 등을 들 수 있다. 이들은 단독 또는 혼합하여 사용될 수 있다.
상기 오믹막 패턴(126a) 상에는 제1 전극 패턴(122a)과 동일한 물질로 이루 어지는 제2 전극 패턴(122b)이 구비된다. 상기 제2 전극 패턴(122b)으로 사용될 수 있는 물질의 예로는 탄탈륨 알루미늄 질화물 및 티타늄 알루미늄 질화물 등을 들 수 있다. 이들은 단독 또는 혼합하여 사용될 수 있다.
상기 제2 전극 패턴(122b) 및 상기 폴리실리콘막 패턴(106b) 사이에 알루미늄을 포함하는 삼원계 금속 실리사이드로 이루어지는 오믹막 패턴(126a)이 구비됨으로써, 제2 영역에 형성되는 게이트 전극 구조물이 오믹 특성을 갖도록 할 수 있다. 이로 인해, 상기 게이트 전극 구조물의 저항을 충분히 감소시킬 수 있다.
상기 제2 전극 패턴(122b) 상에는 상기 제2 전극 패턴(122b)보다 낮은 저항을 갖는 물질로 이루어지는 제2 상부 전극 패턴(134)이 구비된다. 상기 제2 상부 전극 패턴(134)은 상기 제1 영역에 형성되어 있는 제1 상부 전극 패턴(132)과 동일한 물질로 이루어진다. 상기 제2 영역에 형성되는 제2 상부 전극 패턴(134)으로 사용될 수 있는 물질의 예로는 텅스텐을 들 수 있다.
상기 제2 상부 전극 패턴(134)으로 텅스텐을 사용하는 경우, 상기 제2 전극 패턴(122b)과 제2 상부 전극 패턴(134) 사이의 계면에 별도로 텅스텐 질화막 패턴과 같은 베리어 금속막 패턴이 구비될 필요가 없다.
또한, 상기 폴리실리콘막 패턴(106b)의 반도체 기판(100) 표면 아래에는 불순물 영역(136)이 구비된다.
도 3 내지 도 10은 본 발명의 일실시예에 따른 전하 트랩형 비휘발성 메모리 장치의 제조 방법을 나타내는 단면도들이다. 도 11 및 12는 본 발명의 일실시예에 따른 전하 트랩형 비휘발성 메모리 장치의 제조 방법을 나타내는 사시도이다.
도 3을 참조하면, 데이터를 저장하기 위한 셀들이 형성되는 제1 영역과 각 셀들을 구동하기 위한 주변 회로들이 형성되는 제2 영역으로 구분되는 반도체 기판(100)을 마련한다.
상기 반도체 기판(100)에 셸로우 트렌치 소자 분리 공정을 수행함으로서 소자 분리막 패턴(102)을 형성한다. 상기 제1 영역에 형성되는 소자 분리막 패턴(102)은 제1 방향으로 연장되는 라인 형상을 갖도록 형성된다. 상기 제1 영역 및 제2 영역에서 소자 분리막 패턴(102)의 높이가 서로 다르게 형성될 수 있다. 상기 소자 분리막 패턴(102)에 의해 액티브 영역 및 소자 분리 영역이 각각 구분된다.
상기 소자 분리막 패턴(102)이 형성되어 있는 반도체 기판(100) 상에 N형 MOS 트랜지스터의 게이트 산화막 패턴으로 사용되기 위한 제1 실리콘 산화막(104)을 형성한다. 상기 제1 실리콘 산화막(104)은 기판을 열산화시켜 형성할 수 있다.
상기 제1 실리콘 산화막(104) 상에 N형 불순물이 도핑된 폴리실리콘막(106)을 형성한다. 상기 폴리실리콘막(106)은 저압 화학 기상 증착 공정을 통해 형성될 수 있다.
상기 폴리실리콘막(106) 상에 하드 마스크막(108)을 형성한다. 상기 하드 마스크막(108)은 700 내지 750℃정도의 온도하에서 형성되는 중온 산화물로 이루어질 수 있다.
다음에, 상기 하드 마스크막(108) 상에 제1 영역을 노출하는 제1 포토레지스트 패턴(110)을 형성한다.
도 4를 참조하면, 상기 제1 포토레지스트 패턴(110)을 식각 마스크로 사용하여 상기 하드 마스크막(108)을 식각함으로써 제1 하드 마스크 패턴(도시안됨)을 형성한다. 이 후, 상기 제1 포토레지스트 패턴(110)을 제거한다.
상기 제1 하드 마스크 패턴을 식각 마스크로 사용하여 상기 노출된 제1 영역의 폴리실리콘막을 식각함으로써 예비 폴리실리콘막 패턴(106a)을 형성한다.
계속하여, 상기 제1 영역의 상기 제1 실리콘 산화막(104)을 식각함으로써 예비 게이트 산화막 패턴(104a)을 형성한다. 상기 반도체 기판(100) 표면이 손상되는 것을 최소화하기 위하여, 상기 제1 실리콘 산화막(104)의 식각은 습식 식각 공정을 통해 수행되는 것이 바람직하다. 상기 제1 실리콘 산화막(104)을 식각할 때, 상기 제1 실리콘 산화막(104)과 동일한 물질로 이루어져 있는 상기 제1 하드 마스크 패턴도 함께 식각된다. 그러므로, 상기 제1 실리콘 산화막(104)을 식각한 이 후에는 상기 제2 영역에 예비 게이트 산화막 패턴(104a) 및 예비 폴리실리콘막 패턴(106a)이 적층된다.
도 5를 참조하면, 상기 제1 영역의 반도체 기판(100) 표면 및 상기 제2 영역의 예비 폴리실리콘막 패턴(106a) 상에 터널 산화막(114)을 형성한다. 상기 터널 산화막(114)은 실리콘 산화물 또는 실리콘 산 질화물(SiOxNy)을 증착시켜 형성할 수 있다. 바람직하게는 상기 터널 산화막(114)은 상기 반도체 기판(100) 및 예비 폴리실리콘막 패턴(106a)의 표면을 열산화시켜 형성한다.
구체적으로, 상기 터널 산화막(114)은 인시튜 스팀 발생(Insitu steam generation)에 의한 열산화 공정을 통해 형성될 수 있다. 상기 인시튜 스팀 발생 공정은 수소 및 산소를 반응 가스로 사용하여 850 내지 900℃의 온도 및 5 내지 100 Torr의 압력하에서 반응물을 산화시키는 공정이다.
상기 터널 산화막(114) 상에 30 내지 300Å정도의 두께로 실리콘 질화물을 증착함으로서 전하 트랩막(116)을 형성한다. 상기 실리콘 질화물은 전하를 포획할 수 있는 트랩 사이트가 많은 절연 물질이므로 트랩 전하막(116)으로 사용하기에 적합하다. 상기 실리콘 질화물로 이루어지는 전하 트랩막(116)은 주로 화학기상증착 공정을 수행하여 형성하는 것이 바람직하다. 특히, 상기 전하 트랩막(116)을 형성하기 위한 화학기상증착 공정의 예로서는 저압 화학기상증착 공정, 플라즈마 증대 화학기상증착 공정 등을 들 수 있다.
구체적으로, 상기 저압 화학기상증착 공정은 반응 가스로서 SiH2Cl2와 4NH2 등을 사용하여 약 700 내지 800℃의 온도에서 수행하는 것이 바람직하고, 상기 플라즈마 증대 화학기상증착 공정은 반응 가스로서 SiH4와 NH3 등을 사용하여 약 250 내지 350℃의 온도에서 수행하는 것이 바람직하다.
상기 전하 트랩막(116) 상에 제2 실리콘 산화막(118)을 형성한다. 상기 제2 실리콘 산화막(118)은 상부에 형성되는 박막과 반응하기 위한 막으로써 제공된다. 상기 제2 실리콘 산화막(118)이 10Å이하의 두께로 형성되는 경우 상부에 형성되는 박막과 반응이 용이하게 이루어지지 않으며, 상기 제2 실리콘 산화막(118)이 1000Å이상의 두께로 형성되는 경우 상부에 형성되는 막과 완전히 반응하지 못하게 되어 후속 공정을 수행한 이후에도 상기 제2 실리콘 산화막(118)이 두껍게 남아있을 수 있으므로 바람직하지 않다. 때문에, 상기 제2 실리콘 산화막(118)은 10 내지 300Å의 두께로 형성되는 것이 바람직하며, 30 내지 50Å의 두께로 형성되는 것이 더 바람직하다.
도 6을 참조하면, 상기 제2 실리콘 산화막(118) 상에 상기 제2 영역을 노출시키는 제2 포토레지스트 패턴(도시안됨)을 형성한다. 이 후, 상기 제2 포토레지스트 패턴을 식각 마스크로 사용하여 상기 제2 영역에 형성되어 있는 제2 실리콘 산화막(118), 전하 트랩막(116) 및 터널 산화막(114)을 순차적으로 식각한다.
상기 공정을 수행하면, 상기 제1 영역에는 예비 터널 산화막 패턴(114a), 예비 전하 트랩막 패턴(116a) 및 실리콘 산화막 패턴(118a)이 형성되고, 상기 제2 영역에는 예비 게이트 산화막 패턴(104a) 및 예비 폴리실리콘막 패턴(106a)이 형성된다.
도 7을 참조하면, 상기 실리콘 산화막 패턴(118a) 및 예비 폴리실리콘막 패턴(106a) 상에 알루미늄을 포함하는 금속 복합막(120)을 형성한다. 상기 알루미늄을 포함하는 금속 복합막(120)의 예로는 알루미늄 탄탈륨막, 알루미늄 티타늄막 등을 들 수 있다.
상기 알루미늄을 포함하는 금속 복합막(120)은 하지막과의 반응하여 유전막 및 오믹막으로 각각 형성되기 위하여 제공된다. 상기 알루미늄을 포함하는 금속 복합막(120)이 10Å이하의 두께로 형성되는 경우 하지막과의 반응에 의해 충분한 두께를 갖는 유전막 및 오믹막이 형성되기가 어려우며, 상기 알루미늄을 포함하는 금속 복합막(120)이 1000Å이상의 두께로 형성되는 경우 하지막과의 반응에 의해 형 성되는 유전막 및 오믹막이 지나치게 두꺼워지고 불균일해 질 수 있다. 때문에, 상기 알루미늄을 포함하는 금속 복합막(120)은 10 내지 1000Å의 두께로 형성되는 것이 바람직하며, 30 내지 50Å의 두께로 형성되는 것이 더 바람직하다.
상기 알루미늄을 포함하는 금속 복합막(120)은 물리 기상 증착 공정을 통해 형성될 수 있다. 예를 들어, 상기 알루미늄을 포함하는 금속 복합막(120)은 챔버내에 플라즈마를 생성시키고 알루미늄 탄탈륨 타겟을 사용하는 물리 기상 증착 공정에 의해 형성된 탄탈륨 알루미늄으로 이루어질 수 있다. 상기 증착 공정을 수행하면, 상기 타겟으로부터 방출된 원자나 분자들이 플라즈마 속의 가스들과 충돌 과정을 거치면서 상기 실리콘 산화막 패턴(118a) 및 예비 폴리실리콘막 패턴(106a) 상에는 알루미늄 탄탈륨막이 형성된다.
도 8을 참조하면, 상기 알루미늄 금속 복합막(120) 상에 제1 전극막(122)을 형성한다.
상기 제1 전극막(122)은 상기 알루미늄 금속 복합막의 질화물로 이루어지는 것이 바람직하다. 이 경우, 상기 제1 전극막(122)을 형성하는 공정은 상기 알루미늄을 포함하는 금속 복합막(120)을 형성하는 공정과 인시튜로 수행될 수 있다. 즉, 상기 제1 전극막(122)은 상기 알루미늄을 포함하는 금속 복합막(120)을 형성하기 위한 타겟을 동일하게 사용하고 플라즈마가 생성되어 있는 상태에서 질소 가스를 유입함으로서 형성될 수 있다.
구체적으로, 상기 알루미늄 금속 복합막(120)을 알루미늄 탄탈륨막으로 형성하는 경우, 상기 제1 전극막(122)은 알루미늄 탄탈륨 질화막으로 형성된다. 또한, 상기 제1 전극막(122)은 상기 알루미늄 탄탈륨 타겟을 동일하게 사용하고 플라즈마가 생성되어 있는 상태에서 질소 가스를 유입함으로서 형성될 수 있다.
이와는 달리, 상기 알루미늄 금속 복합막(120)을 알루미늄 티타늄막으로 형성하는 경우, 상기 제1 전극막(122)은 알루미늄 티타늄 질화막으로 형성된다.
도 9를 참조하면, 상기 알루미늄을 포함하는 금속 복합막(120)과 상기 실리콘 산화막 패턴(118a)을 반응시켜 상기 제1 영역의 예비 전하 트랩막 패턴(116a) 및 제1 전극막(122) 계면에 알루미늄을 포함하는 삼원계 금속 산화막(124)을 형성한다. 이와 동시에, 상기 알루미늄을 포함하는 금속 복합막(120)과 상기 예비 폴리실리콘막 패턴(106a)을 반응시켜 상기 제2 영역의 예비 폴리실리콘막 패턴(106a) 및 제1 전극막(122) 계면에 알루미늄을 포함하는 삼원계 금속 실리사이드막(126)을 형성한다.
상기 알루미늄을 포함하는 삼원계 금속 산화막(124) 및 알루미늄을 포함하는 삼원계 금속 실리사이드막(126)은 700 내지 1000℃의 온도에서 기판을 열처리함으로써 형성될 수 있다. 이와는 달리, 상기 알루미늄을 포함하는 삼원계 금속 산화막(124) 및 알루미늄을 포함하는 삼원계 금속 실리사이드막(126)은 별도의 열처리 공정을 수행하지 않고, 700 내지 1000℃의 온도로 수행되는 후속의 단위 공정들을 진행하면서 생성될 수도 있다.
상기 알루미늄 금속 복합막(도 8, 120)을 알루미늄 탄탈륨막으로 형성하는 경우, 상기 제1 영역의 예비 전하 트랩막 패턴(116a) 및 제1 전극막(122) 계면에는 알루미늄 탄탈륨 산화막이 형성된다. 이 때, 상기 예비 전하 트랩막 패턴(116a) 상 에는 반응하지 못한 실리콘 산화막 패턴(도시안됨)이 일부 남아있을 수도 있다. 또한, 상기 제2 영역의 예비 폴리실리콘막 패턴(106a) 및 제1 전극막(122) 계면에는 알루미늄 탄탈륨 실리사이드막이 형성된다.
이와는 달리, 상기 알루미늄 금속 복합막(120)을 알루미늄 티타늄막으로 형성하는 경우, 상기 제1 영역의 예비 전하 트랩막 패턴(116a) 및 제1 전극막(122) 계면에는 알루미늄 티타늄 산화막이 형성된다. 또한, 상기 제2 영역의 예비 폴리실리콘막 패턴(106a) 및 제1 전극막(122) 계면에는 알루미늄 티타늄 실리사이드막이 형성된다.
상기 공정에 의해 생성되는 알루미늄을 포함하는 삼원계 금속 산화막은 실리콘 산화물에 비해 높은 유전율을 갖는다. 또한, 상기 공정에 의해 생성되는 알루미늄을 포함하는 삼원계 금속 실리사이드막(126)은 하부의 예비 폴리실리콘막 패턴(106a)과 제1 전극막(122) 사이에 개재되는 오믹막으로써 기능할 수 있다.
도 10을 참조하면, 상기 제1 전극막(122) 상에 상기 제1 전극막(122)에 비해 낮은 저항을 갖는 제2 전극막(130)을 형성한다. 상기 제2 전극막(130)으로 사용될 수 있는 물질의 예로는 텅스텐을 들 수 있다.
상기 제1 전극막(122) 상에 텅스텐으로 이루어지는 제2 전극막(130)을 형성하는 경우, 상기 제1 전극막(122)과 제2 전극막(130) 사이의 계면에는 별도의 베리어 금속막이 필요하지 않는다. 이는, 상기 제1 전극막(122)으로 사용되는 물질이 높은 열안정성 및 고온 베리어 특성을 갖는 알루미늄 금속 복합막의 질화물로 이루어지므로 상기 제1 전극막(122)만으로도 베리어막의 역할을 할 수 있기 때문이다.
도 11을 참조하면, 상기 제2 전극막(130) 상에 하드 마스크막을 형성한다. 이 후, 상기 하드 마스크막을 패터닝하여 제1 및 제2 영역에 각각 게이트 구조물을 형성하기 위한 제3 하드 마스크 패턴(도시안됨)을 형성한다. 이 후, 상기 제1 영역을 노출하는 제3 포토레지스트 패턴(도시안됨)을 형성한다.
상기 제3 포토레지스트 패턴 및 상기 제3 하드 마스크 패턴을 식각 마스크로 사용하여, 상기 제2 전극막(130), 제1 전극막(122), 알루미늄을 포함하는 삼원계 금속 산화막(124), 예비 전하 트랩막 패턴(116a) 및 예비 터널 산화막 패턴(114a)을 순차적으로 식각한다. 상기 공정을 수행함으로써, 상기 제1 영역에는 터널 산화막 패턴(114b), 전하 트랩막 패턴(116b), 알루미늄을 포함하는 삼원계 금속 산화물로 이루어지는 유전막 패턴(124a), 제1 전극 패턴(122a) 및 제1 상부 전극 패턴(132)이 형성된다.
상기 식각 공정을 수행하고 난 후, 상기 제3 포토레지스트 패턴을 에싱 및 스트립 공정을 수행함으로써 제거한다.
도 12를 참조하면, 상기 제2 영역을 노출하는 제4 포토레지스트 패턴(도시안됨)을 형성한다. 상기 제4 포토레지스트 패턴 및 제1 하드 마스크 패턴을 식각 마스크로 사용하여 상기 제2 전극막(130), 제1 전극막(122), 알루미늄을 포함하는 삼원계 금속 실리사이드막(126), 예비 폴리실리콘막 패턴(106a) 및 예비 게이트 산화막 패턴(104a)을 순차적으로 식각한다. 상기 공정을 수행함으로써, 상기 제2 영역에는 게이트 산화막 패턴(104b), 폴리실리콘막 패턴(106b), 알루미늄을 포함하는 삼원계 금속 실리사이드로 이루어지는 오믹막 패턴(126a), 제2 전극 패턴(122b) 및 제2 상부 전극 패턴(134)이 형성된다.
상기 식각 공정을 수행하고 난 후, 상기 제4 포토레지스트 패턴을 에싱 및 스트립 공정을 수행함으로써 제거한다.
이와는 달리, 상기 제2 영역에 게이트 산화막 패턴(104b), 폴리실리콘막 패턴(106b), 알루미늄을 포함하는 삼원계 금속 실리사이드로 이루어지는 오믹막 패턴(126a), 제2 전극 패턴(122b) 및 제2 상부 전극 패턴(134)을 먼저 형성하고 난 후, 상기 제1 영역에 터널 산화막 패턴(114b), 전하 트랩막 패턴(116b), 알루미늄을 포함하는 삼원계 금속 산화물로 이루어지는 유전막 패턴(124a), 제1 전극 패턴(122a) 및 제1 상부 전극 패턴(132)을 형성할 수 있다.
이 후, 상기 제1 영역의 전하 트랩 구조물 및 제2 영역의 폴리실리콘막 패턴 사이에 노출되어 있는 기판으로 불순물을 주입함으로써 불순물 영역(136)을 형성한다.
설명한 것과 같이, 상기 알루미늄을 포함하는 금속 복합막을 증착하고 하지막과 반응시킴으로써, 상기 제1 영역에 구비되는 유전막과 제2 영역에 구비되는 오믹막을 동시에 형성할 수 있다. 이로 인해, 비휘발성 메모리 장치의 제조 공정이 매우 단순해진다.
또한, 본 발명의 실시예에 따른 방법에 의해 형성되는 유전막은 높은 유전율을 가지므로 비휘발성 메모리 장치의 성능이 향상된다.
상술한 바와 같이 본 발명에 의하면, 단순한 공정에 의해 셀 게이트 구조물 내에 포함되는 유전막과 MOS 트랜지스터의 게이트 구조물 내에 포함되는 오믹막을 형성할 수 있다. 또한, 상기 셀 게이트 구조물에 포함되는 유전막의 유전율이 높고, 상기 MOS 트랜지스터의 게이트 구조물에 포함되는 오믹막의 열적 안정성이 뛰어나므로, 상기 공정을 통해 형성되는 전하 트랩형 비휘발성 메모리 장치는 우수한 동작 특성을 갖는다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (22)

  1. 기판의 제1 영역에 구비되고, 터널 산화막 패턴, 전하 트랩막 패턴 및 알루미늄을 포함하는 삼원계 금속 산화물로 이루어지는 유전막 패턴이 적층된 전하 트랩 구조물;
    상기 전하 트랩 구조물 상에 구비되는 제1 전극 패턴;
    기판의 제2 영역에 적층된 게이트 산화막 패턴 및 폴리실리콘막 패턴;
    상기 폴리실리콘막 패턴 상에 구비되고 알루미늄을 포함하는 삼원계 금속 실리사이드로 이루어지는 오믹막 패턴; 및
    상기 오믹막 패턴 상에 구비되는 제2 전극 패턴을 포함하는 것을 특징으로 하는 전하 트랩형 비휘발성 메모리 장치.
  2. 제1항에 있어서, 상기 삼원계 금속 산화물은 탄탈륨 알루미늄 산화물 및 티타늄 알루미늄 산화물로 이루어지는 군에서 선택된 적어도 어느 하나를 포함하는 것을 특징으로 하는 전하 트랩형 비휘발성 메모리 장치.
  3. 제1항에 있어서, 상기 삼원계 금속 실리사이드는 탄탈륨 알루미늄 실리사이드 및 티타늄 알루미늄 실리사이드로 이루어지는 군에서 선택된 적어도 어느 하나를 포함하는 것을 특징으로 하는 전하 트랩형 비휘발성 메모리 장치.
  4. 제1항에 있어서, 상기 제1 및 제2 전극 패턴은 동일한 금속 물질로 이루어지는 것을 특징으로 하는 전하 트랩형 비휘발성 메모리 장치.
  5. 제1항에 있어서, 상기 제1 및 제2 전극 패턴은 상기 유전막 패턴에 포함되어 있는 금속 물질의 질화물로 이루어지는 것을 특징으로 하는 전하 트랩형 비휘발성 메모리 장치.
  6. 제1항에 있어서, 상기 제1 및 제2 전극 패턴은 탄탈륨 알루미늄 질화물 및 티타늄 알루미늄 질화물로 이루어지는 군에서 선택된 적어도 어느 하나를 포함하는 것을 특징으로 하는 전하 트랩형 비휘발성 메모리 장치.
  7. 제1항에 있어서, 상기 제1 및 제2 전극 패턴 상에 상기 제1 및 제2 전극 패턴을 이루는 물질보다 저저항을 갖는 금속 물질로 이루어지는 상부 전극 패턴을 더 포함하는 것을 특징으로 하는 전하 트랩형 비휘발성 메모리 장치.
  8. 제7항에 있어서, 상기 상부 전극 패턴은 텅스텐을 포함하는 것을 특징으로 하는 전하 트랩형 비휘발성 메모리 장치.
  9. 제1항에 있어서, 상기 전하 트랩 구조물 및 폴리실리콘막 패턴 사이에 노출된 기판 아래로 불순물 영역이 더 포함되는 것을 특징으로 하는 전하 트랩형 비휘 발성 메모리 장치.
  10. 제1 영역 및 제2 영역으로 구분되는 기판에서 상기 제2 영역에 예비 게이트 산화막 패턴 및 예비 폴리실리콘막 패턴을 적층하는 단계;
    상기 제1 영역의 기판 상에 예비 터널 산화막 패턴, 예비 전하 트랩막 패턴 및 실리콘 산화막 패턴을 적층하는 단계;
    상기 실리콘 산화막 패턴 및 예비 폴리실리콘막 패턴상에 알루미늄을 포함하는 금속 복합막을 형성하는 단계;
    상기 금속 복합막 상에 전극막을 형성하는 단계;
    상기 알루미늄을 포함하는 금속 복합막과 하지막을 반응시켜 상기 제1 영역의 예비 전하 트랩막 패턴 및 전극막 계면에 알루미늄을 포함하는 삼원계 금속 산화막과, 상기 제2 영역의 예비 폴리실리콘막 패턴 및 전극막 계면에 알루미늄을 포함하는 삼원계 금속 실리사이드막을 형성하는 단계;
    상기 제1 영역에 위치하는 전극막, 삼원계 금속 산화막, 예비 전하 트랩막 패턴 및 예비 터널 산화막 패턴을 패터닝하여, 전하 트랩 구조물 및 제1 전극 패턴을 형성하는 단계; 및
    상기 제2 영역에 위치하는 전극막, 삼원계 금속 실리사이드막, 예비 폴리실리콘막 패턴 및 예비 게이트 산화막 패턴을 패터닝하여, 게이트 산화막 패턴, 폴리실리콘막 패턴, 오믹막 패턴 및 제2 전극 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 전하 트랩형 비휘발성 메모리 장치의 제조 방법.
  11. 제10항에 있어서, 상기 실리콘 산화막 패턴은 10 내지 1000Å의 두께로 형성되는 것을 특징으로 하는 전하 트랩형 비휘발성 메모리 장치의 제조 방법.
  12. 제10항에 있어서, 상기 알루미늄을 포함하는 금속 복합막은 알루미늄 탄탈륨막 및 알루미늄 티타늄막으로 이루어지는 군에서 선택된 적어도 어느 하나를 포함하는 것을 특징으로 하는 전하 트랩형 비휘발성 메모리 장치의 제조 방법.
  13. 제10항에 있어서, 상기 알루미늄을 포함하는 금속 복합막은 10 내지 1000Å의 두께로 형성되는 것을 특징으로 하는 전하 트랩형 비휘발성 메모리 장치의 제조 방법.
  14. 제10항에 있어서, 상기 알루미늄을 포함하는 금속 복합막을 형성하는 단계와 상기 전극막을 형성하는 단계는 인시튜로 수행되는 것을 특징으로 하는 전하 트랩형 비휘발성 메모리 장치의 제조 방법.
  15. 제10항에 있어서, 상기 알루미늄을 포함하는 금속 복합막은 물리 기상 증착 공정에 의해 형성되는 것을 특징으로 하는 전하 트랩형 비휘발성 메모리 장치의 제조 방법.
  16. 제10항에 있어서, 상기 전극막은 상기 알루미늄을 포함하는 금속 복합막의 질화물로 형성되는 것을 특징으로 하는 전하 트랩형 비휘발성 메모리 장치의 제조 방법.
  17. 제16항에 있어서, 상기 전극막을 형성하는 공정은 상기 알루미늄을 포함하는 금속 복합막을 형성하기 위한 타겟을 동일하게 사용하고 플라즈마가 생성되어 있는 상태에서 질소 가스를 유입함으로서 수행되는 것을 특징으로 하는 전하 트랩형 비휘발성 메모리 장치의 제조 방법.
  18. 제10항에 있어서, 상기 전극막은 알루미늄 탄탈륨 질화막 및 알루미늄 티타늄 질화막으로 이루어지는 군에서 선택된 적어도 하나인 것을 특징으로 하는 전하 트랩형 비휘발성 메모리 장치의 제조 방법.
  19. 제10항에 있어서, 상기 삼원계 금속 산화막과 삼원계 금속 실리사이드막을 형성하는 단계는 700℃ 내지 1000℃의 열처리에 의해 수행되는 것을 특징으로 하는 전하 트랩형 비휘발성 메모리 장치의 제조 방법.
  20. 제10항에 있어서, 상기 제1 및 제2 전극 패턴상에 상기 제1 및 제2 전극 패턴을 이루는 물질보다 저저항을 갖는 금속 물질로 이루어지는 상부 전극 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 전하 트랩형 비휘발성 메모리 장치 의 제조 방법.
  21. 제20항에 있어서, 상기 상부 전극 패턴은 텅스텐을 포함하는 것을 특징으로 하는 전하 트랩형 비휘발성 메모리 장치의 제조 방법.
  22. 제10항에 있어서, 상기 전하 트랩 구조물 및 폴리실리콘막 패턴 사이에 노출된 기판 아래로 불순물 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 전하 트랩형 비휘발성 메모리 장치의 제조 방법.
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