JP2009252774A - 半導体記憶装置およびその製造方法 - Google Patents

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Abstract

【課題】アクティブエリアやトンネル絶縁膜に悪影響を引き起こす虞を極力抑制できるようにする。
【解決手段】素子分離絶縁膜4の上部4a間のアクティブエリアSa上にはトンネル絶縁膜5、窒化膜(電荷蓄積層)6が積層されており、さらに、バリア層7およびブロック膜8が、素子分離絶縁膜4の上面上およびシリコン窒化膜6の上面上に渡って連続的に形成され、さらにブロック膜8の上面上に制御ゲート電極CGが形成されている。バリア層7が窒化膜を含んで素子分離絶縁膜4とブロック膜8との間に介在している。
【選択図】図3

Description

本発明は、窒化膜による電荷蓄積層をメモリセルに具備した半導体記憶装置およびその製造方法に関する。
半導体記憶装置を構成するメモリセルは、電荷蓄積層に電荷を蓄積しその蓄積量に応じてデータを記憶するようになっている。この電荷蓄積層として窒化膜を形成し、離散トラップに電子を蓄積する技術が開発されている(例えば、非特許文献1参照)。この非特許文献1記載の技術思想によれば、シリコン基板(Si)上にトンネル絶縁膜(SiO)/電荷トラップ層(SiN:電荷蓄積層)/ブロック膜(Al)が形成され、その上にゲート電極(窒化タンタル(TaN)、タングステン/窒化タングステン(W/WN))が構成されている。隣り合う電荷トラップ層間および電荷トラップ層の両脇にはSAT−STI(Self Aligned Trap - Shallow Trench Isolation)構造の素子分離絶縁膜が設けられており、ブロック膜(Al)が電荷トラップ層上および素子分離絶縁膜上を渡って形成されている(非特許文献1のFig.3参照)。
しかしながら、ブロック膜が有機材料を用いて形成される場合には、有機材料に炭素原子が含まれるため、後工程において熱処理が行われると、炭素は素子分離絶縁膜を通じてアクティブエリアに達してしまい当該アクティブエリアにおいて固定電荷として形成されてしまう。アクティブエリア内で固定電荷が形成されると閾値電圧のずれやばらつきが増大し、特にチャネル領域の角部では逆ナローチャネル効果の発生要因となりデバイス特性を悪化させてしまう。
しかも、ブロック膜として酸化物を形成した場合には成膜後に酸化雰囲気中で高温処理すると良いが、ブロック膜の酸化物を形成するときに酸素などの不要物が酸化物を含有した素子分離絶縁膜を通じて半導体基板のアクティブエリア、トンネル絶縁膜に悪影響を引き起こしてしまう虞を生じる。例えば、酸化剤がトンネル絶縁膜横にまで達するとトンネル絶縁膜がバーズビークを形成してしまい、実効的なチャネル領域もしくはトンネル領域が低減されてしまうため、十分なトンネル電流を確保することが困難となり、十分な書込/消去速度が得られないなどの問題を生じてしまう。
Jae Sung Sim 、外12名 、TANOS構造のNANDフラッシュメモリにおけるSAT−STI素子分離技術の信頼性について(Self Aligned Trap-Shallow Trench Isolation Scheme for the Reliability of TANOS(TaN/AlO/SiN/Oxide/Si) NAND Flash Memory)、Non-Volatile Semiconductor Memory Workshop(USA) 、 2007 22nd IEEE 、 26-30 Aug. 2007 、 p.110-111
本発明は、アクティブエリアやトンネル絶縁膜に悪影響を引き起こす虞を極力抑制することができる半導体記憶装置およびその製造方法を提供することを目的とする。
本発明の一態様は、複数の溝が形成された半導体基板と、前記半導体基板の複数の溝内にそれぞれ埋め込まれた複数の素子分離絶縁膜であって、それぞれ上部が前記半導体基板の上面から上方に突出し、酸化物を含有して構成された複数の素子分離絶縁膜と、前記複数の素子分離絶縁膜間の半導体基板上に形成されたトンネル絶縁膜と、前記複数の素子分離絶縁膜間の前記トンネル絶縁膜上に窒化膜により形成された電荷蓄積層と、前記電荷蓄積層上および前記素子分離絶縁膜上に渡り前記電荷蓄積層に蓄積された電荷通過防止用のブロック膜と、前記ブロック膜上に形成されたゲート電極と、前記素子分離絶縁膜と前記ブロック膜との間に形成された窒化膜を含むバリア層とを備えたことを特徴としている。
本発明の一態様は、半導体基板上にトンネル絶縁膜を形成する工程と、前記トンネル絶縁膜上に窒化膜により電荷蓄積層を形成する工程と、前記電荷蓄積層、トンネル絶縁膜および前記半導体基板の上部に溝を形成する工程と、前記溝内に素子分離絶縁膜を形成する工程と、前記電荷蓄積層上および前記素子分離絶縁膜上を渡り窒化膜を含むバリア層を形成する工程と、前記バリア層上に電荷蓄積層に蓄積された電荷の通過防止用のブロック膜を形成する工程と、前記ブロック膜上にゲート電極を形成する工程とを備えたことを特徴としている。
本発明の一態様によれば、アクティブエリアやトンネル絶縁膜に悪影響を引き起こす虞を極力抑制することができる。
以下、本発明をNAND型のフラッシュメモリ装置に適用した一実施形態について図面を参照しながら説明する。尚、以下に参照する図面内の記載において、同一または類似の部分には同一又は類似の符号を付して表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
図1は、NAND型のフラッシュメモリ装置におけるメモリセルアレイの一部の等価回路、図2は、メモリセル領域の一部を模式的に示す平面図である。
図1に示すように、NAND型のフラッシュメモリ装置1のメモリセルアレイAr内には、NANDセルユニットUCが行列状に形成されている。このNANDセルユニットUCは、2個の選択ゲートトランジスタTrs1、Trs2と、当該2個の選択ゲートトランジスタTrs1、Trs2間に位置して隣接するもの同士でソース/ドレイン領域を共用して直列接続された複数個(例えば32個)のメモリセルトランジスタTrmとから構成されている。
図1中、X方向(ワード線方向、チャネル幅方向)に配列されたメモリセルトランジスタTrmは、ワード線(コントロールゲート線)WLで共通接続されている。また、図1中X方向に配列された選択ゲートトランジスタTrs1は、共通の選択ゲート線SGL1で共通接続されている。さらに、選択ゲートトランジスタTrs2は、共通の選択ゲート線SGL2で共通接続されている。
図1に示すように、選択ゲートトランジスタTrs1は、ビット線コンタクトCB(図2参照)を介してX方向に直交するY方向(ビット線方向、チャネル長方向)に延設されるビット線BLに接続されている。
図2に示すように、複数のNANDセルユニットUCは、Y方向に延びるSTI(Shallow Trench Isolation)構造の素子分離領域Sbにより互いに分断されたアクティブエリアSaに形成されている。
メモリセルトランジスタTrmのゲート電極MGは、Y方向に延びるアクティブエリアSaと、所定間隔をもって形成されるX方向に延びるワード線WLとの交差領域に位置して形成されている。ワード線WLは、メモリセルトランジスタTrmのゲート電極MG(図3の制御ゲート電極CG参照:ゲート電極に相当)をX方向に連結して構成されている。
選択ゲートトランジスタTrs1のゲート電極SGは、Y方向に延びるアクティブエリアSaと、X方向に延びる選択ゲート線SGL1との交差領域に位置して構成されている。選択ゲート線SGL1は、選択ゲートトランジスタTrs1の選択ゲート電極SGをX方向に連結して構成されている。選択ゲートトランジスタTrs2のゲート電極SGは、Y方向に延びるアクティブエリアSaと、X方向に延びる選択ゲート線SGL2との交差領域に位置して構成されている。選択ゲート線SGL2は、選択ゲートトランジスタTrs2の選択ゲート電極SGをX方向に連結して構成されている。
図3は、図2のA−A線(ワード線方向)に沿う断面を模式的に示しており、図4は、図2のB−B線(ビット線方向)に沿う断面を模式的に示している。
図3に示すように、p型のシリコン基板2の上部にはウェル(図示せず)が形成されており、当該ウェルには素子分離溝3が複数離間して形成されている。これら複数の素子分離溝3は、複数のアクティブエリアSaを図2のワード線方向に分離している。素子分離溝3内には素子分離領域Sbを構成する素子分離絶縁膜4が形成されている。この素子分離絶縁膜4は、素子分離溝3内に埋め込まれた下部と、シリコン基板2の表面から上方に突出した上部4aから構成されている。
他方、素子分離領域Sbによって区画された複数のアクティブエリアSa上のそれぞれにはトンネル絶縁膜5が形成されている。このトンネル絶縁膜5は、例えばシリコン酸化膜により形成されている。トンネル絶縁膜5は、図3に示す断面内の両側端が素子分離絶縁膜4の上部4aの側面の一部に接触して配設されている。これらのトンネル絶縁膜5の上面上にはそれぞれシリコン窒化膜6が電荷トラップ層、電荷蓄積層として形成されている。これらのシリコン窒化膜6は、素子分離絶縁膜4の上部4aの側面に接触する接触面を備えている。シリコン基板2の表面から上方に突出した素子分離絶縁膜4の上部4aの側面は、トンネル絶縁膜5の側面およびシリコン窒化膜6の側面と面一に形成されている。
素子分離絶縁膜4は、例えば、HTO(High Temperature Oxide)膜、LTO(Low Temperature Oxide)膜、HDP(High Density Plasma)膜などの酸化物系絶縁膜により構成されている。この素子分離絶縁膜4は、その上部4aがシリコン基板2の上面から上方に突出して構成されており、その上面がシリコン基板2の上面より上方、さらにトンネル絶縁膜5の上面より上方に位置して構成されている。また、素子分離絶縁膜4の上面はシリコン窒化膜6の上面とほぼ同一高さに位置している。尚、素子分離絶縁膜4の上面がシリコン窒化膜6の上面よりも上方または下方に位置していても良い。
バリア層7は、素子分離絶縁膜4の上面上およびシリコン窒化膜6の上面上を渡って連続的に構成されている。このバリア層7としては、窒化膜(例えばシリコン窒化膜(Si))が適用される。本実施形態では、窒化膜系絶縁膜(シリコン窒化膜6およびバリア層7)が、トンネル絶縁膜5の上面上、素子分離絶縁膜4の側面上および上面上に沿って連続的に形成されている。
ブロック膜8は、バリア層7の上面上に形成されており、シリコン窒化膜6の上方および素子分離絶縁膜4の上方を連続的に渡って電子(電荷)の通過防止用に構成されている。このブロック膜8を設けている理由は、ゲート電極MGに印加する電圧が効率的にトンネル領域に作用させるためである。このブロック膜8は、データ書込時にシリコン窒化膜6がシリコン基板2から電子を捕獲するが、このとき制御ゲート電極CGへの電荷抜けを抑制するために設けられており、またデータ消去時に制御ゲート電極CGからシリコン窒化膜6に対する電子注入を抑制するために設けられている。
ブロック膜8としては、シリコン酸化膜または金属酸化物膜、もしくは、これらの2層
以上の積層膜が用いられる。本実施形態においてブロック膜8は、例えば比誘電率が10程度のアルミニウム酸化物(Al)膜を適用している。尚、その他のブロック膜8の材質としては、例えば比誘電率が10程度であるマグネシウム酸化物(MgO)膜、比誘電率が16程度であるイットリウム酸化物(Y)膜、比誘電率が22程度であるハフニウム酸化物(HfO)膜、ジルコニウム酸化物(ZrO)膜、ランタン酸化物(La)の何れか1つの単層膜を適用できる。また、ハフニウムシリケート(HfSiO)膜やハフニウム・アルミネート(HfAlO)膜のような三元系の化合物からなる絶縁膜を適用しても良い。シリコン(Si)、アルミニウム(Al)、マグネシウム(Mg)、イットリウム(Y)、ハフニウム(Hf)、ジルコニウム(Zr)、ランタン(La)のうちの少なくとも何れか1つ以上の元素を含む酸化物膜を適用できる。
ブロック膜8の上面上には制御ゲート電極CGが構成されている。この制御ゲート電極CGとしては、例えばリン(P)などの不純物が添加されたシリコン層がポリゲートとして用いられる。このようにして、メモリセルトランジスタTrmのゲート電極MGが、シリコン窒化膜6、バリア層7、ブロック膜8、制御ゲート電極CGの積層構造によって構成されている。
図4に示すように、メモリセルトランジスタTrmのゲート電極MGは、Y方向に並設されており、各ゲート電極MGはその間の分断領域において電気的に分断されている。尚、図示しないが、当該分断領域内には層間絶縁膜などが成膜される。メモリセルトランジスタTrmのゲート電極MGの両脇にはシリコン基板2の表層に位置してソース/ドレイン領域2aが形成されている。
図5は、本実施形態の構造を適用した場合のメモリセルトランジスタの閾値電圧を従来例との比較によって示している。尚、従来例としては、本実施形態のメモリセル構造からバリア層7を構成せず、ブロック膜8がシリコン窒化膜6の上面上および素子分離絶縁膜4の上面上に直接形成されている構造を適用している。
この図5に示すように、従来例では、メモリセルトランジスタTrmの閾値電圧のずれやバラつきが目立ち、本実施形態の構造ではメモリセルトランジスタTrmの閾値電圧のずれやばらつきを抑制できることがわかる。
上記構成の製造方法について図6ないし図13をも参照しながら説明する。尚、以下に説明する製造方法において、図示しない他領域の製造方法については省略する。また、一般的な工程であれば必要に応じて工程を付加しても良いし、下記の工程を入れ替えて適用しても良い。
図6に示すように、所望の不純物をドーピングした領域(図示せず)をシリコン基板2の上部に形成した後、シリコン基板2の表面にトンネル絶縁膜5を熱酸化法によって形成し、次に、シリコン窒化膜6を堆積する。このシリコン窒化膜6は、ジクロロシラン(SiHCl)ガスとアンモニア(NH)ガスとを800℃程度以下の温度条件にて反応させて減圧化学気相成長法(LP−CVD法)により堆積する。
次に、図7に示すように、マスク材としてシリコン酸化膜9、シリコン窒化膜10をCVD法によって順に堆積する。シリコン酸化膜9に代えてポリシリコンを適用しても良い。次に、図8に示すように、フォトリソグラフィ技術および異方性エッチング処理によりシリコン窒化膜10、シリコン酸化膜9、シリコン窒化膜6、トンネル絶縁膜5、シリコン基板2の上部に素子分離用の溝3を形成する。
次に、図9に示すように、溝3内に素子分離絶縁膜4を形成する。この素子分離絶縁膜4としては、HTO(High Temperature Oxide)膜、LTO(Low Temperature Oxide)膜、HDP(High Density Plasma)膜などを含んだ酸化系絶縁膜により形成する。次に、シリコン窒化膜10をストッパとしてシリコン窒化膜10の上面まで素子分離絶縁膜4をCMP(Chemical Mechanical Polishing)法により平坦化処理する。
次に、図10に示すように、シリコン窒化膜10に対して高選択性を有する条件下で素子分離絶縁膜4をシリコン酸化膜9の上面付近(シリコン酸化膜9およびシリコン窒化膜10の界面付近)までエッチバックし、素子分離絶縁膜4の上面位置を調整する。次に、シリコン窒化膜10をウェットエッチング処理により除去する。
次に、図11に示すように、シリコン酸化膜9および素子分離絶縁膜4の上面をシリコン窒化膜6の上面が露出するようにドライエッチングまたはウェットエッチングによってエッチバックして落とし込み処理する。このようにして、シリコン窒化膜6の上面位置および素子分離絶縁膜4の上面位置がほぼ同一高さ位置になるように調整する。
次に、図12に示すように、シリコン窒化膜6の露出上面上および素子分離絶縁膜4の上面上にバリア層7を形成する。このバリア層7の形成方法としては、ジクロロシラン(SiHCl)ガスとアンモニア(NH)ガスとを交互に供給し、成膜温度600℃程度以下の温度条件にて原子層成長法(ALD法)により形成する方法を適用する。
これは、原子層成長法を用いることによって薄膜の面内膜厚均一性を向上できるためである。尚、窒化用のアンモニアガスには水素原子が含まれるため、窒素をラジカル化してラジカル窒化法を適用してバリア層7を形成しても良い。この場合、アンモニアガスを用いる必要がなくなるため、アンモニアガスに含まれる水素原子が、メモリセルトランジスタTrmのアクティブエリアSaに到達する虞がなくなり当該アクティブエリアSaに固定電荷を発生させる虞もなくなることで、しきい値電圧の低下を防ぐことができ素子特性を向上できる。すなわち、水素原子を含まないガスを適用して形成すると良い。また、バリア層7は、その組成がSiに近くなるように形成すると良い。これは、電子がバリア層7を通じて隣り合うメモリセルのゲート電極MG間で流入/放出することを防ぐためである。
逆に、シリコン窒化膜6は、バリア層7の組成(例えばSi)に比較して化学量論的にシリコンリッチに構成されていると良い。これは、電子を捕獲(蓄積)する量を増すことができるためである。尚、バリア層7はシリコンおよび窒素原子を含有していれば、その組成はSiに限られない。
バリア層7の形成後には、当該バリア層7の高密度化および理想的な化学結合状態を得たり膜中の不要物抜きのため熱処理を行う場合もある。この場合には、バリア層7の形成温度以上の温度にて熱処理すると良い。熱処理時の雰囲気は、不活性雰囲気下、酸化性雰囲気下の何れでも良い。特に、高密度化、理想的な化学結合状態を得るためには、不活性雰囲気下で処理すると良い。また、不要物の低減化、例えば水素を低減するためには酸化性雰囲気(HO雰囲気など)、例えば炭素を低減するためにはO雰囲気下、O雰囲気下で処理することがより効果的である。
次に、図13に示すように、バリア層7の上面上に例えば金属酸化物(例えばアルミナ(Al))によるブロック膜8を形成する。例えば、アルミナによるブロック膜8を形成する場合は、減圧化学気相成長法によりトリメチルアルミニウム((CHAl)と酸化剤(例えば、O、O、HO)とを炉内に交互に導入し、600℃程度以下において反応させると良い。
この後、ブロック膜8を構成する金属酸化物を必要に応じてアニールすることで高密度化、膜中の不要物を抜いたり、必要に応じて酸化処理を行うことで酸素欠損を補償する。これらの改質処理は、ブロック膜8の形成温度以上の温度条件にて行うことによってデバイス特性を改善できるが、より高温のデンシファイ用の所定温度もしくは結晶化温度程度以上において行うのが良い。これらの温度は、ブロック膜8の材料に応じて異なっており例えばアルミナの場合1000℃程度以上、ハフニア(HfO)の場合800℃程度以上に設定すると良い。すると、ブロック膜8が高密度化することで、比誘電率、バリアハイトの増加、エッチャントに対する加工耐性の確保、膜中不純物を放出し難くするという効果を奏する。また、後工程における熱処理および雰囲気によるダメージを受けにくくするなどの効果を奏する。
このとき、たとえブロック膜8を改質処理したとしてもバリア層7がブロック膜8直下を覆うように形成されているため、トンネル絶縁膜5の特性劣化(バーズビーク発生)の原因となる酸素原子(O)が素子分離絶縁膜4を通じてトンネル絶縁膜5、シリコン基板2のアクティブエリアSaに達する虞が少なくなり、デバイス特性を向上できる。
次に、図3に示すように、ブロック膜8の上面上に例えばリンなどの不純物がドープされたシリコン層をCVD法により堆積しポリゲートとして形成する。このシリコン層は、減圧化学気相成長法により500℃程度でシラン(SiH)とホスフィン(PH)とを炉内に導入して形成する。この後、図4に示すように、制御ゲート電極CG、ブロック膜8、バリア層7、シリコン窒化膜6を異方性エッチング処理によりY方向に複数に分断することで複数のゲート電極MGを形成する。この後、ゲート電極MGの両脇にシリコン基板2の表層に位置してソース/ドレイン領域2aの形成用の不純物をイオン注入する。この後、ゲート電極MG−MG間に絶縁膜を形成する工程、ビット線コンタクト、ソース線コンタクト、上層配線(ビット線BLなど)の配線製造工程などが行われるが、本実施形態の特徴には直接関係しないためその説明を省略する。
この後の後工程において、熱処理が行われたとしてもバリア層7がブロック膜8と素子分離絶縁膜4との間に介在して形成されているため、固定電荷発生源となる炭素原子(C)が素子分離絶縁膜4を通じてアクティブエリアSaに達する虞がなくなり、閾値電圧のずれやバラツキを極力抑制することができる。
本実施形態によれば、次に示す特徴を備えている。複数の溝3内にそれぞれ埋め込まれた複数の素子分離絶縁膜4が酸化物を含有してその上部4aがシリコン基板2の上面から上方に突出して構成されており、素子分離絶縁膜4の上部4a間のアクティブエリアSa上にはトンネル絶縁膜5、窒化膜(電荷蓄積層)6が積層されており、さらに、バリア層7およびブロック膜8が、素子分離絶縁膜4の上面上およびシリコン窒化膜6の上面上に渡って形成され、さらにブロック膜8の上面上に制御ゲート電極CGが形成されている。バリア層7が窒化膜を含んで素子分離絶縁膜4とブロック膜8との間に介在して形成されているため、炭素や酸素などの不要物が素子分離絶縁膜8を通過してシリコン基板2やトンネル絶縁膜5に与える悪影響を極力抑制することができデバイス特性を向上できる。
シリコン窒化膜6がバリア層7を構成する窒化膜よりも化学量論的にシリコンリッチに構成されているため、シリコン窒化膜6に蓄積する電荷量を増すことができる。
バリア層7を構成する窒化膜がSiによって構成されている場合には、電子がバリア層7を通じて隣り合うメモリセルのゲート電極MG間で流入/放出することを防ぐことができる。
バリア層7を原子層成長法により形成しているため、薄膜の面内膜厚均一性を向上できる。バリア層7を構成する窒化膜をラジカル窒化法により形成した場合には、水素原子を含まない条件にて成膜できるため、水素による悪影響をも抑制できる。ブロック膜8を形成した後に、当該ブロック膜8の形成温度以上の温度で且つ酸化性雰囲気にて熱処理するため、水素や炭素などの不要物を低減することができる。
(第2の実施形態)
図14は、本発明の第2の実施形態を示すもので、前述実施形態と異なるところは、電荷蓄積層の上に直接酸化膜が形成されているところにある。前述実施形態と同一部分については同一符号を付して説明を省略し、以下、異なる部分について説明する。
本実施形態においては、ブロック膜8のリーク電流抑制作用を補助するため、酸化膜11がシリコン窒化膜6の上面上に直接形成されている。この酸化膜11は、シリコン窒化膜6とバリア層7との間に介在して形成されている。この酸化膜11は、前述実施形態において説明したシリコン窒化膜6の上面露出処理後で且つバリア層7の形成前に形成される膜である。この酸化膜11は、例えばシリコン窒化膜6の上面上にラジカル酸素を供給してラジカル酸化処理することによって形成されている。尚、酸化膜11はケミカル処理によって生じるケミカル酸化膜を適用しても良いし、シリコン窒化膜6の上面が露出することによって自然に発生する自然酸化膜を適用しても良い。
このような酸化膜11が形成されていることによってバリア層7を構成する窒化膜とシリコン窒化膜6との間に電荷のエネルギー障壁となる膜を形成することができる。すると、電子がシリコン窒化膜6からバリア層7を通じて隣接セルに放出される現象を極力抑制することができる。この作用は、界面領域の酸素濃度が1019[atoms/cm3]程度以上であれば効果的であることが発明者らによって確認されている。
このような実施形態によれば、酸化膜11が、シリコン窒化膜6とバリア層7との間に介在して形成されているため、電荷蓄積層を構成するシリコン窒化膜6とブロック膜8を構成する窒化膜との界面付近においてバリアハイトを高くすることができ、例えば書込電圧印加時においてシリコン窒化膜6に捕獲された電子の隣接セルや制御ゲート電極CGへの放出を極力防ぐことができる。
(他の実施形態)
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形または拡張できる。
NAND型のフラッシュメモリ装置1に適用したが、メモリセルトランジスタTrmがビット線方向およびワード線方向に多数並設されている構造を備えていれば、他の不揮発性半導体記憶装置に適用しても良い。
バリア層7としてシリコン窒化膜(Si)を適用したが、他の組成比のシリコン窒化膜、シリコン酸窒化膜(SiON)、窒化アルミニウム(AlN)などの単層膜、これらの積層膜、さらにシリコン酸化膜(SiO)との積層膜など、種々の窒化膜を含む膜を適用できる。
バリア層7の形成方法は原子層成長法(ALD法)やラジカル窒化法に限られず、通常の減圧化学気相成長法を用いても良い。また、シリコン酸化膜を形成した後にラジカル窒化法により当該シリコン酸化膜を窒化することでシリコン酸窒化膜を形成しても良い。
制御ゲート電極CG、ワード線WLは、シリコン層(ポリゲート)の上部がタングステン(W)、ニッケル(Ni)、コバルト(Co)などの金属によってシリサイド化されたシリサイド層を具備した構造を適用しても良いし、窒化タンタル(TaN)、タングステン(W)などの金属層、またはこれらの積層構造によって構成されていても良い。
本発明の第1の実施形態を示す電気的構成図 メモリセル領域内の構造を模式的に示す平面図 メモリセルの構造を模式的に示す縦断面図(図2のA−A線に沿って示す模式的な断面図) メモリセルの構造を模式的に示す縦断面図(図2のB−B線に沿って示す模式的な断面図) しきい値電圧の比較を示す特性図 一製造段階について図3に対応して示す縦断面図(その1) 一製造段階について図3に対応して示す縦断面図(その2) 一製造段階について図3に対応して示す縦断面図(その3) 一製造段階について図3に対応して示す縦断面図(その4) 一製造段階について図3に対応して示す縦断面図(その5) 一製造段階について図3に対応して示す縦断面図(その6) 一製造段階について図3に対応して示す縦断面図(その7) 一製造段階について図3に対応して示す縦断面図(その8) 本発明の第2の実施形態について示す図3相当図
符号の説明
図面中、4は素子分離絶縁膜、5はトンネル絶縁膜、6はシリコン窒化膜(電荷蓄積層)、7はバリア層、8はブロック膜を示す。

Claims (5)

  1. 複数の溝が形成された半導体基板と、
    前記半導体基板の複数の溝内にそれぞれ埋め込まれた複数の素子分離絶縁膜であって、それぞれ上部が前記半導体基板の上面から上方に突出し、酸化物を含有して構成された複数の素子分離絶縁膜と、
    前記複数の素子分離絶縁膜間の半導体基板上に形成されたトンネル絶縁膜と、
    前記複数の素子分離絶縁膜間の前記トンネル絶縁膜上に窒化膜により形成された電荷蓄積層と、
    前記電荷蓄積層上および前記素子分離絶縁膜上に渡り前記電荷蓄積層に蓄積された電荷通過防止用のブロック膜と、
    前記ブロック膜上に形成されたゲート電極と、
    前記素子分離絶縁膜と前記ブロック膜との間に形成された窒化膜を含むバリア層とを備えていることを特徴とする半導体記憶装置。
  2. 前記バリア層を構成する窒化膜は、前記電荷蓄積層上および複数の素子分離絶縁膜上を渡り連続的に形成されていることを特徴とする請求項1記載の半導体記憶装置。
  3. 前記電荷蓄積層の窒化膜および前記バリア層の窒化膜は共にシリコン窒化膜により形成され、前記電荷蓄積層の窒化膜は前記バリア層の窒化膜に比較してシリコンリッチに形成されていることを特徴とする請求項1または2記載の半導体記憶装置。
  4. 半導体基板上にトンネル絶縁膜を形成する工程と、
    前記トンネル絶縁膜上に窒化膜により電荷蓄積層を形成する工程と、
    前記電荷蓄積層、トンネル絶縁膜および前記半導体基板の上部に溝を形成する工程と、
    前記溝内に素子分離絶縁膜を形成する工程と、
    前記電荷蓄積層上および前記素子分離絶縁膜上を渡り窒化膜を含むバリア層を形成する工程と、
    前記バリア層上に電荷蓄積層に蓄積された電荷の通過防止用のブロック膜を形成する工程と、
    前記ブロック膜上にゲート電極を形成する工程とを備えたことを特徴とする半導体記憶装置の製造方法。
  5. 前記バリア層を原子層成長法により形成することを特徴とする請求項4記載の半導体記憶装置の製造方法。
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