JP2007305966A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP2007305966A JP2007305966A JP2007037153A JP2007037153A JP2007305966A JP 2007305966 A JP2007305966 A JP 2007305966A JP 2007037153 A JP2007037153 A JP 2007037153A JP 2007037153 A JP2007037153 A JP 2007037153A JP 2007305966 A JP2007305966 A JP 2007305966A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- film
- silicon oxide
- forming
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 168
- 238000004519 manufacturing process Methods 0.000 title claims description 66
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 389
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 389
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 277
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 277
- 229910052751 metal Inorganic materials 0.000 claims abstract description 92
- 238000003860 storage Methods 0.000 claims abstract description 91
- 239000000758 substrate Substances 0.000 claims abstract description 74
- 239000001301 oxygen Substances 0.000 claims description 119
- 229910052760 oxygen Inorganic materials 0.000 claims description 119
- 238000000034 method Methods 0.000 claims description 111
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 105
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 91
- 239000002184 metal Substances 0.000 claims description 91
- 238000010438 heat treatment Methods 0.000 claims description 60
- 229910052710 silicon Inorganic materials 0.000 claims description 59
- 239000010703 silicon Substances 0.000 claims description 57
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 56
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 49
- 229910052799 carbon Inorganic materials 0.000 claims description 49
- 229910052757 nitrogen Inorganic materials 0.000 claims description 45
- 230000015572 biosynthetic process Effects 0.000 claims description 41
- 238000005229 chemical vapour deposition Methods 0.000 claims description 41
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 39
- 239000001257 hydrogen Substances 0.000 claims description 36
- 229910052739 hydrogen Inorganic materials 0.000 claims description 36
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 claims description 29
- 230000008569 process Effects 0.000 claims description 27
- 229910052723 transition metal Inorganic materials 0.000 claims description 24
- 239000000460 chlorine Substances 0.000 claims description 21
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 claims description 20
- 229910052801 chlorine Inorganic materials 0.000 claims description 20
- 239000013078 crystal Substances 0.000 claims description 18
- 238000005121 nitriding Methods 0.000 claims description 17
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 11
- 239000012528 membrane Substances 0.000 claims description 6
- 150000004767 nitrides Chemical class 0.000 claims description 6
- 238000009413 insulation Methods 0.000 claims description 5
- 239000010410 layer Substances 0.000 description 106
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 44
- 239000007789 gas Substances 0.000 description 43
- 125000004429 atom Chemical group 0.000 description 39
- 238000000231 atomic layer deposition Methods 0.000 description 39
- 238000010586 diagram Methods 0.000 description 37
- 230000000694 effects Effects 0.000 description 37
- -1 oxygen radical Chemical class 0.000 description 34
- 238000002955 isolation Methods 0.000 description 32
- MIQVEZFSDIJTMW-UHFFFAOYSA-N aluminum hafnium(4+) oxygen(2-) Chemical compound [O-2].[Al+3].[Hf+4] MIQVEZFSDIJTMW-UHFFFAOYSA-N 0.000 description 30
- 229910052735 hafnium Inorganic materials 0.000 description 28
- 238000000151 deposition Methods 0.000 description 25
- 230000008021 deposition Effects 0.000 description 24
- 230000001590 oxidative effect Effects 0.000 description 22
- 238000005530 etching Methods 0.000 description 21
- 230000003647 oxidation Effects 0.000 description 21
- 238000007254 oxidation reaction Methods 0.000 description 21
- 230000005684 electric field Effects 0.000 description 19
- 238000009792 diffusion process Methods 0.000 description 17
- 229910052782 aluminium Inorganic materials 0.000 description 16
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 15
- 238000004544 sputter deposition Methods 0.000 description 15
- 239000012535 impurity Substances 0.000 description 14
- 239000007800 oxidant agent Substances 0.000 description 12
- 150000003624 transition metals Chemical class 0.000 description 12
- 238000005468 ion implantation Methods 0.000 description 11
- 238000005259 measurement Methods 0.000 description 10
- 150000003254 radicals Chemical class 0.000 description 10
- 239000002994 raw material Substances 0.000 description 10
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 9
- 230000004888 barrier function Effects 0.000 description 9
- 230000006866 deterioration Effects 0.000 description 9
- 239000000463 material Substances 0.000 description 9
- 230000004048 modification Effects 0.000 description 9
- 238000012986 modification Methods 0.000 description 9
- 239000000470 constituent Substances 0.000 description 8
- 230000007423 decrease Effects 0.000 description 8
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 8
- 230000014759 maintenance of location Effects 0.000 description 8
- 230000009467 reduction Effects 0.000 description 8
- 239000000126 substance Substances 0.000 description 8
- 241000293849 Cordylanthus Species 0.000 description 7
- 230000015556 catabolic process Effects 0.000 description 7
- 230000003197 catalytic effect Effects 0.000 description 7
- 230000008878 coupling Effects 0.000 description 7
- 238000010168 coupling process Methods 0.000 description 7
- 238000005859 coupling reaction Methods 0.000 description 7
- 239000011261 inert gas Substances 0.000 description 7
- 238000001020 plasma etching Methods 0.000 description 7
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 6
- 239000003638 chemical reducing agent Substances 0.000 description 6
- 230000006872 improvement Effects 0.000 description 6
- JLTRXTDYQLMHGR-UHFFFAOYSA-N trimethylaluminium Chemical compound C[Al](C)C JLTRXTDYQLMHGR-UHFFFAOYSA-N 0.000 description 6
- 229910000449 hafnium oxide Inorganic materials 0.000 description 5
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 5
- 239000000243 solution Substances 0.000 description 5
- VLYNEXSJZWRPQG-UHFFFAOYSA-N CCN([Hf])CC Chemical compound CCN([Hf])CC VLYNEXSJZWRPQG-UHFFFAOYSA-N 0.000 description 4
- QGZKDVFQNNGYKY-UHFFFAOYSA-N ammonia Natural products N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 4
- 230000007547 defect Effects 0.000 description 4
- 229910052746 lanthanum Inorganic materials 0.000 description 4
- CPLXHLVBOLITMK-UHFFFAOYSA-N magnesium oxide Inorganic materials [Mg]=O CPLXHLVBOLITMK-UHFFFAOYSA-N 0.000 description 4
- 239000000395 magnesium oxide Substances 0.000 description 4
- AXZKOIWUVFPNLO-UHFFFAOYSA-N magnesium;oxygen(2-) Chemical compound [O-2].[Mg+2] AXZKOIWUVFPNLO-UHFFFAOYSA-N 0.000 description 4
- 230000007257 malfunction Effects 0.000 description 4
- 229910044991 metal oxide Inorganic materials 0.000 description 4
- 150000004706 metal oxides Chemical class 0.000 description 4
- 125000002496 methyl group Chemical group [H]C([H])([H])* 0.000 description 4
- 239000002356 single layer Substances 0.000 description 4
- 230000001629 suppression Effects 0.000 description 4
- 229910052727 yttrium Inorganic materials 0.000 description 4
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 3
- 150000004703 alkoxides Chemical group 0.000 description 3
- 125000000217 alkyl group Chemical group 0.000 description 3
- 229910021529 ammonia Inorganic materials 0.000 description 3
- 238000000137 annealing Methods 0.000 description 3
- 239000003795 chemical substances by application Substances 0.000 description 3
- 125000001495 ethyl group Chemical group [H]C([H])([H])C([H])([H])* 0.000 description 3
- 229910052736 halogen Inorganic materials 0.000 description 3
- 150000002367 halogens Chemical class 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 239000002245 particle Substances 0.000 description 3
- 238000002407 reforming Methods 0.000 description 3
- 229910000077 silane Inorganic materials 0.000 description 3
- 229910052726 zirconium Inorganic materials 0.000 description 3
- 206010021143 Hypoxia Diseases 0.000 description 2
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 description 2
- 229910007991 Si-N Inorganic materials 0.000 description 2
- 229910006294 Si—N Inorganic materials 0.000 description 2
- LPQOADBMXVRBNX-UHFFFAOYSA-N ac1ldcw0 Chemical group Cl.C1CN(C)CCN1C1=C(F)C=C2C(=O)C(C(O)=O)=CN3CCSC1=C32 LPQOADBMXVRBNX-UHFFFAOYSA-N 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 2
- 239000002253 acid Substances 0.000 description 2
- 125000004432 carbon atom Chemical group C* 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000003795 desorption Methods 0.000 description 2
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000005247 gettering Methods 0.000 description 2
- 230000005527 interface trap Effects 0.000 description 2
- 239000011777 magnesium Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 238000010926 purge Methods 0.000 description 2
- 239000013077 target material Substances 0.000 description 2
- GIRKRMUMWJFNRI-UHFFFAOYSA-N tris(dimethylamino)silicon Chemical compound CN(C)[Si](N(C)C)N(C)C GIRKRMUMWJFNRI-UHFFFAOYSA-N 0.000 description 2
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 1
- 229910004129 HfSiO Inorganic materials 0.000 description 1
- FYYHWMGAXLPEAU-UHFFFAOYSA-N Magnesium Chemical compound [Mg] FYYHWMGAXLPEAU-UHFFFAOYSA-N 0.000 description 1
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- JPUHCPXFQIXLMW-UHFFFAOYSA-N aluminium triethoxide Chemical compound CCO[Al](OCC)OCC JPUHCPXFQIXLMW-UHFFFAOYSA-N 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- VBCSQFQVDXIOJL-UHFFFAOYSA-N diethylazanide;hafnium(4+) Chemical compound [Hf+4].CC[N-]CC.CC[N-]CC.CC[N-]CC.CC[N-]CC VBCSQFQVDXIOJL-UHFFFAOYSA-N 0.000 description 1
- 229910001873 dinitrogen Inorganic materials 0.000 description 1
- 229910001882 dioxygen Inorganic materials 0.000 description 1
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- FZLIPJUXYLNCLC-UHFFFAOYSA-N lanthanum atom Chemical compound [La] FZLIPJUXYLNCLC-UHFFFAOYSA-N 0.000 description 1
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum(3+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 229910052749 magnesium Inorganic materials 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 229910052914 metal silicate Inorganic materials 0.000 description 1
- 125000000956 methoxy group Chemical group [H]C([H])([H])O* 0.000 description 1
- 239000013081 microcrystal Substances 0.000 description 1
- 150000002831 nitrogen free-radicals Chemical class 0.000 description 1
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen(.) Chemical compound [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 description 1
- 239000001272 nitrous oxide Substances 0.000 description 1
- SIWVEOZUMHYXCS-UHFFFAOYSA-N oxo(oxoyttriooxy)yttrium Chemical compound O=[Y]O[Y]=O SIWVEOZUMHYXCS-UHFFFAOYSA-N 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 125000001436 propyl group Chemical group [H]C([*])([H])C([H])([H])C([H])([H])[H] 0.000 description 1
- VSZWPYCFIRKVQL-UHFFFAOYSA-N selanylidenegallium;selenium Chemical compound [Se].[Se]=[Ga].[Se]=[Ga] VSZWPYCFIRKVQL-UHFFFAOYSA-N 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 238000003949 trap density measurement Methods 0.000 description 1
- WOZZOSDBXABUFO-UHFFFAOYSA-N tri(butan-2-yloxy)alumane Chemical compound [Al+3].CCC(C)[O-].CCC(C)[O-].CCC(C)[O-] WOZZOSDBXABUFO-UHFFFAOYSA-N 0.000 description 1
- VOITXYVAKOUIBA-UHFFFAOYSA-N triethylaluminium Chemical compound CC[Al](CC)CC VOITXYVAKOUIBA-UHFFFAOYSA-N 0.000 description 1
- UAEJRRZPRZCUBE-UHFFFAOYSA-N trimethoxyalumane Chemical compound [Al+3].[O-]C.[O-]C.[O-]C UAEJRRZPRZCUBE-UHFFFAOYSA-N 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- VWQVUPCCIRVNHF-UHFFFAOYSA-N yttrium atom Chemical compound [Y] VWQVUPCCIRVNHF-UHFFFAOYSA-N 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Electrodes Of Semiconductors (AREA)
- Formation Of Insulating Films (AREA)
Abstract
【課題】 制御電極と電荷蓄積層との間の絶縁膜を改善することにより、優れた半導体装置を提供する。
【解決手段】 半導体基板１１と、半導体基板上に形成された第１の絶縁膜１２と、第１の絶縁膜上に形成された電荷蓄積層１３と、電荷蓄積層上に形成された第２の絶縁膜２０と、第２の絶縁膜上に形成された制御電極２１とを備えた半導体装置であって、第２の絶縁膜は、下層シリコン窒化膜２０４と、下層シリコン窒化膜上に形成された下層シリコン酸化膜２０１と、下層シリコン酸化膜上に形成され且つ金属元素を含有した７よりも高い比誘電率を有する中間絶縁膜２０２と、中間絶縁膜上に形成された上層シリコン酸化膜２０３と、上層シリコン酸化膜上に形成された上層シリコン窒化膜２０５とを含む。
【選択図】 図１５
【解決手段】 半導体基板１１と、半導体基板上に形成された第１の絶縁膜１２と、第１の絶縁膜上に形成された電荷蓄積層１３と、電荷蓄積層上に形成された第２の絶縁膜２０と、第２の絶縁膜上に形成された制御電極２１とを備えた半導体装置であって、第２の絶縁膜は、下層シリコン窒化膜２０４と、下層シリコン窒化膜上に形成された下層シリコン酸化膜２０１と、下層シリコン酸化膜上に形成され且つ金属元素を含有した７よりも高い比誘電率を有する中間絶縁膜２０２と、中間絶縁膜上に形成された上層シリコン酸化膜２０３と、上層シリコン酸化膜上に形成された上層シリコン窒化膜２０５とを含む。
【選択図】 図１５
Description
本発明は、半導体装置及びその製造方法に関する。
近年、不揮発性半導体記憶装置では、制御電極と電荷蓄積層との間の容量を高めるために、制御電極と電荷蓄積層との間に高誘電率絶縁膜を設けることが提案されている（例えば、特許文献１参照）。
しかしながら、従来は、制御電極と電荷蓄積層との間に設ける絶縁膜について、十分な検討がなされていたとは言えず、特性や信頼性に優れた不揮発性半導体記憶装置を得ることが困難であった。
特開平５−１２９６２５号公報
本発明は、制御電極と電荷蓄積層との間の絶縁膜を改善することにより、優れた半導体装置及びその製造方法を提供することを目的としている。
本発明の第１の視点に係る半導体装置は、半導体基板と、前記半導体基板上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された電荷蓄積層と、前記電荷蓄積層上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成された制御電極と、を備えた半導体装置であって、前記第２の絶縁膜は、下層シリコン窒化膜と、前記下層シリコン窒化膜上に形成された下層シリコン酸化膜と、前記下層シリコン酸化膜上に形成され且つ金属元素を含有した７よりも高い比誘電率を有する中間絶縁膜と、前記中間絶縁膜上に形成された上層シリコン酸化膜と、前記上層シリコン酸化膜上に形成された上層シリコン窒化膜と、を含む。
本発明の第２の視点に係る半導体装置は、半導体基板と、前記半導体基板上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された電荷蓄積層と、前記電荷蓄積層上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成された制御電極と、を備えた半導体装置であって、前記第２の絶縁膜は、下層シリコン酸化膜と、前記下層シリコン酸化膜上に形成され且つ金属元素を含有した７よりも高い比誘電率を有する中間絶縁膜と、前記中間絶縁膜上に形成された上層シリコン酸化膜と、を含む第１の膜構造、又は、下層シリコン窒化膜と、前記下層シリコン窒化膜上に形成された下層シリコン酸化膜と、前記下層シリコン酸化膜上に形成され且つ金属元素を含有した７よりも高い比誘電率を有する中間絶縁膜と、前記中間絶縁膜上に形成された上層シリコン酸化膜と、前記上層シリコン酸化膜上に形成された上層シリコン窒化膜と、を含む第２の膜構造、又は、下層シリコン窒化膜と、前記下層シリコン窒化膜上に形成され且つ金属元素を含有した７よりも高い比誘電率を有する中間絶縁膜と、前記中間絶縁膜上に形成された上層シリコン窒化膜と、を含む第３の膜構造、のいずれかを有し、前記中間絶縁膜の厚さは、１原子層の厚さ以上且つ５ｎｍ以下である。
本発明の第３の視点に係る半導体装置は、半導体基板と、前記半導体基板上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された電荷蓄積層と、前記電荷蓄積層上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成された制御電極と、を備えた半導体装置であって、前記第２の絶縁膜は、下層シリコン酸化膜と、前記下層シリコン酸化膜上に形成され且つ金属元素を含有した７よりも高い比誘電率を有する中間絶縁膜と、前記中間絶縁膜上に形成された上層シリコン酸化膜と、を含む第１の膜構造、又は、下層シリコン窒化膜と、前記下層シリコン窒化膜上に形成された下層シリコン酸化膜と、前記下層シリコン酸化膜上に形成され且つ金属元素を含有した７よりも高い比誘電率を有する中間絶縁膜と、前記中間絶縁膜上に形成された上層シリコン酸化膜と、前記上層シリコン酸化膜上に形成された上層シリコン窒化膜と、を含む第２の膜構造、のいずれかを有し、前記中間絶縁膜は多結晶膜で形成され、該多結晶膜に含まれる結晶粒の平均粒径は５ｎｍ以上である。
本発明の第４の視点に係る半導体装置は、半導体基板と、前記半導体基板上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された電荷蓄積層と、前記電荷蓄積層上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成された制御電極と、を備えた半導体装置であって、前記第２の絶縁膜は、下層シリコン酸化膜と、前記下層シリコン酸化膜上に形成され且つ金属元素を含有した７よりも高い比誘電率を有する中間絶縁膜と、前記中間絶縁膜上に形成された上層シリコン酸化膜と、を含む第１の膜構造、又は、下層シリコン窒化膜と、前記下層シリコン窒化膜上に形成された下層シリコン酸化膜と、前記下層シリコン酸化膜上に形成され且つ金属元素を含有した７よりも高い比誘電率を有する中間絶縁膜と、前記中間絶縁膜上に形成された上層シリコン酸化膜と、前記上層シリコン酸化膜上に形成された上層シリコン窒化膜と、を含む第２の膜構造、又は、下層シリコン窒化膜と、前記下層シリコン窒化膜上に形成され且つ金属元素を含有した７よりも高い比誘電率を有する中間絶縁膜と、前記中間絶縁膜上に形成された上層シリコン窒化膜と、を含む第３の膜構造、のいずれかを有し、前記中間絶縁膜中の遷移金属元素の濃度をＴ（ただし、Ｔ＞０）、前記中間絶縁膜中の遷移金属元素以外の金属元素の濃度をＭ（ただし、Ｍ≧０）、前記中間絶縁膜中の半導体元素の濃度をＳ（ただし、Ｓ≧０）として、Ｔ／（Ｔ＋Ｍ＋Ｓ）≧０．２、を満たす。
本発明の第５の視点に係る半導体装置は、半導体基板と、前記半導体基板上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された電荷蓄積層と、前記電荷蓄積層上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成された制御電極と、を備えた半導体装置であって、前記第２の絶縁膜は、下層シリコン酸化膜と、前記下層シリコン酸化膜上に形成され且つ金属元素を含有した７よりも高い比誘電率を有する中間絶縁膜と、前記中間絶縁膜上に形成された上層シリコン酸化膜と、を含む第１の膜構造、又は、下層シリコン窒化膜と、前記下層シリコン窒化膜上に形成された下層シリコン酸化膜と、前記下層シリコン酸化膜上に形成され且つ金属元素を含有した７よりも高い比誘電率を有する中間絶縁膜と、前記中間絶縁膜上に形成された上層シリコン酸化膜と、前記上層シリコン酸化膜上に形成された上層シリコン窒化膜と、を含む第２の膜構造、又は、下層シリコン窒化膜と、前記下層シリコン窒化膜上に形成され且つ金属元素を含有した７よりも高い比誘電率を有する中間絶縁膜と、前記中間絶縁膜上に形成された上層シリコン窒化膜と、を含む第３の膜構造、のいずれかを有し、前記中間絶縁膜は、１×１０19atoms／ｃｍ3以上且つ２×１０22atoms／ｃｍ3以下の炭素濃度を有する。
本発明の第６の視点に係る半導体装置は、半導体基板と、前記半導体基板上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された電荷蓄積層と、前記電荷蓄積層上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成された制御電極と、を備えた半導体装置であって、前記第２の絶縁膜は、下層シリコン酸化膜と、前記下層シリコン酸化膜上に形成され且つ金属元素を含有した７よりも高い比誘電率を有する中間絶縁膜と、前記中間絶縁膜上に形成された上層シリコン酸化膜と、を含む第１の膜構造、又は、下層シリコン窒化膜と、前記下層シリコン窒化膜上に形成された下層シリコン酸化膜と、前記下層シリコン酸化膜上に形成され且つ金属元素を含有した７よりも高い比誘電率を有する中間絶縁膜と、前記中間絶縁膜上に形成された上層シリコン酸化膜と、前記上層シリコン酸化膜上に形成された上層シリコン窒化膜と、を含む第２の膜構造、又は、下層シリコン窒化膜と、前記下層シリコン窒化膜上に形成され且つ金属元素を含有した７よりも高い比誘電率を有する中間絶縁膜と、前記中間絶縁膜上に形成された上層シリコン窒化膜と、を含む第３の膜構造、のいずれかを有し、前記中間絶縁膜は、１×１０19atoms／ｃｍ3以上且つ２×１０22atoms／ｃｍ3以下の窒素濃度を有する。
本発明の第７の視点に係る半導体装置は、半導体基板と、前記半導体基板上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された電荷蓄積層と、前記電荷蓄積層上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成された制御電極と、を備えた半導体装置であって、前記第２の絶縁膜は、下層シリコン酸化膜と、前記下層シリコン酸化膜上に形成され且つ金属元素を含有した７よりも高い比誘電率を有する中間絶縁膜と、前記中間絶縁膜上に形成された上層シリコン酸化膜と、を含む第１の膜構造、又は、下層シリコン窒化膜と、前記下層シリコン窒化膜上に形成された下層シリコン酸化膜と、前記下層シリコン酸化膜上に形成され且つ金属元素を含有した７よりも高い比誘電率を有する中間絶縁膜と、前記中間絶縁膜上に形成された上層シリコン酸化膜と、前記上層シリコン酸化膜上に形成された上層シリコン窒化膜と、を含む第２の膜構造、又は、下層シリコン窒化膜と、前記下層シリコン窒化膜上に形成され且つ金属元素を含有した７よりも高い比誘電率を有する中間絶縁膜と、前記中間絶縁膜上に形成された上層シリコン窒化膜と、を含む第３の膜構造、のいずれかを有し、前記中間絶縁膜は、１×１０19atoms／ｃｍ3以上且つ５×１０22atoms／ｃｍ3以下の水素濃度を有する。
本発明の第８の視点に係る半導体装置は、半導体基板と、前記半導体基板上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された電荷蓄積層と、前記電荷蓄積層上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成された制御電極と、を備えた半導体装置であって、前記第２の絶縁膜は、下層シリコン酸化膜と、前記下層シリコン酸化膜上に形成され且つ金属元素を含有した７よりも高い比誘電率を有する中間絶縁膜と、前記中間絶縁膜上に形成された上層シリコン酸化膜と、を含む第１の膜構造、又は、下層シリコン窒化膜と、前記下層シリコン窒化膜上に形成された下層シリコン酸化膜と、前記下層シリコン酸化膜上に形成され且つ金属元素を含有した７よりも高い比誘電率を有する中間絶縁膜と、前記中間絶縁膜上に形成された上層シリコン酸化膜と、前記上層シリコン酸化膜上に形成された上層シリコン窒化膜と、を含む第２の膜構造、のいずれかを有し、前記下層シリコン酸化膜及び前記上層シリコン酸化膜の少なくとも一方は、前記中間絶縁膜よりも厚い。
本発明の第９の視点に係る半導体装置は、半導体基板と、前記半導体基板上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された電荷蓄積層と、前記電荷蓄積層上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成された制御電極と、を備えた半導体装置であって、前記第２の絶縁膜は、下層シリコン酸化膜と、前記下層シリコン酸化膜上に形成され且つ金属元素を含有した７よりも高い比誘電率を有する中間絶縁膜と、前記中間絶縁膜上に形成された上層シリコン酸化膜と、を含む第１の膜構造、又は、下層シリコン窒化膜と、前記下層シリコン窒化膜上に形成された下層シリコン酸化膜と、前記下層シリコン酸化膜上に形成され且つ金属元素を含有した７よりも高い比誘電率を有する中間絶縁膜と、前記中間絶縁膜上に形成された上層シリコン酸化膜と、前記上層シリコン酸化膜上に形成された上層シリコン窒化膜と、を含む第２の膜構造、のいずれかを有し、前記下層シリコン酸化膜及び前記上層シリコン酸化膜の少なくとも一方は、１×１０19atoms／ｃｍ3以上の炭素濃度を有する。
本発明の第１０の視点に係る半導体装置は、半導体基板と、前記半導体基板上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された電荷蓄積層と、前記電荷蓄積層上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成された制御電極と、を備えた半導体装置であって、前記第２の絶縁膜は、下層シリコン酸化膜と、前記下層シリコン酸化膜上に形成され且つ金属元素を含有した７よりも高い比誘電率を有する中間絶縁膜と、前記中間絶縁膜上に形成された上層シリコン酸化膜と、を含む第１の膜構造、又は、下層シリコン窒化膜と、前記下層シリコン窒化膜上に形成された下層シリコン酸化膜と、前記下層シリコン酸化膜上に形成され且つ金属元素を含有した７よりも高い比誘電率を有する中間絶縁膜と、前記中間絶縁膜上に形成された上層シリコン酸化膜と、前記上層シリコン酸化膜上に形成された上層シリコン窒化膜と、を含む第２の膜構造、のいずれかを有し、前記下層シリコン酸化膜及び前記上層シリコン酸化膜の少なくとも一方は、１×１０19atoms／ｃｍ3以上の塩素濃度を有する。
本発明の第１１の視点に係る半導体装置は、半導体基板上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された電荷蓄積層と、前記電荷蓄積層上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成された制御電極と、を備えた複数のメモリセルを有する半導体装置であって、前記第２の絶縁膜は、金属元素を含有した７よりも高い比誘電率を有する高誘電率絶縁膜を含み、前記高誘電率絶縁膜は、前記電荷蓄積層の上面に沿って形成された第１の部分と、前記電荷蓄積層の側面に沿って形成された第２の部分と、隣接する前記電荷蓄積層間に形成された第３の部分とを有し、前記第３の部分は前記第１の部分よりも酸素濃度が低い。
本発明の第１２の視点に係る半導体装置の製造方法は、半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に電荷蓄積層を形成する工程と、前記電荷蓄積層上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜上に制御電極膜を形成する工程と、を備えた半導体装置の製造方法であって、前記第２の絶縁膜を形成する工程は、下層シリコン酸化膜を形成する工程と、前記下層シリコン酸化膜上に金属元素及び酸素を含有した７よりも高い比誘電率を有する中間絶縁膜を形成する工程と、前記中間絶縁膜上に上層シリコン酸化膜を形成する工程と、によって第１の膜構造を形成する工程、又は、下層シリコン窒化膜を形成する工程と、前記下層シリコン窒化膜上に下層シリコン酸化膜を形成する工程と、前記下層シリコン酸化膜上に金属元素及び酸素を含有した７よりも高い比誘電率を有する中間絶縁膜を形成する工程と、前記中間絶縁膜上に上層シリコン酸化膜を形成する工程と、前記上層シリコン酸化膜上に上層シリコン窒化膜を形成する工程と、によって第２の膜構造を形成する工程、又は、下層シリコン窒化膜を形成する工程と、前記下層シリコン窒化膜上に金属元素及び酸素を含有した７よりも高い比誘電率を有する中間絶縁膜を形成する工程と、前記中間絶縁膜上に上層シリコン窒化膜を形成する工程と、によって第３の膜構造を形成する工程、のいずれかを含み、前記中間絶縁膜は、オゾン又は酸素ラジカルを酸素原料として用いたＣＶＤ法又はＡＬＤ法で形成される。
本発明の第１３の視点に係る半導体装置の製造方法は、半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に電荷蓄積層を形成する工程と、前記電荷蓄積層上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜上に制御電極膜を形成する工程と、を備えた半導体装置の製造方法であって、前記第２の絶縁膜を形成する工程は、下層シリコン酸化膜を形成する工程と、前記下層シリコン酸化膜上に金属元素及び酸素を含有した７よりも高い比誘電率を有する中間絶縁膜を形成する工程と、前記中間絶縁膜上に上層シリコン酸化膜を形成する工程と、によって第１の膜構造を形成する工程、又は、下層シリコン窒化膜を形成する工程と、前記下層シリコン窒化膜上に下層シリコン酸化膜を形成する工程と、前記下層シリコン酸化膜上に金属元素及び酸素を含有した７よりも高い比誘電率を有する中間絶縁膜を形成する工程と、前記中間絶縁膜上に上層シリコン酸化膜を形成する工程と、前記上層シリコン酸化膜上に上層シリコン窒化膜を形成する工程と、によって第２の膜構造を形成する工程、又は、下層シリコン窒化膜を形成する工程と、前記下層シリコン窒化膜上に金属元素及び酸素を含有した７よりも高い比誘電率を有する中間絶縁膜を形成する工程と、前記中間絶縁膜上に上層シリコン窒化膜を形成する工程と、によって第３の膜構造を形成する工程、のいずれかを含み、前記中間絶縁膜は、水蒸気を酸素原料として用いたＣＶＤ法又はＡＬＤ法で形成される。
本発明の第１４の視点に係る半導体装置の製造方法は、半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に電荷蓄積層を形成する工程と、前記電荷蓄積層上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜上に制御電極膜を形成する工程と、 を備えた半導体装置の製造方法であって、前記第２の絶縁膜を形成する工程は、下層シリコン酸化膜を形成する工程と、前記下層シリコン酸化膜上に金属元素及び酸素を含有した７よりも高い比誘電率を有する中間絶縁膜を形成する工程と、前記中間絶縁膜上に上層シリコン酸化膜を形成する工程と、によって第１の膜構造を形成する工程、又は、下層シリコン窒化膜を形成する工程と、前記下層シリコン窒化膜上に下層シリコン酸化膜を形成する工程と、前記下層シリコン酸化膜上に金属元素及び酸素を含有した７よりも高い比誘電率を有する中間絶縁膜を形成する工程と、前記中間絶縁膜上に上層シリコン酸化膜を形成する工程と、前記上層シリコン酸化膜上に上層シリコン窒化膜を形成する工程と、によって第２の膜構造を形成する工程、又は、下層シリコン窒化膜を形成する工程と、前記下層シリコン窒化膜上に金属元素及び酸素を含有した７よりも高い比誘電率を有する中間絶縁膜を形成する工程と、前記中間絶縁膜上に上層シリコン窒化膜を形成する工程と、によって第３の膜構造を形成する工程、のいずれかを含み、前記第２の絶縁膜を形成する工程は、前記中間絶縁膜を形成する工程の後に前記中間絶縁膜の形成温度よりも高い温度で熱処理を行う工程を含む。
本発明の第１５の視点に係る半導体装置の製造方法は、半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に電荷蓄積層を形成する工程と、前記電荷蓄積層上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜上に制御電極膜を形成する工程と、を備えた半導体装置の製造方法であって、前記第２の絶縁膜を形成する工程は、下層シリコン窒化膜を形成する工程と、前記下層シリコン窒化膜上に下層シリコン酸化膜を形成する工程と、前記下層シリコン酸化膜上に金属元素を含有した７よりも高い比誘電率を有する中間絶縁膜を形成する工程と、前記中間絶縁膜上に上層シリコン酸化膜を形成する工程と、前記上層シリコン酸化膜上に上層シリコン窒化膜を形成する工程と、によって第２の膜構造を形成する工程、又は、下層シリコン窒化膜を形成する工程と、前記下層シリコン窒化膜上に金属元素を含有した７よりも高い比誘電率を有する中間絶縁膜を形成する工程と、前記中間絶縁膜上に上層シリコン窒化膜を形成する工程と、によって第３の膜構造を形成する工程、のいずれかを含み、前記第２の絶縁膜を形成する工程は、前記下層シリコン窒化膜を形成する工程の後に前記下層シリコン窒化膜の形成温度よりも高い温度で熱処理を行う工程を含む。
本発明の第１６の視点に係る半導体装置の製造方法は、半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に電荷蓄積層を形成する工程と、前記電荷蓄積層上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜上に制御電極膜を形成する工程と、を備えた半導体装置の製造方法であって、前記第２の絶縁膜を形成する工程は、前記電荷蓄積層上にシリコン窒化膜を形成する工程を含み、前記シリコン窒化膜を形成する工程は、前記電荷蓄積層上にシリコン層を形成する工程と、前記シリコン層を窒化する工程とを含む。
本発明によれば、制御電極と電荷蓄積層との間の第２の絶縁膜を改善することにより、優れた半導体装置を得ることが可能となる。
以下、本発明の実施形態を図面を参照して説明する。
（実施形態１）
以下、本実施形態に係る半導体装置（不揮発性半導体記憶装置）の基本的な製造方法について、図１〜図５を参照して説明する。図１（ａ）〜図５（ａ）はビット線方向（チャネル長方向）の断面図であり、図１（ｂ）〜図５（ｂ）はワード線方向（チャネル幅方向）の断面図である。
以下、本実施形態に係る半導体装置（不揮発性半導体記憶装置）の基本的な製造方法について、図１〜図５を参照して説明する。図１（ａ）〜図５（ａ）はビット線方向（チャネル長方向）の断面図であり、図１（ｂ）〜図５（ｂ）はワード線方向（チャネル幅方向）の断面図である。
まず、図１に示すように、不純物をドーピングしたシリコン基板（半導体基板）１１の表面に、厚さ６ｎｍのトンネル絶縁膜（第１の絶縁膜）１２を熱酸化法で形成する。続いて、浮遊ゲート電極膜１３として、厚さ１００ｎｍのリンドープ多結晶シリコン膜をＣＶＤ（Chemical Vapor Deposition）法で堆積する。さらに、マスク膜１４をＣＶＤ法で堆積する。
次に、第１のレジストマスク（図示せず）をマスクとして用いて、ＲＩＥ（Reactive Ion Etching）法により、マスク膜１４、多結晶シリコン膜１３、トンネル絶縁膜１２及びシリコン基板１１を順次エッチングする。これにより、素子形成領域１５及び素子分離溝１６が形成される。素子形成領域１５の幅及び素子分離溝１６の幅は、いずれも５０ｎｍ程度である。
次に、図２に示すように、マスク膜１４上及び素子分離溝１６内に、素子分離絶縁膜１７としてシリコン酸化膜を形成する。続いて、ＣＭＰ（Chemical Mechanical Polishing）法により、マスク膜１４上のシリコン酸化膜１７を除去し、素子分離溝１６内にシリコン酸化膜１７を残す。
次に、図３に示すように、マスク膜１４を化学薬液等でエッチング除去して、多結晶シリコン膜１３の上面を露出させる。続いて、シリコン酸化膜１７の上側部分を希フッ酸溶液によってエッチング除去し、多結晶シリコン膜１３の側面の上側部分を露出させる。露出した側面の高さは５０ｎｍ程度である。
次に、図４に示すように、電極間絶縁膜（第２の絶縁膜）２０を全面に形成する。この電極間絶縁膜２０については、後で詳細に説明する。続いて、電極間絶縁膜２０上に、厚さ１００ｎｍの制御ゲート電極膜２１を形成する。この制御ゲート電極膜２１は、多結晶シリコン膜及びタングステンシリサイド膜の積層構造である。さらに、ＲＩＥのマスク膜２２としてシリコン窒化膜をＣＶＤ法で堆積する。
次に、シリコン窒化膜２２上に、第１のレジストマスクのパターンと直交するパターンを有する第２のレジストマスク（図示せず）を形成する。続いて、第２のレジストマスクをマスクとして用いて、ＲＩＥ法により、マスク膜２２、制御ゲート電極膜２１、電極間絶縁膜２０、多結晶シリコン膜１３及びトンネル絶縁膜１２を順次エッチングする。これにより、浮遊ゲート電極（電荷蓄積層）１３及び制御ゲート電極（制御電極）２１が形成される。浮遊ゲート電極１３の幅及び浮遊ゲート電極１３間の間隔は、いずれも５０ｎｍ程度である。
次に、図５に示すように、図４の工程で得られたゲート構造を覆うように、厚さ１０ｎｍ程度のゲート側壁膜２３を、熱酸化法及びＣＶＤ法により形成する。続いて、イオン注入法と熱アニールによりソース／ドレイン領域となる不純物拡散層２４を形成する。続いて、ＣＶＤ法等を用いて層間絶縁膜２５を形成する。さらに、公知の技術を用いて配線等（図示せず）を形成する。
以上のようにして、シリコン基板（半導体基板上）１１上に形成されたトンネル絶縁膜（第１の絶縁膜；電気容量Ｃ１）１２と、トンネル絶縁膜１２上に形成された浮遊ゲート電極（電荷蓄積層）１３と、浮遊ゲート電極１３上に形成された電極間絶縁膜（第２の絶縁膜；電気容量Ｃ２）２０と、電極間絶縁膜２０上に形成された制御ゲート電極（制御電極）２１と、浮遊ゲート電極１３下のチャネル領域を挟む不純物拡散層２４と、を備えた不揮発性半導体記憶装置が得られる。
このようにして得られた不揮発性半導体記憶装置の各メモリセルでは、シリコン基板１１と制御ゲート電極２１との間に高電圧を印加することで、カップリング比（Ｃ２／（Ｃ１＋Ｃ２））に応じた電界がトンネル絶縁膜１２に印加され、トンネル絶縁膜１２にトンネル電流が流れる。その結果、浮遊ゲート電極１３の蓄積電荷量が変化して、メモリセルの閾値が変化し、データの書き込み或いは消去動作が行われる。
実際の不揮発性半導体記憶装置では、複数のメモリセルがワード線方向及びビット線方向に配列されている。代表的には、上述した不揮発性半導体記憶装置として、直列接続された複数のメモリセルを選択トランジスタ間に設けた構成を有するＮＡＮＤ型不揮発性メモリがあげられる。
なお、以上の説明は、不揮発性半導体記憶装置の基本的な構成及び製造方法に関するものであり、上述した不揮発性半導体記憶装置の基本的な構成及び製造方法は、他の実施形態についても同様に適用される。
図６は、本実施形態に係る不揮発性半導体記憶装置の詳細な構成を模式的に示した断面図である。図６（ａ）はワード線方向（チャネル幅方向）の断面図であり、図６（ｂ）はビット線方向（チャネル長方向）の断面図である。なお、図１〜図５に示した構成要素に対応する構成要素には同一の参照番号を付し、詳細な説明は省略する。
図６に示すように、電極間絶縁膜２０は、下層シリコン酸化膜２０１と、下層シリコン酸化膜２０１上に形成された高誘電率絶縁膜（中間絶縁膜）２０２と、高誘電率絶縁膜２０２上に形成された上層シリコン酸化膜２０３とを含む積層膜によって形成されている。高誘電率絶縁膜２０２は、少なくとも金属元素を含有しており、７よりも高い比誘電率を有している。すなわち、高誘電率絶縁膜２０２は、典型的なシリコン窒化膜（Ｓｉ3Ｎ4）の比誘電率（７程度）よりも高い比誘電率を有している。なお、高誘電率絶縁膜２０２は、金属元素に加えてさらに酸素を含有していることが好ましい。
上記のように、電極間絶縁膜２０を、下層シリコン酸化膜２０１、高誘電率絶縁膜２０２及び上層シリコン酸化膜２０３の積層構造とすることにより、１０ＭＶ／ｃｍ程度以下の低電界を印加したときの電極間絶縁膜２０のリーク電流を大幅に低減することができる。その結果、十分なメモリ保持特性を実現することができる。また、トラップ電荷量が大幅に低減され、且つトラップ電荷の放出が起こりにくくなる。その結果、メモリセルの閾値変動に起因するメモリ誤動作を回避することができる。さらに、絶縁破壊耐圧が大幅に向上し、十分なメモリ動作速度を実現することができる。
高誘電率絶縁膜２０２に比べてバリヤハイトの高いシリコン酸化膜２０１及び２０３を設けることで、メモリ保持時など電極間絶縁膜２０に低電界が印加されたときのリーク電流を効果的に低減することが可能になる。下層シリコン酸化膜２０１は、書き込みセルの閾値を保持するのに有効である。上層シリコン酸化膜２０３は、消去セルの閾値を保持するのに有効である。
また、上層シリコン酸化膜２０３を設けることにより、制御ゲート電極膜２１を形成するときの還元性雰囲気（例えば、シラン（ＳｉＨ4）ガス雰囲気）によって、高誘電率絶縁膜２０２中に酸素欠損が生じる、といった問題を防止することが可能である。高誘電率絶縁膜２０２中の酸素欠損を低減することにより、リーク電流の増加及び絶縁破壊耐圧の低下を抑制することができる。さらに、高誘電率絶縁膜２０１の両側にシリコン酸化膜２０１及び２０３を設けることで、高誘電率絶縁膜２０２形成工程及びその後の工程で生成される酸素欠損に、シリコン酸化膜２０１及び２０３から酸素を供給することができ、酸素欠損を低減することが可能である。
また、高誘電率絶縁膜２０２の両側にバリヤハイトの高いシリコン酸化膜２０１及び２０３を設けることにより、書き込み／消去動作時に高誘電率絶縁膜に捕獲される電荷（トラップ電荷）の量を低減することができる。また、捕獲された電荷が、制御ゲート電極２１側及び浮遊ゲート電極１３側に放出されにくくなる。このような優れたトラップ特性により、メモリセルの閾値の変動を抑制することができる。
シリコン酸化膜２０１及び２０３の膜厚は、高誘電率絶縁膜２０２に酸素を供給する観点からは、厚いほうが望ましい。シリコン酸化膜２０１及び２０３それぞれの膜厚が１．５ｎｍ以上であれば、酸素供給による高誘電率絶縁膜２０２の特性向上効果を得ることができる。したがって、シリコン酸化膜２０１及び２０３の少なくとも一方の膜厚は、１．５ｎｍ以上であることが望ましい。なお、高誘電率絶縁膜２０２が遷移金属を含有する場合は、酸素欠損が生じやすい。そのため、十分な特性向上効果を得るには、厚さ２ｎｍ以上のシリコン酸化膜を設けることが望ましい。
また、シリコン酸化膜２０１及び２０３から高誘電率絶縁膜２０２へ酸素の供給を効果的に行うためには、シリコン酸化膜２０１及びシリコン酸化膜２０３の膜厚を、高誘電率絶縁膜２０２の膜厚よりも厚くすることが望ましい。このように膜厚を設定することで、高誘電率絶縁膜２０２の膜厚方向の全域にわたって、十分に酸素を供給することができ、酸素欠損の低減を十分に行うことができる。
図７は、膜厚比（シリコン酸化膜の膜厚／高誘電率絶縁膜の膜厚）と、リーク電流（メモリセルの読み出し時のリーク電流）との関係を示した図である。下層シリコン酸化膜２０１の膜厚と上層シリコン酸化膜２０３の膜厚は同一にしている。高誘電率絶縁膜２０２には、ハフニウムアルミニウム酸化物（ハフニウムアルミネート：ＨｆＡｌＯ）を用いているが、アルミニウム酸化物（アルミナ：Ａｌ2Ｏ3）を用いた場合にも同様の特性が得られる。図７からわかるように、シリコン酸化膜２０１及びシリコン酸化膜２０３の膜厚を、高誘電率絶縁膜２０２の膜厚よりも厚くすることで、リーク電流を大幅に低減することができる。シリコン酸化膜の膜厚が高誘電率絶縁膜の膜厚よりも薄い場合には、高誘電率絶縁膜中の酸素欠損に起因した伝導準位が形成され、リーク電流を十分に低減することができない。シリコン酸化膜の膜厚が高誘電率絶縁膜の膜厚よりも厚い場合には、高誘電率絶縁膜中の酸素欠損を十分に低減することができ、リーク電流を大幅に低減することが可能となる。
以上のことから、下層シリコン酸化膜２０１及び上層シリコン酸化膜２０３の少なくとも一方は、高誘電率絶縁膜２０２よりも膜厚が厚いことが望ましい。
すでに述べたように、高誘電率絶縁膜２０２は、典型的なシリコン窒化膜（Ｓｉ3Ｎ4）の比誘電率（７程度）よりも高い比誘電率を有している。したがって、シリコン酸化膜間にシリコン窒化膜を設けた積層膜（いわゆる、ＯＮＯ膜）に比べて、誘電率の高い電極間絶縁膜を得ることができる。具体的には、高誘電率絶縁膜２０２として、以下のような絶縁膜を用いることが可能である。
例えば、高誘電率絶縁膜２０２として、比誘電率が８程度であるアルミニウム酸化物（Ａｌ2Ｏ3）膜、比誘電率が１０程度であるマグネシウム酸化物（ＭｇＯ）膜、比誘電率が１６程度であるイットリウム酸化物（Ｙ2Ｏ3）膜、比誘電率が２２程度であるハフニウム酸化物（ＨｆＯ2）膜、ジルコニウム酸化物（ＺｒＯ2）膜、或いはランタン酸化物（Ｌａ2Ｏ3）膜を用いることが可能である。また、ハフニウムアルミネート（ＨｆＡｌＯ）膜のような３元系の化合物で形成された絶縁膜を用いてもよい。また、ハフニウムシリケート（ＨｆＳｉＯ）膜のような金属シリケートで形成された絶縁膜を用いてもよい。さらに、高誘電率絶縁膜２０２には窒素が含有されていてもよい。すなわち、高誘電率絶縁膜２０２には、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、イットリウム（Ｙ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ランタン（Ｌａ）等の金属元素を含んだ酸化物或いは酸窒化物を用いることが望ましい。
なお、上述したような高誘電率材料を用いると、書き込み/消去動作時に、１０ＭＶ／ｃｍ程度以上の高電界が印加されたときの電極間絶縁膜のリーク電流が低減し、且つメモリ動作速度が向上することを、本願発明者は見出した。特に、シリコン窒化物よりも仕事関数が高い材料やトラップ密度の高い材料で、このような効果は顕著であった。
高誘電率絶縁膜２０２が、Ｙ、Ｚｒ、Ｈｆ、Ｌａ等の遷移金属を含有する場合には、遷移金属の触媒作用により、製造工程中の酸化雰囲気（例えば、高誘電率絶縁膜２０２形成後の酸化工程、上層シリコン酸化膜２０３形成後の酸化工程、電極加工後の電極側壁酸化工程等）で活性な酸素が多く発生する。その結果、高誘電率絶縁膜２０２及びシリコン酸化膜２０１及び２０３の改質が可能となる。したがって、電極間絶縁膜としての優れた絶縁特性（リーク電流の低減、絶縁破壊耐圧の向上、トラップ電荷の低減等）が要求される場合に適している。特に、上記改質効果は、高誘電率絶縁膜２０２が酸化物である場合に効果的である。これは、活性酸素の生成効率や拡散効率が高いためと考えられる。
なお、以下に述べるように、有効な改質効果を得るためには、高誘電率絶縁膜２０２中の遷移金属元素の濃度をＴ（ただし、Ｔ＞０）、高誘電率絶縁膜２０２中の遷移金属元素以外の金属元素の濃度をＭ（ただし、Ｍ≧０）、高誘電率絶縁膜２０２中の半導体元素（例えば、Ｓｉ或いはＧｅ）の濃度をＳ（ただし、Ｓ≧０）として、
Ｔ／（Ｔ＋Ｍ＋Ｓ）≧０．２
を満たすことが好ましい。
Ｔ／（Ｔ＋Ｍ＋Ｓ）≧０．２
を満たすことが好ましい。
図８は、上記遷移金属元素濃度（Ｔ／（Ｔ＋Ｍ＋Ｓ））と界面層厚さとの関係を示した図である。測定に用いた試料は、シリコン基板上に高誘電率絶縁膜としてハフニウムアルミネート（ＨｆＡｌＯ）を形成した後、７００℃で３０分間、酸素雰囲気中で熱処理を行ったものである。Ｈｆ濃度（遷移金属元素濃度）が２０％以上になると、シリコン基板とハフニウムアルミネート膜との界面に形成される界面層の厚さが増加する。Ｈｆの触媒作用により、多量の活性な酸素がシリコン基板表面に供給されるためである。なお、Ｈｆ以外の遷移金属（Ｙ、Ｚｒ、Ｌａ等）についても、同様の触媒効果を得ることが可能である。したがって、上記遷移金属元素濃度（Ｔ／（Ｔ＋Ｍ＋Ｓ））は２０％以上であることが望ましい。
一方、高誘電率絶縁膜２０２として、遷移金属を含まないアルミニウム酸化物やマグネシウム酸化物などを用いた場合には、上記の触媒作用が抑制される。そのため、電極加工後の電極側壁酸化工程時に、シリコン酸化膜２０１及び２０３と制御ゲート電極２１及び浮遊ゲート電極１３との界面に形成されるバーズビークの酸化量を抑えることが可能である。その結果、電極間絶縁膜２０の電気容量の低下やばらつきを抑えることが可能となる。したがって、電極間絶縁膜２０とトンネル絶縁膜１２との電気容量比（カップリング比）の制御性が要求される場合には、遷移金属を含まない高誘電率絶縁膜を用いることが望ましい。
高誘電率絶縁膜２０２の結晶状態は、非晶質、微結晶を含む非晶質、多結晶、単結晶などのいずれの状態でもかまわない。しかしながら、高誘電率絶縁膜のリーク電流と膜密度との間には相関があり、高密度であるほどリーク電流を低くすることができる。多結晶や単結晶は、結晶性が高く、膜密度を高くすることができる。そのため、高誘電率絶縁膜２０２には多結晶膜や単結晶膜を用いることが望ましい。また、高誘電率絶縁膜２０２が多結晶状態の場合には、高誘電率絶縁膜２０２並びにシリコン酸化膜２０１及び２０３の改質を十分に行うことができる。これは、高誘電率絶縁膜の結晶粒界を通して、シリコン酸化膜へ酸化剤の供給を十分に行うことができるためと考えられる。したがって、高誘電率絶縁膜２０２には多結晶膜を用いることがより望ましい。
結晶粒界を通した酸化剤の供給によるシリコン酸化膜の改質効果を得るためには、結晶粒のサイズ（平均粒径）は１００ｎｍ以下であることが望ましい。この値は、酸化剤の拡散長で決まっていると考えられる。十分な改質効果を得るためには、結晶粒のサイズはメモリセルのサイズよりも小さいことが望ましい。例えば、結晶粒のサイズが１０ｎｍ以下の柱状結晶であることが望ましい。
また、高誘電率絶縁膜のリーク特性の観点からは、高誘電率絶縁膜に含まれる結晶粒の平均的な粒径は５ｎｍ以上であることが望ましい。平均粒径が５ｎｍよりも小さいと、膜密度が低下して、リーク電流の低減効果を得られなくなるからである。図９は、平均粒径とリーク電流との関係を示した図である。高誘電率絶縁膜には、ハフニウムアルミネート（ＨｆＡｌＯ）を用いているが、アルミニウム酸化物（Ａｌ2Ｏ3）を用いた場合にも同様の特性が得られる。図９に示すように、平均粒径が５ｎｍよりも小さいと、リーク電流が増大することがわかる。
以上のことから、高誘電率絶縁膜２０２に含まれる結晶粒の平均粒径は５ｎｍ以上であることが望ましい。また、高誘電率絶縁膜２０２に含まれる結晶粒の平均粒径は１００ｎｍ以下であることが望ましい。
また、高誘電率絶縁膜２０２に含まれる結晶粒の結晶粒界は、高誘電率絶縁膜２０２の厚さ方向で、高誘電率絶縁膜２０２を貫通していることが望ましい。これは、シリコン酸化膜２０１及び２０３の改質効果がより効果的になるためである。結晶粒界が高誘電率絶縁膜２０２を貫通していると、電極間絶縁膜形成後や電極加工後などの酸化雰囲気工程で、酸化剤をシリコン酸化膜２０１及び２０３に十分供給することが可能となり、効果的な改質効果が得られる。
高誘電率絶縁膜２０２は、１原子層以上の厚さであれば、書き込み/消去動作時の電極間絶縁膜のリーク電流が低減し、メモリ動作速度の向上効果が得られる。この効果は高誘電率絶縁膜が厚いほど、顕著となる。しかしながら、高誘電率絶縁膜の膜厚が厚すぎると、メモリセルのデータ保持特性が劣化してくる。これは、高誘電率絶縁膜の膜厚が厚くなると、低電界のリーク電流が増大するため、及びトラップ電荷量が増加するためである。この低電界リーク電流の増大は、高誘電率絶縁膜のバリヤハイトが低いためであると考えられる。また、高誘電率絶縁膜のトラップ準位に起因する電気伝導も、低電界リークの発生要因と考えられる。高誘電率絶縁膜の膜厚を５ｎｍ以下にすれば、このデータ保持特性の劣化を抑制することができる。
図１０は、高誘電率絶縁膜２０２の原子層成長を行う際のサイクル数とリーク電流との関係を示した図である。高誘電率絶縁膜には、アルミニウム酸化物（Ａｌ2Ｏ3）を用いているが、ハフニウムアルミネート（ＨｆＡｌＯ）を用いた場合にも同様の特性が得られる。図１０に示すように、サイクル数が１回以上、すなわち高誘電率絶縁膜を１原子層以上形成した場合には、リーク電流が低減している。
図１１は、高誘電率絶縁膜２０２の膜厚と低電界リーク電流との関係を示した図である。高誘電率絶縁膜には、アルミニウム酸化物（Ａｌ2Ｏ3）を用いているが、ハフニウムアルミネート（ＨｆＡｌＯ）を用いた場合にも同様の特性が得られる。図１１に示すように、高誘電率絶縁膜の膜厚が５ｎｍを越えると、リーク電流が急激に増加している。
以上のことから、高誘電率絶縁膜２０２の厚さは、１原子層の厚さ以上且つ５ｎｍ以下であることが望ましい。
なお、高誘電率絶縁膜２０２として遷移金属を含有した絶縁膜を用いる場合には、トラップ電荷量が多い。したがって、十分なメモリセルのデータ保持特性が得るためには、高誘電率絶縁膜２０２の膜厚を４ｎｍ以下にすることが望ましい。
図１２は、図１〜図５及び図６に示した半導体装置の製造工程の一部を詳細に示した断面図である。図１２（ａ）はビット線方向（チャネル長方向）の断面図であり、図１２（ｂ）はワード線方向（チャネル幅方向）の断面図である。
図３に示した工程の後、多結晶シリコン膜（浮遊ゲート電極膜）１３の露出表面及びシリコン酸化膜（素子分離絶縁膜）１７の露出表面に、厚さ１〜５ｎｍ程度の下層シリコン酸化膜２０１をＣＶＤ法で堆積する。続いて、下層シリコン酸化膜２０１の表面に、高誘電率絶縁膜２０２としてアルミニウム酸化物膜を、ＡＬＤ(Atomic Layer Deposition)法で堆積する。アルミニウム酸化物膜２０２の膜厚は、１原子層厚さ以上且つ５ｎｍ以下の範囲である。さらに、アルミニウム酸化物膜２０２の表面に、厚さ１〜５ｎｍ程度の上層シリコン酸化膜２０３をＣＶＤ法で堆積する。これにより、下層シリコン酸化膜２０１、高誘電率絶縁膜２０２及び上層シリコン酸化膜２０３で形成された電極間絶縁膜２０が得られる。その後の工程は、図１〜図５に示した工程と同様である。
なお、上述した製造方法では、下層シリコン酸化膜２０１及び上層シリコン酸化膜２０３をＣＶＤ法で形成しているが、ＡＬＤ法、熱酸化法、ラジカル酸化法、スパッタリング法などの方法で形成してもよい。
また、上述した製造方法では、高誘電率絶縁膜２０２をＡＬＤ法で形成しているが、ＣＶＤ法やスパッタリング法などの方法で形成してもよい。本製造方法では、膜厚均一性を確保して、メモリセル間の特性ばらつきを抑える観点から、ＡＬＤ法を用いることが望ましい。
また、上述した製造方法において、高誘電率絶縁膜２０２を形成した後、高誘電率絶縁膜２０２の形成温度よりも高い温度で熱処理を行うようにしてもよい。このように、高温熱処理を行うことにより、高誘電率絶縁膜２０２の膜質向上及び高密度化をはかることができ、特性に優れた高誘電率絶縁膜２０２を得ることができる。
なお、高誘電率絶縁膜２０２がアルミニウム酸化物のように金属酸化物で形成されている場合、絶縁膜中で拡散しやすい水蒸気を酸素原料ガスとして用いて、ＣＶＤ法又はＡＬＤ法で高誘電率絶縁膜を形成することにより、下層シリコン酸化膜２０１全体にわたって水蒸気が供給され、下層シリコン酸化膜２０１の絶縁性が向上する。また、下層シリコン酸化膜２０１と多結晶シリコン膜（浮遊ゲート電極膜）１３との界面に十分な水蒸気を供給することができ、界面トラップ特性が改善される。したがって、浮遊ゲート電極１３の電荷が制御ゲート電極２１側へ漏れるのを防止したい場合には、水蒸気を酸素原料ガスとして用いることが有効である。
また、高誘電率絶縁膜２０２がアルミニウム酸化物のように金属酸化物で形成されている場合、絶縁膜中での拡散長は短いが酸化力が強いオゾンや酸素ラジカルを酸素原料ガスとして用いて、ＣＶＤ法又はＡＬＤ法で高誘電率絶縁膜を形成することにより、下層シリコン酸化膜２０１の表面領域の絶縁性が大幅に向上する。したがって、下層シリコン酸化膜２０１の表面領域の膜質劣化が顕著となる還元性ガスやハロゲン含有ガスを高誘電率絶縁膜２０２の原料ガスに用いる場合等、下層シリコン酸化膜２０１の膜質を回復したい場合には、オゾンや酸素ラジカルを酸素原料ガスとして用いることが有効である。
以下、酸素原料ガス（酸化剤）としてオゾンを用いて、ＣＶＤ法又はＡＬＤ法で高誘電率絶縁膜２０２を形成する場合について説明する。具体的には、酸素原料としてオゾン（Ｏ3）を用い、アルミニウム原料としてトリメチルアルミニウム（Ａｌ(ＣＨ3)3）を用いて、ＡＬＤ法によってアルミニウム酸化物膜を形成する。
反応炉にアルミニウム原料を導入してアルミニウム層を形成した後、真空排気及び不活性ガスによるパージを行う。続いて、反応炉にオゾンを導入してアルミニウム層を酸化し、アルミニウム酸化物を形成する。真空排気及び不活性ガスによるパージを行った後、再度反応炉にアルミニウム原料を導入する。このように、アルミニウム原料及びオゾン（酸素原料）を交互に反応炉に導入することで、アルミニウム酸化物膜が形成される。なお、成膜時の圧力は５０Torr以下、成膜温度は３００℃程度とする。
図２８は、アルミニウム酸化物膜の酸素原料としてオゾン（Ｏ3）を用いた場合及び水蒸気（Ｈ2Ｏ）を用いた場合の、メモリセルの固定電荷量を示した図である。図２８からわかるように、酸素原料としてオゾンを用いることで、メモリセルの固定電荷を低減することができる。これは、酸素原料としてオゾンを用いることで、後で行われる熱工程の際に、アルミニウム酸化物膜から放出される炭素の量を低減させることができるためと考えられる。炭素は、素子分離絶縁膜（シリコン酸化膜）上のアルミニウム酸化物膜から素子分離絶縁膜を介して素子領域に到達し、固定電荷になると考えられる。固定電荷は、メモリセルの閾値変動の原因となる。したがって、酸素原料としてオゾンを用いることで、デバイス特性を向上させることができる。
また、アルミニウム酸化物膜の成膜温度は、以下に示すように、１５０℃から３００℃の範囲であることが好ましい。
アルミニウム酸化物膜の薬液に対する耐性は成膜温度に依存し、３００℃よりも高い温度でアルミニウム酸化物膜を成膜すると、アルミニウム酸化物膜の薬液に対する耐性が低下する。図２９は、薬液として希釈フッ酸を用いた場合の、アルミニウム酸化物膜の成膜温度とエッチング量との関係を示した図である。図２９に示すように、成膜温度が３００℃を越えるとエッチング量が増加する。したがって、アルミニウム酸化物膜の成膜温度は３００℃以下であることが好ましい。
また、アルミニウム酸化物膜の成膜温度を１５０℃よりも低くすると、アルミニウム酸化物膜中の炭素濃度が増大する。その結果、膜密度の低下、リーク電流の増大、メモリセルの固定電荷の増大等が起きる。図３０は、アルミニウム酸化物膜の成膜温度とメモリセルのフラットバンド電圧シフト（Ｖfbシフト）との関係を示した図である。図３０に示すように、成膜温度が１５０℃よりも低くなると、Ｖfbシフトが増大する、すなわち固定電荷が増大する。したがって、アルミニウム酸化物膜の成膜温度は１５０℃以上であることが好ましい。図３０には、高誘電率絶縁膜としてハフニウムアルミニウム酸化物（ＨｆＡｌＯ）膜を用いた場合の結果も示されている。ハフニウムアルミニウム酸化物膜を用いた場合には、ハフニウムアルミニウム酸化物膜の成膜温度は１７５℃以上であることが好ましい。
なお、アルミニウム酸化物膜やハフニウムアルミニウム酸化物を成膜する際に、酸素原料としてオゾンの代わりに酸素ラジカルを用いた場合にも、上述した効果と同様の効果を得ることが可能である。
すでに述べたように、高誘電率絶縁膜２０２の膜質向上及び高密度化をはかるために、高誘電率絶縁膜２０２を形成した後、高誘電率絶縁膜２０２の形成温度よりも高い温度で熱処理を行うことが好ましい。これにより、リーク電流の低減、薬液に対する耐性の向上、熱工程におけるアルミニウム酸化物膜中の欠陥生成（酸素欠損、金属欠損）の抑制、等をはかることができる。熱処理は、不活性ガス雰囲気で行ってもよいし、酸化性ガス雰囲気で行ってもよい。熱工程時に生成される酸素欠損を抑制するためには、酸化性雰囲気が好ましい。また、熱処理による膜厚増加を抑制するためには、不活性ガス雰囲気が好ましい。
また、上述したアルミニウム酸化物膜形成後の熱処理温度は、１０００℃以上が好ましい。熱処理温度を１０００℃以上とすることで、エッチング耐性を大幅に向上させることができる。その結果、高誘電率絶縁膜のサイドエッチング量のばらつきを抑制することができ、メモリセルの容量カップリング比（Ｃ２／（Ｃ１＋Ｃ２））のばらつきを抑制することができる。また、高誘電率絶縁膜のサイドエッチング量が大きいと、高電界リークが増大し、メモリセルの書き込み／消去特性が劣化してしまう。上記のように高温熱処理を行うことで、エッチング耐性を大幅に向上させることができるため、上述したような問題を防止することが可能である。
図３１は、アルミニウム酸化物膜形成後の熱処理温度と、希釈フッ酸によるアルミニウム酸化物膜のエッチング量（エッチングレート）との関係を示した図である。図３１に示すように、熱処理温度が１０００℃以上であると、アルミニウム酸化物膜のエッチング量（エッチングレート）が大幅に減少する。したがって、アルミニウム酸化物膜形成後の熱処理温度は、１０００℃以上であることが好ましい。なお、熱処理時間は１秒以上であることが好ましい。図３１には、高誘電率絶縁膜としてハフニウムアルミニウム酸化物（ＨｆＡｌＯ）膜を用いた場合の結果も示されている。図３１に示すように、ハフニウムアルミニウム酸化物膜を用いた場合には、ハフニウムアルミニウム酸化物膜形成後の熱処理温度は９００℃以上であることが好ましい。
なお、アルミニウム酸化物膜やハフニウムアルミニウム酸化物膜等の高誘電率絶縁膜の形成に用いるアルミニウム原料は、トリメチルアルミニウム（Ａｌ(ＣＨ3)3）に限定されない。例えば、トリメチルアルミニウムのメチル基を、メチル基よりも炭素数の多いアルキル基（エチル基やプロピル基等）に変更したものを、アルミニウム原料として用いてもよい。また、トリメチルアルミニウムのメチル基を、メトキシ基等のアルコキシド基に変更したものを、アルミニウム原料として用いてもよい。
アルミニウム原料としてトリメチルアルミニウムを用いた場合には、炭素含有量の少ない高誘電率絶縁膜を形成することが可能である。また、均一性及び段差被覆性に優れた高誘電率絶縁膜を形成することが可能である。また、メチル基よりも炭素数の多いアルキル基を有するアルミニウム原料、或いはアルコキシド基を有するアルミニウム原料を用いた場合には、原料の分解温度が上がるため、成膜温度を高くすることができる。成膜温度を高くすることで、膜密度を高めることができる。また、成膜温度を高くすることで、酸素原料（酸化剤）による下層絶縁膜或いは下層絶縁膜と高誘電率絶縁膜との界面の改善効果を高めることができる。
（実施形態２）
以下、本発明の第２の実施形態について説明する。なお、基本的な構成及び基本的な製造方法は、第１の実施形態の図１〜図５と同様であるため、それらの詳細な説明は省略する。また、第１の実施形態で説明した事項については、詳細な説明は省略する。
以下、本発明の第２の実施形態について説明する。なお、基本的な構成及び基本的な製造方法は、第１の実施形態の図１〜図５と同様であるため、それらの詳細な説明は省略する。また、第１の実施形態で説明した事項については、詳細な説明は省略する。
図１３は、本実施形態に係る不揮発性半導体記憶装置の詳細な構成を模式的に示した、ビット線方向（チャネル長方向）の断面図である。なお、図１〜図５に示した構成要素に対応する構成要素には同一の参照番号を付し、詳細な説明は省略する。
図１３に示すように、電極間絶縁膜２０は、下層シリコン窒化膜２０４と、下層シリコン窒化膜２０４上に形成された高誘電率絶縁膜（中間絶縁膜）２０２と、高誘電率絶縁膜２０２上に形成された上層シリコン窒化膜２０５とを含む積層膜によって形成されている。高誘電率絶縁膜２０２は、少なくとも金属元素を含有しており、７よりも高い比誘電率を有している。すなわち、高誘電率絶縁膜２０２は、典型的なシリコン窒化膜（Ｓｉ3Ｎ4）の比誘電率（７程度）よりも高い比誘電率を有している。なお、高誘電率絶縁膜２０２は、金属元素に加えてさらに酸素を含有していることが好ましい。
上記のように、電極間絶縁膜２０を、下層シリコン窒化膜２０４、高誘電率絶縁膜２０２及び上層シリコン窒化膜２０５の積層構造とすることにより、高誘電率絶縁膜２０２の絶縁性が大幅に向上する。その結果、十分なメモリ保持特性、メモリ誤動作の回避、十分なメモリ動作速度を実現することができる。さらに、メモリセルのカップリング比のばらつきが抑制され、メモリセル特性のばらつきを大幅に低減することができる。
高誘電率絶縁膜は、製造工程中に周囲の膜から放出される水素等の還元剤（例えば、浮遊ゲート電極や制御ゲート電極に用いられる多結晶シリコン膜中に含まれる水素）の影響を受け、酸素欠損等の膜構造欠陥が発生しやすい。本実施形態では、水素等の還元剤の拡散を十分に抑制することが可能なシリコン窒化膜２０４及び２０５を設けている。そのため、製造工程中に還元性雰囲気に晒されても、高誘電率絶縁膜２０２への還元剤の拡散を十分に抑えることができる。これにより、酸素欠損の生成を大幅に抑制することができ、高誘電率絶縁膜の絶縁性の大幅向上が可能となる。
また、酸化剤の拡散を効果的に抑制することが可能なシリコン窒化膜２０４及び２０５を設けることで、電極加工後の電極側壁酸化工程時などに電極間絶縁膜２０と制御ゲート電極２１との界面及び電極間絶縁膜２０と浮遊ゲート電極１３との界面に生じるバーズビーク酸化を防止することが可能になる。
また、シリコン窒化膜は、高誘電率絶縁膜に比べてバリヤハイトが高いため、低電界リーク電流の低減効果が得られる。さらに、下層シリコン窒化膜２０４を設けることで、高誘電率絶縁膜２０２に含まれる金属元素などがトンネル絶縁膜１２や素子分離絶縁膜１７に拡散することを効果的に防止することができる。その結果、トンネル絶縁膜１２や素子分離絶縁膜１７の絶縁特性の劣化を回避することができる。
シリコン窒化膜２０４及び２０５の厚さがそれぞれ０．５ｎｍ以上であれば、還元剤による酸素欠損の生成、及び電極界面のバーズビークの形成を抑制することができる。なお、高誘電率絶縁膜２０２に遷移金属が含有されている場合には、還元剤による酸素欠損生成が顕著となる。そのため、十分な絶縁性を実現する観点から、シリコン窒化膜２０４及び２０５それぞれの膜厚は０．８ｎｍ以上にすることが望ましい。
高誘電率絶縁膜２０２が、Ｙ、Ｚｒ、Ｈｆ、Ｌａ等の遷移金属を含有する場合には、遷移金属の触媒作用により、製造工程中の酸化雰囲気（例えば、高誘電率絶縁膜２０２形成後の酸化工程、電極加工後の電極側壁酸化工程等）で活性な酸素が多く発生する。その結果、高誘電率絶縁膜２０２の改質が可能となる。したがって、電極間絶縁膜としての優れた絶縁特性（リーク電流の低減、絶縁破壊耐圧の向上、トラップ電荷の低減等）が要求される場合に適している。特に、上記改質効果は、高誘電率絶縁膜２０２が酸化物である場合に効果的である。これは、活性酸素の生成効率や拡散効率が高いためと考えられる。なお、有効な改質効果を得るためには、第１の実施形態で述べたのと同様に、高誘電率絶縁膜２０２中の遷移金属元素の濃度をＴ（ただし、Ｔ＞０）、高誘電率絶縁膜２０２中の遷移金属元素以外の金属元素の濃度をＭ（ただし、Ｍ≧０）、高誘電率絶縁膜２０２中の半導体元素（例えば、Ｓｉ或いはＧｅ）の濃度をＳ（ただし、Ｓ≧０）として、
Ｔ／（Ｔ＋Ｍ＋Ｓ）≧０．２
を満たすことが好ましい。
Ｔ／（Ｔ＋Ｍ＋Ｓ）≧０．２
を満たすことが好ましい。
一方、高誘電率絶縁膜２０２として、遷移金属を含まないアルミニウム酸化物やマグネシウム酸化物などを用いた場合には、上記の触媒作用が抑制される。そのため、電極加工後の電極側壁酸化工程時に、シリコン窒化膜２０４及び２０５の一部が酸化されてシリコン酸化膜に変換されることを防止することができる。その結果、電極間絶縁膜２０の電気容量の低下やばらつきを抑えることが可能となる。したがって、電極間絶縁膜２０とトンネル絶縁膜１２との電気容量比（カップリング比）の制御性が要求される場合には、遷移金属を含まない高誘電率絶縁膜を用いることが望ましい。
図１４は、図１〜図５及び図１３に示した半導体装置の製造工程の一部を詳細に示した断面図である。図１４（ａ）はビット線方向（チャネル長方向）の断面図であり、図１４（ｂ）はワード線方向（チャネル幅方向）の断面図である。
図３に示した工程の後、多結晶シリコン膜（浮遊ゲート電極膜）１３の露出表面及びシリコン酸化膜（素子分離絶縁膜）１７の露出表面に、厚さ０．５〜１０ｎｍ程度の下層シリコン窒化膜２０４をＣＶＤ法で堆積する。続いて、下層シリコン窒化膜２０４の表面に、高誘電率絶縁膜２０２としてハフニウム酸化物膜を、ＡＬＤ(Atomic Layer Deposition)法で堆積する。ハフニウム酸化物膜２０２の膜厚は、１原子層厚さ以上且つ５ｎｍ以下の範囲である。さらに、ハフニウム酸化物膜２０２の表面に、厚さ０．５〜１０ｎｍ程度の上層シリコン窒化膜２０５をＣＶＤ法で堆積する。これにより、下層シリコン窒化膜２０４、高誘電率絶縁膜２０２及び上層シリコン窒化膜２０５で形成された電極間絶縁膜２０が得られる。その後の工程は、図１〜図５に示した工程と同様である。
なお、上述した製造方法では、下層シリコン窒化膜２０４及び上層シリコン窒化膜２０５をＣＶＤ法で形成しているが、ＡＬＤ法、熱窒化法、ラジカル窒化法、スパッタリング法などの方法で形成してもよい。
また、上述した製造方法では、高誘電率絶縁膜２０２をＡＬＤ法で形成しているが、ＣＶＤ法やスパッタリング法などの方法で形成してもよい。本製造方法では、膜厚均一性を確保して、メモリセル間の特性ばらつきを抑える観点から、ＡＬＤ法を用いることが望ましい。
また、第１の実施形態で述べたのと同様に、上述した製造方法において、高誘電率絶縁膜２０２を形成した後、高誘電率絶縁膜２０２の形成温度よりも高い温度で熱処理を行うようにしてもよい。このように、高温熱処理を行うことにより、高誘電率絶縁膜２０２の膜質向上及び高密度化をはかることができ、特性に優れた高誘電率絶縁膜２０２を得ることができる。
また、後述する第３の実施形態で詳述するが、下層シリコン窒化膜２０４を形成した後、下層シリコン窒化膜２０４の形成温度よりも高い温度で熱処理を行うようにしてもよい。このように、高温熱処理を行うことにより、下層シリコン窒化膜２０４の膜質向上をはかることができる。
なお、高誘電率絶縁膜２０２がハフニウム酸化物のように金属酸化物で形成されている場合、シリコン窒化膜を酸化しにくい水蒸気を酸素原料ガスとして用いて、ＣＶＤ法又はＡＬＤ法で高誘電率絶縁膜を形成することにより、下層シリコン窒化膜２０４の膜厚の減少を抑制することができる。したがって、電極間絶縁膜２０の電気容量のばらつきを防止したい場合には、水蒸気を酸素原料ガスとして用いることが有効である。
また、高誘電率絶縁膜２０２がハフニウム酸化物のように金属酸化物で形成されている場合、酸化力が強いオゾンや酸素ラジカルを酸素原料ガスとして用いて、ＣＶＤ法又はＡＬＤ法で高誘電率絶縁膜を形成することにより、下層シリコン窒化膜２０４と高誘電率絶縁膜２０２との界面を十分に酸化することができ、界面トラップ特性が大幅に改善される。したがって、電極間絶縁膜２０の電荷トラップに起因するメモリセルの閾値変動などを防止したい場合には、オゾンや酸素ラジカルを酸素原料ガスとして用いることが有効である。
（実施形態３）
以下、本発明の第３の実施形態について説明する。なお、基本的な構成及び基本的な製造方法は、第１の実施形態の図１〜図５と同様であるため、それらの詳細な説明は省略する。また、第１の実施形態で説明した事項については、詳細な説明は省略する。
以下、本発明の第３の実施形態について説明する。なお、基本的な構成及び基本的な製造方法は、第１の実施形態の図１〜図５と同様であるため、それらの詳細な説明は省略する。また、第１の実施形態で説明した事項については、詳細な説明は省略する。
図１５は、本実施形態に係る不揮発性半導体記憶装置の詳細な構成を模式的に示した、ビット線方向（チャネル長方向）の断面図である。なお、図１〜図５に示した構成要素に対応する構成要素には同一の参照番号を付し、詳細な説明は省略する。
図１５に示すように、電極間絶縁膜２０は、下層シリコン窒化膜２０４と、下層シリコン窒化膜２０４上に形成された下層シリコン酸化膜２０１と、下層シリコン酸化膜２０１上に形成された高誘電率絶縁膜（中間絶縁膜）２０２と、高誘電率絶縁膜２０２上に形成された上層シリコン酸化膜２０３と、上層シリコン酸化膜２０３上に形成された上層シリコン窒化膜２０５とを含む積層膜によって形成されている。高誘電率絶縁膜２０２は、少なくとも金属元素を含有しており、７よりも高い比誘電率を有している。すなわち、高誘電率絶縁膜２０２は、典型的なシリコン窒化膜（Ｓｉ3Ｎ4）の比誘電率（７程度）よりも高い比誘電率を有している。なお、高誘電率絶縁膜２０２は、金属元素に加えてさらに酸素を含有していることが好ましい。
上記のように、電極間絶縁膜２０を、下層シリコン窒化膜２０４、下層シリコン酸化膜２０１、高誘電率絶縁膜２０２、上層シリコン酸化膜２０３及び上層シリコン窒化膜２０５の積層構造とすることにより、第１の実施形態及び第２の実施形態で説明した効果（高誘電率絶縁膜２０２への酸化剤の供給、高誘電率絶縁膜２０２への還元剤の拡散の抑制、バーズビーク形成の抑制等）を同時に得ることが可能である。
また、下層シリコン酸化膜２０１の下に下層シリコン窒化膜２０４を設けることで、シリコン酸化膜２０１及び２０３並びに高誘電率絶縁膜２０２の形成工程や、シリコン酸化膜２０１及び２０３並びに高誘電率絶縁膜２０２の改質のための酸化雰囲気工程によって、浮遊ゲート電極１３の表面に新たなシリコン酸化層が形成される、という問題を防止することができる。その結果、電極間絶縁膜２０の電気容量の増大やばらつきを防止することができる。また、シリコン酸化膜２０１及び２０３並びに高誘電率絶縁膜２０２の形成工程や、シリコン酸化膜２０１及び２０３並びに高誘電率絶縁膜２０２の改質のための酸化雰囲気工程において、より十分な酸化処理が可能となるため、電極間絶縁膜２０の絶縁性を向上させることができる。
また、上層シリコン酸化膜２０３上に上層シリコン窒化膜２０５を設けることで、上層シリコン酸化膜２０３を通して高誘電率絶縁膜２０２から酸素が離脱することを防止することができる。また、上層シリコン酸化膜２０３や高誘電率絶縁膜２０２から離脱した酸素によって、制御電極２１の界面に新たなシリコン酸化層が形成される、という問題を防止することができる。その結果、電極間絶縁膜の電気容量が増加するという問題を防止することができる。
また、下層シリコン酸化膜２０１、高誘電率絶縁膜２０２及び上層シリコン酸化膜２０３の３層全てを酸化物で形成することで、３層全てに同時に酸化剤を浸透させることができる。すなわち、電極間絶縁膜の特性向上をはかるためには、成膜時等に生成された酸素欠損を補償することが重要である。３層形成後に酸素補充のための処理を行うことで、３層全てに対して同時に改質を行うことが可能となる。これに対して、電極間絶縁膜が、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の３層で形成されているような場合には、シリコン窒化膜が酸素の拡散バリアとして機能する。そのため、下層及び上層シリコン酸化膜の高品質化を実現するためには、下層及び上層シリコン酸化膜のそれぞれの形成後に改質用の酸化処理が必要である。また、下層シリコン酸化膜の酸化改質後にシリコン窒化膜を形成するため、下層シリコン酸化膜についてはシリコン窒化膜形成後のダメージを完全に除去できないという問題がある。本実施形態では、そのような問題を効果的に防止することができる。
図１６は、図１〜図５及び図１５に示した半導体装置の製造工程の一部を詳細に示した断面図である。図１６（ａ）はビット線方向（チャネル長方向）の断面図であり、図１６（ｂ）はワード線方向（チャネル幅方向）の断面図である。
図３に示した工程の後、多結晶シリコン膜（浮遊ゲート電極膜）１３の露出表面及びシリコン酸化膜（素子分離絶縁膜）１７の露出表面に、厚さ０．５〜１０ｎｍ程度の下層シリコン窒化膜２０４をラジカル窒化法で形成する。続いて、下層シリコン窒化膜２０４の表面に、厚さ１ｎｍ〜５ｎｍ程度の下層シリコン酸化膜２０１を、ＣＶＤ法で堆積する。続いて、下層シリコン酸化膜２０１の表面に、高誘電率絶縁膜２０２としてハフニウムアルミネート（ＨｆＡｌＯ）膜を、ＡＬＤ(Atomic Layer Deposition)法で堆積する。ハフニウムアルミネート膜２０２の膜厚は、１原子層厚さ以上且つ５ｎｍ以下の範囲である。続いて、ハフニウムアルミネート膜２０２の表面に、厚さ１ｎｍ〜５ｎｍ程度の上層シリコン酸化膜２０３を、ＣＶＤ法で堆積する。さらに、上層シリコン酸化膜２０３上に、厚さ０．５〜１０ｎｍ程度の上層シリコン窒化膜２０５をＣＶＤ法で堆積する。これにより、下層シリコン窒化膜２０４、下層シリコン酸化膜２０１、高誘電率絶縁膜２０２、上層シリコン酸化膜２０３及び上層シリコン窒化膜２０５で形成された電極間絶縁膜２０が得られる。その後の工程は、図１〜図５に示した工程と同様である。
なお、上述した製造方法において、下層シリコン窒化膜２０４、下層シリコン酸化膜２０１、高誘電率絶縁膜２０２、上層シリコン酸化膜２０３及び上層シリコン窒化膜２０５は、ＣＶＤ法、ＡＬＤ法、熱窒化法、ラジカル窒化法、スパッタリング法などの各種方法で形成することが可能である。
また、上述した製造方法では、高誘電率絶縁膜２０２をＡＬＤ法で形成しているが、ＣＶＤ法やスパッタリング法などの方法で形成してもよい。本製造方法では、膜厚均一性を確保して、メモリセル間の特性ばらつきを抑える観点から、ＡＬＤ法を用いることが望ましい。
また、第１の実施形態で述べたのと同様に、上述した製造方法において、高誘電率絶縁膜２０２を形成した後、高誘電率絶縁膜２０２の形成温度よりも高い温度で熱処理を行うようにしてもよい。このように、高温熱処理を行うことにより、高誘電率絶縁膜２０２の膜質向上及び高密度化をはかることができ、特性に優れた高誘電率絶縁膜２０２を得ることができる。
また、下層シリコン窒化膜２０４を形成した後、下層シリコン窒化膜２０４の形成温度よりも高い温度で熱処理を行うようにしてもよい。このように、高温熱処理を行うことにより、下層シリコン窒化膜２０４の膜質向上をはかることができる。
なお、下層シリコン酸化膜２０１は、６００℃以下の温度で形成することが望ましい。これにより、下層シリコン窒化膜２０４からの窒素脱離を大幅に低減することができる。その結果、下層シリコン窒化膜２０４の誘電率の低下を防止することができる。また、高誘電率絶縁膜２０２中の金属元素の触媒効果によって発生する活性酸素による浮遊ゲート電極１３と下層シリコン窒化膜２０４との界面におけるバーズビーク酸化の発生を防止することが可能となる。
また、上層シリコン酸化膜２０３は、６００℃以下の温度で形成することが望ましい。これにより、高誘電率絶縁膜２０２からの酸素の脱離を抑制することができる。その結果、高誘電率絶縁膜２０２中に電荷トラップ準位やリーク電流の伝導経路が形成されることを抑制することができる。したがって、電極間絶縁膜２０のリーク電流のさらなる低減や、電荷トラップに起因するメモリセルの閾値変動のさらなる低減が可能となる。
シリコン酸化膜２０１及び２０３を６００℃以下の温度で形成する方法としては、例えば、ＴＤＭＡＳ（トリジメチルアミノシラン（SiH[N(CH3)2]3））とオゾンガス又は酸素ラジカルを原料ガスとして用いたＡＬＤ法、ＢＴＢＡＳ（ビ・ターシャリーブチルアミノシラン（SiH2N[C(CH3)3]2））とオゾンガス又は酸素ラジカルを原料ガスとして用いたＡＬＤ法などがあげられる。また、シリコン又はシリコン酸化物をターゲット材として用い、酸素を含有した雰囲気でのスパッタリング法によって、シリコン酸化膜２０１及び２０３を形成することも可能である。その他の方法を用いても、６００℃以下の温度でシリコン酸化膜２０１及び２０３を形成すれば、上記と同様の効果を得ることが可能である。
以下、下層シリコン窒化膜２０４をラジカル窒化法で形成する工程、及び下層シリコン窒化膜２０４を形成した後に下層シリコン窒化膜２０４の形成温度よりも高い温度で熱処理を行う工程について詳細に説明する。
上記ラジカル窒化の条件は、例えば以下の通りである。高周波電力は５００Ｗ以上、圧力は数十mTorrから１０Torrの範囲、窒化処理温度は室温から８００℃の範囲、窒化処理時間は５秒から６００秒の範囲である。
下層シリコン窒化膜２０４をラジカル窒化法で形成した後、下層シリコン窒化膜２０４の形成温度よりも高い温度で熱処理を行う。熱処理を行うことで、下層シリコン窒化膜２０４の高密度化をはかることができる。また、不完全なＳｉ−Ｎ結合を、完全なＳｉ−Ｎ結合へと変換することが可能である。したがって、熱処理を行うことで、下層シリコン窒化膜２０４の膜質向上をはかることができ、デバイス特性を向上させることが可能である。
図３２は、上述した熱処理の効果を示した図である。熱処理温度は１０００℃、熱処理時間は３０秒としている。図３２に示すように、下層シリコン窒化膜を形成した後に熱処理を行うことで、閾値変動のばらつきが改善されている。これは、熱処理によって下層シリコン窒化膜の膜質が向上し、電荷保持時のリーク電流の低減や、トラップの低減がはかれるためである。
このように、熱処理によって下層シリコン窒化膜２０４の高密度化をはかることができるため、下層シリコン窒化膜２０４からの窒素の放出を抑制することができ、メモリセルの固定電荷を減少させることができる。
なお、下層シリコン窒化膜２０４の電気的膜厚の増加を抑制することを目的とする場合には、不活性ガス雰囲気で上記熱処理を行うことが好ましい。また、下層シリコン窒化膜２０４と上層絶縁膜との界面特性を向上させることを目的とする場合には、酸化性雰囲気で上記熱処理を行うことが好ましい。
また、上記熱処理は下層シリコン窒化膜２０４の形成温度よりも高い温度で行えばよいが、熱処理の効果をより十分に得るためには、９００°以上の温度で上記熱処理を行うことが好ましい。図３３は、上記熱処理温度と低電界リーク電流との関係を示した図である。図３３に示すように、９００°以上の温度で熱処理を行うことで、低電界リーク電流を減少させることができる。
また、上述した例では下層シリコン窒化膜２０４をラジカル窒化法で形成したが、減圧ＣＶＤ法やＡＬＤ法によって下層シリコン窒化膜２０４を形成してもよい。
以下、酸素原料ガス（酸化剤）としてオゾンを用いて、ＣＶＤ法又はＡＬＤ法で高誘電率絶縁膜２０２を形成する場合について説明する。具体的には、酸素原料としてオゾン（Ｏ3）を用い、ハフニウム原料としてジエチルアミノハフニウム（Ｈｆ(ＮＣ2Ｈ5)4）を用いて、ＡＬＤ法によってハフニウムアルミニウム酸化物（ハフニウムアルミネート：ＨｆＡｌＯ）膜を形成する。ハフニウムアルミニウム酸化物膜の成膜時の圧力は５０Torr以下、成膜温度は２７５℃程度とする。
ハフニウムアルミニウム酸化物膜の酸素原料としてオゾン（Ｏ3）を用いることで、第１の実施形態の図２８で示したのと同様に、メモリセルの固定電荷を低減することができる。これは、酸素原料としてオゾンを用いることで、後で行われる熱工程の際に、ハフニウムアルミニウム酸化物膜から放出される炭素の量を減少させることができるためと考えられる。また、ハフニウムアルミニウム酸化物膜から放出される酸化剤の量が減少することも、固定電荷を低減させる要因と考えられる。ハフニウムアルミニウム酸化物膜から放出される酸化剤によって、下層シリコン窒化膜からの窒素放出量が増大し、メモリセルの固定電荷が増大してしまう。固定電荷はメモリセルの閾値変動の原因となる。したがって、酸素原料としてオゾンを用いることで、デバイス特性を向上させることができる。
ハフニウムアルミニウム酸化物膜の形成に用いるハフニウム原料は、ジエチルアミノハフニウム（Ｈｆ(ＮＣ2Ｈ5)4）に限定されない。例えば、ジエチルアミノハフニウムのエチル基を他のアルキル基に変更したものを、ハフニウム原料として用いてもよい。また、ジエチルアミノハフニウムのエチル基をアルコキシド基に変更したものを、ハフニウム原料として用いてもよい。
また、ハフニウムアルミニウム酸化物膜の成膜温度は、３００℃以下であることが好ましい。ハフニウムアルミニウム酸化物膜の成膜温度を３００℃よりも高くすると、ハフニウムアルミニウム酸化物膜の表面モフォロジーが著しく劣化するためである。ハフニウムアルミニウム酸化物膜の成膜温度を３００℃よりも高くすると、ハフニウムアルミニウム酸化物膜の表面に粒が形成される。粒の密度は、成膜温度を高くするにしたがって増大する。一方、ハフニウムアルミニウム酸化物膜の成膜温度を２９０℃にすると、ハフニウムアルミニウム酸化物膜の表面に粒は観察されなかった。したがって、ハフニウムアルミニウム酸化物膜の成膜温度は、３００℃以下であることが好ましい。
また、ハフニウムアルミニウム酸化物膜の成膜温度は、１７５℃以上であることが好ましい。すでに図３０で示したように、ハフニウムアルミニウム酸化物膜の成膜温度が１７５℃よりも低くなると、Ｖfbシフトが増大する、すなわち固定電荷が増大する。したがって、アルミニウム酸化物膜の成膜温度は１７５℃以上であることが好ましい。
なお、ハフニウムアルミニウム酸化物膜を成膜する際に、酸素原料としてオゾンの代わりに酸素ラジカルを用いた場合にも、上述した効果と同様の効果を得ることが可能である。
また、すでに述べたように、高誘電率絶縁膜（ハフニウムアルミニウム酸化物膜）２０２の膜質向上及び高密度化をはかるために、高誘電率絶縁膜２０２を形成した後、高誘電率絶縁膜２０２の形成温度よりも高い温度で熱処理を行うことが好ましい。これにより、リーク電流の低減、薬液に対する耐性の向上、熱工程におけるハフニウムアルミニウム酸化物膜中の欠陥生成（酸素欠損、金属欠損）の抑制、等をはかることができる。熱処理は、不活性ガス雰囲気で行ってもよいし、酸化性ガス雰囲気で行ってもよい。熱工程時に生成される酸素欠損を抑制するためには、酸化性雰囲気が好ましい。また、熱処理による膜厚増加を抑制するためには、不活性ガス雰囲気が好ましい。
また、上述したハフニウムアルミニウム酸化物膜形成後の熱処理温度は、すでに図３１で示したように、９００℃以上が好ましい。熱処理温度を９００℃以上とすることで、エッチング耐性を大幅に向上させることができる。その結果、高誘電率絶縁膜のサイドエッチング量のばらつきを抑制することができ、メモリセルの容量カップリング比（Ｃ２／（Ｃ１＋Ｃ２））のばらつきを抑制することができる。また、高誘電率絶縁膜のサイドエッチング量が大きいと、高電界リークが増大し、メモリセルの書き込み／消去特性が劣化してしまう。上記のように高温熱処理を行うことで、エッチング耐性を大幅に向上させることができるため、上述したような問題を防止することが可能である。
なお、上述した第２の実施形態及び第３の実施形態において、下層シリコン窒化膜２０４の下表面及び上層シリコン窒化膜２０５の上表面の少なくとも一方に、極薄のシリコン酸化膜が形成されていてもよい。この場合、極薄のシリコン酸化膜の膜厚は、バーズビークを最小に抑制できる程度に薄いことが望ましい。例えば、シリコン酸化膜の膜厚は、１ｎｍよりも薄くすることが望ましい。このようなシリコン酸化膜を形成することにより、下層シリコン窒化膜２０４と浮遊ゲート電極１３との間の良好な界面や、上層シリコン窒化膜２０５と制御電極２１との間の良好な界面を得ることが可能である。これは、シリコン窒化膜とポリシリコン電極との間にシリコン酸化膜を形成することで、界面準位を低減できるため、及びシリコン窒化膜に起因した固定電荷によるフラットバンド電圧シフトを抑制できるためである。良好な界面を形成することで、低電界リークが減少し、素子の電荷保持特性を向上させることができる。
また、上述した第１の実施形態及び第３の実施形態において、下層シリコン酸化膜２０１及び上層シリコン酸化膜２０３に、窒素が含有されたシリコン酸窒化膜を用いてもよい。また、上述した第２の実施形態及び第３の実施形態において、下層シリコン窒化膜２０４及び上層シリコン窒化膜２０５に、酸素が含有されたシリコン酸窒化膜を用いてもよい。
（実施形態４）
以下、本発明の第４の実施形態について説明する。なお、第１〜第３の実施形態で説明した事項については、詳細な説明は省略する。
以下、本発明の第４の実施形態について説明する。なお、第１〜第３の実施形態で説明した事項については、詳細な説明は省略する。
本実施形態は、上述した第１〜第３の実施形態の構成において、高誘電率絶縁膜２０２中に炭素が含有されているものである。具体的には、高誘電率絶縁膜２０２の形成後に、イオン注入法で高誘電率絶縁膜２０２中に炭素を導入する。このとき、高誘電率絶縁膜２０２中の炭素濃度が１×１０19atoms／ｃｍ3以上且つ２×１０22atoms／ｃｍ3以下となるように、ドーズ量と加速エネルギーを調整する。イオン注入法以外の方法でも、高誘電率絶縁膜２０２中の炭素濃度が上記濃度に制御できればよい。
このように、高誘電率絶縁膜２０２中に１×１０19atoms／ｃｍ3以上且つ２×１０22atoms／ｃｍ3以下の濃度で炭素が含まれることにより、シリコン酸化膜やシリコン窒化膜を形成するときの高誘電率絶縁膜の絶縁性劣化を抑制することができる。シリコン酸化膜やシリコン窒化膜を形成するときの水素などを含む還元性雰囲気や塩素などを含むハロゲン雰囲気により或いは高温アニールにより、高誘電率絶縁膜中の酸素などの構成元素が脱離するおそれがある。炭素を含有させることで、そのような構成元素の脱離が抑制され、高誘電率絶縁膜の絶縁性劣化が抑制されると考えられる。
図１７は、高誘電率絶縁膜中の炭素濃度とリーク電流密度との関係を示した図である。高誘電率絶縁膜には、ハフニウムアルミネート（ＨｆＡｌＯ）を用いているが、アルミニウム酸化物（Ａｌ2Ｏ3）を用いた場合にも同様の特性が得られる。測定に用いた試料は、高誘電率絶縁膜中にイオン注入法によって炭素を導入した後、１０５０℃の温度で熱処理を行ったものである。図１７からわかるように、高誘電率絶縁膜中の炭素濃度が２×１０22atoms／ｃｍ3を越えると、リーク電流が急激に増加している。
図１８は、高誘電率絶縁膜中の炭素濃度とＲＩＥによる高誘電率絶縁膜のエッチングレートとの関係を示した図である。図１８からわかるように、高誘電率絶縁膜中の炭素濃度が１×１０19atoms／ｃｍ3以上であると、エッチングレートが急激に増加している。これは、高誘電率絶縁膜中に上記濃度で炭素を含有させることで、膜密度が低下してＲＩＥ速度が増大するためである。
以上のように、図１７及び図１８の測定結果からも、高誘電率絶縁膜２０２中の炭素濃度が１×１０19atoms／ｃｍ3以上且つ２×１０22atoms／ｃｍ3以下であることが望ましいと言える。
また、高誘電率絶縁膜にハフニウムが含有されている場合には、高誘電率絶縁膜の融点が上昇するので、高温工程において電極間絶縁膜の絶縁特性が劣化しないという効果もある。
なお、高誘電率絶縁膜全体にわたって上記濃度範囲で炭素が含まれている場合に本実施形態の効果は顕著となるが、高誘電率絶縁膜中の一部に上記濃度範囲で炭素が含まれていても、ある程度の効果が得られる。
また、高誘電率絶縁膜をスパッタリング法などで形成すれば、高誘電率絶縁膜中の炭素濃度を十分低くすることができので、最終的な高誘電率絶縁膜中の炭素濃度の精密な制御が可能となる。
（実施形態５）
以下、本発明の第５の実施形態について説明する。なお、第１〜第３の実施形態で説明した事項については、詳細な説明は省略する。
以下、本発明の第５の実施形態について説明する。なお、第１〜第３の実施形態で説明した事項については、詳細な説明は省略する。
本実施形態は、上述した第１〜第３の実施形態の構成において、高誘電率絶縁膜２０２中に窒素が含有されているものである。具体的には、高誘電率絶縁膜２０２の形成後に、イオン注入法で高誘電率絶縁膜２０２中に窒素を導入する。このとき、高誘電率絶縁膜２０２中の窒素濃度が１×１０19atoms／ｃｍ3以上且つ２×１０22atoms／ｃｍ3以下となるように、ドーズ量と加速エネルギーを調整する。イオン注入法以外の方法でも、高誘電率絶縁膜２０２中の窒素濃度が上記濃度に制御できればよい。
このように、高誘電率絶縁膜２０２中に１×１０19atoms／ｃｍ3以上且つ２×１０22atoms／ｃｍ3以下の濃度で窒素が含まれることにより、シリコン酸化膜やシリコン窒化膜を形成するときの高誘電率絶縁膜の絶縁性劣化を抑制することができる。シリコン酸化膜やシリコン窒化膜を形成するときの水素などを含む還元性雰囲気や塩素などを含むハロゲン雰囲気により或いは高温アニールにより、高誘電率絶縁膜中の酸素などの構成元素が脱離するおそれがある。窒素を含有させることで、そのような構成元素の脱離が抑制され、高誘電率絶縁膜の絶縁性劣化が抑制されると考えられる。
図１９は、高誘電率絶縁膜中の窒素濃度とリーク電流密度との関係を示した図である。高誘電率絶縁膜には、ハフニウムアルミネート（ＨｆＡｌＯ）を用いているが、アルミニウム酸化物（Ａｌ2Ｏ3）を用いた場合にも同様の特性が得られる。測定に用いた試料は、高誘電率絶縁膜中にイオン注入法によって窒素を導入したものである。図１９からわかるように、高誘電率絶縁膜中の窒素濃度が１×１０19atoms／ｃｍ3以上且つ２×１０22atoms／ｃｍ3以下であると、リーク電流を抑制することができる。これは、高誘電率絶縁膜中の窒素濃度を上記範囲に設定することで、高誘電率絶縁膜中の酸素などの構成元素の脱離を効果的に抑制できるためである。
図２０は、アルミニウム（Ａｌ）の深さ方向の濃度分布の測定結果を示した図である。高誘電率絶縁膜には、ハフニウムアルミネート（ＨｆＡｌＯ）を用いているが、アルミニウム酸化物（Ａｌ2Ｏ3）を用いた場合にも同様の特性が得られる。測定に用いた試料は、シリコン基板上にシリコン酸化膜を形成した後、高誘電率膜を形成し、さらに１０００℃で１０秒間の熱処理を行ったものである。測定にはＳＩＭＳ分析を用いている。図２０からわかるように、高誘電率絶縁膜中の窒素濃度が１×１０19atoms／ｃｍ3よりも低い場合には、ＨｆＡｌＯ膜中のＡｌがシリコン酸化膜（ＳｉＯ2膜）中に大きく拡散している。そのため、ＨｆＡｌＯ膜中のＨｆ／Ａｌ組成比が大きく変化してしまう。これに対し、窒素濃度が１×１０19atoms／ｃｍ3の場合には、ＨｆＡｌＯ膜中のＡｌはシリコン酸化膜中にほとんど拡散していない。したがって、高誘電率絶縁膜中の窒素濃度を１×１０19atoms／ｃｍ3以上とすることで、ＨｆＡｌＯ膜中のＨｆ／Ａｌ組成比の制御を的確に行うことが可能である。
なお、高誘電率絶縁膜全体にわたって上記濃度範囲で窒素が含まれている場合に本実施形態の効果は顕著となるが、高誘電率絶縁膜中の一部に上記濃度範囲で窒素が含まれていても、ある程度の効果が得られる。
また、高誘電率絶縁膜をスパッタリング法などで形成すれば、スパッタリングによって形成された高誘電率絶縁膜中の窒素濃度を十分低くすることができる。したがって、最終的な高誘電率絶縁膜中の窒素濃度の精密な制御が可能となる。
（実施形態６）
以下、本発明の第６の実施形態について説明する。なお、第１〜第３の実施形態で説明した事項については、詳細な説明は省略する。
以下、本発明の第６の実施形態について説明する。なお、第１〜第３の実施形態で説明した事項については、詳細な説明は省略する。
本実施形態では、上述した第１〜第３の実施形態の構成において、高誘電率絶縁膜２０２中に水素が含有されているものである。具体的には、高誘電率絶縁膜２０２の形成後に、水素ガス雰囲気において１００〜５５０℃の温度で熱処理を行うことで、高誘電率絶縁膜２０２中に水素を導入する。このとき、高誘電率絶縁膜２０２中の水素濃度が１×１０19atoms／ｃｍ3以上且つ５×１０22atoms／ｃｍ3以下となるように、熱処理温度、熱処理時間及び水素ガス分圧を調整する。水素雰囲気中の熱処理以外の方法でも、高誘電率絶縁膜２０２中の水素濃度を上記濃度に制御できればよい。
このように、高誘電率絶縁膜２０２中に１×１０19atoms／ｃｍ3以上且つ５×１０22atoms／ｃｍ3以下の濃度で水素が含まれることにより、製造工程中の高温工程で、シリコン酸化膜２０１及び２０３中、シリコン窒化膜２０４及び２０５中、及び積層構造の電極間絶縁膜に含まれる絶縁膜の界面に、十分な水素を供給することができる。その結果、電極間絶縁膜の絶縁性が向上する。
図２１は、高誘電率絶縁膜中の水素濃度とリーク電流密度との関係を示した図である。高誘電率絶縁膜には、ハフニウムアルミネート（ＨｆＡｌＯ）を用いているが、アルミニウム酸化物（Ａｌ2Ｏ3）を用いた場合にも同様の特性が得られる。測定に用いた試料は、高誘電率絶縁膜を形成した後に、水素ガス雰囲気で熱処理を行ったものである。図２１からわかるように、高誘電率絶縁膜中の水素濃度が１×１０19atoms／ｃｍ3以上且つ５×１０22atoms／ｃｍ3以下であると、リーク電流を抑制することができる。これは、高誘電率絶縁膜中の水素濃度を上記範囲に設定することで、シリコン酸化膜やシリコン窒化膜に十分に水素を供給することができ、且つ水素界面準位を水素で効果的に終端できるためである。水素濃度が５×１０22atoms／ｃｍ3を越えると、膜密度の低下によって絶縁性が劣化し、リーク電流が増大する。
図２２は、電気容量の測定結果を示した図である。図２２からわかるように、高誘電率絶縁膜中の水素濃度が１×１０19atoms／ｃｍ3よりも低い場合には、界面準位が増大している。
なお、高誘電率絶縁膜全体にわたって上記濃度範囲で水素が含まれている場合に本実施形態の効果は顕著となるが、高誘電率絶縁膜中の一部に上記濃度範囲で水素が含まれていても、ある程度の効果が得られる。
また、高誘電率絶縁膜をスパッタリング法などで形成すれば、スパッタリングによって形成された高誘電率絶縁膜中の水素濃度を十分低くすることができる。したがって、最終的な高誘電率絶縁膜中の水素濃度の精密な制御が可能となる。
（実施形態７）
以下、本発明の第７の実施形態について説明する。なお、上述した各実施形態で説明した事項については、詳細な説明は省略する。
以下、本発明の第７の実施形態について説明する。なお、上述した各実施形態で説明した事項については、詳細な説明は省略する。
本実施形態では、炭素、窒素或いは水素を含む原料ガスを用いたＣＶＤ法或いはＡＬＤ法によって、炭素、窒素或いは水素を含有した高誘電率絶縁膜２０２を形成する。高誘電率絶縁膜２０２中の炭素濃度、窒素濃度或いは水素濃度は、上述した第４〜第６の実施形態で述べた通りである。元素濃度は、原料ガスの種類、原料ガスの分圧、成膜温度などによって適切に制御することが可能である。
例えば、高誘電率絶縁膜としてハフニウムアルミネート（ＨｆＡｌＯ）膜を形成する場合には、以下のような原料ガスを用いる。
ハフニウムの原料ガスとしては、テトラキスジメチルアミノハフニウム（Hf[N(CH3)2]4）、テトラキスジエチルアミノハフニウム（Hf[N(C2H5)2]4）、テトラキスエチルメチルアミノハフニウム（Hf[N(C2H5)(CH3)]4）、テトラメトキシハフニウム（Hf(OCH3)4）、テトラ―i―プロポキシハフニウム（Hf(O―i―C3H7)4）、テトラキスジピバロイルメタナトハフニウム（Hf(C11H19O2)4）、などがあげられる。アルミニウムの原料ガスとしては、トリメチルアルミニウム（Al(CH3)3）、トリエチルアルミニウム（Al(C2H5)3）、トリス（sec-ブトキシ）アルミニウム（Al(O-sec-C4H9)3）、トリメトキシアルミニウム（Al(OCH3)3）、トリエトキシアルミニウム（Al(OC2H5)3）、などがあげられる。酸素の原料ガスとしては、酸素ガス、オゾン、水蒸気、酸素ラジカルなどがあげられる。
これらの原料ガスを用いることで、成膜過程で高誘電率絶縁膜中に炭素、窒素及び水素の少なくとも１つを添加することができる。また、適切な原料ガスを選択すれば、炭素、窒素及び水素を同時に添加することが可能である。そして、適切な原料ガスと適切な成膜条件を選択すれば、上述した望ましい元素濃度で炭素、窒素及び水素を同時に添加することが可能である。
（実施形態８）
以下、本発明の第８の実施形態について説明する。なお、上述した各実施形態で説明した事項については、詳細な説明は省略する。
以下、本発明の第８の実施形態について説明する。なお、上述した各実施形態で説明した事項については、詳細な説明は省略する。
図２３は、本実施形態に係る不揮発性半導体記憶装置の詳細な構成を模式的に示したワード線方向（チャネル幅方向）の断面図である。なお、図１〜図５に示した構成要素に対応する構成要素には同一の参照番号を付し、詳細な説明は省略する。
本実施形態では、電極間絶縁膜２０は、浮遊ゲート電極１３の上面に沿って形成された第１の部分２０ａと、浮遊ゲート電極１３の側面に沿って形成された第２の部分２０ｂと、隣接する浮遊ゲート電極１３間に形成された第３の部分２０ｃとを有している。第３の部分２０ｃは第１の部分２０ａよりも酸素濃度が低くなっている。
このように、本実施形態では、隣接する浮遊ゲート電極１３間に形成された第３の部分２０ｃの酸素濃度が低くなっているため、酸素濃度の低い第３の部分２０ｃでは誘電率が低下している。そのため、隣接する浮遊ゲート電極１３間の寄生容量が減少し、メモリ誤動作を回避することができる。一方、浮遊ゲート電極１３の上面に沿って形成された第１の部分２０ａでは、酸素濃度が高くなっているため、電極間絶縁膜として望ましい大きな電気容量を得ることができる。したがって、特性及び信頼性に優れた不揮発性半導体装置を得ることができる。
なお、本実施形態では、電極間絶縁膜２０は、第１〜第３の実施形態で示したような積層構造であってもよいが、高誘電率絶縁膜の単層構造であってもよい。電極間絶縁膜２０が、高誘電率絶縁膜を含んだ積層構造であっても、高誘電率絶縁膜の単層構造であっても、上述した効果を得ることが可能である。
上述した本実施形態の構造は、オゾン又は酸素ラジカルを酸素原料ガスとして用いたＣＶＤ法又はＡＬＤ法で高誘電率絶縁膜を形成することで得られる。すなわち、隣接する浮遊ゲート電極１３間は狭い溝になっているため、寿命の短いオゾンや酸素ラジカルは失活して素子分離絶縁膜１７表面への到達量は少なくなる。一方、浮遊ゲート電極１３は突出しているため、浮遊ゲート電極１３の上面にはオゾンや酸素ラジカルは到達しやすい。したがって、上述した本実施形態の構造を得ることが可能である。
また、図２４に示すように、電極間絶縁膜２０として高誘電率絶縁膜を形成した後、斜めイオン注入法を用いて高誘電率絶縁膜中に酸素を導入するようにしてもよい。このような方法を用いても、上述した本実施形態の構造を得ることが可能である。この場合、浮遊ゲート電極１３の上面に沿った第１の部分２０ａでは酸素濃度が高く、素子分離絶縁膜１７の上面に沿った第３の部分２０ｃでは酸素濃度が低くなる。浮遊ゲート電極１３の側面に沿った第２の部分２０ｂでは、上記第１の部分２０ａと上記第３の部分２０ｂとの間の酸素濃度になる。
（実施形態９）
以下、本発明の第９の実施形態について説明する。なお、上述した各実施形態で説明した事項については、詳細な説明は省略する。
以下、本発明の第９の実施形態について説明する。なお、上述した各実施形態で説明した事項については、詳細な説明は省略する。
本実施形態では、電極間絶縁膜２０は、第１の実施形態と同様に、下層シリコン酸化膜２０１、高誘電率絶縁膜２０２及び上層シリコン酸化膜２０３で形成されている。ただし、本実施形態では、下層シリコン酸化膜２０１及び上層シリコン酸化膜２０３の少なくとも一方には、１×１０19atoms／ｃｍ3以上のピーク濃度で、炭素、窒素及び塩素の少なくとも１つが含有されている。
高誘電率絶縁膜２０２を、通常のＣＶＤ法或いはＡＬＤ法などで堆積すると、原料ガスに含まれる不純物元素（炭素、窒素又は塩素）が、高誘電率絶縁膜２０２中に例えば１×１０19atoms／ｃｍ3以上のピーク濃度で含有される。例えば、高誘電率絶縁膜２０２の堆積時に、有機金属原料を原料ガスとして用いれば炭素が、窒素を含有する原料ガスを用いれば窒素が、塩素を含む原料ガスを用いれば塩素が、高誘電率絶縁膜２０２中に含有される。下層シリコン酸化膜２０１、高誘電率絶縁膜２０２及び上層シリコン酸化膜２０３の積層膜を形成する際に、下層シリコン酸化膜２０１及び上層シリコン酸化膜２０３の少なくとも一方に、高誘電率絶縁膜２０２中に含まれる不純物と同種の不純物を１×１０19atoms／ｃｍ3以上のピーク濃度で含有させておく。これにより、下層シリコン酸化膜２０１、高誘電率絶縁膜２０２及び上層シリコン酸化膜２０３間での不純物の相互拡散を抑制することができる。特に、高誘電率絶縁膜２０２から、下層シリコン酸化膜２０１及び上層シリコン酸化膜２０３への不純物の拡散が抑制される。そのため、下層シリコン酸化膜２０１、高誘電率絶縁膜２０２及び上層シリコン酸化膜２０３の積層膜の熱的安定性を大幅に改善することができる。その結果、優れた絶縁性を有する電極間絶縁膜を実現することができる。
また、上述した効果の他に、不純物元素毎に、以下のような添加効果を得ることができる。
下層シリコン酸化膜２０１及び上層シリコン酸化膜２０３の少なくとも一方に窒素を含有させた場合、下層シリコン酸化膜２０１や上層シリコン酸化膜２０３の熱的安定性が大幅に向上する。その結果、下層シリコン酸化膜２０１、高誘電率絶縁膜２０２及び上層シリコン酸化膜２０３の積層構造の絶縁性を大幅に向上させることができる。また、下層シリコン酸化膜２０１や上層シリコン酸化膜２０３に窒素を含有させた場合、それらが窒素の拡散源となる。そして、その後の製造工程の高温熱処理により、高誘電率絶縁膜２０２中に窒素が拡散するため、高誘電率絶縁膜２０２の熱的安定性を向上させることができる。さらに、高誘電率絶縁膜２０２が酸化物で形成されている場合は、高誘電率絶縁膜２０２の誘電率が増加する。
また、下層シリコン酸化膜２０１及び上層シリコン酸化膜２０３の少なくとも一方に塩素を含有させた場合、塩素のゲッタリング効果が得られる。その結果、高誘電率絶縁膜２０２を構成する金属元素が浮遊ゲート電極１３を通ってトンネル絶縁膜１２中へ拡散してトンネル絶縁膜１２の膜質を劣化させる、といった問題を抑制することができる。さらに、高誘電率絶縁膜２０２を構成する金属元素が下層シリコン酸化膜２０１や上層シリコン酸化膜２０３中に拡散したとしても、塩素のゲッタリング効果により、金属元素を電気的に不活性化させることができる。したがって、下層シリコン酸化膜２０１や上層シリコン酸化膜２０３の絶縁性の劣化を抑制することができる。
図２５は、シリコン酸化膜中の塩素（Ｃｌ）濃度とトンネル絶縁膜の歩留まりとの関係を示した図である。塩素濃度は、ＳＩＭＳで測定したものである。歩留まりは、１０万回の書き込み動作を行った後に、トンネル絶縁膜が絶縁破壊しなかったセルの割合を示している。図２５から明らかなように、シリコン酸化膜中に１×１０19atoms／ｃｍ3以上の濃度で塩素を含有させることにより、トンネル絶縁膜の歩留まりを大幅に向上させることができる。
また、下層シリコン酸化膜２０１及び上層シリコン酸化膜２０３の少なくとも一方に炭素を含有させた場合、これらのシリコン酸化膜から、高誘電率絶縁膜２０２中に炭素を供給することができる。その結果、高誘電率絶縁膜２０２中の電荷トラップ準位を終端させることができるので、高誘電率絶縁膜２０２を改質することができる。
図２６は、シリコン酸化膜中の炭素（Ｃ）濃度と、電極間絶縁膜からの電荷のデトラップによるセルの閾値（Ｖth）変動量との関係を示した図である。横軸の炭素濃度は、ＳＩＭＳで測定したものである。縦軸は、書き込み後セルの１０年後の閾値変動量のうち、電極間絶縁膜からの電荷のデトラップによる閾値変動量を抽出した値である。図２６に示すように、シリコン酸化膜中に１×１０19atoms／ｃｍ3以上の濃度で炭素を含有させることにより、高誘電率絶縁膜中のトラップサイトを炭素で終端することができるため、閾値変動量を大幅に低減することができる。
なお、下層シリコン酸化膜２０１や上層シリコン酸化膜２０３に不純物を添加する方法としては、例えば以下のような方法があげられる。
ジクロロシランと亜酸化窒素を原料ガスとしたＣＶＤ法を用いて、７００℃以上９００℃以下の温度でシリコン酸化膜の堆積を行えば、所望の濃度の窒素と塩素をシリコン酸化膜２０１及び２０３に含有させることができる。また、ＴＤＭＡＳとオゾンガスを原料ガスとしたＡＬＤ法を用いて、３００℃以上７００℃以下の温度でシリコン酸化膜の堆積を行えば、所望の濃度の窒素と炭素をシリコン酸化膜２０１及び２０３に含有させることができる。また、ジシランと酸素を原料ガスとしたＣＶＤ法を用いて、７００℃以上９００℃以下の温度でシリコン酸化膜を形成した後、イオン注入法を用いて、窒素、塩素或いは炭素をシリコン酸化膜中に導入してもよい。シリコン又はシリコン酸化膜をターゲット材として用い、酸素を含有した雰囲気でスパッタリング法によってシリコン酸化膜を形成した後、イオン注入法で窒素、塩素或いは炭素をシリコン酸化膜中に導入してもよい。
なお、本実施形態では、第１の実施形態と同様に、電極間絶縁膜２０が下層シリコン酸化膜２０１、高誘電率絶縁膜２０２及び上層シリコン酸化膜２０３で形成されている場合について示したが、第３の実施形態と同様に、電極間絶縁膜２０が下層シリコン窒化膜２０４、下層シリコン酸化膜２０１、高誘電率絶縁膜２０２、上層シリコン酸化膜２０３及び上層シリコン窒化膜２０５で形成されている場合についても、上述した窒素、塩素或いは炭素を添加した構成は適用可能である。すなわち、この場合にも、下層シリコン酸化膜２０１及び上層シリコン酸化膜２０３の少なくとも一方に、１×１０19atoms／ｃｍ3以上のピーク濃度で炭素、窒素及び塩素の少なくとも１つが含有されていれば、上述した効果と同様の効果を得ることが可能である。
（実施形態１０）
以下、本発明の第１０の実施形態について説明する。本実施形態は、いわゆるＭＯＮＯＳ構造の半導体装置（不揮発性半導体記憶装置）に関するものである。なお、上述した各実施形態で説明した事項については、詳細な説明は省略する。
以下、本発明の第１０の実施形態について説明する。本実施形態は、いわゆるＭＯＮＯＳ構造の半導体装置（不揮発性半導体記憶装置）に関するものである。なお、上述した各実施形態で説明した事項については、詳細な説明は省略する。
図２７は、本実施形態に係る半導体装置（不揮発性半導体記憶装置）の基本的な構成を示したビット線方向（チャネル長方向）の断面図である。なお、基本的な構成及び製造方法は、図１〜図５に示した構成及び製造方法と類似しており、図１〜図５に示した構成要素に対応する構成要素には同一の参照番号を付し、詳細な説明は省略する。
シリコン基板（半導体基板）１１の表面領域にソース／ドレイン領域用の不純物拡散層２４が設けられている。不純物拡散層２４間のチャネル領域上に、トンネル絶縁膜（第１の絶縁膜）１２、電荷蓄積層３０、上部絶縁膜（第２の絶縁膜）２０及び制御ゲート電極（制御電極）２１が積層されたゲート構造が設けられている。上部絶縁膜２０は、下層シリコン酸化膜２０１、高誘電率絶縁膜（中間絶縁膜）２０２及び上層シリコン酸化膜２０３の積層膜で形成されている。
このように、電荷蓄積層３０と制御ゲート電極２１との間に設けられた上部絶縁膜２０として、下層シリコン酸化膜２０１、高誘電率絶縁膜（中間絶縁膜）２０２及び上層シリコン酸化膜２０３の積層膜を用いることで、書き込み時及び消去時の高電界印加時のリーク電流が少なくなり、素子の高速化が可能となる。また、絶縁破壊耐圧が大幅に向上して、十分なメモリ動作速度を実現することができる。また、１０ＭＶ／ｃｍ程度以下の低電界を印加したときの上部絶縁膜２０のリーク電流が大幅に低減され、十分なメモリ保持特性を実現することができる。さらに、トラップ電荷量が大幅に低減し、且つトラップ電荷の放出が起こりにくくなり、メモリセルの閾値変動に起因するメモリ誤動作を回避することが可能となる。
本実施形態のように、上部絶縁膜２０として高誘電率絶縁膜２０２を含む積層膜を形成することで、電気的膜厚を厚くすることなく、物理膜厚を厚くすることが可能となる。その結果、高電界印加時のリーク電流の低減及び耐圧の向上が可能になる。また、高誘電率絶縁膜２０２に比べてバリヤハイトの高いシリコン酸化膜２０１及び２０３を設けることで、メモリ保持時など上部絶縁膜２０に低電界が印加されたときのリーク電流を効果的に低減することが可能になる。また、上層シリコン酸化膜２０３を設けることにより、制御ゲート電極２１を形成するときの還元性雰囲気（例えばシラン（ＳｉＨ4）ガス雰囲気など）によって高誘電率絶縁膜２０２中に酸素欠損が形成されることを防止することが可能である。高誘電率絶縁膜２０２中の酸素欠損を低減することにより、リーク電流の増加及び絶縁破壊耐圧の低下を抑制することができる。また、シリコン酸化膜２０１及び２０３を設けることにより、高誘電率絶縁膜２０２の成膜時及びその後の工程時に形成される酸素欠損に、酸素を供給することができる。そのため、酸素欠損を低減することが可能である。さらに、バリヤハイトの高いシリコン酸化膜２０１及び２０３を設けることにより、書き込み／消去動作時に高誘電率絶縁膜２０２に捕獲される電荷（トラップ電荷）が低減し、且つ捕獲電荷が制御ゲート電極２１側に放出されにくくなる。このような優れたトラップ特性により、メモリセルの閾値の変動を低減することができる。
以下、本実施形態の不揮発性半導体記憶装置の製造方法を説明する。
まず、通常の方法を用いて、素子形成領域及び素子分離領域をシリコン基板１１に形成する。続いて、シリコン基板１１の表面に、厚さ２〜５ｎｍのトンネル絶縁膜１２を熱酸化法によって形成する。続いて、電荷蓄積層３０となる厚さ５〜２０ｎｍのシリコン窒化膜を形成する。続いて、シリコン窒化膜３０の表面に、厚さ１〜５ｎｍ程度の下層シリコン酸化膜２０１をＣＶＤ法で形成する。続いて、下層シリコン酸化膜２０１の表面に、高誘電率絶縁膜２０２としてハフニウムアルミネート（ＨｆＡｌＯ）膜を、１原子層から５ｎｍ程度の厚さで、ＡＬＤ法で堆積する。続いて、ハフニウムアルミネート膜２０２の表面に、厚さ１〜５ｎｍ程度の上層シリコン酸化膜２０３をＣＶＤ法で堆積する。続いて、下層シリコン酸化膜２０１、高誘電率絶縁膜２０２及び上層シリコン酸化膜２０３で形成された上部絶縁膜２０上に、制御ゲート電極膜２１を形成する。さらに、制御ゲート電極膜２１上にマスク膜２２をＣＶＤ法で堆積する。
次に、レジストマスク（図示せず）をマスクとして用いたＲＩＥ法により、マスク膜２２、制御ゲート電極膜２１、上部絶縁膜２０、電荷蓄積層３０及びトンネル絶縁膜１２を順次エッチングする。続いて、イオン注入法により不純物をシリコン基板１１に注入し、ソース／ドレイン用の不純物拡散層２４を形成する。
次に、ＣＶＤ法等を用いて層間絶縁膜２５を形成する。さらに、公知の技術を用いて配線層等（図示せず）を形成する。このようにして、ＭＯＮＯＳ構造を有する不揮発性半導体記憶装置が得られる。
なお、上述した製造方法では、下層シリコン酸化膜２０１及び上層シリコン酸化膜２０３をＣＶＤ法で形成しているが、ＡＬＤ法、スパッタリング法、ラジカル法(下層シリコン酸化膜の形成)などの方法で形成してもよい。
また、上述した製造方法では、高誘電率絶縁膜２０２をＡＬＤ法で形成しているが、ＣＶＤ法やスパッタリング法などの方法で形成してもよい。本製造方法では、膜厚均一性を確保して、メモリセル間の特性ばらつきを抑える観点から、ＡＬＤ法を用いることが望ましい。
また、本実施形態では、第１の実施形態と同様に、上部絶縁膜２０が下層シリコン酸化膜２０１、高誘電率絶縁膜２０２及び上層シリコン酸化膜２０３で形成されている場合について示したが、第２の実施形態と同様に、上部絶縁膜２０が下層シリコン窒化膜２０４、高誘電率絶縁膜２０２及び上層シリコン窒化膜２０５で形成されている場合についても、本実施形態の構造は適用可能である。また、第３の実施形態と同様に、上部絶縁膜２０が下層シリコン窒化膜２０４、下層シリコン酸化膜２０１、高誘電率絶縁膜２０２、上層シリコン酸化膜２０３及び上層シリコン窒化膜２０５で形成されている場合についても、本実施形態の構造は適用可能である。
（実施形態１１）
以下、本発明の第１１の実施形態について説明する。なお、上述した各実施形態で説明した事項については、詳細な説明は省略する。
以下、本発明の第１１の実施形態について説明する。なお、上述した各実施形態で説明した事項については、詳細な説明は省略する。
図３４及び図３５は、本実施形態に係る不揮発性半導体記憶装置の製造方法の一部を模式的に示した、ワード線方向（チャネル幅方向）の断面図である。なお、図１〜図５に示した構成要素に対応する構成要素には同一の参照番号を付し、詳細な説明は省略する。
図３に示した工程の後、図３４に示すように、多結晶シリコン膜（浮遊ゲート電極膜）１３の露出表面及びシリコン酸化膜（素子分離絶縁膜）１７の露出表面に、厚さ０．８ｎｍ程度のシリコン膜３１をＣＶＤ法で堆積する。具体的には、シラン（ＳｉＨ4）ガスを用い、５５０℃の温度でシリコン膜３１を形成する。
次に、図３５に示すように、シリコン膜３１を窒化してシリコン窒化膜３２を形成する。具体的には、分圧１０Ｐａの窒素ガスを含む雰囲気において、４００℃で６０秒間のラジカル窒化処理を行う。これにより、シリコン膜３１は完全に窒化され、シリコン窒化膜３２が形成される。これにより、シリコン窒化膜３２で形成された電極間絶縁膜２０が得られる。その後の工程は、図１〜図５に示した工程と同様である。
このように、本実施形態では、浮遊ゲート電極膜１３及び素子分離絶縁膜１７上にまずシリコン膜３１を形成し、このシリコン膜３１を窒化することでシリコン窒化膜３２を形成するため、確実に良質のシリコン窒化膜３２を形成することができる。仮に、シリコン膜３１を形成せずに窒化処理を行ったとすると、多結晶シリコン膜で形成された浮遊ゲート電極膜１３上には良質なシリコン窒化膜が形成されるかもしれないが、シリコン酸化膜で形成された素子分離絶縁膜１７上には良質なシリコン窒化膜を形成することができない。本発明では、まずシリコン膜３１を形成し、このシリコン膜３１を窒化してシリコン窒化膜３２を形成するため、素子分離絶縁膜１７上にも良質なシリコン窒化膜３２を形成することができる。
また、良質なシリコン窒化膜３２を形成できるため、素子分離絶縁膜１７上でのシリコン窒化膜３２のバリア性が向上する。そのため、後の工程において酸化性雰囲気で熱処理を行ったときに、酸化性ガスが素子分離絶縁膜１７に侵入することを防止できる。したがって、酸化性ガスが素子分離絶縁膜１７を介してトンネル絶縁膜１２に拡散することを抑制することができ、トンネル絶縁膜１２のバーズビーク酸化を防止することができる。その結果、メモリセルの書き込み／消去特性を向上させることができる。また、膜中の欠陥が減少した良質のシリコン窒化膜３２が形成されるため、隣接するメモリセル間に流れるリーク電流を低減することができる。
図３６は、メモリセルの書き込み特性を示した図である。横軸は書き込み時間（プログラム時間）、縦軸はメモリセルの閾電圧Ｖthである。書き込み電圧は１７、１８、１９及び２０Ｖである。図３６（ａ）はシリコン膜３１の膜厚ｔが０ｎｍの場合（シリコン膜３１を形成しない場合）、図３６（ｂ）はシリコン膜３１の膜厚ｔが０．４ｎｍの場合、図３６（ｃ）はシリコン膜３１の膜厚ｔが０．８ｎｍの場合である。図３６（ａ）、図３６（ｂ）及び図３６（ｃ）の結果からわかるように、シリコン膜３１の膜厚ｔを厚くすることで、書き込み時間が短くなり、且つ書き込み電圧のウィンドウが広くなっている。これは、耐酸化性の向上により、メモリセルのカップリング比が最適化できるためである。したがって、シリコン膜３１の膜厚を０．８ｎｍ程度にすることで、良質且つバリア性に優れたシリコン窒化膜３２を得ることができる。
なお、本実施形態では、電極間絶縁膜２０としてシリコン窒化膜３２の単層構造を用いてもよいが、第２及び第３の実施形態で示したような積層構造を用いてもよい。すなわち、第２の実施形態の図１４に示したように、電極間絶縁膜２０が、下層シリコン窒化膜２０４、高誘電率絶縁膜（中間絶縁膜）２０２及び上層シリコン窒化膜２０５によって形成されていてもよい。また、第３の実施形態の図１６に示したように、電極間絶縁膜２０が、下層シリコン窒化膜２０４、下層シリコン酸化膜２０１、高誘電率絶縁膜（中間絶縁膜）２０２、上層シリコン酸化膜２０３及び上層シリコン窒化膜２０５によって形成されていてもよい。いずれ場合にも、下層シリコン窒化膜２０４を形成する際に、本実施形態の方法を適用することが可能である。
（実施形態１２）
以下、本発明の第１２の実施形態について説明する。なお、上述した各実施形態で説明した事項については、詳細な説明は省略する。
以下、本発明の第１２の実施形態について説明する。なお、上述した各実施形態で説明した事項については、詳細な説明は省略する。
図３７は、本実施形態に係る不揮発性半導体記憶装置の製造方法の一部を模式的に示した、ワード線方向（チャネル幅方向）の断面図である。なお、図１〜図５に示した構成要素に対応する構成要素には同一の参照番号を付し、詳細な説明は省略する。
図３に示した工程の後、図３７に示すように、多結晶シリコン膜（浮遊ゲート電極膜）１３の露出表面及びシリコン酸化膜（素子分離絶縁膜）１７の露出表面に、ＡＬＤ法によってシリコン窒化膜３２を形成する。具体的には、シリコンソースにはジクロルシランを、窒化剤にはアンモニアラジカルを用い、成膜温度は４５０℃程度とする。ＡＬＤ法によるシリコン窒化膜の形成では、シリコン層の形成工程及びシリコン層の窒化工程が複数回繰り返される。本実施形態の方法では、最初にシリコン層の形成工程を行う。
このように、本実施形態では、ＡＬＤ法によってシリコン窒化膜３２形成する際に、浮遊ゲート電極膜１３及び素子分離絶縁膜１７上にまずシリコン層を形成し、このシリコン層を窒化するため、第１１の実施形態と同様、浮遊ゲート電極膜１３上及び素子分離絶縁膜１７上に確実に良質のシリコン窒化膜３２を形成することができる。
また、最初にシリコン層を形成しておくため、窒化剤であるアンモニアが素子分離絶縁膜１７に侵入することを防止できる。したがって、トンネル絶縁膜１２の劣化を防止することができ、特性に優れたメモリセルを得ることができる。
図３８は、シリコン窒化膜３２の成膜温度と、素子分離絶縁膜１７中の水素濃度との関係を示した図である。図３９は、シリコン窒化膜３２の成膜温度と、電極間絶縁膜に５ＭＶ／ｃｍの電界を印加したときのリーク電流との関係を示した図である。図３８に示すように、成膜温度が４５０℃程度よりも高くなると、素子分離絶縁膜１７中の水素濃度が高くなる。図３９に示すように、成膜温度が３５０℃程度よりも低くなると、リーク電流が大きくなる。したがって、シリコン窒化膜３２の成膜温度は、３５０℃から４５０℃の範囲であることが好ましい。
なお、本実施形態では、窒化剤としてアンモニアラジカルを用いたが窒素ラジカルを用いてもよい。この場合にも、最初にシリコン層を形成しておくことで、素子分離絶縁膜１７の表面が窒素ラジカルに直接晒されないため、隣接するメモリセル間に流れるリーク電流を低減することが可能である。
また、本実施形態では、電極間絶縁膜２０としてシリコン窒化膜３２の単層構造を用いてもよいが、第２及び第３の実施形態で示したような積層構造を用いてもよい。すなわち、第２の実施形態の図１４に示したように、電極間絶縁膜２０が、下層シリコン窒化膜２０４、高誘電率絶縁膜（中間絶縁膜）２０２及び上層シリコン窒化膜２０５によって形成されていてもよい。また、第３の実施形態の図１６に示したように、電極間絶縁膜２０が、下層シリコン窒化膜２０４、下層シリコン酸化膜２０１、高誘電率絶縁膜（中間絶縁膜）２０２、上層シリコン酸化膜２０３及び上層シリコン窒化膜２０５によって形成されていてもよい。いずれ場合にも、下層シリコン窒化膜２０４を形成する際に、本実施形態の方法を適用することが可能である。
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。
１１…シリコン基板（半導体基板）
１２…トンネル絶縁膜（第１の絶縁膜）
１３…浮遊ゲート電極（電荷蓄積層）
１４…マスク膜 １５…素子形成領域
１６…素子分離溝 １７…素子分離絶縁膜
２０…電極間絶縁膜、上部絶縁膜（第２の絶縁膜）
２０１…下層シリコン酸化膜
２０２…高誘電率絶縁膜（中間絶縁膜）
２０３…上層シリコン酸化膜
２０４…下層シリコン窒化膜
２０５…上層シリコン窒化膜
２１…制御ゲート電極 ２２…マスク膜
２３…ゲート側壁膜 ２４…不純物拡散層
２５…層間絶縁膜 ３０…電荷蓄積層
３１…シリコン膜 ３２…シリコン窒化膜
１２…トンネル絶縁膜（第１の絶縁膜）
１３…浮遊ゲート電極（電荷蓄積層）
１４…マスク膜 １５…素子形成領域
１６…素子分離溝 １７…素子分離絶縁膜
２０…電極間絶縁膜、上部絶縁膜（第２の絶縁膜）
２０１…下層シリコン酸化膜
２０２…高誘電率絶縁膜（中間絶縁膜）
２０３…上層シリコン酸化膜
２０４…下層シリコン窒化膜
２０５…上層シリコン窒化膜
２１…制御ゲート電極 ２２…マスク膜
２３…ゲート側壁膜 ２４…不純物拡散層
２５…層間絶縁膜 ３０…電荷蓄積層
３１…シリコン膜 ３２…シリコン窒化膜
Claims (16)
- 半導体基板と、
前記半導体基板上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成された電荷蓄積層と、
前記電荷蓄積層上に形成された第２の絶縁膜と、
前記第２の絶縁膜上に形成された制御電極と、
を備えた半導体装置であって、
前記第２の絶縁膜は、下層シリコン窒化膜と、前記下層シリコン窒化膜上に形成された下層シリコン酸化膜と、前記下層シリコン酸化膜上に形成され且つ金属元素を含有した７よりも高い比誘電率を有する中間絶縁膜と、前記中間絶縁膜上に形成された上層シリコン酸化膜と、前記上層シリコン酸化膜上に形成された上層シリコン窒化膜と、を含む
ことを特徴とする半導体装置。 - 半導体基板と、
前記半導体基板上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成された電荷蓄積層と、
前記電荷蓄積層上に形成された第２の絶縁膜と、
前記第２の絶縁膜上に形成された制御電極と、
を備えた半導体装置であって、
前記第２の絶縁膜は、
下層シリコン酸化膜と、前記下層シリコン酸化膜上に形成され且つ金属元素を含有した７よりも高い比誘電率を有する中間絶縁膜と、前記中間絶縁膜上に形成された上層シリコン酸化膜と、を含む第１の膜構造、又は、
下層シリコン窒化膜と、前記下層シリコン窒化膜上に形成された下層シリコン酸化膜と、前記下層シリコン酸化膜上に形成され且つ金属元素を含有した７よりも高い比誘電率を有する中間絶縁膜と、前記中間絶縁膜上に形成された上層シリコン酸化膜と、前記上層シリコン酸化膜上に形成された上層シリコン窒化膜と、を含む第２の膜構造、又は、
下層シリコン窒化膜と、前記下層シリコン窒化膜上に形成され且つ金属元素を含有した７よりも高い比誘電率を有する中間絶縁膜と、前記中間絶縁膜上に形成された上層シリコン窒化膜と、を含む第３の膜構造、
のいずれかを有し、
前記中間絶縁膜の厚さは、１原子層の厚さ以上且つ５ｎｍ以下である
ことを特徴とする半導体装置。 - 半導体基板と、
前記半導体基板上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成された電荷蓄積層と、
前記電荷蓄積層上に形成された第２の絶縁膜と、
前記第２の絶縁膜上に形成された制御電極と、
を備えた半導体装置であって、
前記第２の絶縁膜は、
下層シリコン酸化膜と、前記下層シリコン酸化膜上に形成され且つ金属元素を含有した７よりも高い比誘電率を有する中間絶縁膜と、前記中間絶縁膜上に形成された上層シリコン酸化膜と、を含む第１の膜構造、又は、
下層シリコン窒化膜と、前記下層シリコン窒化膜上に形成された下層シリコン酸化膜と、前記下層シリコン酸化膜上に形成され且つ金属元素を含有した７よりも高い比誘電率を有する中間絶縁膜と、前記中間絶縁膜上に形成された上層シリコン酸化膜と、前記上層シリコン酸化膜上に形成された上層シリコン窒化膜と、を含む第２の膜構造、
のいずれかを有し、
前記中間絶縁膜は多結晶膜で形成され、該多結晶膜に含まれる結晶粒の平均粒径は５ｎｍ以上である
ことを特徴とする半導体装置。 - 半導体基板と、
前記半導体基板上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成された電荷蓄積層と、
前記電荷蓄積層上に形成された第２の絶縁膜と、
前記第２の絶縁膜上に形成された制御電極と、
を備えた半導体装置であって、
前記第２の絶縁膜は、
下層シリコン酸化膜と、前記下層シリコン酸化膜上に形成され且つ金属元素を含有した７よりも高い比誘電率を有する中間絶縁膜と、前記中間絶縁膜上に形成された上層シリコン酸化膜と、を含む第１の膜構造、又は、
下層シリコン窒化膜と、前記下層シリコン窒化膜上に形成された下層シリコン酸化膜と、前記下層シリコン酸化膜上に形成され且つ金属元素を含有した７よりも高い比誘電率を有する中間絶縁膜と、前記中間絶縁膜上に形成された上層シリコン酸化膜と、前記上層シリコン酸化膜上に形成された上層シリコン窒化膜と、を含む第２の膜構造、又は、
下層シリコン窒化膜と、前記下層シリコン窒化膜上に形成され且つ金属元素を含有した７よりも高い比誘電率を有する中間絶縁膜と、前記中間絶縁膜上に形成された上層シリコン窒化膜と、を含む第３の膜構造、
のいずれかを有し、
前記中間絶縁膜中の遷移金属元素の濃度をＴ（ただし、Ｔ＞０）、前記中間絶縁膜中の遷移金属元素以外の金属元素の濃度をＭ（ただし、Ｍ≧０）、前記中間絶縁膜中の半導体元素の濃度をＳ（ただし、Ｓ≧０）として、
Ｔ／（Ｔ＋Ｍ＋Ｓ）≧０．２
を満たす
ことを特徴とする半導体装置。 - 半導体基板と、
前記半導体基板上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成された電荷蓄積層と、
前記電荷蓄積層上に形成された第２の絶縁膜と、
前記第２の絶縁膜上に形成された制御電極と、
を備えた半導体装置であって、
前記第２の絶縁膜は、
下層シリコン酸化膜と、前記下層シリコン酸化膜上に形成され且つ金属元素を含有した７よりも高い比誘電率を有する中間絶縁膜と、前記中間絶縁膜上に形成された上層シリコン酸化膜と、を含む第１の膜構造、又は、
下層シリコン窒化膜と、前記下層シリコン窒化膜上に形成された下層シリコン酸化膜と、前記下層シリコン酸化膜上に形成され且つ金属元素を含有した７よりも高い比誘電率を有する中間絶縁膜と、前記中間絶縁膜上に形成された上層シリコン酸化膜と、前記上層シリコン酸化膜上に形成された上層シリコン窒化膜と、を含む第２の膜構造、又は、
下層シリコン窒化膜と、前記下層シリコン窒化膜上に形成され且つ金属元素を含有した７よりも高い比誘電率を有する中間絶縁膜と、前記中間絶縁膜上に形成された上層シリコン窒化膜と、を含む第３の膜構造、
のいずれかを有し、
前記中間絶縁膜は、１×１０19atoms／ｃｍ3以上且つ２×１０22atoms／ｃｍ3以下の炭素濃度を有する
ことを特徴とする半導体装置。 - 半導体基板と、
前記半導体基板上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成された電荷蓄積層と、
前記電荷蓄積層上に形成された第２の絶縁膜と、
前記第２の絶縁膜上に形成された制御電極と、
を備えた半導体装置であって、
前記第２の絶縁膜は、
下層シリコン酸化膜と、前記下層シリコン酸化膜上に形成され且つ金属元素を含有した７よりも高い比誘電率を有する中間絶縁膜と、前記中間絶縁膜上に形成された上層シリコン酸化膜と、を含む第１の膜構造、又は、
下層シリコン窒化膜と、前記下層シリコン窒化膜上に形成された下層シリコン酸化膜と、前記下層シリコン酸化膜上に形成され且つ金属元素を含有した７よりも高い比誘電率を有する中間絶縁膜と、前記中間絶縁膜上に形成された上層シリコン酸化膜と、前記上層シリコン酸化膜上に形成された上層シリコン窒化膜と、を含む第２の膜構造、又は、
下層シリコン窒化膜と、前記下層シリコン窒化膜上に形成され且つ金属元素を含有した７よりも高い比誘電率を有する中間絶縁膜と、前記中間絶縁膜上に形成された上層シリコン窒化膜と、を含む第３の膜構造、
のいずれかを有し、
前記中間絶縁膜は、１×１０19atoms／ｃｍ3以上且つ２×１０22atoms／ｃｍ3以下の窒素濃度を有する
ことを特徴とする半導体装置。 - 半導体基板と、
前記半導体基板上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成された電荷蓄積層と、
前記電荷蓄積層上に形成された第２の絶縁膜と、
前記第２の絶縁膜上に形成された制御電極と、
を備えた半導体装置であって、
前記第２の絶縁膜は、
下層シリコン酸化膜と、前記下層シリコン酸化膜上に形成され且つ金属元素を含有した７よりも高い比誘電率を有する中間絶縁膜と、前記中間絶縁膜上に形成された上層シリコン酸化膜と、を含む第１の膜構造、又は、
下層シリコン窒化膜と、前記下層シリコン窒化膜上に形成された下層シリコン酸化膜と、前記下層シリコン酸化膜上に形成され且つ金属元素を含有した７よりも高い比誘電率を有する中間絶縁膜と、前記中間絶縁膜上に形成された上層シリコン酸化膜と、前記上層シリコン酸化膜上に形成された上層シリコン窒化膜と、を含む第２の膜構造、又は、
下層シリコン窒化膜と、前記下層シリコン窒化膜上に形成され且つ金属元素を含有した７よりも高い比誘電率を有する中間絶縁膜と、前記中間絶縁膜上に形成された上層シリコン窒化膜と、を含む第３の膜構造、
のいずれかを有し、
前記中間絶縁膜は、１×１０19atoms／ｃｍ3以上且つ５×１０22atoms／ｃｍ3以下の水素濃度を有する
ことを特徴とする半導体装置。 - 半導体基板と、
前記半導体基板上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成された電荷蓄積層と、
前記電荷蓄積層上に形成された第２の絶縁膜と、
前記第２の絶縁膜上に形成された制御電極と、
を備えた半導体装置であって、
前記第２の絶縁膜は、
下層シリコン酸化膜と、前記下層シリコン酸化膜上に形成され且つ金属元素を含有した７よりも高い比誘電率を有する中間絶縁膜と、前記中間絶縁膜上に形成された上層シリコン酸化膜と、を含む第１の膜構造、又は、
下層シリコン窒化膜と、前記下層シリコン窒化膜上に形成された下層シリコン酸化膜と、前記下層シリコン酸化膜上に形成され且つ金属元素を含有した７よりも高い比誘電率を有する中間絶縁膜と、前記中間絶縁膜上に形成された上層シリコン酸化膜と、前記上層シリコン酸化膜上に形成された上層シリコン窒化膜と、を含む第２の膜構造、
のいずれかを有し、
前記下層シリコン酸化膜及び前記上層シリコン酸化膜の少なくとも一方は、前記中間絶縁膜よりも厚い
ことを特徴とする半導体装置。 - 半導体基板と、
前記半導体基板上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成された電荷蓄積層と、
前記電荷蓄積層上に形成された第２の絶縁膜と、
前記第２の絶縁膜上に形成された制御電極と、
を備えた半導体装置であって、
前記第２の絶縁膜は、
下層シリコン酸化膜と、前記下層シリコン酸化膜上に形成され且つ金属元素を含有した７よりも高い比誘電率を有する中間絶縁膜と、前記中間絶縁膜上に形成された上層シリコン酸化膜と、を含む第１の膜構造、又は、
下層シリコン窒化膜と、前記下層シリコン窒化膜上に形成された下層シリコン酸化膜と、前記下層シリコン酸化膜上に形成され且つ金属元素を含有した７よりも高い比誘電率を有する中間絶縁膜と、前記中間絶縁膜上に形成された上層シリコン酸化膜と、前記上層シリコン酸化膜上に形成された上層シリコン窒化膜と、を含む第２の膜構造、
のいずれかを有し、
前記下層シリコン酸化膜及び前記上層シリコン酸化膜の少なくとも一方は、１×１０19atoms／ｃｍ3以上の炭素濃度を有する
ことを特徴とする半導体装置。 - 半導体基板と、
前記半導体基板上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成された電荷蓄積層と、
前記電荷蓄積層上に形成された第２の絶縁膜と、
前記第２の絶縁膜上に形成された制御電極と、
を備えた半導体装置であって、
前記第２の絶縁膜は、
下層シリコン酸化膜と、前記下層シリコン酸化膜上に形成され且つ金属元素を含有した７よりも高い比誘電率を有する中間絶縁膜と、前記中間絶縁膜上に形成された上層シリコン酸化膜と、を含む第１の膜構造、又は、
下層シリコン窒化膜と、前記下層シリコン窒化膜上に形成された下層シリコン酸化膜と、前記下層シリコン酸化膜上に形成され且つ金属元素を含有した７よりも高い比誘電率を有する中間絶縁膜と、前記中間絶縁膜上に形成された上層シリコン酸化膜と、前記上層シリコン酸化膜上に形成された上層シリコン窒化膜と、を含む第２の膜構造、
のいずれかを有し、
前記下層シリコン酸化膜及び前記上層シリコン酸化膜の少なくとも一方は、１×１０19atoms／ｃｍ3以上の塩素濃度を有する
ことを特徴とする半導体装置。 - 半導体基板上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成された電荷蓄積層と、
前記電荷蓄積層上に形成された第２の絶縁膜と、
前記第２の絶縁膜上に形成された制御電極と、
を備えた複数のメモリセルを有する半導体装置であって、
前記第２の絶縁膜は、金属元素を含有した７よりも高い比誘電率を有する高誘電率絶縁膜を含み、
前記高誘電率絶縁膜は、前記電荷蓄積層の上面に沿って形成された第１の部分と、前記電荷蓄積層の側面に沿って形成された第２の部分と、隣接する前記電荷蓄積層間に形成された第３の部分とを有し、
前記第３の部分は前記第１の部分よりも酸素濃度が低い
ことを特徴とする半導体装置。 - 半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に電荷蓄積層を形成する工程と、
前記電荷蓄積層上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に制御電極膜を形成する工程と、
を備えた半導体装置の製造方法であって、
前記第２の絶縁膜を形成する工程は、
下層シリコン酸化膜を形成する工程と、前記下層シリコン酸化膜上に金属元素及び酸素を含有した７よりも高い比誘電率を有する中間絶縁膜を形成する工程と、前記中間絶縁膜上に上層シリコン酸化膜を形成する工程と、によって第１の膜構造を形成する工程、又は、
下層シリコン窒化膜を形成する工程と、前記下層シリコン窒化膜上に下層シリコン酸化膜を形成する工程と、前記下層シリコン酸化膜上に金属元素及び酸素を含有した７よりも高い比誘電率を有する中間絶縁膜を形成する工程と、前記中間絶縁膜上に上層シリコン酸化膜を形成する工程と、前記上層シリコン酸化膜上に上層シリコン窒化膜を形成する工程と、によって第２の膜構造を形成する工程、又は、
下層シリコン窒化膜を形成する工程と、前記下層シリコン窒化膜上に金属元素及び酸素を含有した７よりも高い比誘電率を有する中間絶縁膜を形成する工程と、前記中間絶縁膜上に上層シリコン窒化膜を形成する工程と、によって第３の膜構造を形成する工程、
のいずれかを含み、
前記中間絶縁膜は、オゾン又は酸素ラジカルを酸素原料として用いたＣＶＤ法又はＡＬＤ法で形成される
ことを特徴とする半導体装置の製造方法。 - 半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に電荷蓄積層を形成する工程と、
前記電荷蓄積層上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に制御電極膜を形成する工程と、
を備えた半導体装置の製造方法であって、
前記第２の絶縁膜を形成する工程は、
下層シリコン酸化膜を形成する工程と、前記下層シリコン酸化膜上に金属元素及び酸素を含有した７よりも高い比誘電率を有する中間絶縁膜を形成する工程と、前記中間絶縁膜上に上層シリコン酸化膜を形成する工程と、によって第１の膜構造を形成する工程、又は、
下層シリコン窒化膜を形成する工程と、前記下層シリコン窒化膜上に下層シリコン酸化膜を形成する工程と、前記下層シリコン酸化膜上に金属元素及び酸素を含有した７よりも高い比誘電率を有する中間絶縁膜を形成する工程と、前記中間絶縁膜上に上層シリコン酸化膜を形成する工程と、前記上層シリコン酸化膜上に上層シリコン窒化膜を形成する工程と、によって第２の膜構造を形成する工程、又は、
下層シリコン窒化膜を形成する工程と、前記下層シリコン窒化膜上に金属元素及び酸素を含有した７よりも高い比誘電率を有する中間絶縁膜を形成する工程と、前記中間絶縁膜上に上層シリコン窒化膜を形成する工程と、によって第３の膜構造を形成する工程、
のいずれかを含み、
前記中間絶縁膜は、水蒸気を酸素原料として用いたＣＶＤ法又はＡＬＤ法で形成される
ことを特徴とする半導体装置の製造方法。 - 半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に電荷蓄積層を形成する工程と、
前記電荷蓄積層上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に制御電極膜を形成する工程と、
を備えた半導体装置の製造方法であって、
前記第２の絶縁膜を形成する工程は、
下層シリコン酸化膜を形成する工程と、前記下層シリコン酸化膜上に金属元素及び酸素を含有した７よりも高い比誘電率を有する中間絶縁膜を形成する工程と、前記中間絶縁膜上に上層シリコン酸化膜を形成する工程と、によって第１の膜構造を形成する工程、又は、
下層シリコン窒化膜を形成する工程と、前記下層シリコン窒化膜上に下層シリコン酸化膜を形成する工程と、前記下層シリコン酸化膜上に金属元素及び酸素を含有した７よりも高い比誘電率を有する中間絶縁膜を形成する工程と、前記中間絶縁膜上に上層シリコン酸化膜を形成する工程と、前記上層シリコン酸化膜上に上層シリコン窒化膜を形成する工程と、によって第２の膜構造を形成する工程、又は、
下層シリコン窒化膜を形成する工程と、前記下層シリコン窒化膜上に金属元素及び酸素を含有した７よりも高い比誘電率を有する中間絶縁膜を形成する工程と、前記中間絶縁膜上に上層シリコン窒化膜を形成する工程と、によって第３の膜構造を形成する工程、
のいずれかを含み、
前記第２の絶縁膜を形成する工程は、前記中間絶縁膜を形成する工程の後に前記中間絶縁膜の形成温度よりも高い温度で熱処理を行う工程を含む
ことを特徴とする半導体装置の製造方法。 - 半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に電荷蓄積層を形成する工程と、
前記電荷蓄積層上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に制御電極膜を形成する工程と、
を備えた半導体装置の製造方法であって、
前記第２の絶縁膜を形成する工程は、
下層シリコン窒化膜を形成する工程と、前記下層シリコン窒化膜上に下層シリコン酸化膜を形成する工程と、前記下層シリコン酸化膜上に金属元素を含有した７よりも高い比誘電率を有する中間絶縁膜を形成する工程と、前記中間絶縁膜上に上層シリコン酸化膜を形成する工程と、前記上層シリコン酸化膜上に上層シリコン窒化膜を形成する工程と、によって第２の膜構造を形成する工程、又は、
下層シリコン窒化膜を形成する工程と、前記下層シリコン窒化膜上に金属元素を含有した７よりも高い比誘電率を有する中間絶縁膜を形成する工程と、前記中間絶縁膜上に上層シリコン窒化膜を形成する工程と、によって第３の膜構造を形成する工程、
のいずれかを含み、
前記第２の絶縁膜を形成する工程は、前記下層シリコン窒化膜を形成する工程の後に前記下層シリコン窒化膜の形成温度よりも高い温度で熱処理を行う工程を含む
ことを特徴とする半導体装置の製造方法。 - 半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に電荷蓄積層を形成する工程と、
前記電荷蓄積層上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に制御電極膜を形成する工程と、
を備えた半導体装置の製造方法であって、
前記第２の絶縁膜を形成する工程は、前記電荷蓄積層上にシリコン窒化膜を形成する工程を含み、
前記シリコン窒化膜を形成する工程は、前記電荷蓄積層上にシリコン層を形成する工程と、前記シリコン層を窒化する工程とを含む
ことを特徴とする半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007037153A JP5032145B2 (ja) | 2006-04-14 | 2007-02-16 | 半導体装置 |
| KR1020070035569A KR100949227B1 (ko) | 2006-04-14 | 2007-04-11 | 반도체 장치 및 그 제조 방법 |
| US11/783,952 US20070241390A1 (en) | 2006-04-14 | 2007-04-13 | Semiconductor device and method for manufacturing the same |
| US12/888,140 US8110865B2 (en) | 2006-04-14 | 2010-09-22 | Semiconductor device and method for manufacturing the same |
| US13/351,965 US8278697B2 (en) | 2006-04-14 | 2012-01-17 | Semiconductor device and method for manufacturing the same |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006112192 | 2006-04-14 | ||
| JP2006112192 | 2006-04-14 | ||
| JP2007037153A JP5032145B2 (ja) | 2006-04-14 | 2007-02-16 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2007305966A true JP2007305966A (ja) | 2007-11-22 |
| JP5032145B2 JP5032145B2 (ja) | 2012-09-26 |
Family
ID=38604037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007037153A Expired - Fee Related JP5032145B2 (ja) | 2006-04-14 | 2007-02-16 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (3) | US20070241390A1 (ja) |
| JP (1) | JP5032145B2 (ja) |
| KR (1) | KR100949227B1 (ja) |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007287856A (ja) * | 2006-04-14 | 2007-11-01 | Toshiba Corp | 半導体装置の製造方法 |
| JP2009182207A (ja) * | 2008-01-31 | 2009-08-13 | Toshiba Corp | 絶縁膜、およびこれを用いた半導体装置 |
| JP2009252774A (ja) * | 2008-04-01 | 2009-10-29 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| JP2009277858A (ja) * | 2008-05-14 | 2009-11-26 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
| JP2009283827A (ja) * | 2008-05-26 | 2009-12-03 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| JP2010021204A (ja) * | 2008-07-08 | 2010-01-28 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2010045074A (ja) * | 2008-08-08 | 2010-02-25 | Toshiba Corp | 不揮発性半導体記憶素子、不揮発性半導体装置及び不揮発性半導体素子の動作方法 |
| JP2013128083A (ja) * | 2011-11-15 | 2013-06-27 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2013546206A (ja) * | 2010-12-20 | 2013-12-26 | スパンション エルエルシー | エッジに丸みを付けた電界効果トランジスタおよび製造方法 |
| US8704289B2 (en) | 2011-12-27 | 2014-04-22 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| US8742487B2 (en) | 2007-12-14 | 2014-06-03 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device provided with charge storage layer in memory cell |
| JP2014120735A (ja) * | 2012-12-19 | 2014-06-30 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2017216393A (ja) * | 2016-06-01 | 2017-12-07 | 株式会社豊田中央研究所 | 電極構造体、電極構造体を用いる半導体装置及び電極構造体の製造方法 |
| US11309322B2 (en) | 2019-03-18 | 2022-04-19 | Kioxia Corporation | Semiconductor memory device |
Families Citing this family (64)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7037863B2 (en) * | 2002-09-10 | 2006-05-02 | Samsung Electronics Co., Ltd. | Post thermal treatment methods of forming high dielectric layers over interfacial layers in integrated circuit devices |
| US6855594B1 (en) * | 2003-08-06 | 2005-02-15 | Micron Technology, Inc. | Methods of forming capacitors |
| US7417266B1 (en) | 2004-06-10 | 2008-08-26 | Qspeed Semiconductor Inc. | MOSFET having a JFET embedded as a body diode |
| JP5032145B2 (ja) * | 2006-04-14 | 2012-09-26 | 株式会社東芝 | 半導体装置 |
| JP2008283051A (ja) * | 2007-05-11 | 2008-11-20 | Toshiba Corp | 半導体記憶装置及び半導体記憶装置の製造方法 |
| US7776688B2 (en) * | 2007-08-08 | 2010-08-17 | Spansion Llc | Use of a polymer spacer and Si trench in a bitline junction of a flash memory cell to improve TPD characteristics |
| JP5232425B2 (ja) * | 2007-09-10 | 2013-07-10 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置およびその製造方法 |
| JP2010045175A (ja) * | 2008-08-12 | 2010-02-25 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP5374980B2 (ja) * | 2008-09-10 | 2013-12-25 | ソニー株式会社 | 固体撮像装置 |
| JP5361328B2 (ja) | 2008-10-27 | 2013-12-04 | 株式会社東芝 | 不揮発性半導体記憶装置の製造方法 |
| JP5304536B2 (ja) * | 2009-08-24 | 2013-10-02 | ソニー株式会社 | 半導体装置 |
| JP5534748B2 (ja) | 2009-08-25 | 2014-07-02 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
| KR101962603B1 (ko) | 2009-10-16 | 2019-03-28 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 액정 표시 장치 및 액정 표시 장치를 포함한 전자 기기 |
| US20110147817A1 (en) * | 2009-12-17 | 2011-06-23 | Infineon Technologies Austria Ag | Semiconductor component having an oxide layer |
| TWI509695B (zh) | 2010-06-10 | 2015-11-21 | Asm Int | 使膜選擇性沈積於基板上的方法 |
| JP5566845B2 (ja) * | 2010-10-14 | 2014-08-06 | 株式会社東芝 | 半導体装置の製造方法 |
| TWI408746B (zh) * | 2011-01-19 | 2013-09-11 | Lextar Electronics Corp | 圖形化基板之製造方法 |
| US20120241865A1 (en) * | 2011-03-21 | 2012-09-27 | Nanya Technology Corporation | Integrated circuit structure |
| US8633094B2 (en) | 2011-12-01 | 2014-01-21 | Power Integrations, Inc. | GaN high voltage HFET with passivation plus gate dielectric multilayer structure |
| US9112003B2 (en) | 2011-12-09 | 2015-08-18 | Asm International N.V. | Selective formation of metallic films on metallic surfaces |
| US8940620B2 (en) | 2011-12-15 | 2015-01-27 | Power Integrations, Inc. | Composite wafer for fabrication of semiconductor devices |
| US20130161629A1 (en) * | 2011-12-27 | 2013-06-27 | Applied Materials, Inc. | Zero shrinkage smooth interface oxy-nitride and oxy-amorphous-silicon stacks for 3d memory vertical gate application |
| JP5613188B2 (ja) | 2012-02-13 | 2014-10-22 | 株式会社東芝 | プログラマブルロジックスイッチ |
| JP5957994B2 (ja) * | 2012-03-16 | 2016-07-27 | 富士通株式会社 | 半導体装置の製造方法 |
| JP5620426B2 (ja) * | 2012-03-19 | 2014-11-05 | 株式会社東芝 | 不揮発性半導体記憶装置およびその製造方法 |
| JP2013239597A (ja) * | 2012-05-15 | 2013-11-28 | Toshiba Corp | 半導体集積回路 |
| US8664710B2 (en) * | 2012-06-12 | 2014-03-04 | Macronix International Co., Ltd. | Non-volatile memory and manufacturing method thereof |
| US20140077266A1 (en) * | 2012-09-14 | 2014-03-20 | Power Integrations, Inc. | Heterostructure Transistor with Multiple Gate Dielectric Layers |
| US8928037B2 (en) | 2013-02-28 | 2015-01-06 | Power Integrations, Inc. | Heterostructure power transistor with AlSiN passivation layer |
| TWI739285B (zh) | 2014-02-04 | 2021-09-11 | 荷蘭商Ａｓｍ Ｉｐ控股公司 | 金屬、金屬氧化物與介電質的選擇性沉積 |
| US10047435B2 (en) | 2014-04-16 | 2018-08-14 | Asm Ip Holding B.V. | Dual selective deposition |
| US9816180B2 (en) | 2015-02-03 | 2017-11-14 | Asm Ip Holding B.V. | Selective deposition |
| US9490145B2 (en) | 2015-02-23 | 2016-11-08 | Asm Ip Holding B.V. | Removal of surface passivation |
| US10428421B2 (en) | 2015-08-03 | 2019-10-01 | Asm Ip Holding B.V. | Selective deposition on metal or metallic surfaces relative to dielectric surfaces |
| US10566185B2 (en) | 2015-08-05 | 2020-02-18 | Asm Ip Holding B.V. | Selective deposition of aluminum and nitrogen containing material |
| US10121699B2 (en) | 2015-08-05 | 2018-11-06 | Asm Ip Holding B.V. | Selective deposition of aluminum and nitrogen containing material |
| US10343186B2 (en) | 2015-10-09 | 2019-07-09 | Asm Ip Holding B.V. | Vapor phase deposition of organic films |
| US10695794B2 (en) | 2015-10-09 | 2020-06-30 | Asm Ip Holding B.V. | Vapor phase deposition of organic films |
| US10814349B2 (en) | 2015-10-09 | 2020-10-27 | Asm Ip Holding B.V. | Vapor phase deposition of organic films |
| US9770688B2 (en) * | 2015-10-22 | 2017-09-26 | King Fahd University Of Petroleum And Minerals | Si—Y nanocomposite membrane and methods of making and use thereof |
| US9981286B2 (en) | 2016-03-08 | 2018-05-29 | Asm Ip Holding B.V. | Selective formation of metal silicides |
| KR102182550B1 (ko) | 2016-04-18 | 2020-11-25 | 에이에스엠 아이피 홀딩 비.브이. | 유도된 자기-조립층을 기판 상에 형성하는 방법 |
| US10204782B2 (en) | 2016-04-18 | 2019-02-12 | Imec Vzw | Combined anneal and selective deposition process |
| US11081342B2 (en) | 2016-05-05 | 2021-08-03 | Asm Ip Holding B.V. | Selective deposition using hydrophobic precursors |
| US10453701B2 (en) | 2016-06-01 | 2019-10-22 | Asm Ip Holding B.V. | Deposition of organic films |
| US10373820B2 (en) | 2016-06-01 | 2019-08-06 | Asm Ip Holding B.V. | Deposition of organic films |
| US9803277B1 (en) | 2016-06-08 | 2017-10-31 | Asm Ip Holding B.V. | Reaction chamber passivation and selective deposition of metallic films |
| US10014212B2 (en) | 2016-06-08 | 2018-07-03 | Asm Ip Holding B.V. | Selective deposition of metallic films |
| US11430656B2 (en) | 2016-11-29 | 2022-08-30 | Asm Ip Holding B.V. | Deposition of oxide thin films |
| JP7169072B2 (ja) | 2017-02-14 | 2022-11-10 | エーエスエム アイピー ホールディング ビー．ブイ． | 選択的パッシベーションおよび選択的堆積 |
| US11501965B2 (en) | 2017-05-05 | 2022-11-15 | Asm Ip Holding B.V. | Plasma enhanced deposition processes for controlled formation of metal oxide thin films |
| KR20240112368A (ko) | 2017-05-16 | 2024-07-18 | 에이에스엠 아이피 홀딩 비.브이. | 유전체 상에 옥사이드의 선택적 peald |
| US10224240B1 (en) * | 2017-06-27 | 2019-03-05 | Sandisk Technologies Llc | Distortion reduction of memory openings in a multi-tier memory device through thermal cycle control |
| US10900120B2 (en) | 2017-07-14 | 2021-01-26 | Asm Ip Holding B.V. | Passivation against vapor deposition |
| CN109659361B (zh) | 2017-10-12 | 2022-03-04 | 电力集成公司 | 用于异质结器件的栅极堆叠体 |
| JP7146690B2 (ja) | 2018-05-02 | 2022-10-04 | エーエスエム アイピー ホールディング ビー．ブイ． | 堆積および除去を使用した選択的層形成 |
| JP2020056104A (ja) | 2018-10-02 | 2020-04-09 | エーエスエム アイピー ホールディング ビー．ブイ． | 選択的パッシベーションおよび選択的堆積 |
| US11965238B2 (en) | 2019-04-12 | 2024-04-23 | Asm Ip Holding B.V. | Selective deposition of metal oxides on metal surfaces |
| JP2022541193A (ja) * | 2019-07-19 | 2022-09-22 | インテグリス・インコーポレーテッド | 熱履歴が低減された三次元ｎａｎｄメモリ |
| US11139163B2 (en) | 2019-10-31 | 2021-10-05 | Asm Ip Holding B.V. | Selective deposition of SiOC thin films |
| TW202140832A (zh) | 2020-03-30 | 2021-11-01 | 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 | 氧化矽在金屬表面上之選擇性沉積 |
| TW202204658A (zh) | 2020-03-30 | 2022-02-01 | 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 | 在兩不同表面上同時選擇性沉積兩不同材料 |
| TW202140833A (zh) | 2020-03-30 | 2021-11-01 | 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 | 相對於金屬表面在介電表面上之氧化矽的選擇性沉積 |
| US20210399136A1 (en) * | 2020-06-18 | 2021-12-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and manufacturing method thereof |
Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61127177A (ja) * | 1984-11-27 | 1986-06-14 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH04334067A (ja) * | 1991-05-10 | 1992-11-20 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPH09153492A (ja) * | 1995-11-30 | 1997-06-10 | Sony Corp | 絶縁膜の形成方法 |
| JPH09167807A (ja) * | 1995-12-15 | 1997-06-24 | Toshiba Corp | 半導体装置および半導体装置の製造方法 |
| JPH09219459A (ja) * | 1996-02-13 | 1997-08-19 | Toshiba Corp | 不揮発性半導体記憶装置およびその製造方法 |
| JPH11121713A (ja) * | 1997-10-14 | 1999-04-30 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JP2001308286A (ja) * | 2000-04-24 | 2001-11-02 | Nec Corp | 半導体装置及びその駆動方法 |
| JP2003258130A (ja) * | 2002-03-04 | 2003-09-12 | Hitachi Ltd | 半導体装置の製造方法 |
| JP2004022575A (ja) * | 2002-06-12 | 2004-01-22 | Sanyo Electric Co Ltd | 半導体装置 |
| WO2004070078A1 (en) * | 2003-02-04 | 2004-08-19 | Micron Technology, Inc. | METHOD OF FORMING A Ta2O5 COMPRISING LAYER |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05129625A (ja) | 1991-11-06 | 1993-05-25 | Rohm Co Ltd | 半導体記憶装置 |
| US7235856B1 (en) * | 1997-12-18 | 2007-06-26 | Micron Technology, Inc. | Trench isolation for semiconductor devices |
| KR20010015269A (ko) | 1999-07-12 | 2001-02-26 | 윌리엄 비. 켐플러 | Ｓａｓ 공정을 포함하지 않는 플래시 메모리의 레이아웃및 방법 |
| KR100357692B1 (ko) * | 2000-10-27 | 2002-10-25 | 삼성전자 주식회사 | 비휘발성 메모리소자 및 그 제조방법 |
| US6531350B2 (en) | 2001-02-22 | 2003-03-11 | Halo, Inc. | Twin MONOS cell fabrication method and array organization |
| US6674138B1 (en) * | 2001-12-31 | 2004-01-06 | Advanced Micro Devices, Inc. | Use of high-k dielectric materials in modified ONO structure for semiconductor devices |
| JP2006005313A (ja) * | 2004-06-21 | 2006-01-05 | Toshiba Corp | 半導体装置及びその製造方法 |
| KR100647482B1 (ko) | 2004-09-16 | 2006-11-23 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| JP4734019B2 (ja) * | 2005-04-26 | 2011-07-27 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
| JP2007194582A (ja) * | 2005-12-20 | 2007-08-02 | Tokyo Electron Ltd | 高誘電体薄膜の改質方法及び半導体装置 |
| JP5032145B2 (ja) * | 2006-04-14 | 2012-09-26 | 株式会社東芝 | 半導体装置 |
-
2007
- 2007-02-16 JP JP2007037153A patent/JP5032145B2/ja not_active Expired - Fee Related
- 2007-04-11 KR KR1020070035569A patent/KR100949227B1/ko not_active IP Right Cessation
- 2007-04-13 US US11/783,952 patent/US20070241390A1/en not_active Abandoned
-
2010
- 2010-09-22 US US12/888,140 patent/US8110865B2/en not_active Expired - Fee Related
-
2012
- 2012-01-17 US US13/351,965 patent/US8278697B2/en not_active Expired - Fee Related
Patent Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61127177A (ja) * | 1984-11-27 | 1986-06-14 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH04334067A (ja) * | 1991-05-10 | 1992-11-20 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPH09153492A (ja) * | 1995-11-30 | 1997-06-10 | Sony Corp | 絶縁膜の形成方法 |
| JPH09167807A (ja) * | 1995-12-15 | 1997-06-24 | Toshiba Corp | 半導体装置および半導体装置の製造方法 |
| JPH09219459A (ja) * | 1996-02-13 | 1997-08-19 | Toshiba Corp | 不揮発性半導体記憶装置およびその製造方法 |
| JPH11121713A (ja) * | 1997-10-14 | 1999-04-30 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JP2001308286A (ja) * | 2000-04-24 | 2001-11-02 | Nec Corp | 半導体装置及びその駆動方法 |
| JP2003258130A (ja) * | 2002-03-04 | 2003-09-12 | Hitachi Ltd | 半導体装置の製造方法 |
| JP2004022575A (ja) * | 2002-06-12 | 2004-01-22 | Sanyo Electric Co Ltd | 半導体装置 |
| WO2004070078A1 (en) * | 2003-02-04 | 2004-08-19 | Micron Technology, Inc. | METHOD OF FORMING A Ta2O5 COMPRISING LAYER |
Cited By (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8609487B2 (en) | 2006-04-14 | 2013-12-17 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
| JP2007287856A (ja) * | 2006-04-14 | 2007-11-01 | Toshiba Corp | 半導体装置の製造方法 |
| US9142685B2 (en) | 2007-12-14 | 2015-09-22 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device provided with charge storage layer in memory cell |
| US8742487B2 (en) | 2007-12-14 | 2014-06-03 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device provided with charge storage layer in memory cell |
| US9450108B2 (en) | 2007-12-14 | 2016-09-20 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device provided with charge storage layer in memory cell |
| US8927404B2 (en) | 2008-01-31 | 2015-01-06 | Kabushiki Kaisha Toshiba | Insulating film and semiconductor device including the same |
| JP2009182207A (ja) * | 2008-01-31 | 2009-08-13 | Toshiba Corp | 絶縁膜、およびこれを用いた半導体装置 |
| US9076788B2 (en) | 2008-01-31 | 2015-07-07 | Kabushiki Kaisha Toshiba | Insulating film and semiconductor device including the same |
| JP2009252774A (ja) * | 2008-04-01 | 2009-10-29 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| JP2009277858A (ja) * | 2008-05-14 | 2009-11-26 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
| JP2009283827A (ja) * | 2008-05-26 | 2009-12-03 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| JP2010021204A (ja) * | 2008-07-08 | 2010-01-28 | Toshiba Corp | 半導体装置及びその製造方法 |
| US9252290B2 (en) | 2008-08-08 | 2016-02-02 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory element, nonvolatile semiconductor memory, and method for operating nonvolatile semiconductor memory element |
| US9620653B2 (en) | 2008-08-08 | 2017-04-11 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory element, nonvolatile semiconductor memory, and method for operating nonvolatile semiconductor memory element |
| US9012978B2 (en) | 2008-08-08 | 2015-04-21 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory element, nonvolatile semiconductor memory, and method for operating nonvolatile semiconductor memory element |
| US8987809B2 (en) | 2008-08-08 | 2015-03-24 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory element, nonvolatile semiconductor memory, and method for operating nonvolatile semiconductor memory element |
| US8704290B2 (en) | 2008-08-08 | 2014-04-22 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory element, nonvolatile semiconductor memory, and method for operating nonvolatile semiconductor memory element |
| US9246014B2 (en) | 2008-08-08 | 2016-01-26 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory element, nonvolatile semiconductor memory, and method for operating nonvolatile semiconductor memory element |
| JP2010045074A (ja) * | 2008-08-08 | 2010-02-25 | Toshiba Corp | 不揮発性半導体記憶素子、不揮発性半導体装置及び不揮発性半導体素子の動作方法 |
| JP2015173298A (ja) * | 2010-12-20 | 2015-10-01 | スパンション エルエルシー | エッジに丸みを付けた電界効果トランジスタおよび製造方法 |
| JP2013546206A (ja) * | 2010-12-20 | 2013-12-26 | スパンション エルエルシー | エッジに丸みを付けた電界効果トランジスタおよび製造方法 |
| JP2013128083A (ja) * | 2011-11-15 | 2013-06-27 | Toshiba Corp | 半導体装置及びその製造方法 |
| US8704289B2 (en) | 2011-12-27 | 2014-04-22 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| JP2014120735A (ja) * | 2012-12-19 | 2014-06-30 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2017216393A (ja) * | 2016-06-01 | 2017-12-07 | 株式会社豊田中央研究所 | 電極構造体、電極構造体を用いる半導体装置及び電極構造体の製造方法 |
| US11309322B2 (en) | 2019-03-18 | 2022-04-19 | Kioxia Corporation | Semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20070102408A (ko) | 2007-10-18 |
| US8110865B2 (en) | 2012-02-07 |
| US20070241390A1 (en) | 2007-10-18 |
| US8278697B2 (en) | 2012-10-02 |
| US20120112263A1 (en) | 2012-05-10 |
| US20110012190A1 (en) | 2011-01-20 |
| KR100949227B1 (ko) | 2010-03-24 |
| JP5032145B2 (ja) | 2012-09-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5032145B2 (ja) | 半導体装置 | |
| US8211811B2 (en) | Semiconductor device and method for manufacturing the same | |
| JP4921837B2 (ja) | 半導体装置の製造方法 | |
| US9450108B2 (en) | Nonvolatile semiconductor memory device provided with charge storage layer in memory cell | |
| US7927953B2 (en) | Nonvolatile semiconductor memory device and method for manufacturing the same | |
| CN100552886C (zh) | 非易失性存储器及其制造方法 | |
| JP5443873B2 (ja) | 半導体装置及びその製造方法 | |
| US20100006923A1 (en) | Semiconductor device and method for manufacturing the same | |
| US7374997B2 (en) | Method of manufacturing flash memory device | |
| KR101139556B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| US8270216B2 (en) | Semiconductor storage device and method of manufacturing the same | |
| JP2009260070A (ja) | 半導体装置及びその製造方法 | |
| US7863119B2 (en) | Semiconductor device and method for manufacturing the same | |
| US7972927B2 (en) | Method of manufacturing a nonvolatile semiconductor memory device | |
| JP2009010166A (ja) | 半導体装置およびその製造方法 | |
| JP2009238903A (ja) | 半導体装置及びその製造方法 | |
| JP2009253195A (ja) | 半導体装置の製造方法、及び半導体装置 | |
| US20130256779A1 (en) | Method of manufacturing semiconductor device and semiconductor device | |
| KR20090049533A (ko) | 반도체 소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090312 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110922 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120321 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120518 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20120529 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120605 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120628 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150706 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |