JP2013128083A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】本発明は、良質なシリコン酸化膜を高速で成膜することができる半導体装置の製造方法、及び、良質なシリコン酸化膜を有する半導体装置を提供する。
【解決手段】実施形態にかかる半導体装置の製造方法は、アルミニウム、ボロン、アルカリ土類金属のいずれかの原子を１ｅ１２ａｔｏｍｓ／ｃｍ２以上１ｅ１６ａｔｏｍｓ／ｃｍ２以下の濃度で含み、且つ、金属膜、酸化膜、窒化膜、ホウ化膜、硫化膜のいずれかからなる下地膜を形成し、ＣＶＤ法又はＡＬＤ法により、エトキシ基、ハロゲン基、アルキル基、アミノ基のうちの少なくとも１つを含むシリコンソース、もしくは、シロキ酸系のシリコンソースを用いて、下地膜上にシリコン酸化膜を形成する。
【選択図】図１

Description

本発明の実施形態は、半導体装置及びその製造方法に関する。
半導体装置及びその製造工程においては、シリコン酸化膜が多種多様な用途で用いられている。例えば、シリコン酸化膜は、側壁保護材、配線間絶縁材、セル絶縁膜等として用いられている。
しかしながら、半導体装置の微細化・高集積化が進むにつれて、半導体装置におけるシリコン酸化膜を用いる個所の面積・体積が増大するため、半導体装置の製造においてシリコン酸化膜を成膜する工程にかかる時間の占める割合が高くなる。従って、半導体装置の製造時間を短くするためには、シリコン酸化膜の成膜工程自体にかかる時間をより短くすることが望ましい。もちろん、シリコン酸化膜に対しては、良好な絶縁性等を有することも求められる。
特開２００９−１７０７８１号公報
D.Hausmann et al. Science (2002) Vol.298 P402-406
本発明は、良質なシリコン酸化膜を高速で成膜することができる半導体装置の製造方法、及び、良質なシリコン酸化膜を有する半導体装置を提供する。
本発明の実施形態によれば、半導体装置の製造方法は、アルミニウム、ボロン、アルカリ土類金属のいずれかの原子を１ｅ１２ａｔｏｍｓ／ｃｍ２以上１ｅ１６ａｔｏｍｓ／ｃｍ２以下の濃度で含み、且つ、金属膜、酸化膜、窒化膜、ホウ化膜、硫化膜のいずれかからなる下地膜を形成し、ＣＶＤ法又はＡＬＤ法により、エトキシ基、ハロゲン基、アルキル基、アミノ基のうちの少なくとも１つを含むシリコンソース、もしくは、シロキ酸系のシリコンソースを用いて、前記下地膜上にシリコン酸化膜を形成する。
図１は、第１の実施形態にかかる半導体装置の製造方法を説明するための図である。 図２は、本発明の実施形態を説明するための図（その１）である。 図３は、本発明の実施形態を説明するための図（その２）である。 図４は、本発明の実施形態を説明するための図（その３）である。 図５は、本発明の実施形態を説明するための図（その４）である。 図６は、本発明の実施形態を説明するための図（その５）である。 図７は、第１の実施形態の変形例にかかる半導体装置の製造方法を説明するための図である。 図８は、第２の実施形態にかかる半導体記憶装置の製造方法を説明するための図（その１）である。 図９は、第２の実施形態にかかる半導体記憶装置の製造方法を説明するための図（その２）である。 図１０は、第２の実施形態にかかる半導体記憶装置の製造方法を説明するための図（その３）である。 図１１は、第３の実施形態にかかる半導体記憶装置を説明するための断面図である。 図１２は、第３の実施形態の変形例にかかる半導体記憶装置を説明するための断面図である。 図１３は、第４の実施形態にかかる半導体装置の断面図である。 図１４は、第５の実施形態にかかる半導体記憶装置の図である。 図１５は、第３の実施形態の他の変形例にかかる半導体記憶装置を説明するための断面図（その１）である。 図１６は、第３の実施形態の他の変形例にかかる半導体記憶装置を説明するための断面図（その２）である。 図１７は、図１４の半導体記憶装置の拡大図である。 図１８は、第６の実施形態にかかる半導体記憶装置を説明するための図（その1）である。 図１９は、第６の実施形態にかかる半導体記憶装置を説明するための図（その２）である。 図２０は、第７の実施形態にかかる半導体記憶装置の図である。
以下、図面を参照して、実施形態を説明する。ただし、本発明はこの実施形態に限定されるものではない。なお、全図面にわたり共通する部分には、共通する符号を付すものとし、重複する説明は省略する。また、図面は発明の説明とその理解を促すための模式図であり、その形状や寸法、比などは実際の装置とは異なる個所もあるが、これらは以下の説明と公知の技術を参酌して適宜、設計変更することができる。
（第１の実施形態）
図１を用いて、本実施形態を説明する。ここでは、半導体装置の製造工程において半導体基板１上にシリコン酸化膜４を成膜する方法を例に説明する。
まず、図１（ａ）に示すように、半導体基板１を準備する。この半導体基板１は、シリコン基板に限定されるものではなく、他の基板（例えば、ＳｉＧｅ基板など）でも良い。また、その表面には種々の膜や段差、半導体素子といった構造物等が形成されていても良い。
次に、図１（ｂ）に示すように、半導体基板１の表面上にアルミニウム原子を吸着させる。以下、アルミニウム原子を吸着させる場合を例に説明するが、アルミニウム原子のかわりに、ボロン原子や、ベリリウム、マグネシウム、カルシウム、ストロンチウム、バリウム等のアルカリ土類金属原子を吸着させても良い。
原子を吸着させて形成した膜を、金属膜、酸化膜、窒化膜、ホウ化膜、硫化膜などいずれの状態にしても良く、これらの混合膜にしても良い。酸化膜、窒化膜、ホウ化膜、硫化膜にする場合には、アルミニウム原子等を吸着させた後に、後に説明するような処理を行い、下地膜３を形成する。また、下地膜３を金属膜、窒化膜、ホウ化膜、硫化膜にした場合には、その上にシリコン酸化膜４を成膜する際に、アルミニウム等の原子は酸化されやすいことから、下地膜３の表面が酸化されることとなる。
また、下地膜３中のアルミニウム等の原子の濃度は、詳細については後で説明するが、シリコン酸化膜４の成膜速度を増加させるためには、面密度にして１ｅ１２ａｔｏｍｓ／ｃｍ２以上であれば良く、特にその上限は限定されない。ただし、下地膜３上に成膜するシリコン酸化膜４に対して良好な絶縁性を求める場合には、原子の濃度は、面密度にして１ｅ１６ａｔｏｍｓ／ｃｍ２以下にすることが好ましい。例えば、下地膜３がアルミニウム酸化膜からなり、１ｅ１２ａｔｏｍｓ／ｃｍ２以上１ｅ１６ａｔｏｍｓ／ｃｍ２以下のアルミニウム原子の濃度を得ようとする場合、下地膜３の膜厚は、０．００１ｎｍから１ｎｍ程度のものとなる。
そして、アルミニウム等の原子の吸着方法は、様々な方法を用いることができ、例えば、後で説明するようなＡＬＤ（Atomic Layer Deposition）法、原子を含むガスを処理炉内に導入するような化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法、物理的な方法で励起した原子を吸着させる物理気相成長（Physical Vapor Deposition：ＰＶＤ）法、原子を含む溶液を半導体基板１に塗布するような塗布法、原子を含む溶液中に半導体基板１を浸す浸漬法等を用いることができる。また、この原子の吸着は、薄い膜を形成することが可能な条件で行うことが好ましく、例えば室温から５００℃程度の温度範囲で行うことが好ましい。表面吸着反応は、原子の吸着と脱離との競合反応であり、温度が高すぎると原子の脱離が支配的となるため、所望の濃度の原子を吸着させることが困難となる。さらに、シリコンソースの分解が起きてしまったり、ＣＶＤ反応が起きることによって面内での吸着量の均一性が悪化したりするなどの問題が起きることがある。一方、温度が低すぎると、例えば酸化剤によるシリコンソースへの反応が弱くなるために、シリコンソース中の有機基が多く残ってしまい、それによって欠陥等が形成され、最終的には所望の電気特性を有するシリコン酸化膜が得られないという問題が起きることがある。従って、用いるシリコンソースの種類とシリコン酸化膜に求める電気特性等とに応じて、吸着温度を調整することが好ましい。
より具体的には、アルミニウム原子の吸着は、例えば、減圧した炉内にトリメチルアルミニウム（ＴＭＡ）を導入して、ＡＬＤ法により行うことができる。そして、下地膜３を酸化膜としたい場合には、雰囲気内のＴＭＡを排除し、不活性ガスでのパージを行った後に、酸化剤を炉内に導入することにより、図１（ｂ）に示すような下地膜３を得ることができる。酸化剤としては、例えば、水、酸素、オゾン、亜酸化窒素、又は、物理的な方法で励起したラジカル酸素等を用いることができる。以下の説明においては、酸化膜からなる下地膜３を用いる場合を例として説明する。なお、下地膜３を窒化膜としたい場合には、酸化剤のかわりに窒化剤を炉内に導入すれば良い。窒化剤としては、アンモニア、ヒドラジン、又は、物理的な方法で励起したラジカル窒素等を用いることができる。同様に、下地膜３をホウ化膜としたい場合には、ジボランや塩化ボロン等のホウ素化合物をホウ化剤として用いれば良く、下地膜３を硫化膜としたい場合には、硫化水素等を硫化剤として用いれば良い。
次に、図１（ｃ）に示すように、下地膜３の上に、シリコン酸化物４を成膜する。詳細は後で説明するが、下地膜３の上にシリコン酸化膜４を成膜することにより、シリコン酸化膜４の成膜速度を増加することができる。シリコン酸化膜４の成膜としては、以下に説明するようなシリコンソースを用いて、シリコン原子の吸着と酸化とを交互に繰り返すＡＬＤ法、シリコンソースもしくはシリコンソースと酸化剤とを同時に炉内に供給するＣＶＤ法やプラズマＣＶＤ法等、いずれの方法を用いても行うことができる。そして、シリコン酸化物４の成膜は、加熱による他の膜の劣化等を避けるために、室温から８００℃程度の温度範囲で実施することが好ましい。また、シリコン酸化物４の成膜は、下地膜３が形成された半導体基板１を一旦大気に暴露して別の炉で行う非連続処理で行っても良く、また、下地膜３が形成された半導体基板１を大気に暴露せずに減圧して同一の炉で行う連続処理や、また、半導体基板１を大気に暴露せずに異なる炉で行う連続処理で行っても良い。
シリコン酸化膜４の成膜を行うためのシリコンソースとしては、シランもしくはジシラン、及び、ハロゲン基、エトキシ基、アルキル基、アミノ基のうちの少なくとも１つを含むシリコンソース、もしくは、シロキ酸系のシリコンソース等が挙げられる。詳細には、ハロゲン基を含むシリコンソースとしては、ジクロロシラン（ＤＣＳ）、ヘキサクロロジシラン（ＨＣＤ）等が、エトキシ基を含むものとしては、テトラエトキシシラン（ＴＥＯＳ）等が、アミノ基を含むものとしては、トリスジメチルアミノシラン、ビスターシャルブチルアミノシラン（ＢＴＢＡＳ）、ジイソプロピルアミノシラン等が、アルキル基を含むものとしてはテトラメチルシラン等が挙げられ、シロキ酸系のシリコンソースとしては、テトラメチルシクロテトラシロキサン、オクタメチルシクロテトラシロキサン等を挙げることができる。また、アミノ基、アルキル基の両者を持った化合物、ヘキサメチルジシラザン等も挙げることができる。
上記に挙げたシリコンソースは、シラノール系のものとは異なりＯＨ基を含んでいない。従って、上記に挙げたシリコンソースを用いて成膜することにより、シリコン酸化膜４中にダングリングボンドが多く生じることを避けることができ、よって、良質なシリコン酸化膜４を得ることができる。また、上記に挙げたシリコンソースは安価であるため、半導体装置の製造にかかるコストを抑えることができる。さらに、本実施形態においては、ポリシラザン等の溶液を塗布してシリコン酸化膜を形成する（塗布法）のではなく、ＡＬＤ法やＣＶＤ法により成膜していることから、塗布法により形成されたものと比べて、シリコン酸化膜４中の炭素の量を抑えることができる。例えば、本実施形態においては、シリコン酸化膜４中の炭素の量を１ｅ１９ａｔｏｍｓ／ｃｍ３以下とすることができる。
本実施形態によれば、アルミニウム等の原子を含む下地膜を形成し、その上にシリコン酸化膜を成膜することにより、シリコン酸化膜の成膜速度を増加することができる。従って、より短時間で所望のシリコン酸化膜を得ることができ、ひいては半導体装置の製造時間を短くすることができる。以下、その詳細を説明する。
本発明者らは、シリコン基板の上に様々な原子を含む下地膜を形成し、その下地膜の上にシリコン酸化膜を形成して得られたシリコン酸化膜の評価を独自に行った。図２は、様々な原子からなる下地膜の上に同じ条件でシリコン酸化膜を成膜した際の、シリコン酸化膜の膜厚を比較したものである。
詳細には、図２において基準となるサンプル（増膜率が１となるサンプル）は、シリコン基板の上に、ＴＥＯＳとオゾンとを用いて、成膜温度５５０℃においてＡＬＤ法によりシリコン酸化膜を成膜したものである。このシリコン酸化膜の膜厚は６ｎｍである。さらに、他のサンプルは、シリコン基板の上に、ランタン原子、マグネシウム原子、アルミニウム原子をそれぞれ吸着させ、先に説明した６ｎｍの膜厚のシリコン酸化膜を成膜した条件と同じ条件で、シリコン酸化膜を成膜し、得られたシリコン酸化膜の膜厚を基準となるサンプルの膜厚に対して比較したものである。なお、シリコン酸化膜の膜厚は、ＭＩＳ（Metal-Insulator-Semiconductor）キャパシタを用いた電気的方法によって測定した。この図２から、アルミニウム原子、マグネシウム原子を含む下地膜においては、その上に成膜されるシリコン酸化膜の成膜速度が増加していることがわかる。
次に、本発明者らは、シリコン基板の上に直接シリコン酸化膜を成膜したサンプルと、シリコン基板の上にアルミニウム原子を含む下地膜を形成し、その上にシリコン酸化膜を成膜したサンプルとの比較を行った。このような２つのサンプルに対して、シリコン酸化膜の成膜時間に対するシリコン酸化膜の膜厚の関係を示したものが図３である。
詳細には、図３中のアルミニウム有りのサンプルは、ＴＭＡをアルミニウムソースとして用い、成膜温度を室温から５００℃、成膜圧力を０．１Ｔｏｒｒから１０Ｔｏｒｒの条件の下で、ＡＬＤ法を用いて、アルミニウム原子を１ｅ１２ａｔｏｍｓ／ｃｍ２以上１ｅ１６ａｔｏｍｓ／ｃｍ２以下の濃度で含む下地膜をシリコン基板上に形成し、その下地膜の上に、シリコンソースとしてＴＥＯＳを用い、流量を１０から２０００ｓｃｃｍ、成膜圧力を０．１Ｔｏｒｒから７６０Ｔｏｒｒ、成膜温度を６００℃から７５０℃とした条件の下で、ＣＶＤ法によりシリコン酸化膜を成膜したものである。一方、図３中のアルミニウム無しのサンプルは、図３中のアルミニウム有りのサンプルと同様の条件で、シリコン基板上に直接シリコン酸化膜を成膜したものである。なお、シリコン酸化膜の膜厚は、光学的方法によって測定した。この図３からも、アルミニウム原子を含む下地膜の上に成膜することにより、シリコン酸化膜の成膜速度が増加していることがわかる。
さらに、本発明者らは、アルミニウム原子を含む下地膜の上にシリコン酸化膜を成膜する際において、成膜温度がどのようにシリコン酸化膜の成膜速度に影響を与えるのかを調べた。
図４は、成膜圧力一定（Ｐａ＝２００Ｐａ）及び成膜時間一定のもとで、成膜速度の増加率を成膜温度に対して示した図である。サンプルの作成条件等は図３の場合と同様であり、基準となるサンプル（増膜率が１となるサンプル）は、図２と同様に直接シリコン基板の上にシリコン酸化膜を成膜したものである。この図４から、成膜温度が低いほど、下地膜によるシリコン酸化膜の成膜速度の増加が大きいことが分かる。すなわち、本実施形態においては、成膜温度を大幅に上げることなく、シリコン酸化膜の成膜速度を増加させることができる。
本実施形態によれば、アルミニウム等の原子を含む下地膜を形成し、その上にシリコン酸化膜を成膜することにより、アルミニウム等の原子が触媒となることから、シリコン酸化膜の成膜速度を増加させることができる。従って、より短時間で所望のシリコン酸化膜を得ることができ、ひいては半導体装置の製造時間を短くすることができる。また、成膜温度を大幅に上げることなく、シリコン酸化膜の成膜速度を増加させることができるため、加熱による他の膜の劣化等を避けることできる。
加えて、本実施形態によれば、ＯＨ基を有していないシリコンソースを用いて成膜することにより、シリコン酸化膜中にダングリングボンドが多く生じることを避けることができ、良質なシリコン酸化膜を得ることができる。さらに、本実施形態によれば、ＡＬＤ法やＣＶＤ法によりシリコン酸化膜を成膜していることから、塗布法により形成されたものと比べて、シリコン酸化膜中の炭素の量を抑えることができる。また、安価であるシリコンソースを用いることができるため、半導体装置の製造にかかるコストを抑えることができる。
さらに、本実施形態によれば、アルミニウム等の原子を含む下地膜を形成し、その上にシリコン酸化膜を成膜することにより、より良好な絶縁特性を有する、すなわちリーク電流が低減されたシリコン酸化膜を得ることができる。以下にその詳細を説明する。
本発明者らは、アルミニウム原子を含む下地膜を形成し、その上にシリコン酸化膜を成膜した場合、シリコン酸化膜の絶縁特性がどのように変化するのかを調べた。こうして得たのが、図５に示す、印加電界に対するシリコン酸化膜の電流密度の関係を示した図である。
詳細には、図５中のアルミニウム無しのサンプルは、シリコン基板上にシリコン酸化膜を成膜して得たＭＩＳキャパシタであり、図５中のアルミニウム有りのサンプルは、シリコン基板とシリコン酸化膜との間にアルミニウム原子を吸着させて得たＭＩＳキャパシタである。これらのサンプルの作成条件は、図３の場合と同様であり、アルミニウム原子の濃度については１ｅ１４ａｔｏｍｓ／ｃｍ２となるようにした。そして、これらのサンプルに対して、電子をシリコン基板側からシリコン酸化膜に注入して得た結果が図５となる。この図５においては、横軸は印加電圧を示し、縦軸は指数換算されたリーク電流密度を示す。この図５から、アルミニウム有りＭＩＳキャパシタは、アルミニウム無しのＭＩＳキャパシタに比べて、リーク電流が約１．５桁程度低減していることが明らかになった。
さらに、本発明者らは、アルミニウム原子の濃度とリーク電流との関係について調べたところ、図６に示すような結果を得ることができた。この図６によれば、このリーク電流の低減効果は、アルミニウム原子の濃度が、１ｅ１２ａｔｏｍｓ／ｃｍ２以上１ｅ１６ａｔｏｍｓ／ｃｍ２以下の間にある場合に得られることが明らかになった。
本発明者らは、アルミニウム等の原子を含む下地膜を形成し、その上にシリコン酸化膜を成膜することにより、シリコン酸化膜のリーク電流が低減する理由としては、シリコン酸化膜のバリアハイトが変調・増大するためだと推察している。以下にその詳細を説明する。ここでは、アルミニウム酸化膜からなる下地膜を形成する場合を例に説明する。
下地膜であるアルミニウム酸化膜の上にシリコン酸化膜を成膜した場合、言い換えると、異なる酸化膜を積層した場合、界面での酸素密度が異なっている。そして、その界面における酸素密度の違いを緩和するように、酸素密度が低濃度である側に酸素イオンがシフトする。また、下地膜を薄くした場合には、その中の結合が弱いため、酸素イオンがシフトしやすいと考えられる。このように酸素イオンがシフトした場合、異なる酸化膜による界面に電気双極子(ダイポール)が生成される。さらに、この電気双極子は酸化膜のエネルギーバンド構造を変調させる。詳細には、電子の注入側となる酸化膜に正の電荷が、電子の注入側とは反対側に位置する酸化膜に負の電荷が配置されるように電気双極子が生成された場合には、電子に対する障壁を増大させる側にエネルギーバンドを変調するため、電子のトンネル確率が減少し、リーク電流が減少することとなる。なお、光電子分光法によりアルミニウム酸化膜からなる下地膜の上にシリコン酸化膜を成膜した場合には、半導体基板の上に直接シリコン酸化膜を成膜した場合と比べて、バリアハイト（電子障壁）にして０．２ｅＶから０．５ｅＶ程度高くなっていることを本発明者らは確認している。
また、この下地膜が、金属膜、窒化膜、ホウ化膜、硫化膜等である場合においても、下地膜の上にシリコン酸化膜を形成した際に下地膜の表面が酸化されるため、先に説明したような異なる酸化膜による界面が存在することとなる。従って、その界面に電気双極子が生成され、それによりバリアハイトが高くなる。よって、リーク電流が減少することとなる。
さらに、アルミニウム原子のかわりに、ベリリウム、マグネシウム、カルシウム、ストロンチウム、バリウム等のアルカリ土類金属原子を用いた場合には、原子番号の小さい原子ほど、酸素保有密度が高くなるため、より大きな電気双極子が生成すると考えられる。従って、下地膜の形成に用いられる原子として、より小さな原子番号の原子を用いることが好ましい。また、ボロン原子を用いた場合には、ボロン原子はアルミニウム原子よりも原子量が小さく、酸素密度をより高密度に有するため、より大きな電気双極子を生成すると考えられる。しかしながら、ボロン原子はシリコン酸化膜中に拡散しやすいことから、電気双極子を生成させるためにはボロン原子の拡散を避けることが好ましく、例えば、低温でシリコン酸化膜を成膜したり、ボロン窒化膜からなる下地膜を用いたりすることが好ましい。
従って、本実施形態によれば、アルミニウム等の原子を含む下地膜を形成し、その上にシリコン酸化膜を成膜することにより、その成膜速度が増加するだけでなく、より良好な絶縁特性を有する、すなわちリーク電流が低減されたシリコン酸化膜を得ることができる。
さらに、本発明者らは、これまで説明したような下地膜を形成したことにより、半導体装置において新たな問題を生じることがないかどうかの確認を行った。詳細には、シリコン基板の上にアルミニウム酸化膜からなる下地膜を形成し、その上にシリコン酸化膜を成膜し、さらに、その上にシリコン窒化膜やシリコン酸化膜を形成して得たサンプルの断面に対して、アルミニウム原子がどのように分布しているのかを測定した。そうしたところ、様々な工程を経た後であっても、アルミニウム原子はシリコン基板とシリコン酸化膜との間に偏在したままであることが明らかとなり、他の膜に影響を与えるものではないことを確認した。
なお、本実施形態において、得ようとするシリコン酸化膜４の膜厚が１００ｎｍ以上となる場合には、下地膜３の効果を十分に発揮させ、シリコン酸化膜４の成膜速度を増加させるために、例えば、シリコン酸化膜４を所定の膜厚に成膜した毎に、シリコン酸化膜４の成膜を一度止めて、再度、その上に下地膜３を形成し、その上に所定の膜厚のシリコン酸化膜４を成膜するといったように、シリコン酸化膜４が所望の膜厚となるまで、下地膜３の形成とシリコン酸化膜４の成膜とを繰り返し行っても良い。
また、本実施形態は、同時に半導体基板を複数枚処理することができるバッチ炉で実施しても良いし、単数枚の半導体基板を処理することができる枚葉炉で処理しても良い。
（第１の実施形態の変形例）
本実施形態の変形例として、シリコン窒化膜を形成した後に、その上にアルミニウム原子を含む下地膜を形成するものが挙げられる。このように、シリコン窒化膜を形成することにより、電気双極子の効果をより確実に得ることができる。図７を用いて、本実施形態の変形例を説明する。なお、以下の本実施形態の変形例の説明において、第１の実施形態と同じ構成および機能を有する部分は、第１の実施形態と同じ符号を付し、その説明は省略するものとする。
まず、図７（ａ）に示すように、第１の実施形態と同様に、例えばシリコン基板からなる半導体基板１を準備する。
次に、図７（ｂ）に示すように、半導体基板１の上にシリコン窒化膜２を形成する。このシリコン窒化膜２は、例えば０．５ｎｍ以上の膜厚を有するコンフォーマルな膜であることが好ましい。また、シリコン窒化膜２の形成方法は、特に限定されるものではなく、周知の方法を用いることができる。なお、シリコン窒化膜２は誘電率が高いため、膜厚を厚くすることによりリーク電流を抑えることができるが、例えば、２つの電極に挟まれたシリコン酸化膜４を形成しようとする場合には、シリコン窒化膜２を厚くすると２つの電極間のカップリング容量が大きくなるため、このカップリング容量を抑えたい場合には、シリコン窒化膜２を厚くしないことが好ましい。
そして、第１の実施形態と同様に、シリコン窒化膜２の表面上にアルミニウム原子を含む下地膜３を形成し、さらに、酸化剤を炉内に導入することにより、図７（ｃ）に示すような、アルミニウム酸化膜からなる下地膜３を得ることができる。
次に、図７（ｄ）に示すように、第１の実施形態と同様に、下地膜３の上にシリコン酸化物４を成膜する。
この変形例によれば、シリコン窒化膜２を形成した後に、その上にアルミニウム原子を含む下地膜３を形成することにより、電気双極子の効果をより確実に得ることができる。以下にその詳細を説明する。
例えば、シリコン基板１上に、アルミニウム酸化膜からなる下地膜３を形成し、その上にシリコン酸化膜４を成膜した場合、その形成工程の間に、アルミニウム酸化膜３に含まれる酸素によりシリコン基板１の表面が酸化され、シリコン基板１と下地膜３との間に、シリコン酸化膜（以下、シリコン基板側のシリコン酸化膜と呼ぶ）が生成してしまう。このような場合、シリコン基板側のシリコン酸化膜と下地膜３との界面にも電気双極子が生成するが（以下、寄生の電気双極子と呼ぶ）、この寄生の電気双極子は、下地膜３とシリコン酸化膜４との界面の電気双極子（以下、所望の電気双極子と呼ぶ）と反対の向きを有する。従って、所望の電気双極子の効果が、寄生の電気双極子により打ち消されてしまうことがある。
しかしながら、この変形例によれば、シリコン基板１の上にシリコン窒化膜２を形成することにより、シリコン基板１の酸化を避けることができ、ひいてはシリコン基板側のシリコン酸化膜と下地膜３との界面に寄生の電気双極子が生成することを避けることができる。従って、下地膜３とシリコン酸化膜４との界面に生成する所望の電気双極子の効果をより確実に得ることができ、良好な絶縁特性を有するシリコン酸化膜４を得ることができる。
（第２の実施形態）
図８から図１０を用いて、本実施形態を説明する。ここでは、半導体記憶装置の製造方法における、シリコン酸化膜からなるハードマスクの形成を例に説明をするが、本発明はこれに限定されるものではなく、他の半導体装置等やその部位に適用することができる。なお、以下の本実施形態の説明において、第１の実施形態と同じ構成および機能を有する部分は、第１の実施形態と同じ符号を付し、その説明は省略するものとする。なお、この図８から図１０は、半導体記憶装置のメモリセル領域においてワード線に沿って切った断面に対応するものである。
まず、図８（ａ）に示すように、ｐ型シリコン基板１上（もしくはｎ型シリコン基板上にｐ型ウェルを形成したもの）にゲート絶縁膜２２をその膜厚が例えば１ｎｍから１５ｎｍ程度となるように形成し、その上にＣＶＤ法によって電荷蓄積膜（浮遊ゲート；ＦＧ）２３をその膜厚が例えば５ｎｍから５０ｎｍ程度となるように形成し、さらに、その上にＣＶＤ法によってシリコン窒化膜２４をその膜厚が例えば５０ｎｍから２００ｎｍ程度となるように形成する。
次に、シリコン窒化膜２４上にアルミニウム原子を含む下地膜３を形成する。第１の実施形態と同様に、アルミニウム原子の吸着は、例えば、減圧の炉内にＴＭＡを導入することにより行うことができる。この際のアルミニウム原子の濃度は、例えば１ｅ１４ａｔｏｍｓ／ｃｍ２とした。次いで、雰囲気内のＴＭＡを排除し、不活性ガスでのパージを行った後に、炉内にオゾンを導入して、吸着したアルミニウム原子を酸化させることにより、図８（ｂ）に示すような、アルミニウム酸化膜からなる下地膜３を得る。なお、この下地膜３は、第１の実施形態と同様に、アルミニウム原子を含む膜や酸化膜に限定されるものではない。
そして、図９（ｃ）に示すように、第１の実施形態と同様に、炉内にＴＥＯＳを導入し、下地膜３の上に、シリコン酸化膜４をその膜厚が例えば５０ｎｍから４００ｎｍ程度となるように成膜する。ここでは、成膜温度７００℃の条件の下でＣＶＤ法により行った。このように、アルミニウム原子を含む下地膜３の上にシリコン酸化膜４を成膜することにより、シリコン酸化膜４の成膜速度を、下地膜３のない場合の約３ｎｍ／ｍｉｎから、約６ｎｍ／ｍｉｎへと倍増させることができる。
次いで、成膜したシリコン酸化膜４の上にフォトレジスト（不図示）を塗布し、露光描画によりフォトレジストに対してパターニングを行う。そして、フォトレジストをマスクにしてシリコン酸化膜４をエッチングすることにより、シリコン酸化膜４に対してパターニングを行う。さらに、フォトレジストを除去し、パターニングされたシリコン酸化膜４をハードマスクにして、下地膜３とシリコン窒化膜２４と電荷蓄積膜２３とゲート絶縁膜２２とシリコン基板１とをエッチングして、図９（ｄ）に示すように、素子分離溝２６とメモリセル２１とを形成する。
さらに、図１０（ｅ）に示すように、素子分離溝２６を埋め込むように、素子分離絶縁膜２７をその膜厚が例えば２００ｎｍから１５００ｎｍとなるように形成する。
本実施形態によれば、アルミニウム原子を含む下地膜３を形成し、その上にハードマスクとしてシリコン酸化膜４を成膜することにより、シリコン酸化膜４の成膜速度を増加させることができる。従って、より短時間で所望のシリコン酸化膜４を得ることができ、ひいては半導体装置の製造時間を短くすることができる。また、本実施形態によれば、ＯＨ基を有していないシリコンソースを用いてシリコン酸化膜４を成膜することにより、シリコン酸化膜４中にダングリングボンドが多く生じることを避けることができ、良質なシリコン酸化膜４を得ることができる。従って、シリコン酸化膜４に精度のよいパターンを形成することができる。
（第３の実施形態）
図１１を用いて本実施形態を説明する。ここでは、半導体記憶装置における素子分離絶縁膜３７と層間絶縁膜４０との形成に適用した場合を例に説明するが、本発明はこれに限定されるものではなく、他の半導体装置等やその部位に適用することができる。なお、以下の本実施形態の説明において、第１及び第２の実施形態と同じ構成および機能を有する部分は、第１及び第２の実施形態と同じ符号を付し、その説明は省略するものとする。なお、図１１は、半導体記憶装置のメモリセル領域における断面図であって、詳細には、図１１の（ａ）は、ワード線に沿って切った半導体記憶装置の断面図であり、図１１の（ｂ）は、ビット線に沿って切った半導体記憶装置の断面図である。
詳細には、本実施形態の半導体記憶装置は、図１１（ａ）に示されるように、半導体基板１と、半導体基板１上に形成された複数のメモリセル２１とを有する。メモリセル２１は、ゲート絶縁膜２２と電荷蓄積膜２３との積層からなり、半導体基板１に形成された素子分離溝２６により、各メモリセル２１は隔てられている。この素子分離溝２６には、シリコン酸化膜からなる素子分離絶縁膜３７が埋め込まれており、さらに、メモリセル２１と素子分離絶縁膜３７との間には、アルミニウム原子を吸着し、それを酸化処理して得たアルミニウム酸化膜からなる下地膜３が設けられている。この下地膜３は、第１の実施形態と同様に、アルミニウム原子を含む膜や酸化膜に限定されるものではなく、ボロン、アルカリ土類金属のいずれかの原子を含むものでも良いが、メモリセル２１を構成する各層を電気的に絶縁するために、酸化膜、窒化膜等の絶縁膜であることが好ましい。また、下地膜３中のアルミニウム原子の濃度は、第１の実施形態と同様に、面密度にして１ｅ１２ａｔｏｍｓ／ｃｍ２以上１ｅ１６ａｔｏｍｓ／ｃｍ２以下であることが好ましい。なお、下地膜３の膜厚としては、半導体記憶装置の微細化に従って素子分離溝２６の幅も狭くなっており、そのような場合であってもより確実に素子分離溝２６に素子分離絶縁膜３７を形成するためには、下地膜３はより薄いものが好ましく、例えば下地膜３の膜厚としては、０．００１ｎｍから１ｎｍ程度のものが好ましい。そして、メモリセル２１の上面と素子分離絶縁膜３７の上面とを覆うように、電極間絶縁膜３８が形成され、その上には制御電極膜３９が形成されている。
また、本実施形態の半導体記憶装置は、図１１（ｂ）に示されるように、半導体基板１と、半導体基板１上に形成された複数のメモリセル２１とを有する。メモリセル２１の上には、電極間絶縁膜３８と制御電極膜３９とが形成されており、隣り合うメモリセル２１は、シリコン酸化膜からなる層間絶縁膜４０により隔てられている。さらに、この層間絶縁膜４０とメモリセル２１との間には、アルミニウム原子を吸着し、それを酸化処理して得たアルミニウム酸化膜からなる下地膜３が設けられている。この下地膜３は、第１の実施形態と同様に、アルミニウム原子を含む膜や酸化膜に限定されるものではないが、メモリセル２１を構成する各層を電気的に絶縁するために、酸化膜、窒化膜等の絶縁膜であることが好ましい。また、下地膜３中のアルミニウム原子の濃度については、メモリセル２１と素子分離絶縁膜３７との間の下地膜３と同様であることが好ましい。
なお、本実施形態においても、第１の実施形態の変形例と同様に、メモリセル２１と下地膜３との間に、図１２（ａ）及び図１２（ｂ）に示すようにシリコン窒化膜２を形成しても良い。
また、本実施形態においても、下地膜３と素子分離絶縁膜３７又は層間絶縁膜４０との積層を１層形成する場合に限定されるものではなく、このような積層を複数形成しても良い。
本実施形態の半導体記憶装置の製造方法については、周知の半導体記憶装置の製造方法を用いることができるが、素子分離絶縁膜３７及び層間絶縁膜４０の形成の際には、これまで説明した実施形態と同様の方法を用いて、下地膜３を形成し、その上にシリコン酸化膜からなる素子分離絶縁膜３７及び層間絶縁膜４０を形成する。
本実施形態によれば、アルミニウム原子を含む下地膜３を形成し、その上にシリコン酸化膜からなる素子分離絶縁膜３７及び層間絶縁膜４０を形成することにより、素子分離絶縁膜３７及び層間絶縁膜４０の成膜速度を増加させることができ、従って、半導体記憶装置の製造時間を短くすることができる。また、本実施形態によれば、ＯＨ基を有していないシリコンソースを用いて成膜することにより、素子分離絶縁膜３７及び層間絶縁膜４０中にダングリングボンドが多く生じることを避けることができ、よって、良質な素子分離絶縁膜３７及び層間絶縁膜４０を得ることができる。そして、ＡＬＤ法やＣＶＤ法により成膜していることから、塗布法により形成されたものと比べて、素子分離絶縁膜３７及び層間絶縁膜４０中の炭素の量を抑えることができる。例えば、本実施形態においては、素子分離絶縁膜３７及び層間絶縁膜４０中の炭素の量を１ｅ１９ａｔｏｍｓ／ｃｍ３以下とすることができる。
さらに、本実施形態によれば、下地膜３と素子分離絶縁膜３７及び層間絶縁膜４０との界面に電気双極子を生成することから、素子分離絶縁膜３７及び層間絶縁膜４０の絶縁特性をより良好なものとし、隣り合うメモリセル２１間のリーク電流を抑えることができる。
また、本実施形態によれば、図１１（ｂ）に示すように、メモリセル２１と層間絶縁膜４０との間に、アルミニウム原子等を含む酸化膜等からなる下地膜３を設けることにより、メモリセル２１（半導体記憶装置）の書き込み／消去動作の速度を向上させ、且つ、漏れ電流を抑制することができる。
詳細には、アルミニウム原子等を含む酸化膜等は負の固定電荷を有する傾向を持つことが知られている。従って、本実施形態においては、ｎ型の拡散層のキャリアである電子は、下地膜３の有する負の固定電荷に対して反発するように、半導体基板１の表面近傍ではなく、半導体基板１の表面から少し入り込んだ領域を移動する。よって、表面散乱の影響を受けにくくなることから、電子の移動度が向上し、メモリセル２１の書き込み／消去動作の速度を向上させることができる。さらに、本実施形態においては、下地膜３の固定電荷の影響により、半導体基板１の表面近傍ではなく、半導体基板１の表面から少し入り込んだ領域を電子が移動することとなるため、下地膜３を設けていないメモリセルと比べて、電子の移動する範囲（電子の移動の経路）が限定されることとなる。従って、メモリセル２１のソース／ドレイン（不図示）間の漏れ電流を抑えることができる。すなわち、本実施形態によれば、漏れ電流を抑制することで、メモリセル２１のチャネル長が短くなることを防ぐことができる。
なお、本実施形態においては、図１１（ａ）及び（ｂ）に示すようなメモリセル２１と素子分離絶縁膜３７との間、及び、メモリセル２１と層間絶縁膜４０との間の両方に、下地膜３を設けることに限定するものでなく、どちらか一方に下地膜３を設けても良い。
（第３の実施形態の変形例）
本実施形態の変形例として、図１５（ａ）及び図１５（ｂ）に示すような、素子分離溝２６の下部側壁上に選択的に下地膜３を形成するものが挙げられる。このようにすることで、素子分離溝２６に、ボイドを生ずることなくシリコン酸化膜からなる素子分離絶縁膜３７及び層間絶縁膜４０を形成することができる。
詳細には、これまで説明したように、下地膜３の上にシリコン酸化膜を成膜する場合には、下地膜３がない個所にシリコン酸化膜を成膜する場合に比べて、シリコン酸化膜の成膜速度が増加する。本変形例は、このようなシリコン酸化膜の成膜速度の違いを利用したものであり、すなわち、素子分離溝２６の下部側壁上に下地膜３を介して成膜されたシリコン酸化膜は、素子分離溝２６の上部側壁上に成膜されたシリコン酸化膜に比べて早く成膜されるため、素子分離溝２６の上部が先にシリコン酸化膜によりふさがれることなく、よってボイドを生じることなく素子分離溝２６にシリコン酸化膜からなる素子分離絶縁膜３７及び層間絶縁膜４０を形成することができる。
また、他の変形例として、図１６（ａ）及び図１６（ｂ）に示すような、隣り合うメモリセル２１の間の素子分離溝２６の上部側壁上に選択的に下地膜３を形成するものが挙げられる。このようにすることで、素子分離溝２６に、エアギャップ５０を効率的に形成することができる。やはり、この変形例においても、下地膜３によるシリコン酸化膜の成膜速度の違いを利用しており、すなわち、素子分離溝２６の上部側壁上に成膜されたシリコン酸化膜は、素子分離溝２６の下部側壁上に成膜されたシリコン酸化膜に比べて早く成膜されるため、素子分離溝２６の上部が先にシリコン酸化膜によりふさがれて、素子分離溝２６の下部にエアギャップ５０を形成することができる。
（第４の実施形態）
図１３を用いて、本実施形態を説明する。ここでは、半導体装置における配線及び隣り合う配線間の絶縁膜を例に説明をするが、本発明はこれに限定されるものではなく、他の半導体装置等やその部位に適用することができる。なお、以下の本実施形態の説明において、これまで説明した実施形態と同じ構成および機能を有する部分は、これまで説明した実施形態と同じ符号を付し、その説明は省略するものとする。
図１３の（ａ）は半導体装置の断面図の一部であり、詳細には、半導体基板１上に金属膜を形成し、金属膜をパターニングして、複数の配線４１と隣り合う配線４１の間に溝４２とを形成し、次いで、溝４２を埋め込むようにシリコン酸化膜からなる絶縁膜４３を形成して得たものである。これまで説明した実施形態と同様の方法を用いて、溝４２を埋め込む前に、溝４２の底面及び側壁に、アルミニウム原子を吸着し酸化処理して得たアルミニウム酸化膜からなる下地膜３を設け、その下地膜３を覆うようにシリコン酸化膜からなる絶縁膜４３を形成する。この下地膜３は、これまで説明した実施形態と同様に、アルミニウム原子を含む膜や酸化膜に限定されるものではないが、隣り合う配線４１どうしを電気的に絶縁するために、酸化膜、窒化膜等の絶縁膜であることが好ましい。また、下地膜３中のアルミニウム原子の濃度については、これまで説明した実施形態と同様であることが好ましい。なお、本実施形態においても、下地膜３とシリコン酸化膜からなる絶縁膜４３との積層を１層形成する場合に限定されるものではなく、図１３（ａ）に示すように、溝４２中にこのような積層を複数形成しても良い。
また、図１３の（ｂ）は半導体装置の断面図の一部であり、詳細には、半導体基板１上に絶縁膜４３を形成し、配線４１が設けられる予定の個所の絶縁膜４３に溝４２を形成し、溝４２に金属膜を埋込むことにより配線４１を形成して得たものである。これまで説明した実施形態と同様の方法を用いて、絶縁膜４３を形成する前に、半導体基板１上に、アルミニウム原子を吸着し酸化処理して得たアルミニウム酸化膜からなる下地膜３を設け、その下地膜３を覆うようにシリコン酸化膜からなる絶縁膜４３を形成する。なお、本実施形態においても、下地膜３とシリコン酸化膜からなる絶縁膜４３との積層を１層形成する場合に限定されるものではなく、図１３（ｂ）に示すように、このような積層を複数形成しても良い。このように、配線４１及び絶縁膜４３の構造、それらの形成方法は、様々に変形することができる。
本実施形態によれば、アルミニウム等の原子を含む下地膜３を形成し、その上にシリコン酸化膜からなる絶縁膜４３を形成することにより、絶縁膜４３の成膜速度を増加させることができる。従って、半導体装置の製造時間を短くすることができる。さらに、本実施形態によれば、下地膜３と絶縁膜４３との界面に電気双極子を生成することができることから、絶縁膜４３の絶縁特性をより良好なものとし、隣り合う配線４１間のリーク電流を抑えることができる。
（第５の実施形態）
図１４を用いて、本実施形態を説明する。ここでは、ＢｉＣＳ（Bit-Cost-Scalable）構造を有する半導体記憶装置を例に説明をするが、本発明はこれに限定されるものではなく、他の半導体装置等やその部位に適用することができる。なお、以下の本実施形態の説明において、これまで説明した実施形態と同じ構成および機能を有する部分は、これまで説明した実施形態と同じ符号を付し、その説明は省略するものとする。
ＢｉＣＳ構造とは、図１４（ａ）の半導体記憶装置の断面図に示すように、シリコン基板１上に、柱状のシリコン層７０がシリコン基板１の表面と垂直方向に形成されたものであり、詳細には、図１４（ｂ）の半導体記憶装置の平面図に示すように、柱状のシリコン層７０が、シリコン基板１上にＸ方向およびこれに直交するＹ方向に沿ってマトリックス状に複数個形成されたものである。なお、図１４（ａ）では、わかりやすくするために、１つのシリコン層７０の断面図のみを示す。すなわち、図１４（ｂ）におけるＣ−Ｃ´断面が図１４（ａ）に対応する。
本実施形態においては、図１４（ａ）に示すように、シリコン層７０の側壁面に沿って、例えばシリコン酸化膜からなるゲート絶縁膜８０と、例えばシリコン窒化膜からなる電荷蓄積膜９０と、例えばシリコン酸化膜からなるブロック絶縁膜１００とが順次形成されている。さらに、これらの膜を介して、柱状のシリコン層７０を囲むように、シリコン基板１上に、層間絶縁膜５１、５２、５３及び制御電極膜６１、６２、６３を交互に積層した積層構造部が形成されている。詳細には、制御電極膜６１、６２、６３がシリコン基板１の表面と水平に形成されており、制御電極膜６１、６２、６３を互いに電気的に絶縁するために、各制御電極膜の間には、層間絶縁膜５１、５２、５３が形成されている。ここでは、層間絶縁膜５１、５２、５３はシリコン酸化膜からなり、制御電極膜６１、６２、６３は、例えばポリシリコン膜からなる。なお、図１４（ａ）においては、層間絶縁膜及び制御電極膜の積層を３層形成した場合を示しているが、特に層の数は限定されるものではなく、例えば４層以上であっても良い。また、層間絶縁膜５１、５２、５３及び制御電極膜６１、６２、６３の膜厚は、それぞれ例えば数１０ｎｍである。さらに、本実施形態においては、層間絶縁膜５１、５２、５３と制御電極膜６１、６２、６３との間に、これまで説明した実施形態と同様に、アルミニウム原子を吸着し酸化処理して得たアルミニウム酸化膜からなる下地膜３が設けられている。このように下地膜３を設けることにより、これまで説明した実施形態と同様に、シリコン酸化膜からなる層間絶縁膜５１、５２、５３の成膜速度を増加させることができる。この下地膜３は、これまで説明した実施形態と同様に、アルミニウム原子を含む膜や酸化膜に限定されるものではなく、ボロン、アルカリ土類金属のいずれかの原子を含む酸化膜、窒化膜、ホウ化膜、硫化膜のいずれからなるものでも良い。また、下地膜３中のアルミニウム原子等の濃度については、これまで説明した実施形態と同様に、面密度にして１ｅ１２ａｔｏｍｓ／ｃｍ２以上１ｅ１６ａｔｏｍｓ／ｃｍ２以下であることが好ましい。例えば、下地膜３がアルミニウム酸化膜からなり、１ｅ１２ａｔｏｍｓ／ｃｍ２以上１ｅ１６ａｔｏｍｓ／ｃｍ２以下のアルミニウム原子の濃度を得ようとする場合、下地膜３の膜厚は、０．００１ｎｍから１ｎｍ程度のものとなる。
本実施形態の半導体記憶装置の製造は、周知の半導体記憶装置の製造方法を用いることができるが、層間絶縁膜５１、５２、５３の形成の際には、これまで説明した実施形態と同様の方法を用いて、下地膜３を形成し、ＡＬＤ法又はＣＶＤ法によりシリコン酸化膜からなる層間絶縁膜５１、５２、５３を形成する。
本実施形態によれば、アルミニウム原子を含む下地膜３を形成し、その上にシリコン酸化膜からなる層間絶縁膜５１、５２、５３を形成することにより、層間絶縁膜５１、５２、５３の成膜速度を増加させることができる。従って、半導体装置の製造時間を短くすることができる。さらに、本実施形態によれば、下地膜３と層間絶縁膜５１、５２、５３との界面に電気双極子を生成することから、層間絶縁膜５１、５２、５３の絶縁特性をより良好なものとし、制御電極膜６１、６２、６３間のリーク電流を抑えることができる。また、リーク電流を抑えることにより、絶縁破壊も起きにくくなることから、層間絶縁膜５１、５２、５３を薄く形成することも可能になる。
また、詳細には、本実施形態のＢｉＣＳ構造は以下のようになっている。ＢｉＣＳ構造の一部を拡大した図１７に示すように、制御電極膜６１、６２、６３及び層間絶縁膜５１、５２、５３からなる積層構造部のシリコン層７０側の側壁は凹凸形状をしている。言い換えると、制御電極膜６１、６２、６３の側面が層間絶縁膜５１、５２、５３の側面に比べてシリコン層７０側に突出しているような形状である。さらに、突出している制御電極膜６１、６２、６３の間に、ゲート絶縁膜８０と電荷蓄積膜９０とブロック絶縁膜１００とシリコン層７０とが入り込んでいる。このような構造を有することから、半導体記憶装置に電界を印加した際には、突出している制御電極膜６１、６２、６３の端部（例えば、図１７中の円で囲んだ部分）に電界集中を起こし、リーク電流が発生する可能性がある。しかしながら、本実施形態においては、電界集中をする恐れがある個所には、下地膜３とブロック絶縁膜１００とからなる積層に覆われており、この積層は、先に説明したように、良好な絶縁特性を有することから、電界集中によるリーク電流の発生を抑えることができる。
（第６の実施形態）
本実施形態は、下地膜３として、層間絶縁膜５１、５２、５３よりも誘電率の高い絶縁膜を用いる点で、第５の実施形態と異なる。このようにすることにより、第５の実施形態と同様に、ＢｉＣＳ構造を有する半導体記憶装置において、層間絶縁膜５１、５２、５３の絶縁特性をより良好なものとし、制御電極膜６１、６２、６３間のリーク電流を抑えることができる。また、リーク電流を抑えることにより、絶縁破壊も起きにくくなることから、層間絶縁膜５１、５２、５３をさらに薄く形成することも可能になる。
以下に、図１４を用いて本実施形態を説明する。なお、第５の実施形態と同じ構成及び機能を有する部分は、第５の実施形態と同じ符号を付し、その説明は省略するものとする。
本実施形態の半導体記憶装置は、第５の実施形態と同様に、図１４（ａ）及び（ｂ）に示される。詳細には、下地膜３は、層間絶縁膜５１、５２、５３（シリコン酸化膜の比誘電率は４程度）よりも誘電率の高い絶縁膜であり、例えば、シリコン窒化膜（比誘電率７程度）、イットリウム酸化膜（比誘電率１６程度）、ハフニウム酸化膜（比誘電率２２程度）、ジルコニウム酸化膜（比誘電率２２程度）、ランタン酸化膜（比誘電率２２程度）、ハフニウムシリケート膜、ハフニウムアルミネート膜等といった、シリコン、イットリウム、ハフニウム、ジルコニウム、ランタン等の原子を少なくとも１つ含む酸化膜、酸窒化膜もしくは窒化膜が挙げられる。なお、ハフニウムシリケート膜や、ハフニウムアルミネート膜等の３つ以上の元素を含む膜はその組成により誘電率が変化することから、下地膜３をこのような膜からなるものとした場合、下地膜３が、層間絶縁膜５１、５２、５３よりも誘電率が高くなるような組成を有することが好ましい。また、シリコン酸窒化膜であっても、層間絶縁膜５１、５２、５３よりも誘電率の高くなるような組成であれば用いることができ、シリコン酸窒化膜中における窒素が膜厚方向に沿って濃度変化しているものであっても良い。
また、リーク電流を低減する効果を得るために、下地膜３は、制御電極膜６１、６２、６３を覆うコンフォーマルな膜であることが好ましい。詳細には、下地膜３が、イットリウム酸化膜、ハフニウム酸化膜、ジルコニウム酸化膜、ランタン酸化膜、ハフニウムシリケート膜、ハフニウムアルミネート膜等からなる場合には、下地膜３は１ｎｍから５ｎｍの膜厚を有することが好ましい。また、下地膜３がシリコン窒化膜、シリコン酸窒化膜からなる場合には、下地膜３は０．５ｎｍから５ｎｍの膜厚を有することが好ましい。
本実施形態によれば、層間絶縁膜５１、５２、５３と制御電極膜６１、６２、６３との間に位置する下地膜３として、層間絶縁膜５１、５２、５３よりも誘電率の高い絶縁膜を用いることにより、制御電極膜６１、６２、６３の間のリーク電流を抑え、絶縁破壊を避けることができる。詳細には以下のとおりである。本実施形態においては、電界を印加した際の制御電極膜６１、６２、６３と層間絶縁膜５１、５２、５３との間におけるエネルギーバンド構造は、図１８（ｂ）に示すような状態となる。本実施形態の半導体記憶装置においては、制御電極膜６１、６２、６３から層間絶縁膜５１、５２、５３に向かって電子が注入されることとなるが、この図からわかるように、電子の注入側に層間絶縁膜（シリコン酸化膜）５１、５２、５３よりも誘電率の高い絶縁膜を下地膜３として形成しているために、電界印加時に電子に対するバリアが大きくなり電子の流入を防ぐことから、リーク電流を低減することができる。一方、比較のために、下地膜３が存在しない場合（シリコン酸化膜からなる層間絶縁膜５１、５２、５３のみが存在する場合）における、制御電極膜６１、６２、６３とシリコン酸化膜からなる層間絶縁膜５１、５２、５３の間におけるエネルギーバンド構造を、図１８（ａ）に示す。この図１８（ａ）のエネルギーバンド構造と比較することでわかるように、本実施形態のエネルギーバンド構造（図１８（ｂ））は、電子の注入側に層間絶縁膜５１、５２、５３よりも誘電率の高い絶縁膜を形成しているために、電子に対するバリアが大きくなっている。
すなわち、本実施形態においては、制御電極膜６１、６２、６３の間のリーク電流を抑え、絶縁破壊を避けることができる。さらに、絶縁破壊も起きにくくなることから、層間絶縁膜５１、５２、５３をさらに薄く形成することも可能になる。
また、第５の実施形態と同様に、本実施形態によれば、ＢｉＣＳ構造中の積層構造部のシリコン層７０側の側壁における、電界集中をする恐れがある制御電極膜６１、６２、６３の端部を、下地膜３とブロック絶縁膜１００との積層が覆っていることから、電界集中によるリーク電流の発生を抑えることができる（図１７参照）。
なお、制御電極膜６１、６２、６３の間隔（物理的な距離）が既に決まっており、制御電極膜６１、６２、６３の間に、層間絶縁膜（シリコン酸化膜）５１、５２、５３と、上記のような層間絶縁膜５１、５２、５３よりも誘電率の高い絶縁膜からなる下地膜３とを挿入する場合には、層間絶縁膜５１、５２、５３と下地膜３との膜厚の割合を必要に応じて最適化することが好ましい。詳細は以下のとおりである。先に説明したように、誘電率の高い絶縁膜からなる下地膜３が存在するとバリアが大きくなり、リーク電流を低減することができる。しかしながら、誘電率の高い絶縁膜からなる下地膜３の割合を大きくしていくと、それに従い制御電極膜６１、６２、６３の間の電気的な距離が近づくことになる。その結果、逆にリーク電流を増加させることとなる。すなわち、誘電率の高い絶縁膜からなる下地膜３の割合の増加に応じて、電気的な距離が近づくことによるリーク電流の増加の効果が大きくなり、上記のような下地膜３を設けることによりバリアを大きくしてリーク電流を低減させようとする効果を打ち消してしまうこととなる。従って、このような２つの効果のトレードオフの関係により、図１９に示すように、下地膜３の割合に関して、リーク電流を低減させる効果を得られる最適値が存在する。よって、本実施形態においては、下地膜３の材質、制御電極膜６１、６２、６３の間隔、半導体記憶装置に印加される電圧等に応じて、最適な下地膜３の割合、すなわち、最適な下地膜３の膜厚を選択することが好ましい。
（第７の実施形態）
本実施形態は、層間絶縁膜５１、５２、５３の中間に下地膜３を形成する点で、第５及び第６の実施形態と異なる。このようにすることにより、第５及び第６の実施形態と同様に、ＢｉＣＳ構造を有する半導体記憶装置において、層間絶縁膜５１、５２、５３の絶縁特性をより良好なものとし、制御電極膜６１、６２、６３間のリーク電流を抑えることができる。また、リーク電流を抑えることにより、絶縁破壊も起きにくくなることから、層間絶縁膜５１、５２、５３を薄く形成することも可能になる。
以下に、図２０を用いて本実施形態を説明する。なお、第５及び第６の実施形態と同じ構成および機能を有する部分は、第５及び第６の実施形態と同じ符号を付し、その説明は省略するものとする。
本実施形態は、図２０（ａ）及び（ｂ）に示され、詳細には、図２０（ａ）に示されるように、シリコン酸化膜からなる層間絶縁膜５１、５２、５３の中間に下地膜３が形成されている。
下地膜３としては、これまで説明した実施形態と同様に、アルミニウム原子を吸着し酸化処理して得たアルミニウム酸化膜を用いることができる。さらに、この下地膜３は、これまで説明した実施形態と同様に、アルミニウム原子を含む膜や酸化膜に限定されるものではなく、ボロン、アルカリ土類金属のいずれかの原子を含む酸化膜、窒化膜、ホウ化膜、硫化膜のいずれからなるものでも良い。また、下地膜３中のアルミニウム原子等の濃度については、これまで説明した実施形態と同様に、面密度にして１ｅ１２ａｔｏｍｓ／ｃｍ２以上１ｅ１６ａｔｏｍｓ／ｃｍ２以下であることが好ましい。
また、第６の実施形態と同様に、下地膜３として層間絶縁膜（シリコン酸化膜）５１、５２、５３よりも誘電率の高い絶縁膜を用いることができる。例えば、シリコン窒化膜、シリコン酸窒化膜、イットリウム酸化膜、ハフニウム酸化膜、ジルコニウム酸化膜、ランタン酸化膜、ハフニウムシリケート膜、ハフニウムアルミネート膜等といった、シリコン、イットリウム、ハフニウム、ジルコニウム、ランタン等の少なくとも1つの原子を含む酸化膜、酸窒化膜もしくは窒化膜が挙げられる。なお、第６の実施形態と同様に、下地膜３としてシリコン酸窒化膜を用いた場合、シリコン酸窒化膜中における窒素が膜厚方向に沿って濃度変化しているものであっても良い。
また、リーク電流を低減する効果を得るために、下地膜３は、制御電極膜６１、６２、６３を覆うコンフォーマルな膜であることが好ましい。詳細には、下地膜３が、イットリウム酸化膜、ハフニウム酸化膜、ジルコニウム酸化膜、ランタン酸化膜、ハフニウムシリケート膜、ハフニウムアルミネート膜等からなる場合には、下地膜３は１ｎｍから５ｎｍの膜厚を有することが好ましい。また、下地膜３がシリコン窒化膜、シリコン酸窒化膜からなる場合には、下地膜３は０．５ｎｍから５ｎｍの膜厚を有することが好ましい。
本実施形態によれば、シリコン酸化膜からなる層間絶縁膜５１、５２、５３の中間に、下地膜３としてアルミニウム等を含む膜や層間絶縁膜５１、５２、５３よりも誘電率の高い絶縁膜を形成することにより、制御電極膜６１、６２、６３の間のリーク電流を低減させ、絶縁破壊を避けることができる。さらに、絶縁破壊も起きにくくなることから、層間絶縁膜５１、５２、５３を薄く形成することも可能になる。
詳細には、下地膜３としてアルミニウム等を含む膜を形成した場合には、第１の実施形態と同様に、異なる酸化膜による界面が存在することとなるため、その界面に電気双極子が生成され、それによりバリアハイトが高くなる。よって、より良好な絶縁特性を有する、すなわちリーク電流が低減された層間絶縁膜５１、５２、５３を得ることができる。また、下地膜３として層間絶縁膜５１、５２、５３よりも誘電率の高い絶縁膜を形成した場合には、第６の実施形態と同様にバリアが大きくなる。よって、より良好な絶縁特性を有する、すなわちリーク電流が低減された層間絶縁膜５１、５２、５３を得ることができる。
さらに、本実施形態においては、半導体記憶装置の書き込みの際又は消去の際に、下地膜３に漏えい電荷の一部が流入することがある。そのような場合、下地膜３と層間絶縁膜５１、５２、５３との界面においてバリアハイトが高いことから、流入した電荷は下地膜３に閉じ込められることとなる。それにより下地膜３中の自己電界が高くなり、それに起因して下地膜３と層間絶縁膜５１、５２、５３との界面のバリアハイトがさらに高くなり、リーク電流をさらに低減させることができる。
なお、制御電極膜６１、６２、６３の間隔（物理的な距離）が既に決まっている場合には、第６の実施形態と同様に、下地膜３の材質、制御電極膜６１、６２、６３の間隔、半導体記憶装置に印加される電圧等に応じて、最適な下地膜３の割合、すなわち、最適な下地膜３の膜厚を選択することが好ましい。
なお、第５から第７の実施形態において説明したＢｉＣＳ構造は、上記に説明した構造に限るものではなく、例えば、各膜の順番を入れ替えても良い。
本発明の実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更、組み合わせを行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１ 半導体基板（シリコン基板）
２、２４ シリコン窒化膜
３ 下地膜
４ シリコン酸化膜
２１ メモリセル
２２、８０ ゲート絶縁膜
２３、９０ 電荷蓄積膜
２６ 素子分離溝
２７、３７ 素子分離絶縁膜
３８ 電極間絶縁膜
３９、６１、６２、６３ 制御電極膜
４０、５１、５２、５３ 層間絶縁膜
４１ 配線
４２ 溝
４３ 絶縁膜
５０ エアギャップ
７０ 柱状のシリコン層
１００ ブロック絶縁膜

Claims (10)

  1. アルミニウム、ボロン、アルカリ土類金属のいずれかの原子を１ｅ１２ａｔｏｍｓ／ｃｍ２以上１ｅ１６ａｔｏｍｓ／ｃｍ２以下の濃度で含み、且つ、金属膜、酸化膜、窒化膜、ホウ化膜、硫化膜のいずれかからなる下地膜を形成し、
    ＣＶＤ法又はＡＬＤ法により、エトキシ基、ハロゲン基、アルキル基、アミノ基のうちの少なくとも１つを含むシリコンソース、もしくは、シロキ酸系のシリコンソースを用いて、前記下地膜上にシリコン酸化膜を形成する、
    ことを特徴とする半導体装置の製造方法。
  2. アルミニウム、ボロン、アルカリ土類金属のいずれかの原子を含む下地膜を形成し、
    ＣＶＤ法又はＡＬＤ法により、エトキシ基、ハロゲン基、アルキル基、アミノ基のうちの少なくとも１つを含むシリコンソース、もしくは、シロキ酸系のシリコンソースを用いて、前記下地膜上にシリコン酸化膜を形成する、
    ことを特徴とする半導体装置の製造方法。
  3. 前記下地膜として、金属膜、酸化膜、窒化膜、ホウ化膜、硫化膜のいずれかを用いることを特徴とする請求項２に記載の半導体装置の製造方法。
  4. 前記下地膜の形成は、前記下地膜が前記原子を１ｅ１２ａｔｏｍｓ／ｃｍ２以上１ｅ１６ａｔｏｍｓ／ｃｍ２以下の濃度で含むように、行われることを特徴とする請求項２又は３に記載の半導体装置の製造方法。
  5. 窒化シリコン膜を形成し、前記窒化シリコン膜の上に前記下地膜を形成することを特徴とする請求項１から４のいずれか１つに記載の半導体装置の製造方法。
  6. 半導体基板と、
    前記半導体基板上に所定間隔だけ隔てられて形成された複数のメモリセルと、
    隣り合う前記各メモリセルの間に埋め込まれ、炭素を１ｅ１９ａｔｏｍｓ／ｃｍ３以下の濃度で含むシリコン酸化膜と、
    前記各メモリセルと前記シリコン酸化膜との間に位置し、且つ、アルミニウム、ボロン、アルカリ土類金属のいずれかの原子を含む下地膜と、
    を備えることを特徴とする半導体記憶装置。
  7. 前記下地膜は、酸化膜、窒化膜、ホウ化膜、硫化膜のいずれからなることを特徴とする請求項６に記載の半導体記憶装置。
  8. 前記下地膜は、前記原子を１ｅ１２ａｔｏｍｓ／ｃｍ２以上１ｅ１６ａｔｏｍｓ／ｃｍ２以下の濃度で含むことを特徴とする請求項６又は７に記載の半導体記憶装置。
  9. 前記各メモリセルと前記下地膜との間に、窒化シリコン膜をさらに備えることを特徴とする請求項６から８のいずれか１つに記載の半導体記憶装置。
  10. 半導体基板と、
    前記半導体基板の表面に対して垂直方向に伸びる柱状のシリコン層と、
    それぞれ前記シリコン層の側壁面に沿って形成された、ゲート絶縁膜と電荷蓄積膜とブロック絶縁膜と、
    前記ゲート絶縁膜と前記電荷蓄積膜と前記ブロック絶縁膜とを介して前記シリコン層を囲む積層構造部と、
    を備える半導体記憶装置であって、
    前記積層構造部においては、
    前記半導体基板の前記表面に対して水平方向に、シリコン酸化膜からなる層間絶縁膜と制御電極膜とが交互に積層されており、
    前記層間絶縁膜と前記制御電極膜との間に、アルミニウム、ボロン、アルカリ土類金属、シリコン、イットリウム、ハフニウム、ジルコニウム、ランタンのいずれかの原子を含む下地膜を有する、
    ことを特徴とする半導体記憶装置。
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