JP2013197187A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】良質なシリコン酸化膜を高速で成膜することができる半導体装置及びその製造方法を提供する。
【解決手段】実施形態にかかる半導体装置の製造方法は、ゲルマニウム、アルミニウム、タングステン、ハフニウム、チタン、タンタル、ニッケル、コバルト、アルカリ土類金属のいずれかの原子を含む第１の下地膜を形成し、ゲルマニウム、アルミニウム、タングステン、ハフニウム、チタン、タンタル、ニッケル、コバルト、アルカリ土類金属のいずれかの原子であって、第１の下地膜に含まれない原子を含む第２の下地膜を形成し、ＣＶＤ法又はＡＬＤ法により、エトキシ基、ハロゲン基、アルキル基、アミノ基のうちの少なくとも１つを含むシリコンソース、もしくは、シロキ酸系のシリコンソースを用いて、シリコン酸化膜を形成する。
【選択図】図１

Description

本発明の実施形態は、半導体装置及びその製造方法に関する。
半導体装置及びその製造工程においては、シリコン酸化膜が多種多様な用途で用いられている。例えば、シリコン酸化膜は、側壁保護材、配線間絶縁材、セル絶縁膜等として用いられている。
しかしながら、半導体装置の微細化・高集積化が進むにつれて、半導体装置におけるシリコン酸化膜を用いる個所の面積・体積が増大するため、半導体装置の製造においてシリコン酸化膜を成膜する工程にかかる時間の占める割合が高くなる。従って、半導体装置の製造時間を短くするためには、シリコン酸化膜の成膜レートを向上させることが望ましい。もちろん、半導体装置が微細化された場合であっても、シリコン酸化膜に対しては、コンフォーマルな膜であることが求められる。
そこで、このようなコンフォーマルなシリコン酸化膜を形成する手段として、アルミニウム触媒とトリス（ｔｅｒｔ−ブトキシ）シラノール（ＴＢＳ）やトリス（ｔｅｒｔ-ペントキシ）シラノール（ＴＰＳ）を用いた方法が提案されているが、量産性の観点からは、よりシリコン酸化膜の成膜レートを向上することが求められている。
特開２０１１−１２４３７１号公報 特開２００７−２５８５８３号公報 米国特許第６，８６７，１５２号公報
D.Hausmann et al. Science (2002) Vol.298 P402-406
本発明は、良質なシリコン酸化膜を高速で成膜することができる半導体装置及びその製造方法を提供する。
本発明の実施形態によれば、半導体装置の製造方法は、ゲルマニウム、アルミニウム、タングステン、ハフニウム、チタン、タンタル、ニッケル、コバルト、アルカリ土類金属のいずれかの原子を１ｅ１２ａｔｏｍｓ／ｃｍ２以上１ｅ１６ａｔｏｍｓ／ｃｍ２以下の濃度で含み、且つ、金属膜、酸化膜、窒化膜、ホウ化膜、硫化膜のいずれかからなる第１の下地膜を形成し、前記第１の下地膜上に、ゲルマニウム、アルミニウム、タングステン、ハフニウム、チタン、タンタル、ニッケル、コバルト、アルカリ土類金属のいずれかの原子であって、前記第１の下地膜に含まれない原子を１ｅ１２ａｔｏｍｓ／ｃｍ２以上１ｅ１６ａｔｏｍｓ／ｃｍ２以下の濃度で含み、且つ、金属膜、酸化膜、窒化膜、ホウ化膜、硫化膜のいずれかからなる第２の下地膜を形成し、ＣＶＤ法又はＡＬＤ法により、エトキシ基、ハロゲン基、アルキル基、アミノ基のうちの少なくとも１つを含むシリコンソース、もしくは、シロキ酸系のシリコンソースを用いて、前記第２の下地膜上にシリコン酸化膜を形成する。
図１は、第１の実施形態にかかる半導体装置の製造方法を説明するための図である。 図２は、本発明の実施形態を説明するための図（その１）である。 図３は、本発明の実施形態を説明するための図（その２）である。 図４は、第２の実施形態にかかる半導体記憶装置を説明するための断面図である。 図５は、第３の実施形態にかかる半導体装置の製造方法を説明するための図（その１）である。 図６は、第３の実施形態にかかる半導体装置の製造方法を説明するための図（その２）である。 図７は、第３の実施形態にかかる半導体装置の製造方法を説明するための図（その３）である。 図８は、第３の実施形態にかかる半導体装置の断面図である。
以下、図面を参照して、実施形態を説明する。ただし、本発明はこの実施形態に限定されるものではない。なお、全図面にわたり共通する部分には、共通する符号を付すものとし、重複する説明は省略する。また、図面は発明の説明とその理解を促すための模式図であり、その形状や寸法、比などは実際の装置とは異なる個所もあるが、これらは以下の説明と公知の技術を参酌して適宜、設計変更することができる。
（第１の実施形態）
図１を用いて、本実施形態を説明する。ここでは、半導体装置の製造工程において半導体基板１上にシリコン酸化膜４を成膜する方法を例に説明する。
まず、図１（ａ）に示すように、半導体基板１を準備する。この半導体基板１は、シリコン基板に限定されるものではなく、他の基板（例えば、ＳｉＧｅ基板など）でも良い。また、その表面には種々の膜や段差、半導体素子といった構造物等が形成されていても良い。
次に、図１（ｂ）に示すように、半導体基板１の表面上に、ゲルマニウム原子を吸着させて、下地膜（第１の下地膜）３１を形成する。以下においては、ゲルマニウム原子を吸着させて下地膜３１を形成するものとして説明するが、本実施形態は、ゲルマニウム原子に限定されるものではなく、アルミニウム原子、タングステン原子、ハフニウム原子、チタン原子、タンタル原子、ニッケル原子、コバルト原子、アルカリ土類金属原子等でも良い。さらに、ゲルマニウム原子を吸着させて形成した下地膜３１を、金属膜、酸化膜、窒化膜、ホウ化膜、硫化膜等のいずれの状態にしても良く、これらの混合膜にしても良い。また、結晶膜に限定されるものではなく、アモルファス膜でも良い。酸化膜、窒化膜、ホウ化膜、硫化膜にする場合には、ゲルマニウム原子を吸着させた後に、後で説明するような処理を行い、下地膜３１を形成する。なお、下地膜３１が酸化されやすい原子を含む場合には、下地膜３１が金属膜、窒化膜、ホウ化膜、硫化膜であっても、この後の工程において、下地膜３１の表面が酸化されることがある。
また、下地膜３１中のゲルマニウム等の原子の濃度は、シリコン酸化膜４の成膜速度を増加させるためには、面密度にして１ｅ１２ａｔｏｍｓ／ｃｍ２以上であれば良く、特にその上限は限定されない。ただし、下地膜３１の上方に成膜するシリコン酸化膜４に対して良好な絶縁性を求める場合には、原子の濃度は、面密度にして１ｅ１６ａｔｏｍｓ／ｃｍ２以下にすることが好ましい。例えば、下地膜３１がゲルマニウム酸化膜からなり、１ｅ１２ａｔｏｍｓ／ｃｍ２以上１ｅ１６ａｔｏｍｓ／ｃｍ２以下のゲルマニウム原子の濃度を得ようとする場合、下地膜３１の膜厚は、０．０００３ｎｍから３ｎｍ程度のものとなる。
そして、下地膜３１の形成は、様々な方法を用いることができ、例えば、後で説明するようなＡＬＤ（Atomic Layer Deposition）法、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法といった原子を含むガスを処理炉内に導入するような化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法、スパッタ法といった物理的な方法で励起した原子を吸着させる物理気相成長（Physical Vapor Deposition：ＰＶＤ）法、原子を含む溶液を半導体基板１に塗布するような塗布法、原子を含む溶液中に半導体基板１を浸す浸漬法、原子を含む溶液をガス状にして噴霧するような噴霧法等を用いることができる。
また、下地膜３１の形成は、薄い下地膜３１を形成することが可能な条件で行うことが好ましく、例えば室温から６００℃程度の温度範囲で行うことが好ましい。表面吸着反応は、原子の吸着と脱離との競合反応であり、温度が高すぎると原子の脱離が支配的となるため、所望の濃度の原子を吸着させることが困難となる。
より具体的には、ゲルマニウム原子を含む酸化膜からなる下地膜３１の形成は、例えば、成膜温度２００℃から６００℃において、減圧した炉内にゲルマン（水素化ゲルマニウム）を導入し、不活性ガスによるパージを行い、オゾン等の酸化剤の供給を行い、真空排気によるパージを行い、再びゲルマンを導入するというシーケンスを複数回繰り返すようなＡＬＤ法を用いて、原子層単位で成膜することにより行う。酸化剤としては、例えば、水、酸素、オゾン、亜酸化窒素、又は、物理的な方法で励起したラジカル酸素等を用いることができる。なお、下地膜３１を窒化膜としたい場合には、酸化剤のかわりに窒化剤を炉内に導入すれば良い。窒化剤としては、アンモニア、ヒドラジン、又は、物理的な方法で励起したラジカル窒素等を用いることができる。同様に、下地膜３１をホウ化膜としたい場合には、ジボランや塩化ボロン等のホウ素化合物をホウ化剤として用いれば良く、下地膜３１を硫化膜としたい場合には、硫化水素等を硫化剤として用いれば良い。
なお、例えば、タングステン原子を吸着させて下地膜３１を形成する場合には、六フッ化タングステンを用いることができ、ハフニウム原子であれば、テトラジメチルハフニウムを用いることができる。また、アルミニウム原子であれば、トリメチルアルミニウム（ＴＭＡ）を用いることができる。特に、これらの原子のソースは、限定されるものではなく、所望の原子を含む様々なソースを用いることができる。
次に、図１（ｃ）に示すように、下地膜３１の表面上に、アルミニウム原子を吸着させて、下地膜（第２の下地膜）３２を形成する。以下においては、アルミニウム原子を吸着させて下地膜３２を形成するものとして説明するが、本実施形態は、アルミニウム原子に限定されるものではなく、下地膜３１に含まれない原子であって、且つ、ゲルマニウム原子、タングステン原子、ハフニウム原子、チタン原子、タンタル原子、ニッケル原子、コバルト原子、アルカリ土類金属原子等でも良い。
また、下地膜３１と同様に、アルミニウム原子を吸着させて形成した下地膜３２を、金属膜、酸化膜、窒化膜、ホウ化膜、硫化膜などいずれの状態にしても良く、これらの混合膜にしても良い。また、これらの膜の形成方法も、下地膜３１と同様である。なお、下地膜３２が酸化されやすい原子を含む場合には、下地膜３２が金属膜、窒化膜、ホウ化膜、硫化膜であっても、後の工程において、下地膜３２の表面が酸化されることがある。
さらに、下地膜３１と同様に、下地膜３２中のアルミニウム等の原子の濃度は、シリコン酸化膜４の成膜速度を増加させるためには、面密度にして１ｅ１２ａｔｏｍｓ／ｃｍ２以上であれば良く、特にその上限は限定されない。ただし、下地膜３２の上に成膜するシリコン酸化膜４に対して良好な絶縁性を求める場合には、原子の濃度は、面密度にして１ｅ１６ａｔｏｍｓ／ｃｍ２以下にすることが好ましい。この原子の濃度については、本発明者らが行った実験により得られた結果に基づくものである。すなわち、本発明者らは、シリコン基板の上に、様々な濃度のアルミニウム原子を含む下地膜を形成し、その上にシリコン酸化膜を成膜した複数のサンプルを作成し、アルミニウム原子の濃度とリーク電流との関係について調べた。詳細には、複数のサンプルは、ＴＭＡをアルミニウムソースとして用い、成膜温度を室温から５００℃、成膜圧力を０．１Ｔｏｒｒから１０Ｔｏｒｒの条件の下で、ＡＬＤ法を用いて、様々な濃度のアルミニウム原子を含む下地膜をシリコン基板上に形成し、その下地膜の上に、シリコンソースとしてＴＥＯＳ（テトラエトキシシラン）を用い、流量を１０から２０００ｓｃｃｍ、成膜圧力を０．１Ｔｏｒｒから７６０Ｔｏｒｒ、成膜温度を６００℃から７５０℃とした条件の下で、ＣＶＤ法によりシリコン酸化膜を成膜したものである。そして、これらのサンプルに対して、電子をシリコン基板側からシリコン酸化膜に注入して、リーク電流を測定し、図２に示されるような結果を得た。この図２によれば、このリーク電流の低減効果は、アルミニウム原子の濃度が、１ｅ１２ａｔｏｍｓ／ｃｍ２以上１ｅ１６ａｔｏｍｓ／ｃｍ２以下の間にある場合に得られることがわかる。なお、例えば、下地膜３２がアルミニウム酸化膜からなり、１ｅ１２ａｔｏｍｓ／ｃｍ２以上１ｅ１６ａｔｏｍｓ／ｃｍ２以下のアルミニウム原子の濃度を得ようとする場合、下地膜３２の膜厚は、０．０００１ｎｍから１ｎｍ程度のものとなる。
そして、アルミニウム原子の吸着は、下地膜３１と同様に、様々な方法を用いることができ、例えば、ＡＬＤ法、ＭＯＣＶＤ法といったＣＶＤ法、スパッタ法といったＰＶＤ法、塗布法、浸漬法、噴霧法等を用いることができる。また、原子の吸着は、薄い下地膜３２を形成することが可能な条件で行うことが好ましく、例えば室温から６００℃程度の温度範囲で行うことが好ましい。
次に、図１（ｄ）に示すように、下地膜３１及び下地膜３２の上に、シリコン酸化物４を成膜する。詳細は後で説明するが、異なる原子を含む下地膜３１及び下地膜３２の積層の上にシリコン酸化膜４を成膜することにより、シリコン酸化膜４の成膜速度を増加することができる。シリコン酸化膜４の成膜としては、以下に説明するようなシリコンソースを用いて、シリコン原子の吸着と酸化とを交互に繰り返すＡＬＤ法、シリコンソースと酸化剤とを同時に炉内に供給するＣＶＤ法やプラズマＣＶＤ法等、いずれの方法を用いても行うことができる。そして、シリコン酸化物４の成膜は、加熱による他の膜の劣化等を避けるために、室温から８００℃程度の温度範囲で実施することが好ましい。また、シリコン酸化物４の成膜は、下地膜３１及び下地膜３２が形成された半導体基板１を一旦大気に暴露して別の炉で行う非連続処理で行っても良く、また、半導体基板１を大気に暴露せずに減圧して同一の炉で行う連続処理や、また、半導体基板１を大気に暴露せずに異なる炉で行う連続処理で行っても良い。
シリコン酸化膜４の成膜を行うためのシリコンソースとしては、シランもしくはジシラン、及び、ハロゲン基、エトキシ基、アルキル基、アミノ基のうちの少なくとも１つを含むシリコンソース、もしくは、シロキ酸系のシリコンソース等が挙げられる。詳細には、ハロゲン基を含むシリコンソースとしては、ジクロロシラン（ＤＣＳ）、ヘキサクロロジシラン（ＨＣＤ）等が、エトキシ基を含むものとしては、テトラエトキシシラン（ＴＥＯＳ）等が、アミノ基を含むものとしては、トリスジメチルアミノシラン、ビスターシャルブチルアミノシラン（ＢＴＢＡＳ）、ジイソプロピルアミノシラン等が、アルキル基を含むものとしてはテトラメチルシラン等が挙げられ、シロキ酸系のシリコンソースとしては、テトラメチルシクロテトラシロキサン、オクタメチルシクロテトラシロキサン等を挙げることができる。また、アミノ基、アルキル基の両者を持った化合物、ヘキサメチルジシラザン等も挙げることができる。
上記に挙げたシリコンソースは、シラノール系のものとは異なりＯＨ基を含んでいない。従って、上記に挙げたシリコンソースを用いて成膜することにより、シリコン酸化膜４中にダングリングボンドが多く生じることを避けることができ、よって、良質なシリコン酸化膜４を得ることができる。また、上記に挙げたシリコンソースは安価であるため、半導体装置の製造にかかるコストを抑えることができる。さらに、本実施形態においては、ポリシラザン等の溶液を塗布してシリコン酸化膜を形成する（塗布法）のではなく、ＡＬＤ法やＣＶＤ法により成膜していることから、塗布法により形成されたものと比べて、シリコン酸化膜４中の炭素の量を抑えることができる。例えば、本実施形態においては、シリコン酸化膜４中の炭素の量を１ｅ１９ａｔｏｍｓ／ｃｍ３以下とすることができる。
なお、この後、シリコン酸化膜４を高密度化するためのアニールを行っても良く、また、シリコン酸化膜４中の酸素欠損を補うために酸化処理を行っても良い。
また、本実施形態において、得ようとするシリコン酸化膜４の膜厚が１００ｎｍ以上となる場合には、下地膜３１及び下地膜３２の効果を十分に発揮させ、シリコン酸化膜４の成膜速度を増加させるために、例えば、シリコン酸化膜４を所定の膜厚に成膜した毎に、シリコン酸化膜４の成膜を一度止めて、再度、その上に、下地膜３１及び下地膜３２を形成し、その上に所定の膜厚のシリコン酸化膜４を成膜するといったように、シリコン酸化膜４が所望の膜厚となるまで、下地膜３１及び下地膜３２の形成とシリコン酸化膜４の成膜とを繰り返し行っても良い。
さらに、本実施形態は、同時に半導体基板１を複数枚処理することができるバッチ炉で実施しても良いし、単数枚の半導体基板１を処理することができる枚葉炉で処理しても良い。
本実施形態においては、下地膜３１及び下地膜３２を膜として説明しているが、本実施形態の下地膜３１及び下地膜３２は、膜の形状であることに限定されるものではなく、膜状の下地膜３１及び下地膜３２の代わりに、本実施形態において用いられるゲルマニウム原子やアルミニウム原子等といった異なる２つの原子が、半導体基板１とシリコン酸化膜４との間に存在していれば良い。
本実施形態によれば、異なる原子を含む積層の下地膜３１及び３２を形成し、その上にシリコン酸化膜４を成膜することにより、シリコン酸化膜４の成膜速度を増加することができる。従って、より短時間で所望のシリコン酸化膜４を得ることができ、ひいては半導体装置の製造時間を短くすることができる。以下、その詳細を説明する。
本発明者らは、シリコン基板の上に様々な原子を含む下地膜を形成し、その下地膜の上にシリコン酸化膜を形成して得られたシリコン酸化膜の評価を独自に行った。図３は、様々な原子からなる下地膜の上に同じ条件でシリコン酸化膜を成膜した際の、シリコン酸化膜の膜厚を比較したものである。
詳細には、図３において基準となるサンプル（増膜率が１となるサンプル）は、シリコン基板の上に、ＴＥＯＳとオゾンとを用いて、成膜温度５５０℃においてＡＬＤ法によりシリコン酸化膜を成膜したものである。このシリコン酸化膜の膜厚は６ｎｍである。さらに、他のサンプルは、シリコン基板の上に、アルミニウム原子、チタン原子、ハフニウム原子、ゲルマニウム原子、タングステン原子のうち、１つの原子を吸着させる、もしくは、異なる２つの原子を段階的に吸着させ、さらに、先に説明した６ｎｍの膜厚のシリコン酸化膜を成膜した条件と同じ条件で、シリコン酸化膜を成膜し、得られたシリコン酸化膜の膜厚を基準となるサンプルの膜厚に対して比較したものである。なお、シリコン酸化膜の膜厚は、ＭＩＳ（Metal-Insulator-Semiconductor）キャパシタを用いた電気的方法によって測定した。この図３において異なる２つの原子を吸着させたサンプルについては、左側の原子がシリコン基板の上に最初に吸着させた原子を示し、右側の原子が２番目に吸着させた原子を示す。すなわち、図３の一番右側にあるＧｅ／Ａｌは、シリコン基板上に最初にＧｅ原子を吸着し、２番目にＡｌ原子を吸着させたことを示す。この図３から、異なる２つの原子を吸着させた下地膜においては、その上に成膜されるシリコン酸化膜の成膜速度が増加していることがわかる。なお、このように図３においては、吸着させる順番を区別して表示しているが、本発明者らによる実験によれば、吸着させる２つの原子が同じであれば、吸着順にかかわらずほぼ同等の増膜率（成膜速度の増加率）であった。すなわち、異なる２つの原子が存在することにより、１つの原子が単独で存在する際の触媒効果よりも、より大きな触媒効果を発揮し、その上に成膜されるシリコン酸化膜の成膜速度が増加したと推察される。
従って、異なる原子を含む積層の下地膜を形成し、その上にシリコン酸化膜を成膜することにより、シリコン酸化膜の成膜速度を増加することができる。よって、より短時間で所望のシリコン酸化膜を得ることができ、ひいては半導体装置の製造時間を短くすることができる。また、成膜温度を大幅に上げることなく、シリコン酸化膜の成膜速度を増加させることができるため、加熱による他の膜の劣化等を避けることできる。
加えて、本実施形態によれば、ＯＨ基を有していないシリコンソースを用いて成膜することにより、シリコン酸化膜中にダングリングボンドが多く生じることを避けることができ、良質なシリコン酸化膜を得ることができる。さらに、本実施形態によれば、ＡＬＤ法やＣＶＤ法によりシリコン酸化膜を成膜していることから、塗布法により形成されたものと比べて、シリコン酸化膜中の炭素の量を抑えることができる。また、安価であるシリコンソースを用いることができるため、半導体装置の製造にかかるコストを抑えることができる。
（第２の実施形態）
図４を用いて本実施形態を説明する。ここでは、ＦＧ型半導体記憶装置（不揮発性半導体記憶装置）における層間絶縁膜４０に適用した場合を例に説明するが、本発明はこれに限定されるものではなく、他の半導体装置等やその部位に適用することができる。なお、以下の本実施形態の説明において、第１の実施形態と同じ構成および機能を有する部分は、第１の実施形態と同じ符号を付し、その説明は省略するものとする。なお、図４は、半導体記憶装置のメモリセル領域における断面図であって、詳細には、図４の（ａ）は、ワード線に沿って切った半導体記憶装置の断面図であり、図４の（ｂ）は、ビット線に沿って切った半導体記憶装置の断面図である。
詳細には、本実施形態の半導体記憶装置は、図４（ａ）に示されるように、半導体基板１と、半導体基板１上に形成された複数のメモリセル２１とを有する。メモリセル２１は、ゲート絶縁膜２２と電荷蓄積膜（ＦＧ）２３との積層からなり、半導体基板１に形成された素子分離溝２６により、各メモリセル２１は隔てられている。この素子分離溝２６には、塗布法により形成されたシリコン酸化膜からなる素子分離絶縁膜３７が埋め込まれている。そして、メモリセル２１の上面と素子分離絶縁膜３７の上面とを覆うように、電極間絶縁膜３８が形成され、その上には制御電極膜５が形成されている。
また、本実施形態の半導体記憶装置は、図４（ｂ）に示されるように、半導体基板１と、半導体基板１上に形成された複数のメモリセル２１とを有する。メモリセル２１の上には、電極間絶縁膜３８と制御電極膜５とが形成されており、隣り合うメモリセル２１は、シリコン酸化膜からなる層間絶縁膜４０により隔てられている。さらに、この層間絶縁膜４０とメモリセル２１との間には、第１の実施形態と同様に、下地膜３１及び下地膜３２が設けられている。下地膜３１及び下地膜３２は、第１の実施形態と同様に、ゲルマニウム原子やアルミニウム原子を含む膜や酸化膜に限定されるものではないが、メモリセル２１を構成する各層を電気的に絶縁するために、酸化膜、窒化膜等の絶縁膜であることが好ましい。また、下地膜３１及び下地膜３２中の原子の濃度については、第１の実施形態と同様であることが好ましい。
なお、本実施形態においても、下地膜３１及び下地膜３２と層間絶縁膜４０との積層を１つ形成する場合に限定されるものではなく、このような積層を複数形成しても良い。
また、本実施形態においても、下地膜３１及び下地膜３２を膜として説明しているが、本実施形態の下地膜３１及び下地膜３２は、膜の形状であることに限定されるものではなく、第１の実施形態と同様に、膜状の下地膜３１及び下地膜３２の代わりに、本実施形態において用いられるゲルマニウム原子やアルミニウム原子等といった異なる２つの原子が、層間絶縁膜４０とメモリセル２１との間に存在していれば良い。
本実施形態の半導体記憶装置の製造方法については、周知の半導体記憶装置の製造方法を用いることができるが、層間絶縁膜４０の形成の際には、第１の実施形態と同様の方法を用いて、下地膜３１及び下地膜３２を形成し、その上にシリコン酸化膜からなる層間絶縁膜４０を形成する。
本実施形態によれば、異なる原子を含む積層の下地膜３１及び３２を形成し、その上にシリコン酸化膜からなる層間絶縁膜４０を成膜することにより、層間絶縁膜４０の成膜速度を増加することができる。よって、より短時間で所望の層間絶縁膜４０を得ることができ、ひいては半導体記憶装置の製造時間を短くすることができる。また、成膜温度を大幅に上げることなく、層間絶縁膜４０の成膜速度を増加させることができるため、加熱による他の膜の劣化等を避けることできる。また、本実施形態によれば、ＯＨ基を有していないシリコンソースを用いて成膜することにより、層間絶縁膜４０中にダングリングボンドが多く生じることを避けることができ、よって、良質な層間絶縁膜４０を得ることができる。そして、ＡＬＤ法やＣＶＤ法により成膜していることから、塗布法により形成されたものと比べて、層間絶縁膜４０中の炭素の量を抑えることができる。例えば、本実施形態においては、層間絶縁膜４０中の炭素の量を１ｅ１９ａｔｏｍｓ／ｃｍ３以下とすることができる。
なお、本実施形態においては、図４（ａ）及び（ｂ）に示すようにメモリセル２１と層間絶縁膜４０との間に、下地膜３１及び下地膜３２を設けることに限定するものでなく、メモリセル２１と素子分離絶縁膜３７との間、及び、メモリセル２１と層間絶縁膜４０との間の両方に設けても良く、もしくは、どちらか一方に設けても良い。その場合には、下地膜３１及び下地膜３２と接する素子分離絶縁膜３７、及び／又は、層間絶縁膜４０は、第１の実施形態と同様に、ＡＬＤ法やＣＶＤ法により形成されることとなる。
（第３の実施形態）
図５から図７を用いて本実施形態を説明する。ここでは、ＦＧ型半導体記憶装置（不揮発性半導体記憶装置）を例に説明するが、本発明はこれに限定されるものではなく、他の半導体装置等やその部位に適用することができる。なお、以下の本実施形態の説明において、第１及び第２の実施形態と同じ構成及び機能を有する部分は、第１及び第２の実施形態と同じ符号を付し、その説明は省略するものとする。なお、図５から図７は、半導体記憶装置の各製造工程における半導体記憶装置のメモリセル領域における断面図であって、詳細には、ビット線に沿って切った半導体記憶装置の断面に対応する。
まず、半導体基板（ｐ型シリコン基板、もしくはｎ型シリコン基板上にｐ型ウェルを形成したもの）１上に、例えばシリコン酸化膜からなるゲート絶縁膜２２をその膜厚が例えば１ｎｍから１５ｎｍ程度となるように形成し、その上にＣＶＤ法によって、例えばポリシリコン膜からなる電荷蓄積膜（浮遊ゲート；ＦＧ）２３をその膜厚が例えば５ｎｍから５０ｎｍ程度となるように形成する。この電荷蓄積膜２３は、ポリシリコン膜からなるものに限定されるものではなく、シリコン窒化膜からなるものでもよく、炭素や窒素を含むシリコンや金属原子を含むものであっても良い。
さらに、その上にＣＶＤ法によってハードマスク材（不図示）をその膜厚が例えば５０ｎｍから２００ｎｍ程度となるように形成する。次いで、ハードマスク材の上にフォトレジスト（不図示）を塗布し、露光描画によりフォトレジストに対してパターニングを行う。そして、フォトレジストをマスクにしてハードマスク材をエッチングすることにより、ハードマスク材に対してパターニングを行い、ハードマスク（不図示）を形成する。さらに、フォトレジストを除去し、ハードマスクを用いて、電荷蓄積膜２３とゲート絶縁膜２２とシリコン基板１とをエッチングして、断面の方向に対して垂直な方向に伸びる（図５から図７においては紙面の左右に伸びる）素子分離溝を形成する。そして、塗布法等の周知の方法を用いて素子分離溝を素子分離絶縁膜で埋込み、ハードマスクを除去する。
さらに、電荷蓄積膜２３と素子分離絶縁膜との上に、電極間絶縁膜（Inter poly Dielectric：ＩＰＤ）３８を形成する。この電極間絶縁膜３８は、例えば、シリコン酸化膜と、シリコン窒化膜と、シリコン酸化膜との３層からなる絶縁膜（ＯＮＯ膜）からなる。
次に、電極間絶縁膜３８の上に、制御電極膜５を形成する。この制御電極膜５は、シリコン膜５１とタングステン窒化膜５２とタングステン膜５３との３層からなる。詳細には、シランをシリコンソースに用いて減圧化学気相成長法（ＬＰ−ＣＶＤ法）により、例えば、５ｎｍから１００ｎｍの膜厚を有するシリコン膜５１を形成する。そして、ＰＶＤ法により、例えば１ｎｍから２０ｎｍの膜厚を有するタングステン窒化膜５２を形成する。さらに、ＰＶＤ法により、例えば１０ｎｍから２００ｎｍの膜厚を有するタングステン膜５３を形成する。なお、本実施形態においては、タングステン膜５３を用いるものとして説明するが、タングステン膜５３の代わりに、アルミニウム、チタン、タンタル、ニッケル、コバルト等の原子を含む金属膜を用いても良く、さらに、このような原子を含むシリサイド膜を用いても良い。
そして、例えば、シリコン窒化膜等からなり、１０ｎｍから２００ｎｍの膜厚を有するハードマスク材２４を、タングステン膜５３の上に形成する。このようにして、図５（ａ）に示すような断面を得ることができる。
次に、ハードマスク材２４の上にフォトレジスト（不図示）を塗布し、露光描画によりフォトレジストに対してパターニングを行う。そして、フォトレジストをマスクにしてハードマスク材２４をエッチングすることにより、ハードマスク材２４に対してパターニングを行い、ハードマスク３４を形成する。さらに、フォトレジストを除去し、ハードマスク３４を用いて、タングステン膜５３と、タングステン窒化膜５２と、シリコン膜５１と、電極間絶縁膜３８と、電荷蓄積膜２３とをエッチングして、図５（ｂ）に示すような断面を得ることができる。
さらに、図６（ｃ）に示すように、ハードマスク３４と、タングステン膜５３と、タングステン窒化膜５２と、シリコン膜５１と、電極間絶縁膜３８と、電荷蓄積膜２３とからなる積層の側壁及び上面に、第１の実施形態と同様に、アルミニウム原子を吸着させ、酸化させることにより、アルミニウム酸化膜からなる下地膜３２を形成する。
以下においては、アルミニウム酸化膜からなる下地膜３２を形成するものとして説明するが、本実施形態においては、下地膜３２は、アルミニウム酸化膜に限定されるものではなく、第１の実施形態と同様に、制御電極膜５中のタングステン膜５３に対応する膜に含まれない原子であって、且つ、ゲルマニウム原子、タングステン原子、ハフニウム原子、チタン原子、タンタル原子、ニッケル原子、コバルト原子、アルカリ土類金属原子等を含むものでも良い。ただし、積層を構成する各層を電気的に絶縁するために、下地膜３２は、酸化膜、窒化膜等の絶縁膜であることが好ましい。
また、第１の実施形態と同様に、下地膜３２中のアルミニウム等の原子の濃度は、この後に形成するシリコン酸化膜４の成膜速度を増加させるために、面密度にして１ｅ１２ａｔｏｍｓ／ｃｍ２以上であれば良いが、微細化した半導体装置においては積層の間の距離が縮小しているため、積層間の電気的な距離を短くすることを避けるために、下地膜３２を厚くすることは避けた方が好ましい。従って、下地膜３２の膜厚は、０．０００１ｎｍから１ｎｍ程度のものが好ましい。
そして、下地膜３２の形成は、第１の実施形態と同様に、様々な方法を用いることができ、例えば、ＡＬＤ法、ＭＯＣＶＤ法といったＣＶＤ法、スパッタ法といったＰＶＤ法、塗布法、浸漬法、噴霧法等を用いることができる。
次に、図６（ｄ）に示すように、下地膜３２の上に、例えば４ｎｍから１０ｎｍの膜厚を有するシリコン酸化物４を成膜する。このシリコン酸化膜４の膜厚は、所望の耐圧やリーク電流値を確保し、エアギャップを所望の大きさにできるような値を選択することが好ましい。シリコン酸化膜４の成膜としては、第１の実施形態と同様に、ＡＬＤ法、ＣＶＤ法やプラズマＣＶＤ法等、周知のシリコン酸化膜４の形成方法を用いることができ、シリコン酸化膜４の成膜を行うためのシリコンソースとしては、第１の実施形態と同様のものを用いることができる。また、シリコン酸化物４の成膜は、加熱による他の膜の劣化等を避けるために、室温から８００℃程度の温度範囲で実施することが好ましい。さらに、シリコン酸化物４の成膜は、下地膜３２の形成後、一旦大気に暴露して別の炉で行う非連続処理で行っても良く、また、大気に暴露せずに減圧して同一の炉で行う連続処理や、また、大気に暴露せずに異なる炉で行う連続処理で行っても良い。
このようにすることにより、第１の実施形態と同様に、タングステン膜５３とアルミニウム酸化膜からなる下地膜３２との共存による触媒効果により、積層の有するタングステン膜５３の側壁部分の上は、積層の有する他の膜からなる側壁部分の上に比べて、シリコン酸化膜４の成膜速度が増加する。従って、積層の有するタングステン膜５３の側壁部分上のシリコン酸化膜４は、積層の有する他の膜からなる側壁部分上のシリコン酸化膜４に比べて、例えば２割程度厚いものとなる。
次に、ハードマスク３４を除去して、タングステン膜５３の上面を覆うように、段差被覆性の悪い成膜技術を用いて、絶縁膜３９を形成することにより、図７（ｅ）に示すように、メモリセル２１の間にエアギャップ５０が設けられた半導体記憶装置を形成することができる。このエアギャップ５０を設けることにより、隣り合うメモリセル２１間の寄生容量を低減することができる。
図８に示すように、本実施形態の半導体記憶装置は、半導体基板１と、ゲート絶縁膜２２と電荷蓄積膜２３と電極間絶縁膜３８と制御電極５とから構成される複数のメモリセル２１を有する。このメモリセル２１の制御電極５は、タングステン、アルミニウム、チタン、タンタル、ニッケル、コバルト、シリコン等の原子を含む金属膜５３を有する。各メモリセル２１の側壁は、金属膜５３に含まれない原子であって、且つ、ゲルマニウム、アルミニウム、タングステン、ハフニウム、チタン、タンタル、ニッケル、コバルト、アルカリ土類金属のいずれかの原子を含むような、下地膜３２に覆われており、さらに、各メモリセル２１の側壁は、下地膜３２を介して覆うシリコン酸化膜４に覆われている。このシリコン酸化膜４においては、制御電極５中のタングステン等の原子を含む膜５３の側壁を覆う部分は、メモリセル２１の他の部分の側壁を覆う部分に比べて厚い。また、メモリセル２１の上面は絶縁膜３９に覆われており、隣り合うメモリセル２１の間にはエアギャップ５０が形成されている。このエアギャップ５０により、隣り合うメモリセル２１間の寄生容量を低減することができる。
このように、本実施形態によれば、タングステン膜５３とアルミニウム酸化膜３２との共存による触媒効果により、積層の有するタングステン膜５３の側壁部分の上は、積層の有する他の膜からなる側壁部分の上に比べて、シリコン酸化膜４の成膜速度が増加する。従って、積層の有するタングステン膜５３の側壁部分上のシリコン酸化膜４は、積層の有する他の膜からなる側壁部分上のシリコン酸化膜４に比べて、例えば２割程度厚いものとなる。
ところで、従来、隣り合うメモリセル２１間にエアギャップ５０が設けられたメモリセル２１を有する半導体記憶装置において、メモリセル２１の有するタングステン膜５３の側壁に細かな凹凸がある場合、メモリセル２１に電圧を印加した際に、隣り合うメモリセル２１のタングステン膜５３の側壁の凸部の間のエアギャップ５０にかかる電界が増大し、放電等が起こることがある。このような場合には、絶縁破壊が起きることがあり、メモリセル２１の耐圧劣化および素子不良の原因となっていた。特に、半導体記憶装置を微細化すると、隣り合うメモリセル２１の間の距離が短くなることから、メモリセル２１間のエアギャップ５０にかかる電界が増大し、上記のような放電がより顕著に生じることとなる。
しかしながら、本実施形態においては、積層の有するタングステン膜５３の側壁部分上のシリコン酸化膜４を厚く形成することができるため、タングステン膜５３の側壁に細かな凹凸がある場合であっても、タングステン膜５３の側壁の凸部の間のエアギャップ５０にかかる電界を低減させ、絶縁破壊を避けることができる。すなわち、本実施形態によれば、耐圧特性に優れた半導体記憶装置を実現することができる。
例えば、メモリセル２１の有するタングステン膜５３以外の膜からなる側壁部分に、シリコン酸化膜４を４ｎｍの膜厚を有するように形成した場合、タングステン膜５３の側壁上に形成されたシリコン酸化膜４は、約５ｎｍの膜厚を有する（約１ｎｍの増加）。従って、隣り合うメモリセル２１間の電位差が２０Ｖの場合、シリコン酸化膜４の前記１ｎｍの増膜により、隣り合うメモリセル２１のタングステン膜５３の側壁の凸部の間のエアギャップ５０にかかる電界は、約１Ｖ低減することとなる。
本実施形態においては、電荷蓄積層２３は、ポリシリコン膜やシリコン窒化膜に限定されるものではなく、ゲルマニウム、アルミニウム、タングステン、ハフニウム、チタン、タンタル、ニッケル、コバルト、アルカリ土類金属を含むものでも良い。この場合、タングステン膜５３の側壁上のシリコン酸化膜４と同様に、電荷蓄積層２３の含む原子と下地膜３２に含まれる原子との共存による触媒効果により、電荷蓄積層２３の側壁上のシリコン酸化膜４の成膜速度が増加し、その膜厚は厚いものとなる。
また、本実施形態においても、下地膜３２を膜として説明しているが、本実施形態の下地膜３２は、膜の形状であることに限定されるものではなく、第１の実施形態と同様に、下地膜３２の代わりに、本実施形態において用いられるアルミニウム原子等といった原子が、シリコン酸化膜４とメモリセル２１との間に存在していれば良い。
また、本実施形態は、半導体記憶装置に限定されるものではなく、電荷蓄積層を有しない半導体装置においても適用することができ、また、その間にエアギャップを有する金属配線間に適用することができる。
本発明の実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１ 半導体基板
４ シリコン酸化膜
５ 制御電極膜
２１ メモリセル
２２ ゲート絶縁膜
２３ 電荷蓄積膜
２４ ハードマスク材
２６ 素子分離溝
３１ 下地膜（第１の下地膜）
３２ 下地膜（第２の下地膜）
３４ ハードマスク
３７ 素子分離絶縁膜
３８ 電極間絶縁膜
３９ 絶縁膜
４０ 層間絶縁膜
５０ エアギャップ
５１ シリコン膜
５２ タングステン窒化膜
５３ タングステン膜

Claims (6)

  1. ゲルマニウム、アルミニウム、タングステン、ハフニウム、チタン、タンタル、ニッケル、コバルト、アルカリ土類金属のいずれかの原子を１ｅ１２ａｔｏｍｓ／ｃｍ２以上１ｅ１６ａｔｏｍｓ／ｃｍ２以下の濃度で含み、且つ、金属膜、酸化膜、窒化膜、ホウ化膜、硫化膜のいずれかからなる第１の下地膜を形成し、
    前記第１の下地膜上に、ゲルマニウム、アルミニウム、タングステン、ハフニウム、チタン、タンタル、ニッケル、コバルト、アルカリ土類金属のいずれかの原子であって、前記第１の下地膜に含まれない原子を１ｅ１２ａｔｏｍｓ／ｃｍ２以上１ｅ１６ａｔｏｍｓ／ｃｍ２以下の濃度で含み、且つ、金属膜、酸化膜、窒化膜、ホウ化膜、硫化膜のいずれかからなる第２の下地膜を形成し、
    ＣＶＤ法又はＡＬＤ法により、エトキシ基、ハロゲン基、アルキル基、アミノ基のうちの少なくとも１つを含むシリコンソース、もしくは、シロキ酸系のシリコンソースを用いて、前記第２の下地膜上にシリコン酸化膜を形成する、
    ことを特徴とする半導体装置の製造方法。
  2. ゲルマニウム、アルミニウム、タングステン、ハフニウム、チタン、タンタル、ニッケル、コバルト、アルカリ土類金属のいずれかの原子を含む第１の下地膜を形成し、
    前記第１の下地膜上に、ゲルマニウム、アルミニウム、タングステン、ハフニウム、チタン、タンタル、ニッケル、コバルト、アルカリ土類金属のいずれかの原子であって、前記第１の下地膜に含まれない原子を含む第２の下地膜を形成し、
    ＣＶＤ法又はＡＬＤ法により、エトキシ基、ハロゲン基、アルキル基、アミノ基のうちの少なくとも１つを含むシリコンソース、もしくは、シロキ酸系のシリコンソースを用いて、前記第２の下地膜上にシリコン酸化膜を形成する、
    ことを特徴とする半導体装置の製造方法。
  3. 半導体基板上に、アルミニウム、タングステン、チタン、タンタル、ニッケル、コバルトからなる金属膜を有する複数のメモリセルを形成し、
    ゲルマニウム、アルミニウム、タングステン、ハフニウム、チタン、タンタル、ニッケル、コバルト、アルカリ土類金属のいずれかの原子を含む、前記各メモリセルの側壁を覆うような第３の下地膜を形成し、
    ＣＶＤ法又はＡＬＤ法により、エトキシ基、ハロゲン基、アルキル基、アミノ基のうちの少なくとも１つを含むシリコンソース、もしくは、シロキ酸系のシリコンソースを用いて、前記各メモリセルの側壁を前記第３の下地膜を介して覆う酸化膜を形成する、
    ことを特徴とする半導体装置の製造方法。
  4. 前記第１、第２及び第３の下地膜として、金属膜、酸化膜、窒化膜、ホウ化膜、硫化膜のいずれかを用いることを特徴とする請求項２又は３に記載の半導体装置の製造方法。
  5. 前記第１、第２及び第３の下地膜の形成は、前記第１、第２及び第３の下地膜が前記原子を１ｅ１２ａｔｏｍｓ／ｃｍ２以上１ｅ１６ａｔｏｍｓ／ｃｍ２以下の濃度で含むように、行われることを特徴とする請求項２から４のいずれか１つに記載の半導体装置の製造方法。
  6. 半導体基板上に形成された、アルミニウム、タングステン、チタン、タンタル、ニッケル、コバルトのいずれかの原子を含む金属膜を有する複数のメモリセルと、
    ゲルマニウム、アルミニウム、タングステン、ハフニウム、チタン、タンタル、ニッケル、コバルト、アルカリ土類金属のいずれかの原子であって、且つ、前記金属膜に含まれない原子を含む、前記各メモリセルの側壁を覆う第３の下地膜と、
    前記各メモリセルの側壁を、前記下地膜を介して覆う酸化膜と、
    前記各メモリセルの間に設けられたエアギャップと、
    を備える半導体装置であって、
    前記酸化膜において、前記金属膜の側壁を覆う部分は、前記各メモリセルの他の部分を覆う部分に比べて厚い、ことを特徴とする半導体装置。
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