WO2015159414A1 - 柱状半導体メモリ装置及びその製造方法 - Google Patents

柱状半導体メモリ装置及びその製造方法 Download PDF

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WO2015159414A1
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insulating layer
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舛岡 富士雄
原田 望
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ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
舛岡 富士雄
原田 望
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    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
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    • H10B41/35Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND

Definitions

  • the present invention relates to a columnar semiconductor memory device that is a memory device formed on a columnar semiconductor, and a method for manufacturing the columnar semiconductor memory device.
  • Non-Patent Document 1 is superior in high integration and low cost. Further, a vertical NAND flash memory in which a plurality of memory cells and transistors are stacked on a semiconductor silicon pillar (hereinafter, the semiconductor silicon pillar is referred to as an “Si pillar”) can be further highly integrated (for example, a patent) Reference 1).
  • FIG. 9 shows a cross-sectional structure of a conventional vertical NAND flash memory (see Patent Document 1).
  • Si pillars 101a and 101b are formed on an intrinsic type semiconductor silicon substrate 100 (hereinafter, the intrinsic type semiconductor silicon substrate is referred to as an “i-layer substrate”), and a tunnel is formed so as to surround the outer periphery of the Si pillars 101a and 101b.
  • SiO 2 layers 102a and 102b which are insulating layers, are formed.
  • Floating electrodes 103a and 103b that are electrically floating are formed so as to surround the outer peripheries of the SiO 2 layers 102a and 102b.
  • Source side select gate electrodes 104a and 104b are formed below the Si pillars 101a and 101b, and drain side select gate electrodes 105a and 105b are formed above the Si pillars 101a and 101b.
  • Interlayer SiO 2 layers 107a and 107b are formed so as to surround the outer periphery of the floating electrodes 103a and 103b, and word line electrodes 108a and 108b are formed so as to surround the outer periphery of the interlayer SiO 2 layers 107a and 107b.
  • a common source N + layer 109 (hereinafter, a semiconductor layer containing a large amount of donor impurities is referred to as an “N + layer”) is formed on the surface layer of the i-layer substrate 100 connected to the bottoms of the Si pillars 101a and 101b. Drain N + layers 110a and 110b are formed on top of 101b. Further, a SiO 2 layer 111 by CVD (Chemical Vapor Deposition) is formed so as to cover the whole. Bit line wiring metal layers 113a and 113b are formed through contact holes 112a and 112b formed on drain N + layers 110a and 110b.
  • P ⁇ layers 114 a and 114 b (hereinafter, a semiconductor layer containing a small amount of acceptor impurities is referred to as “P ⁇ layer”) are formed in Si pillars 101 a and 101 b on i-layer substrate 100.
  • Memory cell transistors Qc2 and Qc3 having the same structure as the memory cell transistor Qc1 and electrically isolated from each other are formed on the memory cell transistor Qc1 composed of 108a and 108b. Further, a source side select transistor Qs1 having source side select gate electrodes 104a and 104b and a drain side select transistor Qs2 having drain side select gate electrodes 105a and 105b are formed above and below the memory cell transistors Qc1, Qc2 and Qc3. Has been. As a result, a high-density vertical NAND flash memory device is formed.
  • SiO 2 layers 102a and 102b and interlayer SiO 2 layers which are tunnel insulating layers with few defects and high reliability so as to surround the outer peripheral portions of the Si pillars 101a and 101b.
  • 107a and 107b, source side select gate electrodes 104a and 104b, drain side select gate electrodes 105a and 105b, floating electrodes 103a and 103b, and word line electrodes 108a and 108b are easily formed.
  • a through hole penetrating the laminated word line electrode material layer and the insulating layer is formed.
  • An interlayer insulating layer, a Si 3 N 4 layer (silicon nitride layer) for accumulating data charges, a tunnel SiO 2 layer are formed on the side surface layer, and a poly Si layer (hereinafter referred to as a polycrystalline Si layer) serving as a channel in the through hole Is also called a “poly-Si layer”).
  • a poly-Si layer serving as a channel in the through hole Is also called a “poly-Si layer”.
  • the selection gate electrodes 104a and 104b, the drain side selection gate electrodes 105a and 105b, the floating electrodes 103a and 103b, and the word line electrodes 108a and 108b can be easily formed with high density.
  • a columnar semiconductor memory device includes: A semiconductor substrate; On the semiconductor substrate, a first semiconductor pillar extending in a direction perpendicular to the surface of the semiconductor substrate; A tunnel insulating layer surrounding the outer periphery of the first semiconductor pillar; A data charge storage insulating layer surrounding an outer periphery of the tunnel insulating layer; A first interlayer insulating layer surrounding an outer periphery of the data charge storage insulating layer; A second interlayer insulating layer surrounding an outer periphery of the first interlayer insulating layer; A first conductor layer surrounding an outer periphery of the second interlayer insulating layer; A third interlayer insulating layer that is in contact with an upper surface or a lower surface of the first conductor layer and surrounds an outer periphery of the second interlayer insulating layer; A laminated material layer including the first conductor layer and the third interlayer insulating layer as a set is formed as a single layer or a plurality of layers in a direction per
  • the thickness of the second interlayer insulating layer on the laminated material layer is longer than 1 ⁇ 2 of the thickness of the second interlayer insulating layer in contact with the first interlayer insulating layer.
  • Upper end positions of the tunnel insulating layer, the data charge storage insulating layer, and the first interlayer insulating layer in a direction perpendicular to the stacked material layer extend to the upper surface of the stacked material layer. It is preferable that the height is substantially the same as the upper surface position of the second interlayer insulating layer.
  • a portion of the second interlayer insulating layer extending on the upper surface of the laminated material layer is in contact with the upper surface of the first conductor layer.
  • an oxide insulating layer is formed between the first conductor layer and the second interlayer insulating layer.
  • a plurality of the laminated material layers are formed, A first gate insulating layer formed above the stacked material layer and surrounding an outer periphery of the first semiconductor pillar; A second conductor layer surrounding an outer periphery of the first gate insulating layer; A first impurity region including a donor or acceptor impurity formed at the top of the first semiconductor pillar, The first conductor layer of the laminated material layer is connected to a word line wiring metal layer; The second conductor layer is connected to a source-side selection gate wiring metal layer or a drain-side selection gate wiring metal layer; The first impurity region is connected to a common source wiring metal layer or a bit line wiring metal layer; A NAND flash memory element is formed on the first semiconductor pillar. It is preferable.
  • a plurality of the laminated material layers are formed, A second gate insulating layer formed under the laminated material layer and surrounding an outer periphery of the first semiconductor pillar; A third conductor layer surrounding an outer periphery of the second gate insulating layer; A second impurity region formed below the laminated material layer and at the bottom of the first semiconductor pillar and having the same conductivity type as the first impurity region;
  • the first conductor layer of the laminated material layer is connected to a word line wiring metal layer;
  • the third conductor layer is connected to a source-side selection gate wiring metal layer;
  • the second impurity region is connected to a common source wiring metal layer;
  • the second conductor layer is connected to a drain-side selection gate wiring metal layer;
  • the first impurity region is connected to the bit line wiring metal layer,
  • a NAND flash memory element is formed on the first semiconductor pillar. It is preferable.
  • the side surface of the laminated material layer is spaced apart from the side surface without contacting the side surface of the first interlayer insulating layer. It is preferable.
  • the height of the top portion substantially coincides with the height of the top portion of the first semiconductor pillar, and the height of the bottom surface
  • a second semiconductor pillar substantially matching the height of the bottom surface of the second conductor layer
  • a fourth conductor layer formed so as to surround the outer periphery of the third gate insulating layer, and the height of the upper and lower ends of the second conductor layer is substantially the same;
  • a third impurity region formed above the fourth conductor layer and on the top of the second semiconductor pillar and containing a donor or acceptor impurity;
  • a fourth impurity region formed below the fourth conductor layer and at the bottom of the second semiconductor pillar and having the same conduct
  • a fourth interlayer insulating layer formed on the semiconductor substrate so as to surround an outer periphery of the first semiconductor pillar and extending to a side surface and an upper surface of the first outer peripheral semiconductor region;
  • the laminated material layer is formed on the fourth interlayer insulating layer,
  • the height of the upper surface of the laminated material layer is substantially equal to the height of the upper surface of the fourth interlayer insulating layer present on the first outer peripheral semiconductor region,
  • the first conductor layer and the word line wiring metal layer are connected via the contact hole, It is preferable.
  • a method for manufacturing a columnar semiconductor memory device includes: A mask insulating layer forming step of forming a mask insulating layer having a circular shape in plan view on the semiconductor substrate; By etching the semiconductor substrate using the mask insulating layer as a mask, a semiconductor pillar is formed on the semiconductor substrate, and a side surface of the semiconductor pillar is retreated inward in the radial direction.
  • a third insulating layer forming step of forming an insulating layer A laminated material layer forming step of forming a single layer or a plurality of layers in a direction perpendicular to the upper surface of the semiconductor substrate, the laminated material layer formed as a set of the first conductor layer and the third interlayer insulating layer; , A second interlayer insulation that fills a space formed between the side surface of the first interlayer insulating layer and the side surfaces of the first conductor layer and the third interlayer insulating layer with the second interlayer insulating layer.
  • a layer filling step With Data writing and erasing by movement of data charges between the first semiconductor pillar and the data charge storage insulating layer via the tunnel insulating layer by a voltage applied to the first conductor layer, or Data charges are retained by the data charge storage insulating layer. It is characterized by that.
  • the second interlayer insulating layer formed on the side surface of the first interlayer insulating layer is formed so as to extend to the upper surface of the laminated material layer.
  • the thickness of the second interlayer insulating layer is longer than 1 ⁇ 2 of the thickness of the second interlayer insulating layer in contact with the first interlayer insulating layer.
  • the material atoms are incident on the upper surface of the semiconductor substrate from the vertical direction, and the material atoms are deposited on the condition that the deposition rate of the material atoms on the side surface of the truncated cone-shaped mask insulating layer is smaller than the peeling rate of the material atoms.
  • the laminated material layer is formed above the semiconductor substrate, and the truncated cone-shaped laminated material layer made of the same material layer as the laminated material layer is formed on the truncated cone-shaped mask insulating layer. Having a truncated cone-shaped laminated material layer forming step to form, It is preferable.
  • a NAND flash memory element is formed on the first semiconductor pillar. It is preferable.
  • a first outer periphery that forms a first outer peripheral semiconductor region in which the height of the upper surface substantially coincides with the height of the top of the first semiconductor column on the outer periphery of the memory element region where the first semiconductor pillar is formed Part semiconductor region forming step, Formed in a second outer peripheral semiconductor region included in the first outer peripheral semiconductor region, the height of the top portion substantially coincides with the height of the top portion of the first semiconductor pillar, and the height of the bottom surface Forming a second semiconductor pillar substantially matching the height of the bottom surface of the second conductor layer,
  • a fourth conductor layer is formed so as to surround the outer periphery of the third gate insulating layer, and in the vertical direction of the semiconductor substrate, a fourth conductor layer whose height of the upper and lower ends is substantially the same as that of the second conductor layer.
  • An SGT Service Rounding Gate MOS Transistor having the semiconductor pillar as a channel and the fourth conductor layer as a gate is formed. It is preferable.
  • a columnar semiconductor memory device having high reliability, high density, and low price can be provided.
  • FIG. 1 is a circuit diagram of a vertical NAND flash memory device according to a first embodiment of the present invention.
  • 1A is a plan view for explaining a vertical structure NAND flash memory device according to the first embodiment and a method for manufacturing the device
  • FIG. 1A is a plan view for explaining a vertical structure NAND flash memory device according to the first embodiment and a method for manufacturing the device
  • FIG. 1A is a plan view for explaining a vertical structure NAND flash memory device according to the first embodiment and a method for manufacturing the device
  • FIG. 1A is a plan view for explaining a vertical structure NAND flash memory device according to the first embodiment and a method for manufacturing the device
  • FIG. 1A is a plan view for explaining a vertical structure NAND flash memory device according to the first embodiment and a method for manufacturing the device
  • FIG. 1A is a plan view for explaining a vertical structure NAND flash memory device according to the first embodiment and a method for manufacturing the device
  • FIG. 1A is a plan view for explaining a vertical structure N
  • FIG. 1A is a plan view for explaining a vertical structure NAND flash memory device according to the first embodiment and a method for manufacturing the device
  • FIG. 1A is a plan view for explaining a vertical structure NAND flash memory device according to the first embodiment and a method for manufacturing the device
  • FIG. 1A is a plan view for explaining a vertical structure NAND flash memory device according to the first embodiment and a method for manufacturing the device
  • FIG. 1A is a plan view for explaining a vertical structure NAND flash memory device according to the first embodiment and a method for manufacturing the device
  • FIG. 1A is a plan view for explaining a vertical structure NAND flash memory device according to the first embodiment and a method for manufacturing the device
  • FIG. 1A is a plan view for explaining a vertical structure NAND flash memory device according to the first embodiment and a method for manufacturing the device
  • FIG. 1A is a plan view for explaining a vertical structure NAND flash memory device according to the first embodiment and a method for manufacturing the device
  • FIG. 1A is a plan view
  • FIG. 1A is a plan view for explaining a vertical structure NAND flash memory device according to the first embodiment and a method for manufacturing the device
  • FIG. 1A is a plan view for explaining a vertical structure NAND flash memory device according to the first embodiment and a method for manufacturing the device
  • FIG. 1A is a plan view for explaining a vertical structure NAND flash memory device according to the first embodiment and a method for manufacturing the device
  • FIG. 9A is a plan view for explaining a method for manufacturing a vertical NAND flash memory device according to the second embodiment of the present invention
  • FIG. FIG. 7A is a plan view for explaining a vertical structure NAND flash memory device according to a third embodiment of the present invention and a method for manufacturing the device
  • FIG. 9A is a plan view for explaining a vertical structure NAND flash memory device according to the third embodiment and a manufacturing method thereof, and FIG.
  • the deposited shape in the case where material atoms are deposited on a trapezoidal column using a bias sputtering method will be described with respect to the cross-sectional shape formed on the substrate according to the fourth embodiment of the present invention.
  • FIG. 9A is a plan view for explaining a vertical structure NAND flash memory device according to the fourth embodiment and a method for manufacturing the device
  • FIG. FIG. 9A is a plan view for explaining a vertical structure NAND flash memory device according to the fourth embodiment and a method for manufacturing the device
  • top view (a) and sectional structure drawing (b), (c) for demonstrating the vertical structure NAND flash memory device concerning 5th Embodiment of this invention, and its manufacturing method. It is the top view (a) and sectional structure figure (b) for demonstrating the vertical structure NAND flash memory device concerning 6th Embodiment of this invention, and its manufacturing method. It is the top view (a) and sectional structure figure (b) for demonstrating the vertical structure NAND flash memory device concerning 6th Embodiment, and its manufacturing method. It is the top view (a) and sectional structure figure (b) for demonstrating the vertical structure NAND flash memory device concerning 6th Embodiment, and its manufacturing method.
  • top view (a) and sectional structure figure (b) for demonstrating the vertical structure NAND flash memory device concerning 6th Embodiment, and its manufacturing method. It is the top view (a) and sectional structure figure (b) for demonstrating the vertical structure NAND flash memory device concerning 6th Embodiment, and its manufacturing method. It is the top view (a) and sectional structure figure (b) for demonstrating the vertical structure NAND flash memory device concerning 6th Embodiment, and its manufacturing method. It is the top view (a) and sectional structure figure (b) for demonstrating the vertical structure NAND flash memory device concerning 6th Embodiment, and its manufacturing method.
  • top view (a) and sectional structure figure (b) for demonstrating the vertical structure NAND flash memory device concerning 6th Embodiment, and its manufacturing method. It is the top view (a) and sectional structure figure (b) for demonstrating the vertical structure NAND type flash memory device based on 7th Embodiment of this invention, and its manufacturing method. It is a sectional view of a conventional vertical NAND flash memory device.
  • FIG. 1 shows a NAND flash memory circuit according to the first embodiment.
  • the gate electrodes of n memory cell transistors WT11, WT12, WT1n connected in series are connected to n word lines W1, W2, Wn.
  • a source side select transistor STS1 and a drain side select transistor STD1 are connected above and below the n memory cell transistors WT11, WT12, WT1n.
  • the gate electrode of the source side selection transistor STS1 is connected to the source side selection gate wiring metal layer SGS, and the gate electrode of the drain side selection transistor STD1 is connected to the drain side selection gate wiring metal layer SGD.
  • the source of the source side select transistor STS1 is connected to the common source wiring metal layer CSL, and the drain of the drain side select transistor STD1 is connected to the bit line BL1.
  • n memory cell transistors WT11, WT12, WT1n connected in series
  • n memory cell transistors WT21, WT22, WT2n connected in series are formed.
  • the gate electrodes of the n memory cell transistors WT21, WT22, WT2n are connected to the word lines W1, W2, Wn.
  • a source side select transistor STS2 and a drain side select transistor STD2 are connected above and below the memory cell transistors WT21, WT22, WT2n.
  • the gate electrode of the source side selection transistor STS2 is connected to the source side selection gate wiring metal layer SGS, and the gate electrode of the drain side selection transistor STD2 is connected to the drain side selection gate wiring metal layer SGD.
  • the source of the source side select transistor STS2 is connected to the common source wiring metal layer CSL, and the drain of the drain side select transistor STD2 is connected to the bit line BL2.
  • a configuration including such a circuit is repeatedly formed in the block memory element region.
  • FIGS. 2A to 2L (a) is a plan view, (b) is a sectional view taken along line XX ′ in FIG. (A), and (c) is a sectional view taken along line YY ′. It is.
  • a Si 3 N 4 film (not shown) is formed on the i-layer substrate 1, a resist film (not shown) is applied on the Si 3 N 4 film, and a lithography method is performed.
  • the resist layers 3a, 3b, 3c and 3d having a circular shape in plan view are used.
  • the Si 3 N 4 film is etched by, for example, RIE (Reactive Ion Etching) method, thereby forming the Si 3 N 4 layers 2a, 2b, 2c, and 2d.
  • the resist layers 3a, 3b, 3c, and 3d and the Si 3 N 4 layers 2a, 2b, 2c, and 2d are used as masks, for example, using the RIE method, the i-layer substrate 1 Are etched to form Si pillars 4a, 4b, 4c and 4d on the i-layer substrate 1a. Thereafter, the resist layers 3a, 3b, 3c, and 3d are removed.
  • an N + layer 5 is formed by implanting, for example, arsenic (As) ions into the surface of the i-layer substrate 1a around the Si pillars 4a, 4b, 4c, and 4d.
  • the SiO 2 layer 9 is formed on the i-layer substrate 1a on the outer periphery of the pillars 4a, 4b, 4c, and 4d.
  • SiO 2 layers 6a, 6b, 6c and 6d are formed on the side surface layers of the Si pillars 4a, 4b, 4c and 4d by, for example, a thermal oxidation method.
  • a doped Si layer 7 (hereinafter, a poly Si layer containing acceptor or donor impurities is referred to as a “doped Si layer”) is formed on the SiO 2 layer 9 on the outer periphery of the Si pillars 4a, 4b, 4c, and 4d. Subsequently, an Si 3 N 4 layer 8 is formed on the doped Si layer 7.
  • a thermal oxidation method using Si 3 N 4 layers 2a, 2b, 2c, 2d, and 8 as masks on the side surface layers of the Si pillars 4a, 4b, 4c, and 4d by a thermal oxidation method As shown in FIG. 2D, a thermal oxidation method using Si 3 N 4 layers 2a, 2b, 2c, 2d, and 8 as masks on the side surface layers of the Si pillars 4a, 4b, 4c, and 4d by a thermal oxidation method.
  • the SiO 2 layers 10a, 10b, 10c, and 10d are formed thick. Thereafter, the SiO 2 layers 10a, 10b, 10c, and 10d are removed.
  • Si 3 N 4 layer 8 Since the Si 3 N 4 layer 8 is not oxidized by the thermal oxidation method, when the SiO 2 layers 10a, 10b, 10c, and 10d are removed, the side surfaces of the Si pillars 4a, 4b, 4c, and 4d retreat inward in the radial direction. Thus, Si pillars 4a, 4b, 4c, the 4d of the cross-section diameter, Si 3 N 4 layers 2a, 2b, 2c, shorter than the diameter of 2d in cross-section.
  • SiO 2 layers 11a, 11b, 11c, and 11d SiO 2 layers 11c that become tunnel insulating layers are formed on the side surface layers of the Si pillars 4a, 4b, 4c, and 4d by, eg, thermal oxidation. Is not shown.).
  • an Si 3 N 4 layer 12 serving as a data charge storage insulating layer and an SiO 2 layer 13 serving as an interlayer insulating layer are formed so as to cover the entire surface by using, for example, an ALD (Atomic Layer Deposition) method.
  • ALD Atomic Layer Deposition
  • a Si material containing a donor or acceptor impurity and a SiO 2 material are incident from a direction perpendicular to the surface of the i-layer substrate 1a.
  • Doped Si layer 14a1,14a2, ⁇ , 14an, SiO 2 layer 15a1 and 15a2, ⁇ ⁇ , laminated material layer 14a1,15a1,14a2,15a2 to set the respective 15an, ⁇ , 14an, 15an is, i
  • a plurality of layers are formed in a direction perpendicular to the upper surface of the layer substrate 1a.
  • the laminated material layer may be a single layer instead of a plurality of layers.
  • doped Si layers 14b1, 14b2, 14bn, 14c1, 14c2, 14cn, 14d1, 14d2, 14dn, 14e1, 14e2, 14en doped Si layers 14d1, 14d2, 14dn on Si pillars 4a, 4b, 4c, 4d
  • SiO 2 layers 15b1, 15b2, 15bn, 15c1, 15c2, 15cn, 15d1, 15d2, 15dn, 15e1, 15e2, and 15en SiO 2 layers 15d1 and 15d2 are not shown).
  • the Si material containing the donor or acceptor impurity and the SiO 2 material are incident from the direction perpendicular to the surface of the i-layer substrate 1a, the Si 3 N 4 layers 2a, 2b, 2c, and 2d are used as masks.
  • Spaces 18a, 18b, 18c, and 18d are formed between the side surfaces thereof.
  • doped Si layer 14a1 and 14a2, ⁇ ⁇ , 14an and the SiO 2 layer 15a1 and 15a2, ⁇ ⁇ , the side surface of the 15an is, Si pillars 4a, 4b, 4c, the SiO 2 layer 13 formed on the side surface of 4d There is no contact with the side of the.
  • an ALD (Atomic Layer Deposition) method is used to convert the hafnium oxide layer 16 (hereinafter, the hafnium oxide layer is referred to as “HfO 2 layer”) into the SiO 2 layer 15a and the Si pillar 4a. 4b, 4c and 4d are formed. As a result, the spaces 18 a, 18 b, 18 c and 18 d are filled with the HfO 2 layer 16. To space 18a, 18b, 18c, 18d is filled with HfO 2 layer 16, the thickness of the HfO 2 layer 16 is deposited on the SiO 2 layer 15a is, the space 18a, 18b, 18c, 18d of width 1 Desirably longer than / 2.
  • ALD Atomic Layer Deposition
  • a resist layer 17 is formed on the outer periphery of the Si pillars 4a, 4b, 4c, and 4d. Subsequently, using the resist layer 17 as a mask, the Si pillars 4a, 4b, 4c, and 4d, and the SiO 2 layers 15b1, 15b2, 15bn, 15c1, 15c2, 15cn, 15d1, 15d2, 15dn, 15e1, 15e2, and 15en are covered. The HfO 2 layer 16 is removed by plasma etching.
  • the HfO 2 layer 16a remains on the SiO 2 layer 15bn on the outer periphery of the Si pillars 4a, 4b, 4c, and 4d and in the spaces 18a, 18b, 18c, and 18d.
  • the HfO 2 layer 16a extends from the spaces 18a, 18b, 18c and 18d to the SiO 2 layer 15bn on the outer periphery of the Si pillars 4a, 4b, 4c and 4d.
  • doped Si layers 14b1, 14b2, 14bn, 14c1, 14c2, 14cn, 14d1, 14d2, 14dn, 14e1, 14e2, 14en, and the like on the Si pillars 4a, 4b, 4c, and 4d doped Si layers 14b1, 14b2, 14bn, 14c1, 14c2, 14cn, 14d1, 14d2, 14dn, 14e1, 14e2, 14en, and the like on the Si pillars 4a, 4b, 4c, and 4d.
  • the SiO 2 layers 15b1, 15b2, 15bn, 15c1, 15c2, 15cn, 15d1, 15d2, 15dn, 15e1, 15e2, and 15en are removed.
  • the SiO 2 layers 11a, 11b, 11c, and 11d that are above the upper surface of the resist layer 17 and cover the Si pillars 4a, 4b, 4c, and 4d, the Si 3 N 4 layer 12, and the SiO 2 layer 13 Remove.
  • Si 3 N 4 layers 2a, 2b, 2c and 2d are removed. Thereafter, the resist layer 17 is removed.
  • the SiO 2 layer 16a on the outer periphery of the Si pillars 4a, 4b, 4c, 4d the SiO 2 layers 11a, 11b, 11c, 11d, the Si 3 N 4 layer 12a
  • the SiO 2 The SiO 2 layer 23 is formed so as to cover the upper end portion of the layer 13a.
  • the HfO 2 layer 19 is formed so as to cover the SiO 2 layer 23 and the tops of the Si pillars 4a, 4b, 4c, and 4d.
  • the doped Si layer 20 and the SiO 2 layer 21 are formed by using, for example, bias sputtering.
  • N + layers 24a, 24b, 24c, and 24d are formed on top of the Si pillars 4a, 4b, 4c, and 4d by, for example, arsenic (As) ion implantation.
  • resist layers 26a and 26b that cover the Si pillars 4a, 4b, 4c, and 4d and are connected in the horizontal direction in FIG. 2K (a) are formed by lithography.
  • the resist layer 26a covers the Si pillars 4a and 4b and is connected in the lateral direction as shown in FIG. 2K (a)
  • the resist layer 26b covers the Si pillars 4c and 4d
  • As shown in 2K (a) they are connected in the horizontal direction.
  • the SiO 2 layer 21 and the doped Si layer 20 are RIE etched from the upper surface.
  • the SiO 2 layer 21a and the doped Si layer 20a are formed below the resist layer 26a.
  • the SiO 2 layer 21b and the doped Si layer 20b are formed below the resist layer 26b. Thereafter, the resist layers 26a and 26b are removed.
  • a SiO 2 layer 28 is deposited over the entire surface by a CVD (Chemical Vapor Deposition) method, and contact holes 29a, 29b, 29d are respectively formed on the Si pillars 4a, 4b, 4c, and 4d. 29c and 29d are formed. Thereafter, the metal wiring layers 30a, 30b connected to the N + layers 24a, 24b, 24c, 24d are connected in the vertical direction through the contact holes 29a, 29b, 29c, 29d as shown in FIG. 2K (a). To form.
  • CVD Chemical Vapor Deposition
  • the metal wiring layer 30a is connected to N + layers 24a and 24c (N + layer 24c not shown) on the Si pillars 4a and 4c, and the metal wiring layer 30b is an N + layer on the Si pillars 4b and 4d. 24b and 24d. Thus, a vertical structure NAND flash memory is formed.
  • the N + layer 5a is a common source
  • the doped Si layer 7 is a source side selection line
  • the doped Si layers 14a1, 14a2,..., 14an are word lines
  • the doped Si layers 20a and 20b are drain side selection lines
  • the + layers 24a, 24b, 24c, and 24d function as drains
  • the metal wiring layers 30a and 30b function as bit lines, respectively.
  • the SiO 2 layers 11a, 11b, 11c, and 11d function as tunnel insulating layers
  • the Si 3 N 4 layer 12a functions as a data charge storage insulating layer
  • the SiO 2 layers 13a and 16a function as interlayer insulating layers.
  • SiO 2 layers 11a, 11b, 11c, and 11d that function as tunnel oxide layers and Si 3 N that function as a data charge storage insulating layer surround Si pillars 4a, 4b, 4c, and 4d.
  • the Si material containing a donor or acceptor impurity and the SiO 2 material are perpendicular to the surface of the i-layer substrate 1a by bias sputtering.
  • SiO 2 layers 15 a 1, 15 a 2 ,..., 15 an are formed on the outer periphery of the Si pillars 4 a, 4 b, 4 c, 4 d. Yes.
  • Si 3 N 4 layers 2a, 2b, 2c, and 2d serve as a mask, Si material atoms containing donor or acceptor impurities and SiO 2 material atoms incident from a direction perpendicular to the surface of the i-layer substrate 1a Does not enter the surface of the SiO 2 layer 13 on the side surfaces of the Si pillars 4a, 4b, 4c, and 4d.
  • the SiO 2 layers 11a, 11b, 11c, and 11d that function as tunnel oxide layers, the Si 3 N 4 layer 12 that functions as a data charge storage insulating layer, and the SiO 2 layer 13 that functions as an interlayer insulating layer are: There is no damage caused by the incidence of Si material atoms and SiO 2 material atoms. As a result, the generation of defects in the SiO 2 layers 11a, 11b, 11c, 11d, the Si 3 N 4 layer 12, and the SiO 2 layer 13 can be reduced, and the reliability of the memory characteristics is improved. 2.
  • the spaces 18a, 18b, 18c, and 18d are filled with an HfO 2 layer 16a that is an insulating layer.
  • the HfO 2 layer 16a exists between the doped Si layers 14a1, 14a2,..., 14an that function as word lines and the Si 3 N 4 layer 12a that functions as a data charge storage insulating layer, Deterioration of data retention characteristics caused by charge injection from the functioning doped Si layers 14a1, 14a2,..., 14an to the Si 3 N 4 layer 12a functioning as a data charge storage insulating layer can be prevented. 3.
  • the spaces 18a, 18b, 18c, and 18d are sealed by the HfO 2 layer 16 that functions as an insulating layer, and the Si pillars 4a, 4b, 4c, and 4d are supported by the HfO 2 layer 16.
  • Si material atoms including donor or acceptor impurities and SiO 2 material atoms are perpendicular to the upper surface of the i-layer substrate 1a.
  • doped Si layers 14 a 1, 14 a 2 ,..., 14 an and SiO 2 layers 15 a 1, 15 a 2 are perpendicular to the upper surface of the i-layer substrate 1a.
  • doped Si layers 14 a 1, 14 a 2 ,..., 14 an and SiO 2 layers 15 a 1, 15 a 2 are perpendicular to the upper surface of the i-layer substrate 1a.
  • doped Si layers 14 a 1, 14 a 2 ,..., 14 an and SiO 2 layers 15 a 1, 15 a 2 are perpendicular to the upper surface of the i-layer substrate 1a.
  • heat treatment is performed at 450 ° C. in an atmosphere of a gas containing hydrogen (H 2 ).
  • the heat treatment here is performed in a state where hydrogen gas is filled from the top to the bottom of the spaces 18a, 18
  • the second embodiment since heat treatment is performed in a state where the hydrogen gas is filled from the top to the bottom of the spaces 18a, 18b, 18c, and 18d, hydrogen ions are easily contained in the SiO 2 layer 13 that is the interlayer insulating layer. As a result of diffusion, dangling bonds in the SiO 2 layer 13 are inactivated. This improves the insulation of the SiO 2 layer 13 and increases the reliability of the memory characteristics.
  • FIGS. 4A and 4B a method of manufacturing a vertical NAND flash memory device according to the third embodiment of the present invention will be described with reference to FIGS. 4A and 4B.
  • the third embodiment is the same as the first embodiment except for the steps described with reference to FIGS. 4A and 4B.
  • Si material atoms including donor or acceptor impurities and SiO 2 material atoms are incident from a direction perpendicular to the surface of the i-layer substrate 1a.
  • 4a, 4b, 4c, 4d, doped Si layers 14a1, 14a2,..., 14an and SiO 2 layers 15a1, 15a2,..., 15an are formed, and Si pillars 4a, 4b, 4c, 4d are formed.
  • doped Si layers 14b1, 14b2, 14bn, 14c1, 14c2, 14cn, 14d1, 14d2, 14dn, 14e1, 14e2, 14en, and SiO 2 layers 15b1, 15b2, 15bn, 15c1, 15c2, 15cn, 15d1, 15d2, 15dn, 15e1, 15e2, and 15en are stacked.
  • the SiO 2 layer 35a is formed on the side surface layer of the doped Si layers 14a1, 14a2,..., 14an in an oxygen atmosphere at 900 ° C., and at the same time, the doped Si layers 14b1, 14b2, 14bn, 14c1, 14c2, The SiO 2 layer 35b is formed on the side surface layers of 14cn, 14d1, 14d2, 14dn, 14e1, 14e2, and 14en.
  • the HfO 2 layer 16 is formed to cover the SiO 2 layer 15a and the Si pillars 4a, 4b, 4c, and 4d by, for example, ALD. Since the HfO 2 layer 16 is deposited on the exposed surface with approximately the same thickness, the spaces 18a, 18b, 18c, 18d are filled with the HfO 2 layer 16. Thereafter, the steps shown in FIGS. 2H to 2L are performed. Thereby, a vertical NAND flash memory device is formed.
  • the SiO 2 layer 35a functioning as an interlayer insulating layer is formed on the side surface layer of the doped Si layers 14a1, 14a2,..., 14an functioning as word lines.
  • the insulation between the Si layers 14a1, 14a2,..., 14an and the Si 3 N 4 layer 12a which is the data charge storage insulating layer is improved, and the reliability of the memory characteristics is improved.
  • ⁇ p is 70 ° or more and 80 ° or less.
  • the separation rate increases as the inclination angle ⁇ increases in this way.
  • the increase in the inclination angle ⁇ increases the distance of the ion atom entry path to the already deposited material layer, and this longer entry path. This is because the chance of collision between the incident ion atoms and the atoms of the deposited material layer is increased, and more atoms of the deposited material layer are released.
  • the inclination angle ⁇ exceeds ⁇ p, it becomes difficult for ion atoms to enter the already deposited material layer, and more ion atoms are reflected from the surface of the deposited material layer, and the incident ion atoms and atoms of the deposited material layer are reflected. The chances of collision with the surface are reduced, and the peeling speed is reduced. As shown in FIG.
  • the deposition rate in the case of the deposition rate A-A ′, the deposition rate is larger than the peeling rate regardless of the inclination angle ⁇ .
  • the deposition rate BB ′ the deposition rate is larger than the separation rate at an inclination angle ⁇ ( ⁇ ⁇ a) smaller than the inclination angle ⁇ a at which the deposition rate and the separation rate are equal to each other, and from the inclination angle ⁇ a.
  • the peeling rate becomes larger than the deposition rate.
  • the peeling rate is larger than the deposition rate at most inclination angles ⁇ .
  • FIGS. 5B and 5C a method for manufacturing a vertical NAND flash memory device according to the fourth embodiment of the present invention will be described with reference to FIGS. 5B and 5C.
  • 4th Embodiment it is the same as that of the process of 1st Embodiment except the process demonstrated using FIG. 5B and FIG. 5C.
  • Si 3 N 4 layers 2A, 2B, 2C, and 2D having an inclination angle of ⁇ are formed.
  • SiO 2 layers 11a, 11b, 11c, and 11d (SiO 2 layer 11c not shown) serving as tunnel insulating layers are formed on the side surface layers of the Si pillars 4a, 4b, 4c, and 4d.
  • a Si 3 N 4 layer 12 functioning as a data charge storage insulating layer and a SiO 2 layer 13 functioning as an interlayer insulating layer are formed so as to cover the whole.
  • Si material atoms and SiO 2 material atoms containing donor or acceptor impurities are converted into a truncated cone-shaped Si 3 as shown in FIG. 5A (d).
  • the deposition rate is made lower than the peeling rate, and the light is incident from a direction perpendicular to the surface of the i-layer substrate 1a.
  • Si pillars 4a, 4b, 4c, the outer periphery of 4d forming doped Si layer 14a1 and 14a2, ⁇ ⁇ , and 14an, SiO 2 layer 15a1 and 15a2, ⁇ ⁇ , and 15An.
  • the truncated cone-shaped laminated material layers 41a, 41b, 41c, and 41d each having a truncated cone shape on the Si pillars 4a, 4b, 4c, and 4d, each including a doped Si layer and a SiO 2 layer having a laminated structure. Is formed.
  • the incident Si material and SiO 2 material are on the truncated cone-shaped laminated material layers 41a, 41b, 41c, and 41d. Therefore, the height Lb of the truncated cone-shaped laminated material layers 41a, 41b, 41c, 41d is formed on the outer periphery of the Si pillars 4a, 4b, 4c, 4d, and the doped Si layers 14a1, 14a2,. It becomes shorter than the total thickness La of the thickness of 14an and the thickness of the SiO 2 layers 15a1, 15a2,. Thereafter, the process steps shown in FIGS. 2G to 2L are performed.
  • doped Si layers 14b1, 14b2, 14bn, 14c1, 14c2, 14cn, 14d1, 14d2, 14dn, 14e1, 14e2, and 14en formed on the Si pillars 4a, 4b, 4c, and 4d, and SiO 2
  • the total thickness of the layers 15b1, 15b2, 15bn, 15c1, 15c2, 15cn, 15d1, 15d2, 15dn, 15e1, 15e2, 15en is the doped Si layer 14a1, 14a2,..., 14an, and the SiO 2 layer 15a1, 15a2,..., 15an and the total thickness La are substantially equal.
  • the doped Si layers 14b1, 14b2, 14bn, 14c1, 14c2, 14cn, 14d1, 14d2, 14dn, 14e1, 14e2, 14en, and SiO 2 layers 15b1, 15b2, 15bn Defects such as 15c1, 15c2, 15cn, 15d1, 15d2, 15dn, 15e1, 15e2, and 15en are likely to fall down or bend easily.
  • the height Lb of the truncated cone-shaped laminated material layers 41a, 41b, 41c, 41d is the doped Si formed on the outer periphery of the Si pillars 4a, 4b, 4c, 4d.
  • the truncated cone-shaped Si pillars 4aa, 4bb, 4cc having a truncated cone shape. 4dd is formed.
  • the diameter of the bottom is larger than the diameter of the top.
  • SiO 2 layers 11a, 11b, 11c, and 11d are formed on the side surface layers of the truncated cone-shaped Si pillars 4aa, 4bb, 4cc, and 4dd by, for example, thermal oxidation. ). Further, an Si 3 N 4 layer 12 functioning as a data charge storage insulating layer and an SiO 2 layer 13 functioning as an interlayer insulating layer are formed so as to cover the whole.
  • the diameter Lc of the bottom outer circumference circle of the SiO 2 layer 13 formed around the bottom of the truncated cone-shaped Si pillars 4aa, 4bb, 4cc, 4dd is around the side surface of the Si 3 N 4 layers 2a, 2b, 2c, 2d.
  • the diameter is made smaller than the diameter Ld of the outer circumference circle of the formed SiO 2 layer 13.
  • doped Si layer 14a1 and 14a2, ⁇ ⁇ , 14an and the SiO 2 layer 15a1 and 15a2, ⁇ ⁇ , the side surface of the 15an is space 18a, 18b, 18c, in 18 d, Si pillars 4a, 4b, 4c, 4d (In FIG. 6, it does not contact the side surface of the SiO 2 layer 13 which is an interlayer insulating layer surrounding the truncated cone-shaped Si pillars 4aa, 4bb, 4cc, 4dd).
  • Si material atoms including donor or acceptor impurities and SiO 2 material atoms are incident from a direction perpendicular to the upper surface of the i-layer substrate 1a, so that a truncated cone is obtained.
  • the shape of the Si pillars 4a, 4b, 4c, and 4d is not a truncated cone shape as described above, but the horizontal section of the SiO 2 layer 13 formed on the outer periphery of the Si pillars 4a, 4b, 4c, and 4d.
  • the barrel-shaped Si pillar is such that the maximum diameter of the outer peripheral circles in the column is shorter than the diameter of the outer peripheral circle of the SiO 2 layer 13 formed on the outer periphery of the Si 3 N 4 layers 2a, 2b, 2c and 2d.
  • the same effect as the first embodiment can be obtained.
  • FIGS. 7A to 7H (Sixth embodiment) Hereinafter, a method of manufacturing a vertical NAND flash memory device according to the sixth embodiment of the present invention will be described with reference to FIGS. 7A to 7H.
  • (a) is a plan view
  • (b) is a cross-sectional structural view taken along line XX ′ in (a).
  • the Si pillars 4a and 4b correspond to the Si pillars 4a and 4b in FIGS. 2B to 2L.
  • the outer peripheral portion i layers 43a and 43b (outer peripheral portion i layer 43a) inclined at an inclination angle ⁇ k with respect to the i layer substrate 1a. , 43b are connected at the outer peripheral portion of the memory element region 42).
  • 2C to 2H, the N + layer 5a, the SiO 2 layer 9, the SiO 2 layers 6a and 6b, the doped Si layer 7, the SiO 2 layers 11aa and 11bb, and the Si 3 N 4 layer are performed.
  • the HfO 2 layer 16a and the SiO 2 layer 23 are formed so as to cover the outer periphery of the Si pillars 4a and 4b.
  • the HfO 2 layer 16a fills the spaces 18a and 18b on the outer periphery of the Si pillars 4a and 4b.
  • the Si 3 N 4 layers 2a and 2b are left on the Si pillars 4a and 4b.
  • the deposition by each bias sputtering is performed under the condition of the inclination angle ⁇ k at which the deposition rate is larger than the peeling rate.
  • the SiO 2 layers 11a and 11b, the Si 3 N 4 layer 12a, and the SiO 2 layer 13a are formed using an ALD method.
  • SiO 2 layer 9 doped Si layer 7, Si 3 N 4 layer 12a, SiO 2 layer 13a, doped Si layers 14a1, 14a2,..., 14an, SiO 2 layers 15a1, 15a2,.
  • the two layers 16a and the SiO 2 layer 23 are connected to the outer peripheral i layers 43a and 43b on the outer periphery of the Si pillars 4a and 4b.
  • Si 3 N 4 layer 12a, SiO 2 layer 13a, doped Si layers 14a1, 14a2, ..., 14an, SiO 2 layers 15a1, 15a2, ..., 15an, HfO 2 layer 16aa, and SiO 2 layer 23a are formed. .
  • SiO 2 is deposited by using the CVD method, and then planarized by the CMP (Chemical Mechanical Polishing) method, so that the height of the upper surface thereof becomes the outer peripheral portion i layer 43b.
  • the SiO 2 layer 45 located at a position higher than the height of the upper surface of the upper SiO 2 layer 23a is formed.
  • the SiO 2 layers 15a1, 15a2,..., 15an, the HfO 2 layer 16aa, and the SiO 2 layer 23a have an upper surface height that is the height of the upper surface of the SiO 2 layer 9 on the outer peripheral portion i layers 43a and 43b. The surface is flattened by polishing so as to substantially coincide with.
  • the doped Si layer 7, the Si 3 N 4 layer 12a, the SiO 2 layer 13a, the doped Si layers 14a1, 14a2, the upper surface exposed on the outer peripheral portion i layer 43b,. , 14an, SiO 2 layers 15a1, 15a2,..., 15an, Si 3 N 4 layer 46 as an insulating layer is formed on HfO 2 layer 16aa and SiO 2 layer 23a.
  • the SiO 2 layers 47a and 47b are formed by etching the SiO 2 layer 9 using a lithography method and an RIE method.
  • the height of the bottom surface is the SiO 2 layer at the outer peripheral portion of the Si pillars 4a and 4b.
  • Si pillars 48a and 48b are formed so as to substantially coincide with the height of the upper surface of 23a.
  • the SiO 2 layers 45 and 9 on the memory element region 42 are etched using, for example, an etch back method so that the height of the upper surface thereof substantially coincides with the height of the upper surface of the SiO 2 layer 23a.
  • a P + layer 51a is formed at the bottom of the Si pillar 48a by using a lithography method, an acceptor impurity ion implantation method, and a thermal diffusion method.
  • an N + layer 52a is formed on the bottom of the Si pillar 48b by using a lithography method, an acceptor impurity ion implantation method, and a thermal diffusion method.
  • the SiO 2 layer 50 is formed on the entire outer periphery of the Si pillars 4a, 4b, 48a, 48b.
  • an HfO 2 layer 53 and a TiN layer 54 are deposited on the entire surface using the ALD method so as to cover the Si pillars 4a, 4b, 48a, and 48b.
  • the TiN layer 54 is etched to form the TiN layer 54a that surrounds the Si columns 48a and 48b and is connected to the Si columns 48a and 48b. To do. At the same time, a TiN layer 54b that surrounds the Si pillars 4a and 4b and is connected to the Si pillars 4a and 4b is formed. Subsequently, the HfO 2 layer 53 and the TiN layers 54a and 54b at the tops of the Si pillars 4a, 4b, 48a and 48b are removed.
  • a P + layer 51b is formed on the top of the Si pillar 48a, and N + layers 52b, 55a, and 55b are formed on the top of the Si pillars 48b, 4a, and 4b.
  • SiO 2 is deposited by using the CVD method, and then the SiO 2 layer 56 whose surface is polished smoothly by using the CMP method has a surface height of the outer peripheral portion. It is formed to be above the i layer 43b. Subsequently, a contact hole 57a is formed on the Si pillar 48a, a contact hole 57b is formed on the Si pillar 48b, a contact hole 57c is formed on the TiN layer 54a, and a P + layer 51a and an N + layer 52a are formed on the outer peripheral portion i layer 43a. Contact holes 57d are respectively formed on the boundary lines.
  • An input wiring metal layer Vin connected to the TiN layer 54a and an output wiring metal layer Vout connected to the P + layer 51a and the N + layer 52a through the contact holes 57d are formed.
  • the SiO 2 layer 58 having a smooth surface is formed by using a CVD method and a CMP method so as to cover the entire surface.
  • the contact hole 59a is formed on the TiN layer 54b, the contact hole 59b is formed on the Si pillar 4a, the contact hole 59d is formed on the doped Si layer 14a1 lifted up to the upper portion of the outer periphery i layer 43b, and the outer periphery i layer 43b.
  • the contact hole 59e is formed on the doped Si layer 14a2 lifted up to the upper part of the outer periphery, and the contact hole 59f is formed on the doped Si layer 14an lifted up to the upper part of the outer peripheral part i layer 43b.
  • the drain side select gate wiring metal layer SGD connected to the TiN layer 54b through the contact hole 59a, the bit line wiring metal layer BLa connected to the N + layer 55a through the contact hole 59b, and the contact hole 59c.
  • the bit line wiring metal layer BLb connected to the N + layer 55b, the word line wiring metal layer WL1 connected to the doped Si layer 14a1 through the contact hole 59d, and the doped Si layer 14a2 through the contact hole 59e.
  • Word line wiring metal layer WL2 and word line wiring metal layer WLn connected to doped Si layer 14an through contact hole 59f are formed.
  • the N + layer 5a is connected to the common source wiring layer
  • the doped Si layer 7 is connected to the source side selection gate wiring layer (the common source wiring layer and the source side selection gate wiring layer are not shown). ).
  • the P + layer 51a functions as a source
  • the P + layer 51b functions as a drain
  • the Si pillar 48a between the P + layers 51a and 51b functions as a channel.
  • a P-channel SGT Square Gate MOS Transistor
  • the TiN layer 54a functions as a gate
  • an N + layer 52a functions as a source
  • an N + layer 52b functions as a drain
  • an Si between the N + layers 52a and 52b a P-channel SGT (Surrounding Gate MOS Transistor) in which the TiN layer 54a functions as a gate
  • an N + layer 52a functions as a source
  • an N + layer 52b functions as a drain
  • an Si between the N + layers 52a and 52b functions as a channel
  • the pillar 48b functions as a channel
  • the N-channel SGT in which the TiN layer 54a functions as a gate is formed (refer to Patent Document 3, for example).
  • a CMOS inverter circuit is formed from the N-channel SGT and the P-channel SGT formed in the Si pillars 48a and 48b, and the Si pillars 4a and 4b in the memory element region 42 have n-stage memory cell
  • a vertical NAND flash memory device in which transistors are connected in series is formed.
  • P channel SGT formed in the Si pillar 48a, N channel SGT formed in the Si pillar 48b, and a drain side select transistor of the vertical structure NAND flash memory element formed on top of the Si pillar 4a and the Si pillar 4b Are formed at the same height. Thereby, the P channel SGT, the N channel SGT, and the HfO 2 layer 53 that is the gate insulating layer of the drain side select transistor can be formed simultaneously. Similarly, the P channel SGT, the N channel SGT, and the TiN layers 54a and 54b which are the gate conductor layers of the drain side selection transistor can be formed at the same time.
  • the N + layer 52b of the N-channel SGT, the vertical structure NAND type flash memory device N + layer 55a, and 55b at the same time.
  • the steps necessary for forming the peripheral circuit composed of the P-channel SGT and the N-channel SGT formed on the outer peripheral i layer 43a and the steps necessary for forming the drain side select transistor of the vertical NAND flash memory device Many can be shared. Thereby, the cost reduction of the NAND flash memory device to be manufactured is realized. 2.
  • the doped Si layers 14a1, 14a2,..., 14an functioning as word line conductor layers in the vertical NAND flash memory device and the SiO 2 layer 15a1 for insulating the doped Si layers 14a1, 14a2,.
  • 15a2,..., 15an are formed by making material atoms incident from a direction perpendicular to the surface of the i-layer substrate 1a by using a bias sputtering method.
  • the Si 3 N 4 layers 2a and 2b are used as masks, and the deposition rate of the bias sputtering is peeled off with respect to the side surface angle ⁇ k of the outer peripheral i layers 43a and 43b. It formed on the conditions which become larger than a speed
  • spaces 18a and 18b can be formed on the outer periphery of the Si pillars 4a and 4b, and the doped Si layers 14a1, 14a2,..., 14an, and the SiO 2 layers 15a1, 15a2,. It forms so that it may connect with the side surface of the layer 43b.
  • the word line wiring metal layers WL1, WL2, and WLn can be formed through the contact holes 59d, 59e, and 59f having the same bottom surface. For this reason, the process for forming the word line wiring metal layers WL1, WL2, and WLn is simplified, and the manufacturing cost of the NAND flash memory device is reduced.
  • the uppermost SiO 2 layer 15an does not exist among the SiO 2 layers 15a1, 15a2,..., 15an shown in FIG. Thereby, since the distance between the doped Si layer 14an serving as the word line and the doped Si layers 20a and 20b serving as the drain side selection line can be shortened, the channel potential of the memory cell transistor and the drain side selection transistor is There is no barrier between channels.
  • the doped Si layer 14a1 and the SiO 2 layer 15a1 are made into one set, at least three sets of the doped Si layers 14a1, 14a2,..., 14an and the SiO 2 layers 15a1, 15a2,. 15an is applied to the vertical structure NAND flash memory, but such a structure is composed of a pair of doped Si layer 14a1 and SiO 2 layer 15a1, for example, other EEPROM (Electrically Erasable Programmable Read) such as NOR type. It can also be applied to (Only Memory) devices. This is similarly applicable to other embodiments according to the present invention.
  • EEPROM Electrical Erasable Programmable Read
  • Si material atoms including donor or acceptor impurities and SiO 2 material atoms are incident from a direction perpendicular to the upper surface of the i-layer substrate 1a.
  • 4a, 4b, 4c, 4d doped Si layers 14a1, 14a2,..., 14an and SiO 2 layers 15a1, 15a2,..., 15an are formed.
  • SiO 2 material is incident from the direction perpendicular to the upper surface of the i-layer substrate 1a, so that the doped Si layers 14a1, 14a2,..., 14an and the SiO 2 layers 15a1, 15a2,.
  • Other methods may be used as long as they can be formed. This is similarly applicable to other embodiments according to the present invention.
  • the doped Si layers 14a1, 14a2,..., 14an in the first embodiment may be amorphous Si or poly-Si. This is similarly applicable to other embodiments according to the present invention.
  • the doped Si layers 14a1, 14a2,..., 14an in the first embodiment may be conductive material layers. This is similarly applicable to other embodiments according to the present invention.
  • the SiO 2 layers 11a, 11b, 11c, and 11d that function as tunnel insulating layers, the Si 3 N 4 layer 12a that functions as a data charge storage layer, and the SiO 2 layer 13a that functions as an interlayer insulating layer are respectively Other material layers may be used as long as the material layer can realize the function of this layer. This is similarly applicable to other embodiments according to the present invention.
  • the Si 3 N 4 layer 12a functioning as a data charge storage layer and the SiO 2 layer 13a functioning as an interlayer insulating layer are formed of independent material layers.
  • the Si 3 N 4 layer 12a may be formed, and an oxygen gas may be continuously introduced to form an SiNO layer containing oxygen as an interlayer insulating layer. This is similarly applicable to other embodiments according to the present invention.
  • the spaces 18a, 18b, 18c, and 18d are filled with the HfO 2 layer 16a.
  • the HfO 2 layer 16a may be another material layer as long as it is an insulating layer filling the spaces 18a, 18b, 18c, and 18d. This is similarly applicable to other embodiments according to the present invention.
  • the doped Si layers 7 and 20a are taken as examples of the source side select gate conductor layer and the drain side select gate conductor layer.
  • the material layer is not limited to this, and may be other material layers as long as it is a conductor layer. This is similarly applicable to other embodiments according to the present invention.
  • NAND flash memory elements are formed on the Si pillars 4a, 4b, 4c, and 4d.
  • the present invention is not limited to this, and other semiconductor pillars may be used. This is similarly applicable to other embodiments according to the present invention.
  • an Si 3 N 4 film for example, RIE (Reactive Ion Etching) is used with the resist layers 3a, 3b, 3c, and 3d as a mask. Etching was performed using a method to form Si 3 N 4 layers 2a, 2b, 2c, and 2d.
  • the shape of the resist layers 3a, 3b, 3c, 3d, and the Si 3 N 4 layers 2a, 2b, 2c, and 2d in plan view is not limited to a true circle, and may be an ellipse or a rectangle. This is similarly applicable to other embodiments according to the present invention.
  • the resist layers 3a, 3b, 3c, and 3d and the Si 3 N 4 layers 2a, 2b, 2c, and 2d are used as masks, and the i-layer substrate 1 is etched using, for example, the RIE method.
  • Si pillars 4a, 4b, 4c, and 4d were formed.
  • the present invention is not limited to this, and the resist layers 3a, 3b, 3c, and 3d and the Si 3 N 4 layers 2a, 2b, 2c, and 2d are not used as an etching mask, but only one of them is used as an etching mask.
  • the i-layer substrate 1 can also be etched.
  • the material layer may have a multilayer structure. This is similarly applicable to other embodiments according to the present invention.
  • the doped Si layers 14a1, 14a2,..., 14an functioning as word lines, and the doped Si layer 7 functioning as a source-side selection line are connected to the outer periphery of the Si pillars 4a, 4b, 4c, and 4d.
  • Structure not only such a structure, but also the doped Si layers 20a and 20b functioning as drain-side selection lines according to the specifications of the device operation, the doped Si layer connected to the outer periphery of the Si pillars 4a and 4b, and the Si pillars 4c and 4d It may be a structure separated into a doped Si layer connected to the outer periphery. This is similarly applicable to other embodiments according to the present invention.
  • a common source N + layer 5a is provided at the bottom of the Si pillars 4a, 4b, 4c, and 4d, and a drain N + layer 24a, 24b, 24c, and 24d is provided at the top.
  • the technical idea of the present invention can also be applied to a vertical NAND flash memory device (see, for example, Patent Document 4) in which one NAND flash memory device is formed by two Si pillars.
  • the common source N + layer 5a and the drain N + layers 24a, 24b, 24c, and 24d are formed on top of the Si pillars 4a, 4b, 4c, and 4d, and the channel of the NAND flash memory element is the common source N
  • the channel of one Si column connected to the + layer and the channel of the other Si column adjacent to the Si column and located at the top of the Si column and connected to the drain N + layer are configured. This is similarly applicable to other embodiments according to the present invention.
  • the doped Si layers 14a1, 14a2,..., 14an functioning as word lines, and the doped Si layer 7 functioning as a source side selection line are connected to the outer periphery of the Si pillars 4a, 4b, 4c, and 4d. It was. Not only such a structure, but also the doped Si layers 20a and 20b functioning as drain-side selection lines according to the specifications of the device operation, the doped Si layer connected to the outer periphery of the Si pillars 4a and 4b, and the Si pillars 4c and 4d It may be a structure separated into a doped Si layer connected to the outer periphery. This is similarly applicable to other embodiments according to the present invention.
  • the hydrogen heat treatment in the second embodiment may be performed at any point from when the spaces 18 a and 18 b are formed until the spaces 18 a and 18 b are filled with the HfO 2 layer 16. This is similarly applicable to other embodiments according to the present invention.
  • truncated cone-shaped Si 3 N 4 layers 2A, 2B, 2C and 2D are formed, and this truncated cone-shaped Si 3 N 4 layer 2A
  • the truncated cone-shaped laminated material layers 41a, 41b, 41c, and 41d were formed on 2B, 2C, and 2D.
  • the truncated cone-shaped laminated material layers 41a, 41b, 41c, and 41d do not have to be conical in this way, but may have a tapered shape. This is similarly applicable to other embodiments according to the present invention.
  • the heights of the bottom surfaces of the Si pillars 48 a and 48 b are made to substantially coincide with the height of the upper surface of the SiO 2 layer 53.
  • the present invention is not limited to this, and as long as SGTs are formed on the Si pillars 48 a and 48 b, the height of the bottom surfaces of the Si pillars 48 a and 48 b may be in the vicinity of the height of the surface of the SiO 2 layer 53.
  • a single TiN layer 54 is used.
  • the present invention is not limited to this, and instead of the single TiN layer 54, for example, a poly Si layer and a two-layer structure, or other material layers composed of a plurality of layers can be used.
  • the contact holes 59d, 59e, 59f are formed in the vicinity of the center line X-X 'line of the Si pillars 4a, 4b on which the NAND flash memory elements are formed.
  • the present invention is not limited to this, and the doped Si layers 14a1, 14a2,..., 14an are formed so as to be connected to the entire memory element region 42. Therefore, as shown in FIG. There is no need to form them together.
  • CMOS inverter circuit composed of N-channel and P-channel SGT formed in the Si pillars 48a and 48b on the outer peripheral i layer 43a is formed.
  • the present invention is not limited to this, and it goes without saying that the technical idea of the present invention is applied to the case where a circuit using other SGTs is formed.
  • a high-density, low-cost columnar semiconductor memory device and a high-performance, new functional electronic device using these are provided.

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Abstract

 高密度であり、高信頼性且つ低価格な柱状半導体メモリ装置を実現する。 Si柱(4a、4b、4c、4d)の側面の外周部を囲むようにトンネル絶縁層(11aa、11bb、11dd)、データ電荷蓄積絶縁層(12a)、第1層間絶縁層(13a)、第2層間絶縁層(16a)が形成されている。さらに、第2層間絶縁層(16a)の側面の外周部を囲むように、i層基板(1a)の表面に垂直な方向に、第3層間絶縁層(15a1、15a2、・・、15an)で分離されたワード線導体層(14a1、14a2、・・、14an)が形成されている。

Description

柱状半導体メモリ装置及びその製造方法
 本発明は、柱状半導体に形成したメモリ装置である柱状半導体メモリ装置、及び、その製造方法に関する。
 近年、フラッシュメモリで代表されるメモリ装置を用いた電子装置は、多くの分野で用いられており、更に市場規模と応用分野をさらに拡大させている。そしてこれに伴い、メモリ装置の高集積化と低価格化が求められている。
 NAND型フラッシュメモリ(例えば、非特許文献1を参照)は高集積化、低価格化において優位である。また、半導体シリコン柱(以下、半導体シリコン柱を「Si柱」と称する。)に複数のメモリセル・トランジスタを積み上げた縦構造NAND型フラッシュメモリは、更に高集積化が可能になる(例えば、特許文献1を参照)。
 図9に、従来例の縦構造NAND型フラッシュメモリの断面構造を示す(特許文献1を参照)。真性型半導体シリコン基板100(以下、真性型半導体シリコン基板を「i層基板」と称する。)上にSi柱101a、101bが形成され、このSi柱101a、101bの外周部を囲むように、トンネル絶縁層であるSiO層102a、102bが形成されている。このSiO層102a、102bの外周部を囲むように、電気的に浮遊しているフローティング電極103a、103bが形成されている。Si柱101a、101bの下部にソース側選択ゲート電極104a、104bが形成され、Si柱101a、101bの上部にドレイン側選択ゲート電極105a、105bが形成されている。フローティング電極103a、103bの外周を囲むように層間SiO層107a、107bが形成され、この層間SiO層107a、107bの外周を囲むようにワード線電極108a、108bが形成されている。Si柱101a、101bの底部に繋がるi層基板100の表層にコモンソースN層109(以下、ドナー不純物を多く含む半導体層を「N層」と称する。)が形成され、Si柱101a、101bの頂部にドレインN層110a、110bが形成されている。さらに全体を覆うようにCVD(Chemical Vapor Deposition)によるSiO層111が形成されている。ドレインN層110a、110b上に形成されたコンタクトホール112a、112bを介してビット線配線金属層113a、113bが形成されている。i層基板100上のSi柱101a、101bの内部にP層114a、114b(以下、アクセプタ不純物が少量含まれている半導体層を「P層」と称する。)が形成されている。Si柱101a、101bに形成された、P層114a、114bの外周部を囲むように形成されたSiO層102a、102b、フローティング電極103a、103b、層間SiO層107a、107b、ワード線電極108a、108bからなるメモリセル・トランジスタQc1上に、このメモリセル・トランジスタQc1と同じ構造を有し、且つ互いに電気的に分離されたメモリセル・トランジスタQc2、Qc3が形成されている。さらに、メモリセル・トランジスタQc1、Qc2、Qc3の上下に、ソース側選択ゲート電極104a、104bを有するソース側選択トランジスタQs1と、ドレイン側選択ゲート電極105a、105bを有するドレイン側選択トランジスタQs2とが形成されている。これにより、高密度な縦構造NAND型フラッシュメモリ素子が形成されている。
 図9に示す縦構造NAND型フラッシュメモリ素子では、Si柱101a、101bの外周部を囲むように、欠陥が少なく、信頼性の高いトンネル絶縁層であるSiO層102a、102b、層間SiO層107a、107b、ソース側選択ゲート電極104a、104b、ドレイン側選択ゲート電極105a、105b、フローティング電極103a、103b、ワード線電極108a、108bが容易に形成されることが課題である。
 また、ワード線電極材料層と絶縁層とを、縦方向に繰り返し積層した後、この積層されたワード線電極材料層と絶縁層とを貫通した貫通孔を形成し、その後に、その貫通孔の側面表層に層間絶縁層、データ電荷を蓄積するSi層(窒化シリコン層)、トンネルSiO層を形成し、さらに、貫通孔内にチャネルとなるポリSi層(以下、多結晶Si層を「ポリSi層」と称する。)を埋め込む縦構造NAND型フラッシュメモリ(例えば、特許文献2を参照)においても、欠陥が少なく、信頼性の高い層間絶縁層、Si層、トンネルSiO層、ワード線電極を容易に形成できることが要求されている。
特開平4-79369号公報 米国特許出願公開第2007/0252201号明細書 特開平2-188966号公報 米国特許8189371号明細書
C.Y.Ting,V.J.Vivalda,and H.G.Schaefer:"Study of planarized sputter-deposited SiO2",J.Vac.Sci. Technol. 15(3),p.p.1105-1112,May/June (1978) A.D.G.Stewart,and M.W.Thomson:"Microtopography of Surface Eroded by Ion-Bombardment",Journal of Material Science 4,p.p.56-69 (1969)
 図9に示す縦構造NAND型フラッシュメモリでは、Si柱101a、101bの外周部を囲むように、欠陥が少なく、信頼性の高いSiO層102a、102b、層間SiO層107a、107b、ソース側選択ゲート電極104a、104b、ドレイン側選択ゲート電極105a、105b、フローティング電極103a、103b、ワード線電極108a、108bを高密度に、且つ容易に形成できることが要求されている。
 本発明の第1の観点に係る柱状半導体メモリ装置は、
 半導体基板と、
 前記半導体基板上において、前記半導体基板の表面に対して垂直な方向に延びる第1の半導体柱と、
 前記第1の半導体柱の外周を囲むトンネル絶縁層と、
 前記トンネル絶縁層の外周を囲むデータ電荷蓄積絶縁層と、
 前記データ電荷蓄積絶縁層の外周を囲む第1の層間絶縁層と、
 前記第1の層間絶縁層の外周を囲む第2の層間絶縁層と、
 前記第2の層間絶縁層の外周を囲む第1の導体層と、
 前記第1の導体層の上面又は下面に接するとともに、前記第2の層間絶縁層の外周を囲む第3の層間絶縁層と、
 前記第1の導体層と前記第3の層間絶縁層とを一組とする積層材料層が、前記半導体基板の上表面に垂直な方向に単層又は複数層形成されており、
 前記第2の層間絶縁層が、前記積層材料層に対して垂直な方向に繋がり、且つ前記積層材料層の上表面まで延在しており、
 前記第1の導体層に印加される電圧により、前記トンネル絶縁層を介した前記第1の半導体柱と前記データ電荷蓄積絶縁層との間でのデータ電荷の移動によるデータ書き込み及び消去、又は前記データ電荷蓄積絶縁層によるデータ電荷の保持が行なわれる、
 ことを特徴とする。
 前記積層材料層上にある前記第2の層間絶縁層の厚さが、前記第1の層間絶縁層に接する前記第2の層間絶縁層の厚さの1/2よりも長い、ことが好ましい。
 前記トンネル絶縁層と、前記データ電荷蓄積絶縁層と、前記第1の層間絶縁層との、前記積層材料層に対して垂直な方向における上端位置が、前記積層材料層の上表面まで延在している前記第2の層間絶縁層の上表面位置とほぼ同じ高さである、ことが好ましい。
 前記第2の層間絶縁層の前記積層材料層の上表面に延在している部位と、前記第1の導体層の上表面とが接している、ことが好ましい。
 前記第1の導体層と前記第2の層間絶縁層の間に、酸化絶縁層が形成されている、ことが好ましい。
 前記積層材料層が複数層形成されており、
 前記積層材料層の上方に形成され、前記第1の半導体柱の外周を囲む第1のゲート絶縁層と、
 前記第1のゲート絶縁層の外周を囲む第2の導体層と、
 前記第1の半導体柱の頂部に形成された、ドナーまたはアクセプタ不純物を含む第1の不純物領域と、を有し、
 前記積層材料層の前記第1の導体層が、ワード線配線金属層に接続され、
 前記第2の導体層が、ソース側選択ゲート配線金属層、又はドレイン側選択ゲート配線金属層に接続され、
 前記第1の不純物領域が、コモンソース配線金属層、又はビット線配線金属層に接続され、
 前記第1の半導体柱にNAND型フラッシュメモリ素子が形成されている、
 ことが好ましい。
 前記積層材料層が複数層形成されており、
 前記積層材料層の下方に形成され、前記第1の半導体柱の外周を囲む第2のゲート絶縁層と、
 前記第2のゲート絶縁層の外周を囲む第3の導体層と、
 前記積層材料層の下方、且つ、前記第1の半導体柱の底部に形成され、前記第1の不純物領域と同じ導電型を有する第2の不純物領域とを有し、
 前記積層材料層の前記第1の導体層が、ワード線配線金属層に接続され、
 前記第3の導体層が、ソース側選択ゲート配線金属層に接続され、
 前記第2の不純物領域が、コモンソース配線金属層に接続され、
 前記第2の導体層が、ドレイン側選択ゲート配線金属層に接続され、
 前記第1の不純物領域が、ビット線配線金属層に接続されることで、
 前記第1の半導体柱にNAND型フラッシュメモリ素子が形成されている、
 ことが好ましい。
 前記積層材料層の側面が、前記側面に対向する、前記第1の層間絶縁層の側面と接触することなく離間している、
 ことが好ましい。
 前記第1の半導体柱が形成されたメモリ素子領域の外周部に、上面の高さが、前記第1の半導体柱の頂部の高さとほぼ一致するように形成された第1の外周部半導体領域と、
 前記第1の外周部半導体領域に含まれる第2の外周部半導体領域に形成され、頂部の高さが、前記第1の半導体柱の頂部の高さとほぼ一致しており、且つ、底面の高さが、前記第2の導体層の底面の高さとほぼ一致している第2の半導体柱と、
 前記第2の半導体柱の外周部を囲む第3のゲート絶縁層と、
 前記第3のゲート絶縁層の外周を囲むように形成され、前記第2の導体層と上下端の高さがほぼ一致している第4の導体層と、
 前記第4の導体層の上方、且つ前記第2の半導体柱の頂部に形成され、ドナー又はアクセプタ不純物を含む第3の不純物領域と、
 前記第4の導体層の下方、且つ、前記第2の半導体柱の底部に形成され、前記第3の不純物領域と同じ導電型を有する第4の不純物領域と、を備え、
 前記第3の不純物領域及び前記第4の不純物領域の一方がソースである場合に、他方がドレインであり、前記第3の不純物領域と、前記第4の不純物領域とによって挟まれた前記第2の半導体柱をチャネルとし、前記第4の導体層をゲートとするSGT(Surrounding Gate MOS Transistor)が形成されている、
 ことが好ましい。
 前記半導体基板上において、前記第1の半導体柱の外周を囲むように形成されるとともに、前記第1の外周部半導体領域の側面及び上面まで延在した第4の層間絶縁層をさらに備え、
 前記積層材料層は、前記第4の層間絶縁層上に形成され、
 前記積層材料層の上表面の高さは、前記第1の外周部半導体領域上に存在する前記第4の層間絶縁層の上表面の高さとほぼ一致しており、
 前記第1の外周部半導体領域の側面上端に上表面を有する前記積層材料層の前記第1の導体層の上表面に接続されたコンタクトホールをさらに備え、
 前記コンタクトホールを介して、前記第1の導体層と前記ワード線配線金属層とが接続されている、
 ことが好ましい。
 本発明の第2の観点に係る柱状半導体メモリ装置の製造方法は、
 半導体基板上に、平面視円形のマスク絶縁層を形成するマスク絶縁層形成工程と、
 前記マスク絶縁層をマスクとして用い、前記半導体基板をエッチングすることで、前記半導体基板上に、半導体柱を形成するとともに、前記半導体柱の側面を径方向内方に後退させることにより、第1の半導体柱を形成する第1半導体柱形成工程と、
 前記第1の半導体柱の外周を囲むようにトンネル絶縁層を形成するトンネル絶縁層形成工程と、
 前記トンネル絶縁層の外周を囲むようにデータ電荷蓄積絶縁層を形成するデータ電荷蓄積絶縁層形成工程と、
 前記データ電荷蓄積絶縁層の外周を囲むように第1の層間絶縁層を形成する第1層間絶縁層形成工程と、
 前記マスク絶縁層の上表面に垂直な方向から材料原子を入射することで、前記第1の半導体柱の外周、且つ、前記半導体基板の上方に第1の導体層を形成する第1導体層形成工程と、
 前記マスク絶縁層の上表面に垂直な方向から、前記第1の導体層上に材料原子を入射することで、前記第1の半導体柱の外周、且つ、前記半導体基板の上方に第3の層間絶縁層を形成する第3絶縁層形成工程と、
 前記第1の導体層と前記第3の層間絶縁層を一組として形成される積層材料層を、前記半導体基板の上表面に垂直な方向に単層又は複数層形成する積層材料層形成工程と、
 前記第1の層間絶縁層の側面と、前記第1の導体層及び前記第3の層間絶縁層の側面との間に形成された空間に、第2の層間絶縁層を充填する第2層間絶縁層充填工程と、
 を備え、
 前記第1の導体層に印加される電圧により、前記トンネル絶縁層を介した前記第1の半導体柱と前記データ電荷蓄積絶縁層との間でのデータ電荷の移動によるデータ書き込み及び消去、又は前記データ電荷蓄積絶縁層によるデータ電荷の保持が行なわれる、
 ことを特徴とする。
 前記第1の層間絶縁層の側面に形成する前記第2の層間絶縁層を、前記積層材料層の上表面まで延在するように形成する、ことが好ましい。
 前記第2の層間絶縁層の厚さを、前記第1の層間絶縁層に接する前記第2の層間絶縁層の厚さの1/2よりも長く形成する、ことが好ましい。
 前記積層材料層形成工程の後、水素を含む雰囲気の下、熱処理を行う、ことが好ましい。
 前記積層材料層形成工程の後、酸素を含む雰囲気の下、熱処理を行うことで、前記第1の導体層の側面表層に酸化絶縁層を形成する、ことが好ましい。
 前記第1の半導体柱上に、前記マスク絶縁層に代えて、円錐台形状を有する円錐台状マスク絶縁層を形成する円錐台状マスク絶縁層形成工程と、
 前記半導体基板の上表面に垂直方向から材料原子を入射するとともに、前記円錐台状マスク絶縁層側面における前記材料原子の堆積速度が、前記材料原子の剥離速度よりも小さい条件で前記材料原子を堆積させることで、前記積層材料層を前記半導体基板の上方に形成し、前記円錐台状マスク絶縁層上に、前記積層材料層と同種の材料層からなる円錐台形状の円錐台状積層材料層を形成する円錐台状積層材料層形成工程を有する、
 ことが好ましい。
 前記積層材料層の上方において、前記第1の半導体柱の外周を囲むように第1のゲート絶縁層を形成する第1ゲート絶縁層形成工程と、
 前記第1のゲート絶縁層の外周を囲むように第2の導体層を形成する第2導体層形成工程と、
 前記第1の半導体柱の頂部に、ドナー又はアクセプタ不純物を含む第1の不純物領域を形成する第1不純物領域形成工程と、
 前記積層材料層の下方に、前記第1の半導体柱の外周を囲むように第2のゲート絶縁層を形成する第2ゲート絶縁層形成工程と、
 前記第2のゲート絶縁層の外周を囲むように第3の導体層を形成する第3導体層形成工程と、
 前記積層材料層の前記第1の導体層を、ワード線配線金属層に接続する工程と、
 前記第2の導体層を、ソース側選択ゲート配線金属層、又はドレイン側選択ゲート配線金属層に接続する工程と、
 前記第1の不純物領域を、コモンソース配線金属層、又はビット線配線金属層に接続する工程と、を有する、
 ことが好ましい。
 前記積層材料層の下方において、前記第1の半導体柱の外周を囲むように第2のゲート絶縁層を形成する第2ゲート絶縁層形成工程と、
 前記第2のゲート絶縁層の外周を囲む第3の導体層を形成する第3導体層形成工程と、
 前記第3の導体層の下方、且つ、前記第1の半導体柱の底部に、前記第1の不純物領域と同じ導電型を有する第2の不純物領域を形成する第2不純物領域形成工程とを有し、
 前記積層材料層の前記第1の導体層を、ワード線配線金属層に接続し、
 前記第3の導体層を、ソース側選択ゲート配線金属層に接続し、
 前記第2の不純物領域を、コモンソース配線金属層に接続し、
 前記第3の導体層を、ドレイン側選択ゲート配線金属層に接続し、
 前記第1の不純物領域を、ビット線配線金属層に接続することで、
 前記第1の半導体柱にNAND型フラッシュメモリ素子が形成されている、
 ことが好ましい。
 前記第1の半導体柱が形成されたメモリ素子領域の外周に、上面の高さが、前記第1の半導体柱の頂部の高さとほぼ一致する第1の外周部半導体領域を形成する第1外周部半導体領域形成工程と、
 前記第1の外周部半導体領域に含まれる第2の外周部半導体領域に形成され、頂部の高さが、前記第1の半導体柱の頂部の高さとほぼ一致しており、且つ、底面の高さが、前記第2の導体層の底面の高さとほぼ一致する第2の半導体柱を形成する第2半導体柱形成工程と、
 前記第2の半導体柱の外周を囲むように第3のゲート絶縁層を形成する第3ゲート絶縁層形成工程と、
 前記第3のゲート絶縁層の外周を囲むように、前記半導体基板の垂直方向において、前記第2の導体層と上下端の高さがほぼ一致している第4の導体層を形成する第4導体層形成工程と、
 前記第4の導体層の上方、且つ、前記第2の半導体柱の頂部に、ドナー又はアクセプタ不純物を含む第3の不純物領域を形成する第3不純物領域形成工程と、
 前記第4の導体層の下方、且つ、前記第2の半導体柱の底部に形成された前記第3の不純物領域と同じ導電型を有する第4の不純物領域を形成する第4不純物領域形成工程を有し、
 前記第3の不純物領域及び前記第4の不純物領域の一方がソースである場合に、他方がドレインであり、前記第3の不純物領域と、前記第4の不純物領域とによって挟まれた前記第2の半導体柱をチャネルとし、前記第4の導体層をゲートとするSGT(Surrounding Gate MOS Transistor)が形成される、
 ことが好ましい。
 前記第1の外周部半導体領域上と、前記第1の外周部半導体領域の側面上と、前記メモリ素子領域にある前記第1の半導体柱の外周における前記半導体基板上とに、第4の層間絶縁層を形成する第4層間絶縁層形成工程と、
 前記積層材料層を、前記第4の層間絶縁層上において、前記第1の半導体柱の外周を囲むように、且つ、前記第1の外周部半導体領域の側面まで延在するように形成し、
 前記積層材料層の上面の高さが、前記第1の外周部半導体領域上にある前記第4の層間絶縁層の上面の高さとほぼ一致するように形成し、
 前記第1の導体層の上表面に接続されたコンタクトホールを形成し、
 前記コンタクトホールを介して、前記第1の導体層と前記ワード線配線金属層とを接続する、
 ことが好ましい。
 本発明によれば、高い信頼性を有し、高密度且つ低価格な柱状半導体メモリ装置を提供することができる。
本発明の第1実施形態に係る縦構造NAND型フラッシュメモリ装置の回路図である。 第1実施形態に係る縦構造NAND型フラッシュメモリ装置と、その製造方法を説明するための平面図(a)と断面構造図(b)、(c)である。 第1実施形態に係る縦構造NAND型フラッシュメモリ装置と、その製造方法を説明するための平面図(a)と断面構造図(b)、(c)である。 第1実施形態に係る縦構造NAND型フラッシュメモリ装置と、その製造方法を説明するための平面図(a)と断面構造図(b)、(c)である。 第1実施形態に係る縦構造NAND型フラッシュメモリ装置と、その製造方法を説明するための平面図(a)と断面構造図(b)、(c)である。 第1実施形態に係る縦構造NAND型フラッシュメモリ装置と、その製造方法を説明するための平面図(a)と断面構造図(b)、(c)である。 第1実施形態に係る縦構造NAND型フラッシュメモリ装置と、その製造方法を説明するための平面図(a)と断面構造図(b)、(c)である。 第1実施形態に係る縦構造NAND型フラッシュメモリ装置と、その製造方法を説明するための平面図(a)と断面構造図(b)、(c)である。 第1実施形態に係る縦構造NAND型フラッシュメモリ装置と、その製造方法を説明するための平面図(a)と断面構造図(b)、(c)である。 第1実施形態に係る縦構造NAND型フラッシュメモリ装置と、その製造方法を説明するための平面図(a)と断面構造図(b)、(c)である。 第1実施形態に係る縦構造NAND型フラッシュメモリ装置と、その製造方法を説明するための平面図(a)と断面構造図(b)、(c)である。 第1実施形態に係る縦構造NAND型フラッシュメモリ装置と、その製造方法を説明するための平面図(a)と断面構造図(b)、(c)である。 第1実施形態に係る縦構造NAND型フラッシュメモリ装置と、その製造方法を説明するための平面図(a)と断面構造図(b)、(c)である。 本発明の第2実施形態に係る縦構造NAND型フラッシュメモリ装置の製造方法を説明するための平面図(a)と断面構造図(b)、(c)である。 本発明の第3実施形態に係る縦構造NAND型フラッシュメモリ装置と、その製造方法を説明するための平面図(a)と断面構造図(b)、(c)である。 第3実施形態に係る縦構造NAND型フラッシュメモリ装置と、その製造方法を説明するための平面図(a)と断面構造図(b)、(c)である。 本発明の第4実施形態に係る基板上に形成した断面形状が台形柱へバイアススパッタ法を用いて材料原子を堆積させた場合の、堆積形状を説明するものである。 第4実施形態に係る縦構造NAND型フラッシュメモリ装置と、その製造方法を説明するための平面図(a)と断面構造図(b)、(c)である。 第4実施形態に係る縦構造NAND型フラッシュメモリ装置と、その製造方法を説明するための平面図(a)と断面構造図(b)、(c)である。 本発明の第5実施形態に係る縦構造NAND型フラッシュメモリ装置と、その製造方法を説明するための平面図(a)と断面構造図(b)、(c)である。 本発明の第6実施形態に係る縦構造NAND型フラッシュメモリ装置と、その製造方法を説明するための平面図(a)と断面構造図(b)である。 第6実施形態に係る縦構造NAND型フラッシュメモリ装置と、その製造方法を説明するための平面図(a)と断面構造図(b)である。 第6実施形態に係る縦構造NAND型フラッシュメモリ装置と、その製造方法を説明するための平面図(a)と断面構造図(b)である。 第6実施形態に係る縦構造NAND型フラッシュメモリ装置と、その製造方法を説明するための平面図(a)と断面構造図(b)である。 第6実施形態に係る縦構造NAND型フラッシュメモリ装置と、その製造方法を説明するための平面図(a)と断面構造図(b)である。 第6実施形態に係る縦構造NAND型フラッシュメモリ装置と、その製造方法を説明するための平面図(a)と断面構造図(b)である。 第6実施形態に係る縦構造NAND型フラッシュメモリ装置と、その製造方法を説明するための平面図(a)と断面構造図(b)である。 第6実施形態に係る縦構造NAND型フラッシュメモリ装置と、その製造方法を説明するための平面図(a)と断面構造図(b)である。 本発明の第7実施形態に係る縦構造NAND型フラッシュメモリ装置と、その製造方法を説明するための平面図(a)と断面構造図(b)である。 従来例の縦構造NAND型フラッシュメモリ装置の断面構造図である。
 以下、本発明の実施形態に係る、柱状半導体メモリ装置である縦構造NAND型フラッシュメモリ装置、及び、その製造方法について図面を参照して説明する。
(第1実施形態)
 以下、図1、図2A~図2Lを参照しながら、本発明の第1実施形態に係る縦構造NAND型フラッシュメモリ装置の製造方法を示す。
 図1に、第1実施形態に係るNAND型フラッシュメモリ回路を示す。直列に接続されたn個のメモリセル・トランジスタWT11、WT12、WT1nの各ゲート電極が、n個のワード線W1、W2、Wnに接続されている。n個のメモリセル・トランジスタWT11、WT12、WT1nの上下にソース側選択トランジスタSTS1と、ドレイン側選択トランジスタSTD1とが接続されている。ソース側選択トランジスタSTS1のゲート電極はソース側選択ゲート配線金属層SGSに接続され、ドレイン側選択トランジスタSTD1のゲート電極はドレイン側選択ゲート配線金属層SGDに接続されている。ソース側選択トランジスタSTS1のソースはコモンソース配線金属層CSLに接続され、ドレイン側選択トランジスタSTD1のドレインはビット線BL1に接続されている。直列に接続されたn個のメモリセル・トランジスタWT11、WT12、WT1nに並行して、直列に接続されたn個のメモリセル・トランジスタWT21、WT22、WT2nが形成されている。n個のメモリセル・トランジスタWT21、WT22、WT2nの各ゲート電極は、ワード線W1、W2、Wnに接続されている。メモリセル・トランジスタWT21、WT22、WT2nの上下にソース側選択トランジスタSTS2と、ドレイン側選択トランジスタSTD2とが接続されている。ソース側選択トランジスタSTS2のゲート電極はソース側選択ゲート配線金属層SGSに接続され、ドレイン側選択トランジスタSTD2のゲート電極はドレイン側選択ゲート配線金属層SGDに接続されている。ソース側選択トランジスタSTS2のソースはコモンソース配線金属層CSLに接続され、ドレイン側選択トランジスタSTD2のドレインはビット線BL2に接続されている。このような回路からなる構成が、ブロックメモリ素子領域において繰り返し形成されている。
 以下、図2A~図2Lを参照しながら、第1実施形態に係る柱状半導体メモリ装置の製造方法について説明する。図2A~図2Lにおいて、(a)は平面図であり、(b)は(a)図におけるX-X’線に沿う断面図であり、(c)はY-Y’線に沿う断面図である。
 図2Aに示すように、i層基板1上に、Si膜(図示せず)を形成し、このSi膜上にレジスト膜(図示せず)を塗布し、リソグラフィ法を用いて平面視円形のレジスト層3a、3b、3c、3dを形成する。次に、レジスト層3a、3b、3c、3dをマスクとして用い、例えばRIE(Reactive Ion Etching)法によって、Si膜をエッチングすることで、Si層2a、2b、2c、2dを形成する。
 次に、図2Bに示すように、レジスト層3a、3b、3c、3dと、Si層2a、2b、2c、2dとを、マスクとして用い、例えばRIE法を用いてi層基板1をエッチングすることで、i層基板1a上にSi柱4a、4b、4c、4dを形成する。その後、レジスト層3a、3b、3c、3dを除去する。
 次に、図2Cに示すように、Si柱4a、4b、4c、4dの外周にあるi層基板1a表層に、例えばヒ素(As)イオンを注入することによってN層5を形成し、Si柱4a、4b、4c、4dの外周にあるi層基板1a上に、SiO層9を形成する。さらに、Si柱4a、4b、4c、4dの側面表層に、例えば熱酸化法によりSiO層6a、6b、6c、6d(SiO層6cは図示せず。)を形成する。その後、Si柱4a、4b、4c、4dの外周にあるSiO層9上に、ドープドSi層7(以下、アクセプタ又はドナー不純物を含むポリSi層を「ドープドSi層」と称する。)を形成し、続いて、このドープドSi層7上にSi層8を形成する。
 次に、図2Dに示すように、熱酸化法によりSi柱4a、4b、4c、4dの側面表層に、Si層2a、2b、2c、2d、8をマスクとして用い、熱酸化法によって、SiO層10a、10b、10c、10d(SiO層10cは図示せず。)を厚く形成する。その後、SiO層10a、10b、10c、10dを除去する。Si層8は、熱酸化法では酸化されないので、SiO層10a、10b、10c、10dを除去すると、Si柱4a、4b、4c、4dの側面が径方向内方に後退する。これにより、Si柱4a、4b、4c、4dの断面の直径は、Si層2a、2b、2c、2dの断面の直径よりも短くなる。
 次に、図2Eに示すように、Si柱4a、4b、4c、4dの側面表層に、例えば熱酸化法によって、トンネル絶縁層となるSiO層11a、11b、11c、11d(SiO層11cは図示せず。)を形成する。その後、全体を覆うように、例えばALD(Atomic Layer Deposition)法を用いて、データ電荷蓄積絶縁層となるSi層12と、層間絶縁層となるSiO層13とを形成する。
 次に、図2Fに示すように、例えばバイアススパッタ法を用いて、ドナー又はアクセプタ不純物を含むSi材料と、SiO材料とを、i層基板1aの表面に垂直な方向から入射することで、Si柱4a、4b、4c、4dの外周に、ドープドSi層14a1、14a2、・・、14anと、SiO層15a1、15a2、・・、15anとを形成する。ドープドSi層14a1、14a2、・・、14an、SiO層15a1、15a2、・・、15anのそれぞれを一組とする積層材料層14a1,15a1、14a2,15a2、・・、14an,15anが、i層基板1aの上表面に対して垂直な方向に複数層形成されている。なお、積層材料層はこのように複数層ではなく、単層であってもよい。ここでは、Si柱4a、4b、4c、4d上に、ドープドSi層14b1、14b2、14bn、14c1、14c2、14cn、14d1、14d2、14dn、14e1、14e2、14en(ドープドSi層14d1、14d2、14dnは図示せず。)と、SiO層15b1、15b2、15bn、15c1、15c2、15cn、15d1、15d2、15dn、15e1、15e2、15en(SiO層15d1、15d2は図示せず。)とを積層させる。以上のように、ドナー又はアクセプタ不純物を含むSi材料と、SiO材料を、i層基板1aの表面に垂直な方向から入射させるので、Si層2a、2b、2c、2dがマスクとなることで、Si柱4a、4b、4c、4dの側面に形成されたSiO層13と、ドープドSi層14a1、14a2、・・、14anと、SiO層15a1、15a2、・・、15anとの側面との間に空間18a、18b、18c、18d(空間18cは図示せず。)が形成される。これにより、ドープドSi層14a1、14a2、・・、14anとSiO層15a1、15a2、・・、15anとの側面は、Si柱4a、4b、4c、4dの側面に形成されたSiO層13の側面と接触することがない。
 次に、図2Gに示すように、例えばALD(Atomic Layer Deposition)法を用いてハフニウム酸化層16(以下、ハフニウム酸化層を「HfO層」と称する。)をSiO層15a、Si柱4a、4b、4c、4dを覆うように形成する。これにより、空間18a、18b、18c、18dがHfO層16で充填される。空間18a、18b、18c、18dがHfO層16で充填されるために、SiO層15a上に堆積されるHfO層16の厚さが、空間18a、18b、18c、18dの幅の1/2よりも長いことが望ましい。
 次に、図2Hに示すように、レジスト層17をSi柱4a、4b、4c、4dの外周に形成する。続いて、レジスト層17をマスクとして用い、Si柱4a、4b、4c、4d、及びSiO層15b1、15b2、15bn、15c1、15c2、15cn、15d1、15d2、15dn、15e1、15e2、15enを覆うHfO層16をプラズマエッチング法により除去する。これにより、Si柱4a、4b、4c、4dの外周にあるSiO層15bn上と、空間18a、18b、18c、18dとにHfO層16aが残存するようになる。HfO層16aは、空間18a、18b、18c、18d内からSi柱4a、4b、4c、4dの外周にあるSiO層15bn上まで延在している。
 次に、図2Iに示すように、Si柱4a、4b、4c、4d上のドープドSi層14b1、14b2、14bn、14c1、14c2、14cn、14d1、14d2、14dn、14e1、14e2、14en、と、SiO層15b1、15b2、15bn、15c1、15c2、15cn、15d1、15d2、15dn、15e1、15e2、15enと、を除去する。続いて、レジスト層17上面よりも上方にあり、且つSi柱4a、4b、4c、4dを覆うSiO層11a、11b、11c、11dと、Si層12と、SiO層13と、を除去する。続いて、Si層2a、2b、2c、2dを除去する。その後、レジスト層17を除去する。これにより、Si柱4a、4b、4c、4dの外周を囲むSiO層11aa、11bb、11cc、11ddと、Si層12aと、SiO層13aとの、積層材料層14a1,15a1、14a2,15a2、・・、14an,15anに対して垂直な方向における上端位置が、Si柱4a、4b、4c、4dの外周にあるSiO層15bn上まで延在しているHfO層16aの上表面位置と、ほぼ同じ高さになる。
 次に、図2Jに示すように、Si柱4a、4b、4c、4dの外周にあるHfO層16a上と、SiO層11a、11b、11c、11d、Si層12a、SiO層13aの上面端部とを覆うように、SiO層23を形成する。続いて、SiO層23上と、Si柱4a、4b、4c、4dの頂部とを覆うように、HfO層19を形成する。続いて、例えばバイアススパッタ法を用いることで、ドープドSi層20、SiO層21を形成する。続いて、このときに形成されたSi柱4a、4b、4c、4d上のドープドSi層とSiO層とは除去する(図示せず。)。続いて、Si柱4a、4b、4c、4d頂部のHfO層19を除去する。その後、例えば、ヒ素(As)イオン注入法によって、Si柱4a、4b、4c、4dの頂部にN層24a、24b、24c、24d(N層24cは図示せず。)を形成する。
 次に、図2Kに示すように、リソグラフィ法によって、Si柱4a、4b、4c、4dを覆うように、且つ、図2K(a)において横方向に繋がるレジスト層26a、26bを形成する。ここで、レジスト層26aは、Si柱4a、4bを覆い、且つ、図2K(a)に示すように横方向に繋がっており、レジスト層26bは、Si柱4c、4dを覆い、且つ、図2K(a)に示すように横方向に繋がっている。続いて、レジスト層26a、26bをマスクとして用い、SiO層21、ドープドSi層20を上面からRIEエッチングする。これにより、レジスト層26aの下方に、SiO層21a、ドープドSi層20aが形成される。それと同時に、レジスト層26bの下方に、SiO層21b、ドープドSi層20bが形成される。その後、レジスト層26a、26bを除去する。
 次に、図2Lに示すように、CVD(Chemical Vapor Deposition)法により、SiO層28を全体に亘って堆積し、Si柱4a、4b、4c、4d上に、それぞれコンタクトホール29a、29b、29c、29dを形成する。その後、コンタクトホール29a、29b、29c、29dを介して、N層24a、24b、24c、24dと接続した金属配線層30a、30bを、図2K(a)に示すように縦方向に繋がるように形成する。金属配線層30aはSi柱4a、4c上のN層24a、24c(N層24cは図示せず。)に接続されており、金属配線層30bはSi柱4b、4d上のN層24b、24dに接続されている。以上により、縦構造NAND型フラッシュメモリが形成される。
 図2Lにおいて、N層5aはコモンソース、ドープドSi層7はソース側選択線、ドープドSi層14a1、14a2、・・、14anはワード線、ドープドSi層20a、20bはドレイン側選択線、N層24a、24b、24c、24dはドレイン、金属配線層30a、30bはビット線としてそれぞれ機能する。また、SiO層11a、11b、11c、11dはトンネル絶縁層、Si層12aはデータ電荷蓄積絶縁層、SiO層13a、16aは層間絶縁層としてそれぞれ機能する。
 第1実施形態によれば、以下の効果が奏される。
1.図2Fに示すように、Si柱4a、4b、4c、4dを囲むように、トンネル酸化層として機能するSiO層11a、11b、11c、11dと、データ電荷蓄積絶縁層として機能するSi層12と、層間絶縁層として機能するSiO層13とを形成した後、バイアススパッタ法によって、ドナー又はアクセプタ不純物を含むSi材料と、SiO材料とを、i層基板1aの表面に垂直な方向から入射することで、Si柱4a、4b、4c、4dの外周に、ドープドSi層14a1、14a2、・・、14anと、SiO層15a1、15a2、・・、15anとを形成している。この場合、Si層2a、2b、2c、2dがマスクとなるので、i層基板1aの表面に垂直な方向から入射した、ドナー又はアクセプタ不純物を含むSi材料原子と、SiO材料原子とは、Si柱4a、4b、4c、4dの側面にあるSiO層13の表面に入射することがない。このため、トンネル酸化層として機能するSiO層11a、11b、11c、11dと、データ電荷蓄積絶縁層として機能するSi層12と、層間絶縁層として機能するSiO層13とは、Si材料原子及びSiO材料原子の入射による損傷を受けることがない。この結果、SiO層11a、11b、11c、11d、Si層12、SiO層13における欠陥発生を低減することが可能となり、メモリ特性の信頼性が高められる。
2.空間18a、18b、18c、18dは、絶縁層であるHfO層16aによって充填されている。HfO層16aが、ワード線として機能するドープドSi層14a1、14a2、・・、14anと、データ電荷蓄積絶縁層として機能するSi層12aとの間に存在することにより、ワード線として機能するドープドSi層14a1、14a2、・・、14anからデータ電荷蓄積絶縁層として機能するSi層12aへの電荷注入によって生じるデータ保持特性の劣化を防止することができる。
3.空間18a、18b、18c、18dは、絶縁層として機能するHfO層16によって密閉され、且つ、Si柱4a、4b、4c、4dがHfO層16によって支持される。これにより、その後に行われる洗浄処理工程、リソグラフィ工程等において、処理液が空間18a、18b、18c、18dに進入したまま除去されないことによる汚染不良が防止される。さらにこれにより、Si柱4a、4b、4c、4dの傾き、又は曲がりの発生が防止される。
(第2実施形態)
 以下、図3を参照しながら、本発明の第2実施形態に係る縦構造NAND型フラッシュメモリ装置の製造方法について説明する。第2実施形態において、図3を参照して説明する工程以外は、第1実施形態と同様である。
 図3に示すように、図2Fと同様にして、例えばバイアススパッタ法を用いて、ドナー又はアクセプタ不純物を含むSi材料原子と、SiO材料原子とを、i層基板1aの上表面に垂直な方向から入射することで、Si柱4a、4b、4c、4dの外周に、ドープドSi層14a1、14a2、・・、14anと、SiO層15a1、15a2、・・、15anとを形成する。その後、例えば水素(H)を含むガスの雰囲気の下、450℃の熱処理を行う。ここでの熱処理は、水素ガスが気体層である空間18a、18b、18c、18dの上部から底部まで充満した状態で行われる。以下、図2G~図2Lに示す工程を行う。
 第2実施形態によれば、空間18a、18b、18c、18dの上部から底部まで水素ガスが充満した状態で熱処理が行われるため、水素イオンが層間絶縁層であるSiO層13内に容易に拡散し、SiO層13内の未結合手(ダングリング・ボンド)が不活性化される。これによって、SiO層13の絶縁性が向上するとともにメモリ特性の信頼性が高められる。
(第3実施形態)
 以下、図4A、図4Bを参照しながら、本発明の第3実施形態に係る縦構造NAND型フラッシュメモリ素子の製造方法について説明する。第3実施形態において、図4A、図4Bを参照して説明する工程以外は、第1実施形態の工程と同様である。
 図4Aに示すように、例えばバイアススパッタ法を用いて、ドナー又はアクセプタ不純物を含むSi材料原子と、SiO材料原子とを、i層基板1a表面に垂直な方向から入射することで、Si柱4a、4b、4c、4dの外周部に、ドープドSi層14a1、14a2、・・、14anと、SiO層15a1、15a2、・・、15anとを形成し、Si柱4a、4b、4c、4d上に、ドープドSi層14b1、14b2、14bn、14c1、14c2、14cn、14d1、14d2、14dn、14e1、14e2、14enと、SiO層15b1、15b2、15bn、15c1、15c2、15cn、15d1、15d2、15dn、15e1、15e2、15enと、を積層する。その後、例えば、900℃の酸素雰囲気の下、ドープドSi層14a1、14a2、・・、14anの側面表層に、SiO層35aを形成すると同時に、ドープドSi層14b1、14b2、14bn、14c1、14c2、14cn、14d1、14d2、14dn、14e1、14e2、14enの側面表層にSiO層35bを形成する。
 次に、図4Bで示すように、例えばALD法によって、HfO層16をSiO層15a、Si柱4a、4b、4c、4dを覆うように形成する。HfO層16は、露出表面上に、ほぼ同じ厚さで堆積されるので、空間18a、18b、18c、18dはHfO層16で充填される。その後、図2H~図2Lに示す工程を行う。これにより、縦構造NAND型フラッシュメモリ素子が形成される。
 第3実施形態によれば、ワード線として機能するドープドSi層14a1、14a2、・・、14anの側面表層に、層間絶縁層として機能するSiO層35aが形成されるため、ワード線であるドープドSi層14a1、14a2、・・、14anと、データ電荷蓄積絶縁層であるSi層12aとの間の絶縁性が向上するとともに、メモリ特性の信頼性が高められる。
(第4実施形態)
 以下、図5A~図5Cを参照しながら、本発明の第4実施形態に係る縦構造NAND型フラッシュメモリ装置の製造方法について説明する。第4実施形態では、バイアススパッタ法で堆積する材料層の形状についても説明する。
 バイアススパッタ法を用いて、SiOイオン原子を基板36の上表面に垂直な方向から入射した場合において、基板36上に形成した円錐台状柱37上、及びその外周にある基板36上に堆積する材料層の時間変化を、図5Aに示す(例えば、非特許文献1、2を参照)。
 図5A(b)に示す基板36と側面のなす傾斜角度がα(°)の円錐台状柱37に、基板36の表面に垂直な方向からイオン原子を入射させた場合において、円錐台状柱37の側面の傾斜角度αに対する、円錐台状柱37の側面における入射イオン原子材料層の堆積速度(デポジションレート)と剥離速度(リムーバルレート)との関係について、図5Aを用いて説明する。堆積速度は、バイアススパッタ装置における陽極(アノード)と陰極(カソード)間の印加電圧に依存し、傾斜角度αには依存しない。また、印加電圧が高いほど堆積速度は大きい。一方、剥離速度は、図5A(a)に示すように、傾斜角度αの増加に伴い大きくなり、傾斜角度α=θpで最大となってその後減少する。ここでθpは70°以上80°以下である。このように剥離速度が傾斜角度αの増加に伴い大きくなるのは、傾斜角度αの増加に伴い、既に堆積した材料層へのイオン原子の進入経路の距離が長くなり、この長くなった進入経路において、入射したイオン原子と堆積材料層の原子との衝突機会が増え、より多くの堆積材料層の原子が放出されることによる。一方、傾斜角度αがθpを超えると、既に堆積した材料層に対するイオン原子の進入が困難となり、より多くのイオン原子が堆積材料層の表面で反射され、入射したイオン原子と堆積材料層の原子との衝突機会が減り、剥離速度が減少するようになる。図5A(a)に示すように、堆積速度A-A’の場合、傾斜角度αに依存せず、堆積速度は剥離速度よりも大きくなる。また、堆積速度B-B’の場合、堆積速度と剥離速度とが互いに等しくなる傾斜角度θaよりも小さい傾斜角度α(α<θa)では堆積速度が剥離速度よりも大きくなり、傾斜角度θaよりも大きい傾斜角度α(α>θa)では剥離速度が堆積速度よりも大きくなる。また、堆積速度C-C’の場合、ほとんどの傾斜角度αで、剥離速度が堆積速度よりも大きくなる。ここで、図5A(c)に示すように、堆積速度が剥離速度よりも大きくなる条件では、円錐台状柱37と、その外周に位置する基板36上に堆積された堆積材料層38a1、38a2、38a3は、時間t0(堆積開始前)、t1、t2、t3の経過と共に、基板36上と、円錐台状柱37の側面及び上面において繋がって形成される。一方、図5A(d)に示すように、堆積速度が剥離速度よりも小さくなる条件では、円錐台状柱37の側面での剥離速度が大きいことにより、基板36上に堆積する堆積材料層39a1、39a2、39a3と、円錐台状柱37上に堆積する堆積材料層39b1、39b2、39b3とが、互いに分離して形成される。このように、円錐台状柱37の側面の傾斜角度α及び堆積速度の設定を種種変更することにより、円錐台状柱37上及びその側面への堆積材料層の形状を変えることができる。
 以下、図5B、図5Cを参照しながら、本発明の第4実施形態に係る縦構造NAND型フラッシュメモリ素子の製造方法について説明する。第4実施形態において、図5B、図5Cを用いて説明する工程以外は、第1実施形態の工程と同様である。
 図5Bに示すように、図2Eに示すSi柱4a、4b、4c、4d上に形成したSi層2a、2b、2c、2dに代えて、円錐台形状であり、且つ、側面の傾斜角度がβであるSi層2A、2B、2C、2Dを形成する。続いて、Si柱4a、4b、4c、4dの側面表層に、トンネル絶縁層となるSiO層11a、11b、11c、11d(SiO層11cは図示せず。)を形成する。さらに全体を覆うように、データ電荷蓄積絶縁層として機能するSi層12と、層間絶縁層として機能するSiO層13とを形成する。
 次に、図5Cに示すように、例えばバイアススパッタ法を用いて、ドナー又はアクセプタ不純物を含むSi材料原子及びSiO材料原子を、図5A(d)に示すように、円錐台状のSi層2A、2B、2C、2Dの傾斜角度βに対して、堆積速度が剥離速度よりも小さくなる条件を用い、i層基板1aの表面に垂直な方向から入射させる。これにより、Si柱4a、4b、4c、4dの外周に、ドープドSi層14a1、14a2、・・、14anと、SiO層15a1、15a2、・・、15anとを形成する。これと同時に、Si柱4a、4b、4c、4d上に、円錐台形状を有し、それぞれが積層構造のドープドSi層、SiO層からなる円錐台状積層材料層41a、41b、41c、41dが形成される。円錐台状積層材料層41a、41b、41c、41dが円錐台形状となった後では、入射したSi材料と、SiO材料とは、この円錐台状積層材料層41a、41b、41c、41d上に堆積されないため、円錐台状積層材料層41a、41b、41c、41dの高さLbは、Si柱4a、4b、4c、4dの外周に形成された、ドープドSi層14a1、14a2、・・、14anの厚さと、SiO層15a1、15a2、・・、15anの厚さとを合計した厚さLaよりも短くなる。その後、図2G~図2Lに示す工程工程を行う。
 第1実施形態では、Si柱4a、4b、4c、4d上に形成した、ドープドSi層14b1、14b2、14bn、14c1、14c2、14cn、14d1、14d2、14dn、14e1、14e2、14enと、SiO層15b1、15b2、15bn、15c1、15c2、15cn、15d1、15d2、15dn、15e1、15e2、15enとを合計した厚さは、ドープドSi層14a1、14a2、・・、14anと、SiO層15a1、15a2、・・、15anとを合計した厚さLaとほぼ等しくなる。Laが大きいと、この後の洗浄工程などによって、ドープドSi層14b1、14b2、14bn、14c1、14c2、14cn、14d1、14d2、14dn、14e1、14e2、14enと、SiO層15b1、15b2、15bn、15c1、15c2、15cn、15d1、15d2、15dn、15e1、15e2、15enと、が倒れたり、曲がったりする不良が発生し易くなる。これに対して、第4実施形態によれば、円錐台状積層材料層41a、41b、41c、41dの高さLbは、Si柱4a、4b、4c、4dの外周に形成された、ドープドSi層14a1、14a2、・・、14anと、SiO層15a1、15a2、・・、15anとを合計した厚さLaよりも短くなるので、その後に行われる洗浄工程等における円錐台状積層材料層41a、41b、41c、41dの倒れや曲がりなどの不良の発生を防止することができる。
(第5実施形態)
 以下、図6を参照しながら、本発明の第5実施形態に係る縦構造NAND型フラッシュメモリ素子の製造方法を説明する。第5実施形態において、図6に示す工程以外は、第1実施形態と同様である。
 図6に示すように、傾斜角度がi層基板1aの上表面に対して垂直なSi柱4a、4b、4c、4dに代えて、円錐台形状を有する円錐台状Si柱4aa、4bb、4cc、4ddを形成する。円錐台状Si柱4aa、4bb、4cc、4ddでは、底部の直径が頂部の直径よりも大きい。次に、円錐台状Si柱4aa、4bb、4cc、4ddの側面表層に、例えば熱酸化法によってトンネル絶縁層となるSiO層11a、11b、11c、11d(SiO層11cは図示せず。)を形成する。さらに全体を覆うように、データ電荷蓄積絶縁層として機能するSi層12と、層間絶縁層として機能するSiO層13を形成する。ここでは、円錐台状Si柱4aa、4bb、4cc、4ddの底部周囲に形成したSiO層13の底部外周円の直径Lcが、Si層2a、2b、2c、2dの側面周囲に形成したSiO層13の外周円の直径Ldよりも小さくなるようにする。これにより、第1実施形態の図2Lと同様に、空間18a、18b、18c、18dに埋め込まれるHfO層16は、ドープドSi層14a1、14a2、・・、14anとSiO層15a1、15a2、・・、15anとの側面に対向する、Si柱4a、4b、4c、4dの底部から上部に至る領域まで連続して形成される。これにより、ドープドSi層14a1、14a2、・・、14anとSiO層15a1、15a2、・・、15anとの側面は、空間18a、18b、18c、18dにおいて、Si柱4a、4b、4c、4d(図6においては円錐台状Si柱4aa、4bb、4cc、4dd)を囲む層間絶縁層であるSiO層13の側面と接触することがない。
 第5実施形態では、バイアススパッタ法を用いて、ドナー又はアクセプタ不純物を含むSi材料原子と、SiO材料原子とを、i層基板1aの上表面に垂直な方向から入射することで、円錐台状Si柱4aa、4bb、4cc、4ddの外周に、ドープドSi層14a1、14a2、・・、14anと、SiO層15a1、15a2、・・、15anとを堆積する。この場合、ドープドSi層14a1、14a2、・・、14an及びSiO層15a1、15a2、・・、15anと、円錐台状Si柱4aa、4bb、4cc、4ddの側面との間に、第1実施形態の空間18a、18b、18c、18dと同様に空間が形成される。これにより、第5実施形態によれば、第1実施形態と同様の効果が得られる。なお、Si柱4a、4b、4c、4dの形状は、以上のように円錐台形状でなくとも、Si柱4a、4b、4c、4dの外周部に形成したSiO層13の水平方向の断面での外周円の中で最大の直径が、Si層2a、2b、2c、2dの外周に形成したSiO層13の外周円の直径よりも短くなるような樽型Si柱であっても、第1実施形態と同様の効果が得られる。
(第6実施形態)
 以下、図7A~図7Hを参照しながら、本発明の第6実施形態に係る縦構造NAND型フラッシュメモリ装置の製造方法について説明する。ここで、(a)は平面図であり、(b)は(a)におけるX-X’線に沿う断面構造図である。また、Si柱4a、4bは図2B~図2LにおけるSi柱4a、4bに対応する。
 図7Aに示すように、Si柱4a、4bが形成されたメモリ素子領域42の外周に、i層基板1aに対して傾斜角度θkで傾斜した外周部i層43a、43b(外周部i層43a、43bはメモリ素子領域42の外周部で繋がっている。)を形成する。続いて、図2C~図2Hに示す工程を行うことで、N層5a、SiO層9、SiO層6a、6b、ドープドSi層7、SiO層11aa、11bb、Si層12a、SiO層13a、ドープドSi層14a1、14a2、・・、14an、SiO層15a1、15a2、・・、15anを形成する。続いて、Si柱4a、4bの外周を覆うように、HfO層16a及びSiO層23を形成する。HfO層16aは、Si柱4a、4bの外周にある空間18a、18bを充填している。
 その後、Si柱4a、4b上にSi層2a、2bを残存させる。SiO層9、ドープドSi層7、ドープドSi層14a1、14a2、・・、14an、SiO層15a1、15a2、・・、15anは、例えばバイアススパッタ法を用いることで、材料原子をi層基板1aの上表面に垂直な方向から入射して形成する。それぞれのバイアススパッタによる堆積は、図5A(c)を参照して説明したように、堆積速度が剥離速度よりも大きくなる傾斜角度θkの条件で行う。また、SiO層11a、11b、Si層12a、SiO層13aはALD法を用いて形成する。これによって、SiO層9、ドープドSi層7、Si層12a、SiO層13a、ドープドSi層14a1、14a2、・・、14an、SiO層15a1、15a2、・・、15an、HfO層16aとSiO層23は、Si柱4a、4bの外周において、外周部i層43a、43bに繋がり形成される。
 次に、図7Bに示すように、リソグラフィ法とRIEエッチング法とを用いて、Si柱4a、4bを含み、且つ、Si柱4a、4b間と外周部i層43b上とに繋がるドープドSi層7、Si層12a、SiO層13a、ドープドSi層14a1、14a2、・・、14an、SiO層15a1、15a2、・・、15an、HfO層16aa、SiO層23aを形成する。
 次に、図7Cに示すように、CVD法を用いてSiOを堆積し、その後にCMP(Chemical Mechanical Polishing)法によって平坦化することで、その上表面の高さが、外周部i層43b上のSiO層23aの上表面の高さよりも高い位置にあるSiO層45を形成する。
 次に、図7Dに示すように、CMP法を用いて、SiO層45、ドープドSi層7、Si層12a、SiO層13a、ドープドSi層14a1、14a2、・・、14an、SiO層15a1、15a2、・・、15an、HfO層16aa、SiO層23aを、その上表面の高さが、外周部i層43a、43b上のSiO層9の上表面の高さにほぼ一致するように研磨することで表面を平坦化する。
 次に、図7Eに示すように、外周部i層43b上において上表面が露出しているドープドSi層7、Si層12a、SiO層13a、ドープドSi層14a1、14a2、・・、14an、SiO層15a1、15a2、・・、15an、HfO層16aa、SiO層23a上に、絶縁層であるSi層46を形成する。続いて、リソグラフィ法及びRIE法を用いてSiO層9をエッチングすることで、SiO層47a、47bを形成する。続いて、SiO層47a、47bをマスクとして用い、外周部i層43aを、例えばRIE法を用いてエッチングすることで、底面の高さがSi柱4a、4bの外周部にあるSiO層23aの上表面の高さとほぼ一致するように、Si柱48a、48bを形成する。その後、例えばエッチバック法を用いて、メモリ素子領域42上のSiO層45、9を、その上表面の高さがSiO層23aの上表面の高さとほぼ一致するようにエッチングする。
 次に、図7Fに示すように、Si柱48aの底部に、リソグラフィ法、アクセプタ不純物イオン注入法、及び熱拡散法を用いることで、P層51aを形成する。これと同様にSi柱48bの底部に、リソグラフィ法、アクセプタ不純物イオン注入法、熱拡散法を用いて、N層52aを形成する。続いて、Si柱4a、4b、48a、48bの外周全体に、SiO層50を形成する。その後、Si柱4a、4b、48a、48bを覆うように、ALD法を用いてHfO層53とTiN層54とを全体に堆積する。
 次に、図7Gに示すように、リソグラフィ法とRIE法とを用いて、TiN層54をエッチングすることで、Si柱48a、48bを囲み、且つSi柱48a、48bに繋がるTiN層54aを形成する。これと同時にSi柱4a、4bを囲み、且つSi柱4a、4bに繋がるTiN層54bを形成する。続いて、Si柱4a、4b、48a、48bの頂部にあるHfO層53、TiN層54a、54bを除去する。その後、リソグラフィ法、イオン注入法を用いて、Si柱48aの頂部にP層51bを形成し、Si柱48b、4a、4bの頂部にN層52b、55a、55bを形成する。
 次に、図7Hに示すように、CVD法を用いてSiOを堆積し、その後にCMP法を用いて、表面が平滑に研磨されたSiO層56を、その表面の高さが外周部i層43bよりも上方になるように形成する。続いて、Si柱48a上にコンタクトホール57a、Si柱48b上にコンタクトホール57b、TiN層54a上にコンタクトホール57c、外周部i層43aの表層に形成されたP層51aとN層52aの境界線上に、コンタクトホール57dをそれぞれ形成する。続いて、コンタクトホール57aを介して、P層51bと接続した電源配線金属層Vddと、コンタクトホール57bを介してN層52bと接続したグランド配線金属層Vssと、コンタクトホール57cを介してTiN層54aと接続した入力配線金属層Vinと、コンタクトホール57dを介してP層51a、N層52aと接続した出力配線金属層Voutとをそれぞれ形成する。続いて、全体を覆うように、CVD法とCMP法とを用いることで、表面が平滑なSiO層58を形成する。続いて、TiN層54b上にコンタクトホール59aを、Si柱4a上にコンタクトホール59bを、外周部i層43bの上部まで持ち上げられたドープドSi層14a1上にコンタクトホール59dを、外周部i層43bの上部まで持ち上げられたドープドSi層14a2上にコンタクトホール59eを、外周部i層43bの上部まで持ち上げられたドープドSi層14an上にコンタクトホール59fを形成する。その後、コンタクトホール59aを介してTiN層54bと接続したドレイン側選択ゲート配線金属層SGDと、コンタクトホール59bを介してN層55aと接続したビット線配線金属層BLaと、コンタクトホール59cを介してN層55bと接続したビット線配線金属層BLbと、コンタクトホール59dを介してドープドSi層14a1と接続したワード線配線金属層WL1と、コンタクトホール59eを介してドープドSi層14a2と接続したワード線配線金属層WL2と、コンタクトホール59fを介してドープドSi層14anと接続したワード線配線金属層WLnとが形成される。これと同様にして、N層5aはコモンソース配線層に、ドープドSi層7はソース側選択ゲート配線層にそれぞれ接続される(コモンソース配線層、ソース側選択ゲート配線層は図示せず。)。
 図7Hに示すように、外周部i層43a上において、P層51aがソースとして機能し、P層51bがドレインとして機能し、P層51a、51b間のSi柱48aがチャネルとして機能し、TiN層54aがゲートとして機能するPチャネルSGT(Surrounding Gate MOS Transistor)と、N層52aがソースとして機能し、N層52bがドレインとして機能し、N層52a、52b間のSi柱48bがチャネルとして機能し、TiN層54aがゲートとして機能するNチャネルSGTとが形成される(SGTに関しては、例えば、特許文献3を参照)。Si柱48a、48bに形成されたNチャネルSGT、PチャネルSGTからCMOSインバータ回路が形成され、メモリ素子領域42におけるSi柱4a、4bには、図1に示すような、n段のメモリセル・トランジスタが直列に接続された縦構造NAND型フラッシュメモリ素子が形成される。
 第6実施形態によれば、以下の効果が奏される。
1.Si柱48aに形成されたPチャネルSGTと、Si柱48bに形成されたNチャネルSGTと、Si柱4aとSi柱4bとの頂部に形成された縦構造NAND型フラッシュメモリ素子のドレイン側選択トランジスタとが、互いに同じ高さに形成される。これにより、PチャネルSGTと、NチャネルSGTと、ドレイン側選択トランジスタのゲート絶縁層であるHfO層53とを同時に形成することができる。これと同様に、PチャネルSGTと、NチャネルSGTと、ドレイン側選択トランジスタのゲート導体層であるTiN層54a、54bとを同時に形成することができる。これと同様に、NチャネルSGTのN層52bと、縦構造NAND型フラッシュメモリ素子のN層55a、55bとを同時に形成することができる。このように、外周部i層43a上に形成するPチャネルSGTとNチャネルSGTからなる周辺回路の形成に必要な工程と、縦構造NAND型フラッシュメモリ素子のドレイン側選択トランジスタ形成に必要な工程の多くが共通化できる。これにより、製造するNAND型フラッシュメモリ装置の低コスト化が実現される。
2.縦構造NAND型フラッシュメモリ素子においてワード線導体層として機能するドープドSi層14a1、14a2、・・、14anと、各ドープドSi層14a1、14a2、・・、14anとを絶縁するためのSiO層15a1、15a2、・・、15anとは、バイアススパッタ法を用いて、i層基板1aの表面に垂直な方向から材料原子を入射させることにより形成した。この材料原子の堆積について、Si柱4a、4bにおいては、Si層2a、2bをマスクとして用い、外周部i層43a、43bの側面角度θkに対して、バイアススパッタの堆積速度が剥離速度よりも大きくなる条件で形成した。これにより、Si柱4a、4bの外周に空間18a、18bを形成することができるとともに、ドープドSi層14a1、14a2、・・、14an、SiO層15a1、15a2、・・、15anは外周部i層43bの側面に繋がるように形成される。この結果、ワード線配線金属層WL1、WL2、WLnを、底面が同じ高さであるコンタクトホール59d、59e、59fを介して形成することができる。このため、ワード線配線金属層WL1、WL2、WLnを形成するための工程が簡略化され、NAND型フラッシュメモリ装置の製造の低コスト化が実現される。
(第7実施形態)
 以下、図8を参照しながら、本発明の第7実施形態に係る縦構造NAND型フラッシュメモリ素子の製造方法について説明する。第7実施形態において、図8に示す工程以外は、第1実施形態と同様である。
 第7実施形態では、図8に示すように、Si柱4a、4b、4c、4dの外周部に形成されたドープドSi層14a1、14a2、・・、14anの最上部のドープドSi層14anの上表面が、HfO層16aと接触して形成される。
 また、第7実施形態では、図2Lに示すSiO層15a1、15a2、・・、15anの中で、最上部のSiO層15anが存在していない。これにより、ワード線となるドープドSi層14anと、ドレイン側選択線となるドープドSi層20a、20b間の距離を短くすることができるため、メモリセル・トランジスタとドレイン側選択トランジスタのチャネル電位において、チャネル間でのバリヤが生じることがない。
 なお、第1実施形態では、ドープドSi層14a1とSiO層15a1を1つの組とすると、少なくとも3つの組のドープドSi層14a1、14a2、・・、14anと、SiO層15a1、15a2、・・、15anとを、縦構造NANDフラッシュメモリに適用したが、そのような構造は、一組のドープドSi層14a1とSiO層15a1とからなる、例えばNOR型など他のEEPROM(Electrically Erasable Programmable Read Only Memory)装置にも適用することができる。このことは、本発明に係る他の実施形態においても同様に適用可能である。
 第1実施形態では、バイアススパッタ法を用いて、ドナー又はアクセプタ不純物を含むSi材料原子と、SiO材料原子とを、i層基板1aの上表面に垂直な方向から入射することで、Si柱4a、4b、4c、4dの外周に、ドープドSi層14a1、14a2、・・、14anと、SiO層15a1、15a2、・・、15anとを形成したが、ドナー又はアクセプタ不純物を含むSi材料と、SiO材料とを、i層基板1aの上表面に垂直な方向から入射することで、ドープドSi層14a1、14a2、・・、14anと、SiO層15a1、15a2、・・、15anとを形成することが可能な方法であれば、他の方法を用いても良い。このことは、本発明に係る他の実施形態においても同様に適用可能である。
 なお、第1実施形態における、ドープドSi層14a1、14a2、・・、14anは、アモルファスSi、又はポリSiであってもよい。このことは、本発明に係る他の実施形態においても同様に適用可能である。
 第1実施形態における、ドープドSi層14a1、14a2、・・、14anは、導電性を有する材料層であってもよい。このことは、本発明に係る他の実施形態においても同様に適用可能である。
 第1実施形態における、トンネル絶縁層として機能するSiO層11a、11b、11c、11d、データ電荷蓄積層として機能するSi層12a、層間絶縁層として機能するSiO層13aは、それぞれの層の機能を実現できる材料層であれば、他の材料層を用いてもよい。このことは、本発明に係る他の実施形態においても同様に適用可能である。
 第1実施形態では、データ電荷蓄積層として機能するSi層12aと、層間絶縁層として機能するSiO層13aとは、独立した材料層より形成した。これに限られず、例えばSi層12aを形成し、これに連続して酸素ガスを導入して酸素を含むSiNO層を層間絶縁層として形成してもよい。このことは、本発明に係る他の実施形態においても同様に適用可能である。
 第1実施形態では、空間18a、18b、18c、18dをHfO層16aで充填した。このHfO層16aは空間18a、18b、18c、18dに充填される絶縁層であれば、その他の材料層であってもよい。このことは、本発明に係る他の実施形態においても同様に適用可能である。
 第1実施形態では、ソース側選択ゲート導体層、及びドレイン側選択ゲート導体層として、ドープドSi層7、20aを例とした。これに限られず、導体層であれば、他の材料層であってもよい。このことは、本発明に係る他の実施形態においても同様に適用可能である。
 第1実施形態では、NAND型フラッシュメモリ素子をSi柱4a、4b、4c、4dに形成した。これに限られず、他の半導体柱を用いてもよい。このことは、本発明に係る他の実施形態においても同様に適用可能である。
 第1実施形態では、真円状のレジスト層3a、3b、3c、3dを形成した後に、レジスト層3a、3b、3c、3dをマスクにSi膜を、例えばRIE(Reactive Ion Etching)法を用いてエッチングして、Si層2a、2b、2c、2dを形成した。レジスト層3a、3b、3c、3d、Si層2a、2b、2c、2dの平面視での形状は真円形に限らず、楕円状や矩形状であってもよい。このことは、本発明に係る他の実施形態においても同様に適用可能である。
 第1実施形態では、レジスト層3a、3b、3c、3dと、Si層2a、2b、2c、2dとの両層をマスクとして用い、例えばRIE法を用いてi層基板1をエッチングすることで、Si柱4a、4b、4c、4dを形成した。これに限られず、レジスト層3a、3b、3c、3dと、Si層2a、2b、2c、2dとの両層をエッチングマスクとして用いず、いずれか一方のみをエッチングマスクとして用いることで、i層基板1のエッチングを行うこともできる。また、レジスト層3a、3b、3c、3dと、Si層2a、2b、2c、2dが有する機能を実現可能なものであれば、他の材料層を用いてもよい。また、この材料層は多層構造であっても良い。このことは、本発明に係る他の実施形態においても同様に適用可能である。
 第1実施形態では、ワード線として機能するドープドSi層14a1、14a2、・・、14an、ソース側選択線として機能するドープドSi層7はSi柱4a、4b、4c、4dの外周に繋がり形成された構造とした。このような構造だけでなく、装置動作の仕様に従って、ドレイン側選択線として機能するドープドSi層20a、20bと同様に、Si柱4a、4bの外周に繋がるドープドSi層と、Si柱4c、4dの外周に繋がるドープドSi層とに分離した構造であってもよい。このことは、本発明に係る他の実施形態においても同様に適用可能である。
 第1実施形態では、Si柱4a、4b、4c、4dの底部に、コモンソースのN層5aがあり、頂部にドレインのN層24a、24b、24c、24dがある構造とした。これに限られず、1つのNAND型フラッシュメモリ素子を2つのSi柱で形成する縦構造NAND型フラッシュメモリ素子(例えば、特許文献4を参照)にも本発明の技術思想を適用することができる。この場合、コモンソースN層5a、ドレインN層24a、24b、24c、24dは、Si柱4a、4b、4c、4dの頂部に形成され、NAND型フラッシュメモリ素子のチャネルは、コモンソースN層に繋がる一方のSi柱のチャネルと、これに隣接し、且つ、Si柱の頂部に位置するとともにドレインN層に接続される他方のSi柱のチャネルとに繋がるように構成される。このことは、本発明に係る他の実施形態においても同様に適用可能である。
 第1実施形態では、ワード線として機能するドープドSi層14a1、14a2、・・、14an、ソース側選択線として機能するドープドSi層7は、Si柱4a、4b、4c、4dの外周に繋がる構造とした。このような構造だけでなく、装置動作の仕様に従って、ドレイン側選択線として機能するドープドSi層20a、20bと同様に、Si柱4a、4bの外周に繋がるドープドSi層と、Si柱4c、4dの外周に繋がるドープドSi層とに分離した構造であってもよい。このことは、本発明に係る他の実施形態においても同様に適用可能である。
 第2実施形態における水素熱処理について、第1実施形態を例にして説明した。このことは、本発明に係る他の実施形態においても同様に適用可能である。
 第2実施形態における水素熱処理は、空間18a、18bが形成されてから、空間18a、18bがHfO層16で充填されるまでのいずれかの時点で行えばよい。このことは、本発明に係る他の実施形態においても同様に適用可能である。
 第4実施形態で使用した技術事項は、本発明に係る他の実施形態においても、同様に適用可能である。
 第4実施形態では、Si層2a、2b、2c、2dに代えて円錐台状Si層2A、2B、2C、2Dを形成し、この円錐台状Si層2A、2B、2C、2D上に、円錐台状積層材料層41a、41b、41c、41dを形成した。円錐台状積層材料層41a、41b、41c、41dは、このように円錐形状でなくても、先細りの形状であればよい。このことは、本発明に係る他の実施形態においても同様に適用可能である。
 第6実施形態では、Si柱48a、48bの底面の高さがSiO層53の上表面の高さにほぼ一致するようにした。しかしこれに限られず、Si柱48a、48bにSGTが形成される限り、Si柱48a、48bの底面の高さは、SiO層53表面の高さ近傍であればよい。
 第6実施形態では、単層のTiN層54を用いた。しかしこれに限られず、単層のTiN層54に代えて、例えばポリSi層と2層構造、または他の複数層よりなる材料層を用いることも可能である。
 第6実施形態では、コンタクトホール59d、59e、59fを、NAND型フラッシュメモリ素子が形成されたSi柱4a、4bの中心線X-X’線の近傍に形成した。しかしこれに限られず、ドープドSi層14a1、14a2、・・、14anは、メモリ素子領域42の全域に繋がって形成されているので、図7Hに示すように、必ずしもX-X’線の近傍に集合させて形成する必要はない。
 第6実施形態では、外周部i層43a上のSi柱48a、48bに形成されたNチャネル、PチャネルSGTからなるCMOSインバータ回路が形成された例とした。しかしこれに限られず、他のSGTを用いた回路を形成した場合にも、本発明の技術思想が適用されることは言うまでもない。
 本発明によれば、高密度、低価格の柱状半導体メモリ装置と、これらを用いた高性能、新機能電子装置が提供される。
 BL1、BL2 ビット線
 BLa、BLb ビット線配線金属層
 CSL コモンソース配線金属層(コモンソース線)
 SGS ソース側選択ゲート配線金属層
 SGD ドレイン側選択ゲート配線金属層
 STS1、STS2 ソース側選択トランジスタ
 STD1、STD2 ドレイン側選択トランジスタ
 Vdd 電源配線金属層
 Vss グランド配線金属層
 Vin 入力配線金属層
 Vout 出力配線金属層
 WL1、WL2、WLn ワード線配線金属層
 WT11、WT12、WT1n、WT21、WT22、WT2n メモリセル・トランジスタ
 W1、W2、Wn ワード線
 1、1a i層基板
 2a、2b、2c、2d、8、12、2A、2B、2C、2D、46 Si
 3a、3b、3c、3d、17、26a、26b レジスト層
 4a、4b、4c、4d、48a、48b Si柱
 5、5a、24a、24b、24d、52b、55a、55b N
 6a、6b、6c、6d、9、10a、10b、10c、10d、11a、11b、11c、11d、13、15a1、15a2、15bn、15b1、15b2、15bn、15c1、15c2、15cn、15e1、15e2、15en、21、21a、23、23a、28、35a、35b、45、47a、47b、50、56、58 SiO
 7、14a1、14a2、14an、14b1、14b2、14bn、14c1、14c2、14cn、14e1、14e2、14en、20、20a、20b ドープドSi層
 16、16a、19、53 HfO
 18a、18b、18c、18d 空間
 29a、29b、29c、29d、57a、57b、57c、57d、59a、59b、59c、59d、59e、59f コンタクトホール
 30a、30b 金属配線層
 36 基板
 37 円錐台状Si柱
 38a1、38a2、38a3、39a1、39a2、39a3、39b1、39b2、39b3 堆積材料層
 51a、51b P
 54、54a、54b TiN層
 t0、t1、t2、t3 時間
 41a、41b、41c、41d 円錐台状積層材料層
 42 メモリ素子領域
 43a、43b 外周部i層

Claims (20)

  1.  半導体基板と、
     前記半導体基板上において、前記半導体基板の表面に対して垂直な方向に延びる第1の半導体柱と、
     前記第1の半導体柱の外周を囲むトンネル絶縁層と、
     前記トンネル絶縁層の外周を囲むデータ電荷蓄積絶縁層と、
     前記データ電荷蓄積絶縁層の外周を囲む第1の層間絶縁層と、
     前記第1の層間絶縁層の外周を囲む第2の層間絶縁層と、
     前記第2の層間絶縁層の外周を囲む第1の導体層と、
     前記第1の導体層の上面又は下面に接するとともに、前記第2の層間絶縁層の外周を囲む第3の層間絶縁層と、
     前記第1の導体層と前記第3の層間絶縁層とを一組とする積層材料層が、前記半導体基板の上表面に垂直な方向に単層又は複数層形成されており、
     前記第2の層間絶縁層が、前記積層材料層に対して垂直な方向に繋がり、且つ前記積層材料層の上表面まで延在しており、
     前記第1の導体層に印加される電圧により、前記トンネル絶縁層を介した前記第1の半導体柱と前記データ電荷蓄積絶縁層との間でのデータ電荷の移動によるデータ書き込み及び消去、又は前記データ電荷蓄積絶縁層によるデータ電荷の保持が行なわれる、
     ことを特徴とする柱状半導体メモリ装置。
  2.  前記積層材料層上にある前記第2の層間絶縁層の厚さが、前記第1の層間絶縁層に接する前記第2の層間絶縁層の厚さの1/2よりも長い、
     ことを特徴とする請求項1に記載の柱状半導体メモリ装置。
  3.  前記トンネル絶縁層と、前記データ電荷蓄積絶縁層と、前記第1の層間絶縁層との、前記積層材料層に対して垂直な方向における上端位置が、前記積層材料層の上表面まで延在している前記第2の層間絶縁層の上表面位置とほぼ同じ高さである、
     ことを特徴とする請求項1に記載の柱状半導体メモリ装置。
  4.  前記第2の層間絶縁層の前記積層材料層の上表面に延在している部位と、前記第1の導体層の上表面とが接している、
     ことを特徴とする請求項1に記載の柱状半導体メモリ装置。
  5.  前記第1の導体層と前記第2の層間絶縁層の間に、酸化絶縁層が形成されている、
     ことを特徴とする請求項1に記載の柱状半導体メモリ装置。
  6.  前記積層材料層が複数層形成されており、
     前記積層材料層の上方に形成され、前記第1の半導体柱の外周を囲む第1のゲート絶縁層と、
     前記第1のゲート絶縁層の外周を囲む第2の導体層と、
     前記第1の半導体柱の頂部に形成された、ドナーまたはアクセプタ不純物を含む第1の不純物領域と、を有し、
     前記積層材料層の前記第1の導体層が、ワード線配線金属層に接続され、
     前記第2の導体層が、ソース側選択ゲート配線金属層、又はドレイン側選択ゲート配線金属層に接続され、
     前記第1の不純物領域が、コモンソース配線金属層、又はビット線配線金属層に接続され、
     前記第1の半導体柱にNAND型フラッシュメモリ素子が形成されている、
     ことを特徴とする請求項1に記載の柱状半導体メモリ装置。
  7.  前記積層材料層が複数層形成されており、
     前記積層材料層の下方に形成され、前記第1の半導体柱の外周を囲む第2のゲート絶縁層と、
     前記第2のゲート絶縁層の外周を囲む第3の導体層と、
     前記積層材料層の下方、且つ、前記第1の半導体柱の底部に形成され、前記第1の不純物領域と同じ導電型を有する第2の不純物領域とを有し、
     前記積層材料層の前記第1の導体層が、ワード線配線金属層に接続され、
     前記第3の導体層が、ソース側選択ゲート配線金属層に接続され、
     前記第2の不純物領域が、コモンソース配線金属層に接続され、
     前記第2の導体層が、ドレイン側選択ゲート配線金属層に接続され、
     前記第1の不純物領域が、ビット線配線金属層に接続されることで、
     前記第1の半導体柱にNAND型フラッシュメモリ素子が形成されている、
     ことを特徴とする請求項6に記載の柱状半導体メモリ装置。
  8.  前記積層材料層の側面が、前記側面に対向する、前記第1の層間絶縁層の側面と接触することなく離間している、
     ことを特徴とする請求項1に記載の柱状半導体メモリ装置。
  9.  前記第1の半導体柱が形成されたメモリ素子領域の外周部に、上面の高さが、前記第1の半導体柱の頂部の高さとほぼ一致するように形成された第1の外周部半導体領域と、
     前記第1の外周部半導体領域に含まれる第2の外周部半導体領域に形成され、頂部の高さが、前記第1の半導体柱の頂部の高さとほぼ一致しており、且つ、底面の高さが、前記第2の導体層の底面の高さとほぼ一致している第2の半導体柱と、
     前記第2の半導体柱の外周部を囲む第3のゲート絶縁層と、
     前記第3のゲート絶縁層の外周を囲むように形成され、前記第2の導体層と上下端の高さがほぼ一致している第4の導体層と、
     前記第4の導体層の上方、且つ前記第2の半導体柱の頂部に形成され、ドナー又はアクセプタ不純物を含む第3の不純物領域と、
     前記第4の導体層の下方、且つ、前記第2の半導体柱の底部に形成され、前記第3の不純物領域と同じ導電型を有する第4の不純物領域と、を備え、
     前記第3の不純物領域及び前記第4の不純物領域の一方がソースである場合に、他方がドレインであり、前記第3の不純物領域と、前記第4の不純物領域とによって挟まれた前記第2の半導体柱をチャネルとし、前記第4の導体層をゲートとするSGT(Surrounding Gate MOS Transistor)が形成されている、
     ことを特徴とする請求項6に記載の柱状半導体メモリ装置。
  10.  前記半導体基板上において、前記第1の半導体柱の外周を囲むように形成されるとともに、前記第1の外周部半導体領域の側面及び上面まで延在した第4の層間絶縁層をさらに備え、
     前記積層材料層は、前記第4の層間絶縁層上に形成され、
     前記積層材料層の上表面の高さは、前記第1の外周部半導体領域上に存在する前記第4の層間絶縁層の上表面の高さとほぼ一致しており、
     前記第1の外周部半導体領域の側面上端に上表面を有する前記積層材料層の前記第1の導体層の上表面に接続されたコンタクトホールをさらに備え、
     前記コンタクトホールを介して、前記第1の導体層と前記ワード線配線金属層とが接続されている、
     ことを特徴とする請求項9に記載の柱状半導体メモリ装置。
  11.  半導体基板上に、平面視円形のマスク絶縁層を形成するマスク絶縁層形成工程と、
     前記マスク絶縁層をマスクとして用い、前記半導体基板をエッチングすることで、前記半導体基板上に、半導体柱を形成するとともに、前記半導体柱の側面を径方向内方に後退させることにより、第1の半導体柱を形成する第1半導体柱形成工程と、
     前記第1の半導体柱の外周を囲むようにトンネル絶縁層を形成するトンネル絶縁層形成工程と、
     前記トンネル絶縁層の外周を囲むようにデータ電荷蓄積絶縁層を形成するデータ電荷蓄積絶縁層形成工程と、
     前記データ電荷蓄積絶縁層の外周を囲むように第1の層間絶縁層を形成する第1層間絶縁層形成工程と、
     前記マスク絶縁層の上表面に垂直な方向から材料原子を入射することで、前記第1の半導体柱の外周、且つ、前記半導体基板の上方に第1の導体層を形成する第1導体層形成工程と、
     前記マスク絶縁層の上表面に垂直な方向から、前記第1の導体層上に材料原子を入射することで、前記第1の半導体柱の外周、且つ、前記半導体基板の上方に第3の層間絶縁層を形成する第3絶縁層形成工程と、
     前記第1の導体層と前記第3の層間絶縁層を一組として形成される積層材料層を、前記半導体基板の上表面に垂直な方向に単層又は複数層形成する積層材料層形成工程と、
     前記第1の層間絶縁層の側面と、前記第1の導体層及び前記第3の層間絶縁層の側面との間に形成された空間に、第2の層間絶縁層を充填する第2層間絶縁層充填工程と、
     を備え、
     前記第1の導体層に印加される電圧により、前記トンネル絶縁層を介した前記第1の半導体柱と前記データ電荷蓄積絶縁層との間でのデータ電荷の移動によるデータ書き込み及び消去、又は前記データ電荷蓄積絶縁層によるデータ電荷の保持が行なわれる、
     ことを特徴とする柱状半導体メモリ装置の製造方法。
  12.  前記第1の層間絶縁層の側面に形成する前記第2の層間絶縁層を、前記積層材料層の上表面まで延在するように形成する、
     ことを特徴とする請求項11に記載の柱状半導体メモリ装置の製造方法。
  13.  前記第2の層間絶縁層の厚さを、前記第1の層間絶縁層に接する前記第2の層間絶縁層の厚さの1/2よりも長く形成する、
     ことを特徴とする請求項12に記載の柱状半導体メモリ装置の製造方法。
  14.  前記積層材料層形成工程の後、水素を含む雰囲気の下、熱処理を行う、
     ことを特徴とする請求項11に記載の柱状半導体メモリ装置の製造方法。
  15.  前記積層材料層形成工程の後、酸素を含む雰囲気の下、熱処理を行うことで、前記第1の導体層の側面表層に酸化絶縁層を形成する、
     ことを特徴とする請求項11に記載の柱状半導体メモリ装置の製造方法。
  16.  前記第1の半導体柱上に、前記マスク絶縁層に代えて、円錐台形状を有する円錐台状マスク絶縁層を形成する円錐台状マスク絶縁層形成工程と、
     前記半導体基板の上表面に垂直方向から材料原子を入射するとともに、前記円錐台状マスク絶縁層側面における前記材料原子の堆積速度が、前記材料原子の剥離速度よりも小さい条件で前記材料原子を堆積させることで、前記積層材料層を前記半導体基板の上方に形成し、前記円錐台状マスク絶縁層上に、前記積層材料層と同種の材料層からなる円錐台形状の円錐台状積層材料層を形成する円錐台状積層材料層形成工程を有する、
     ことを特徴とする請求項11に記載の柱状半導体メモリ装置の製造方法。
  17.  前記積層材料層の上方において、前記第1の半導体柱の外周を囲むように第1のゲート絶縁層を形成する第1ゲート絶縁層形成工程と、
     前記第1のゲート絶縁層の外周を囲むように第2の導体層を形成する第2導体層形成工程と、
     前記第1の半導体柱の頂部に、ドナー又はアクセプタ不純物を含む第1の不純物領域を形成する第1不純物領域形成工程と、
     前記積層材料層の下方に、前記第1の半導体柱の外周を囲むように第2のゲート絶縁層を形成する第2ゲート絶縁層形成工程と、
     前記第2のゲート絶縁層の外周を囲むように第3の導体層を形成する第3導体層形成工程と、
     前記積層材料層の前記第1の導体層を、ワード線配線金属層に接続する工程と、
     前記第2の導体層を、ソース側選択ゲート配線金属層、又はドレイン側選択ゲート配線金属層に接続する工程と、
     前記第1の不純物領域を、コモンソース配線金属層、又はビット線配線金属層に接続する工程と、を有する、
     ことを特徴とする請求項11に記載の柱状半導体メモリ装置の製造方法。
  18.  前記積層材料層の下方において、前記第1の半導体柱の外周を囲むように第2のゲート絶縁層を形成する第2ゲート絶縁層形成工程と、
     前記第2のゲート絶縁層の外周を囲む第3の導体層を形成する第3導体層形成工程と、
     前記第3の導体層の下方、且つ、前記第1の半導体柱の底部に、前記第1の不純物領域と同じ導電型を有する第2の不純物領域を形成する第2不純物領域形成工程とを有し、
     前記積層材料層の前記第1の導体層を、ワード線配線金属層に接続し、
     前記第3の導体層を、ソース側選択ゲート配線金属層に接続し、
     前記第2の不純物領域を、コモンソース配線金属層に接続し、
     前記第3の導体層を、ドレイン側選択ゲート配線金属層に接続し、
     前記第1の不純物領域を、ビット線配線金属層に接続することで、
     前記第1の半導体柱にNAND型フラッシュメモリ素子が形成されている、
     ことを特徴とする請求項15に記載の柱状半導体メモリ装置の製造方法。
  19.  前記第1の半導体柱が形成されたメモリ素子領域の外周に、上面の高さが、前記第1の半導体柱の頂部の高さとほぼ一致する第1の外周部半導体領域を形成する第1外周部半導体領域形成工程と、
     前記第1の外周部半導体領域に含まれる第2の外周部半導体領域に形成され、頂部の高さが、前記第1の半導体柱の頂部の高さとほぼ一致しており、且つ、底面の高さが、前記第2の導体層の底面の高さとほぼ一致する第2の半導体柱を形成する第2半導体柱形成工程と、
     前記第2の半導体柱の外周を囲むように第3のゲート絶縁層を形成する第3ゲート絶縁層形成工程と、
     前記第3のゲート絶縁層の外周を囲むように、前記半導体基板の垂直方向において、前記第2の導体層と上下端の高さがほぼ一致している第4の導体層を形成する第4導体層形成工程と、
     前記第4の導体層の上方、且つ、前記第2の半導体柱の頂部に、ドナー又はアクセプタ不純物を含む第3の不純物領域を形成する第3不純物領域形成工程と、
     前記第4の導体層の下方、且つ、前記第2の半導体柱の底部に形成された前記第3の不純物領域と同じ導電型を有する第4の不純物領域を形成する第4不純物領域形成工程を有し、
     前記第3の不純物領域及び前記第4の不純物領域の一方がソースである場合に、他方がドレインであり、前記第3の不純物領域と、前記第4の不純物領域とによって挟まれた前記第2の半導体柱をチャネルとし、前記第4の導体層をゲートとするSGT(Surrounding Gate MOS Transistor)が形成される、
     ことを特徴とする請求項15に記載の柱状半導体メモリ装置の製造方法。
  20.  前記第1の外周部半導体領域上と、前記第1の外周部半導体領域の側面上と、前記メモリ素子領域にある前記第1の半導体柱の外周における前記半導体基板上とに、第4の層間絶縁層を形成する第4層間絶縁層形成工程と、
     前記積層材料層を、前記第4の層間絶縁層上において、前記第1の半導体柱の外周を囲むように、且つ、前記第1の外周部半導体領域の側面まで延在するように形成し、
     前記積層材料層の上面の高さが、前記第1の外周部半導体領域上にある前記第4の層間絶縁層の上面の高さとほぼ一致するように形成し、
     前記第1の導体層の上表面に接続されたコンタクトホールを形成し、
     前記コンタクトホールを介して、前記第1の導体層と前記ワード線配線金属層とを接続する、
     ことを特徴とする請求項19に記載の柱状半導体メモリ装置の製造方法。
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