JP2012109571A - ３次元半導体素子及びその製造方法 - Google Patents

３次元半導体素子及びその製造方法 Download PDF

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Abstract

【課題】工程不良を無くして収率を向上させることができる３次元半導体素子及びその製造方法が提供される。
【解決手段】３次元（３Ｄ）半導体メモリー素子は、基板に隣接する下段から上段まで伸張して、複数個のメモリーセルと連結された垂直チャンネルと、前記複数個のメモリーセルを有し、前記基板上に配置された階段形構造のゲートスタック形態にアレイされたセルアレイと、を含む。前記ゲートスタックは、前記下段に隣接する下部非メモリートランジスターに連結された下部選択ラインを含む下部膜と、前記上段に隣接する上部非メモリートランジスターに各々連結され、互いに連結されて単一の導電性ピースになって上部選択ラインをなす導電ラインを有する複数個の上部膜と、各々ワードラインを有し、セルトランジスターと連結され、前記下部選択ラインと前記上部選択ラインの間に配置される複数個の中間膜と、を含む。
【選択図】図１Ａ

Description

本発明は半導体素子に関し、より具体的には多重膜乃至３次元半導体素子及びその製造方法に関する。
低廉な高性能半導体素子の要求にしたがって、集積度が継続的に向上されている。しかし、集積度の向上は多くの半導体製造工程を要求する。２次元乃至平板形半導体素子の集積度は集積回路を構成する各々の要素（例：メモリーセル）が占める面積によってある程度決定される。各要素が占める面積は各要素とこれらの連結配線とを定義するパターニング技術の大きさのパラメーター（例：幅、長さ、ピッチ、狭小性（ｎａｒｒｏｗｎｅｓｓ）、隣接距離（ａｄｊａｃｅｎｔ ｓｅｐａｒａｔｉｏｎ）等）によって概ね決定される。最近、増加しているパターンの“微細化”は研究開発と高価のパターン形成設備とを必要とする。したがって、現在の半導体素子の集積度の飛躍的な向上は相当な原価に至っており、設計者は微細パターンの研究開発と製造の実際限界に至っている。
先の説明と数多くの関連する製造工程の開発努力の結果として、最近、集積度を向上させるために多重膜乃至所謂３次元半導体素子の開発の必要性が益々さらに要求されている。例えば、２次元半導体メモリー素子のメモリーセルアレイに関連する既存の単一膜工程がメモリーセルの３次元配列乃至多重膜工程で代替されている。
特開２００９−２２４４６５号公報
本発明の多様な実施形態は向上された集積度を有する半導体素子及びその製造方法を提供する。本発明の一実施形態は工程事故を未然に防止することによって、優れた電気的特性を具備する素子の製造収率を高くすることができる。本発明の他の実施形態はこのような半導体素子の製造方法を提供する。本発明の一実施形態はワードラインパッドに連結されるコンタクトの形成の時に発生する工程エラーを最少化するか、或いは防止する。本発明の他の実施形態はこのような半導体素子の製造方法を提供する。
一実施形態において、基板上に複数個の膜が垂直積層された形態にアレイされた複数個のメモリーセルと、少なくとも一方が互いに連結されて１つの導電性ピース（ＣＯＮＤＵＣＴＩＶＥ ＰＩＥＣＥ）になる、複数個の垂直積層された上部非メモリーセル及び下部非メモリーセルと、を含む三次元半導体メモリー素子であって、前記メモリーセルは垂直チャンネルによって直列連結され、前記垂直チャンネルは前記基板に隣接し、前記下部非メモリーセルと連結された下段から前記上部非メモリーセルと連結された上段まで伸張され、前記複数個の膜は階段形構造を成して、前記複数個の膜各々はパッドに利用される連続的に露出された端部を含むことを特徴とする、３次元半導体メモリー素子が提供される。
他の実施形態において、基板に隣接する下段から上段まで伸張して、複数個のメモリーセルと連結された垂直チャンネルと、前記複数個のメモリーセルを有し、前記基板の上に配置された階段形構造のゲートスタック形態にアレイされたセルアレイとを含む３次元半導体メモリー素子が提供される。前記ゲートスタックは前記下段に隣接する下部非メモリートランジスターに連結された下部選択ラインを含む下部膜と、前記上段に隣接する上部非メモリートランジスターに各々連結され、互いに連結されて単一の導電性ピースになって上部選択ラインをなす導電ラインを有する複数個の上部膜と、各々ワードラインを有し、セルトランジスターと連結される複数個の中間膜と、を含む。前記複数個の中間膜は前記下部選択ラインと前記上部選択ラインとの間に配置される。
その他の実施形態において、基板に隣接する下段から上段まで伸張して、複数個のメモリーセルと連結された垂直チャンネルと、前記複数個のメモリーセルを有し、前記基板の上に配置された階段形構造のゲートスタック形態にアレイされたセルアレイと、を含む３次元半導体メモリー素子が提供される。前記ゲートスタックは複数個の下部膜、複数個の上部膜、及び複数個の中間膜を含む。前記複数個の下部膜の各々は、前記下段に隣接する下部非メモリートランジスターに連結され、互いに連結されて第２導電体になって下部選択ラインを構成する導電体を含む。前記複数個の上部膜の各々は、前記上段に隣接する上部非メモリートランジスターに連結され、互いに連結されて単一の導電性ピースになって上部選択ラインを構成する導電体を含む。前記複数個の中間膜の各々はセルトランジスターに連結されたワードラインを含み、前記下部選択ラインと前記上部選択ラインとの間に配置される。
その他の実施形態において、半導体素子を製造する方法が提供される。前記方法は基板から伸張する複数個の垂直チャンネルを形成する工程と、各々ゲートを含む複数個の膜を垂直積層して階段構造を有するゲートスタックを形成する工程と、を含み、前記複数個の膜の中で最上層膜と最下層膜との中の少なくとも１つは導電体によって連結された隣接する多重膜を含む。
上述したように、本発明の一実施形態によれば、２段の選択ライン構造によってコンタクトホール形成するのに必要とする蝕刻工程マージンを十分に確保でき、またコンタクトホールの深さが異なるので、過度蝕刻の危険性を根本的に防止できる。したがって、本発明の実施形態による半導体素子及びをそれを製造する方法は工程の不良を無くして収率を向上させ得り、また、パッドの数が減少することによって、パッド面積及び／又はコンタクト数を減らし、これにより素子の大きさ乃至面積を減少させて素子の小型化を成し得る効果がある。
本発明の実施形態による半導体素子を示した斜視図である。 本発明の実施形態による半導体素子を示した斜視図である。 本発明の実施形態による半導体素子の一部を拡大して示した斜視図である。 本発明の実施形態による半導体素子の一部を拡大して示した斜視図である。 本発明の実施形態による半導体素子の一部を拡大して示した斜視図である。 本発明の実施形態による半導体素子の一部を拡大して示した斜視図である。 本発明の実施形態による半導体素子の一部を拡大して示した斜視図である。 本発明の実施形態による半導体素子を示した斜視図である。 本発明の実施形態による半導体素子を示した斜視図である。 本発明の実施形態による半導体素子の等価回路図である。 本発明の実施形態による半導体素子において選択ラインの変形形態を示した斜視図である。 本発明の実施形態による半導体素子において選択ラインの変形形態を示した斜視図である。 本発明の実施形態による半導体素子において選択ラインの変形形態を示した斜視図である。 本発明の実施形態による半導体素子と異なる構造を有する半導体素子とを比較した断面図である。 本発明の実施形態による半導体素子と異なる構造を有する半導体素子とを比較した平面図である。 本発明の実施形態による半導体素子と異なる構造を有する半導体素子とを比較した断面図である。 本発明の実施形態による半導体素子を示した斜視図である。 本発明の実施形態による半導体素子を示した斜視図である。 本発明の実施形態による半導体素子の一部を拡大して示した斜視図である。 本発明の実施形態による半導体素子の一部を拡大して示した斜視図である。 本発明の実施形態による半導体素子の一部を拡大して示した斜視図である。 本発明の実施形態による半導体素子の製造方法を示した斜視図である。 本発明の実施形態による半導体素子の製造方法を示した斜視図である。 本発明の実施形態による半導体素子の製造方法を示した斜視図である。 本発明の実施形態による半導体素子の製造方法を示した斜視図である。 本発明の実施形態による半導体素子の製造方法を示した斜視図である。 本発明の実施形態による半導体素子の製造方法を示した斜視図である。 本発明の実施形態による半導体素子の製造方法を示した斜視図である。 本発明の実施形態による半導体素子の製造方法を示した断面図である。 本発明の実施形態による半導体素子の製造方法を示した断面図である。 本発明の実施形態による半導体素子の製造方法においてトリム工程を示した断面図である。 本発明の実施形態による半導体素子の製造方法においてトリム工程を示した断面図である。 本発明の実施形態による半導体素子の製造方法においてトリム工程を示した断面図である。 本発明の実施形態による半導体素子の製造方法においてトリム工程を示した断面図である。 本発明の実施形態による半導体素子の製造方法においてトリム工程を示した断面図である。 本発明の実施形態による半導体素子の製造方法においてトリム工程を示した断面図である。 本発明の実施形態による半導体素子の製造方法においてトリム工程を示した断面図である。 本発明の実施形態による半導体素子の製造方法においてトリム工程を示した断面図である。 本発明の実施形態による半導体素子の製造方法においてトリム工程を示した断面図である。 本発明の実施形態による半導体素子の製造方法においてトリム工程を示した断面図である。 本発明の実施形態による半導体素子の製造方法においてトリム工程を示した断面図である。 本発明の実施形態による半導体素子の製造方法の変形形態を示した断面図である。 本発明の実施形態による半導体素子の製造方法の変形形態を示した断面図である。 本発明の実施形態による半導体素子の製造方法の変形形態を示した断面図である。 本発明の実施形態による半導体素子の製造方法の変形形態を示した断面図である。 本発明の実施形態による半導体素子の製造方法の変形形態を示した断面図である。 本発明の実施形態による半導体素子の製造方法の変形形態を示した断面図である。 本発明の実施形態による半導体素子の製造方法の変形形態を示した断面図である。 本発明の実施形態による半導体素子の製造方法においてアタッチ工程を示した断面図である。 本発明の実施形態による半導体素子の製造方法においてアタッチ工程を示した断面図である。 本発明の実施形態による半導体素子の製造方法においてアタッチ工程を示した断面図である。 本発明の実施形態による半導体素子の製造方法においてアタッチ工程を示した断面図である。 本発明の実施形態による半導体素子の製造方法においてモールドスタックの変形形態を示した断面図である。 本発明の実施形態による半導体素子の製造方法においてモールドスタックの変形形態を示した断面図である。 本発明の実施形態による半導体素子の製造方法においてモールドスタックの変形形態を示した断面図である。 本発明の実施形態による半導体素子の製造方法においてモールドスタックの変形形態を示した断面図である。 本発明の実施形態による半導体素子の製造方法を示した斜視図である。 本発明の実施形態による半導体素子の製造方法を示した斜視図である。 本発明の実施形態による半導体素子の製造方法を示した斜視図である。 本発明の実施形態による半導体素子の製造方法を示した斜視図である。 本発明の実施形態による半導体素子の製造方法を示した斜視図である。 本発明の実施形態による半導体素子の製造方法を示した斜視図である。 本発明の実施形態による半導体素子の製造方法を示した斜視図である。 本発明の実施形態による半導体素子の製造方法を示した斜視図である。 本発明の実施形態による半導体素子の製造方法を示した斜視図である。 本発明の実施形態による半導体素子の応用例を示したブロック図である。 本発明の実施形態による半導体素子の応用例を示したブロック図である。
以下、本発明の一実施形態による半導体素子及びその製造方法を添付した図面を参照して詳細に説明する。
従来技術と比較した本発明の長所は、添付された図面を参照した詳細な説明と特許請求の範囲とを通じて明確になり得る。特に、本発明は特許請求の範囲で明確に請求される。しかし、本発明は添付された図面と関連して次の詳細な説明を参照することによって最もよく理解できる。図面において、同一な参照符号は多様な図面を通じて同一な構成要素を示す。
詳細な説明及び図面を通じて、同一な符号は同一又は類似な構成要素を示す。
図１Ａ及び図１Ｂは本発明の実施形態による半導体素子を示した斜視図である。
図１Ａ及び図１Ｂを参照すれば、半導体素子１は半導体基板１９０の上に（半導体基板から上へ伸張されて）提供された複数個の垂直チャンネル１１０と、その垂直チャンネル１１０の延長方向に沿って垂直積層されたワードラインＷＬ及び選択ラインＳＳＬ、ＧＳＬを構成する複数個のゲート１５０と、その垂直チャンネル１１０と電気的に連結された複数個のビットライン１７０とを包含できる。
これらの幾何学的で相対的な表現（例：垂直、水平、上、下、隣接、上部、下部等）は本明細書の説明を簡単にするために使用されたことを理解しなければならない。当業者はこのような用語の目的が構成要素を任意的に、且つ相対的に叙述することであることを認知できる。このような用語の目的は記載された実施形態の配置を与えられた配向や幾何学的な模様に限定することではない。
複数個の垂直チャンネル１１０の各々の下部は半導体基板１９０に接続され、その上部はコンタクトパッド１７２の媒介の下、ビットライン１７０に接続できる。複数個のゲート１５０は半導体基板１９０と隣接する接地選択ラインＧＳＬ、ビットライン１７０に隣接するストリング選択ラインＳＳＬ、接地選択ラインＧＳＬとストリング選択ラインＳＳＬとの間に配置された複数個のワードラインＷＬを成し得る。１つの垂直チャンネル１１０に沿って垂直的に離隔配置された接地選択ラインＧＳＬ、複数個のワードラインＷＬ及びストリング選択ラインＳＳＬは電気的に直列連結されて、１つのセルストリング（図１Ｊの７２）を構成することができる。複数個のワードラインＷＬは全てメモリーセルを構成するか、或いは選択ラインＳＳＬ、ＧＳＬと最も隣接するワードラインＷＬはダミーセルを構成し、その余りはメモリーセルを構成できる。図１Ａの半導体素子１は複数段のメモリーセルが垂直的に直列連結されたセルアレイを含むフラッシュメモリー素子であり得る。
本実施形態によれば、選択ラインＳＳＬ、ＧＳＬの中で少なくともいずれか１つは複数段の構造であり得る。例えば、ストリング選択ラインＳＳＬが２段の構造であり得、これにより、ストリング選択ラインＳＳＬを構成するセルのチャンネルの長さが拡大されて漏洩電流特性が向上され得る。接地選択ラインＧＳＬは１段の構造或いは２段の構造であり得る。これによれば、ストリング選択ラインＳＳＬを構成するゲート１５０は２段の構造のライン形態を成し、ワードラインＷＬは大体に四角形の１段プレート形態を成し、接地選択ラインＧＳＬを構成するゲート１５０は大体に方形プレート形態、或いは２段の構造の方形プレート形態を成し得る。これに加えて、選択ラインＳＳＬ、ＧＳＬの中で少なくともいずれか１つは上下両段が同一又は類似な大きさを有し、互いに連結されて一体化され得るので、図２Ａ及び図２Ｂを参照して後述するように、半導体素子１の大きさを減らし得る。２段の構造のストリング選択ラインＳＳＬの上部縁及び／又は上部角はラウンド（ｒｏｕｎｄ）形態を有することができる。類似に、２段の構造の接地選択ラインＧＳＬの上部縁及び／又は上部角はラウンド形態を有することができる。ワードラインＷＬの上部縁及び／又は上部角は角を成す形態或いはラウンド形態を有することができる。
ワードラインＷＬと接地選択ラインＧＳＬとを構成するゲート１５０はワードラインカット１３５によって分けられた分岐１５１を包含できる。ワードラインカット１３５によって分けられた分岐１５１には垂直チャンネル１１０が貫通する複数個のチャンネルホール１０４が形成されていることがあり得る。
半導体素子１はラインＧＳＬ、ＷＬ、ＳＳＬを駆動回路に連結する複数個のコンタクト１６０を包含できる。コンタクト１６０は垂直柱のようなプラグ形態であり得、その下部はゲート１５０に接続され、その上部は駆動回路に連結された金属ライン１８４、１８５と電気的に連結され得る。一例として、コンタクト１６０はコンタクトパッド１６２を媒介に金属ライン１８４、１８５と接続することができる。金属ライン１８４、１８５はストリング選択ラインＳＳＬをストリング選択ライン駆動回路に電気的に連結する第１金属ライン１８４と、ワードラインＷＬと接地選択ラインＧＳＬをワードライン駆動回路と接地選択ライン駆動回路に各々連結する第２金属ライン１８５とを包含できる。
図１Ｂに図示したように第２金属ライン１８５は接地選択ラインＧＳＬを接地選択ライン駆動回路に連結する金属ライン１８５ｇと、ワードラインＷＬをワードライン駆動回路に連結する金属ライン１８５ｗを包含できる。
図１Ａを再び参照すれば、コンタクト１６０と金属ライン１８４、１８５との間にまるで再配線のような中間金属ライン１８０、１８１がさらに配置され得る。中間金属ライン１８０、１８１は第１金属ライン１８４と電気的に連結された第１中間金属ライン１８０と、第２金属ライン１８５と電気的に連結された第２中間金属ライン１８１とを包含できる。この場合、第１中間金属ライン１８０はコンタクトパッド１８２を媒介に第１金属ライン１８４と接続され、第２中間金属ライン１８１はコンタクトパッド１８３を媒介に第２金属ライン１８５と接続され得る。
ゲート１５０は均一、或いは非均一である厚さを有することができる。一例として、ゲート１５０はワードラインＷＬ及び選択ラインＧＳＬ、ＳＳＬと関係なく同一な厚さを有することができる。他の例として、ワードラインＷＬを構成するゲート１５０は第１厚さを有し、選択ラインＧＳＬ、ＳＳＬをなすゲート１５０は第１厚さより小さいか、或いは大きい第２厚さを有することができる。一例として、第２厚さは第１厚さより大きくなり得る。この場合、複数個のゲート１５０の間の垂直距離は均一であるか、或いは非均一であり得る。
例えば、図１Ｄに示したように所定の絶縁膜１０１は形成位置に関係なく均一な厚さを有することができる。他の例として、複数個のワードラインＷＬの間の絶縁膜１０１は第３厚さを有し、ワードラインＷＬ及び接地選択ラインＧＳＬの間及び／又はワードラインＷＬ及びストリング選択ラインＳＳＬの間の絶縁膜１０１は第３厚さより小さいか、或いは大きい第４厚さを有することができる。例えば、第４厚さは第３厚さより大きくなり得る。
図１Ａを再び参照すれば、ゲート１５０は４つの側面が階段をなすピラミッド構造のゲートスタック１０５を成し得る。この場合、ゲート１５０（又は各々のゲート１５０を含む構成膜）の各々は上に隣接する上部ゲート１５０によって覆われず、露出されてコンタクト１６０が接続される場所を提供するパッド１５２を包含できる。パッド１５２はゲート１５０の中で露出された一部を示し、本実施形態では別に形成される部分ではない。ゲート１５０は階段形態に積層されているので、複数個のパッド１５２もやはり階段形態を成し得る。したがって、複数個のコンタクト１６０の各々の高さは不均一になり得る。この場合、複数個のコンタクトホール（図４Ｈの１３７）を形成するための蝕刻工程の時、上部に配置されたゲート１５０が意図せずとも蝕刻されて、隣接する上下のゲート１５０を貫通するコンタクトホール１３７が形成され得る。
ストリング選択ラインＳＳＬの（上部）パッド１５２及び／又は接地選択ラインＧＳＬの（下部）パッド１５２はワードラインＷＬの（中間部）パッド１５２に比べてその幅乃至広さがより大きくなり得る。これに対しては図４Ｆを参照して詳細に後述される。
本実施形態によれば、選択ラインＳＳＬ、ＧＳＬの中で少なくともいずれか１つは複数段、例えば２段の構造になっており、その２段の構造が構造的に互いに連結されている。例えば、ストリング選択ラインＳＳＬは２段の構造になっており、ストリング選択ラインＳＳＬをなすゲート１５０のパッド１５２が上下連結されている。これにより、図２Ｃを参照して後述するように、蝕刻マージンが十分に確保できるので、過度蝕刻の危険性が無いか、或いは顕著に減らし得る。２段の構造のストリング選択ラインＳＳＬに電気的に連結されるコンタクト１６０は上段の選択ラインＳＳＬに接続するか、或いは上段の選択ラインＳＳＬを貫通して下段の選択ラインＳＳＬに接続できる。他の例として、選択ラインＳＳＬ、ＧＳＬの中で接地選択ラインＧＳＬは上下パッド１５２が上下連結された２段の構造になることができる。接地選択ラインＧＳＬに電気的に連結されるコンタクト１６０は上段の選択ラインＧＳＬに接続され得る。その他の例として、ストリング選択ラインＳＳＬと接地選択ラインＧＳＬの各々は上下パッド１５２が上下連結された２段の構造であり得る。
図１Ｃ乃至図１Ｇは本発明の実施形態による図１Ａの半導体素子の一部を拡大して示した斜視図である。
図１Ｃ及び図１Ｄを参照すれば、隣接する２つのゲート１５０の間には絶縁膜１０１が配置され、垂直チャンネル１１０とゲート１５０との間には情報を格納する情報格納膜１４０が介在され得る。情報格納膜１４０は垂直チャンネル１１０の側面を囲む電荷格納膜１４３を包含できる。例えば、電荷格納膜１４３はトラップ絶縁膜、フローティングゲート、導電性ナノドット（ｃｏｎｄｕｃｔｉｖｅ ｎａｎｏ ｄｏｔ）を含む絶縁膜の中のいずれか１つであり得る。一実施形態によれば、情報格納膜１４０はトンネル絶縁膜１４１及びブロッキング絶縁膜１４５をさらに包含できる。ゲート１５０が垂直積層されているので、垂直チャンネル１１０の延長方向に沿って直列連結された複数個のメモリーセル１１５が構成され得る。
図１Ｅを参照すれば、垂直チャンネル１１０はその内部に絶縁体１１１を有する中が空いたチューブ或いは“マカロニ（ｍａｃａｒｏｎｉ）”構造であり得る。絶縁体１１１が垂直チャンネル１１０の内部を占めるので、垂直チャンネル１１０は図１Ｄの構造に比べて薄い厚さを有し、これはキャリヤーのトラップサイトを減らして電気的特性を向上させ得る。
図１Ｆ及び図１Ｇを参照すれば、情報格納膜１４０は垂直チャンネル１１０の側壁に沿って垂直延長された形態を有することができる。前記構造によれば、情報格納膜１４０が隣接する２つの絶縁膜１０１の間に形成されていないので、隣接する２つの絶縁膜１０１の間の垂直距離を減らすことができ、これにより半導体素子１の全体的な垂直高さを減らし得る。情報格納膜１４０は垂直チャンネル１１０に接するトンネル絶縁膜１４１と、ゲート１５０に接するブロッキング絶縁膜１４５と、トンネル絶縁膜１４１及びブロッキング絶縁膜１４５の間に形成された電荷格納膜１４３とを包含できる。垂直チャンネル１１０は図１Ｃのようなバルク構造、或いは図１Ｅのようなマカロニ構造を有することができる。
図１Ｈは本発明の実施形態による半導体素子を示した斜視図である。
図１Ｈを参照すれば、半導体素子１ａは半導体基板１９０の上に複数個の垂直チャンネル１１０が形成されており、垂直チャンネル１１０の延長方向に沿ってゲート１５０が上下積層されたゲートスタック１０５ａを包含できる。ゲートスタック１０５ａは対向する両側に階段形態を有することができる。これによれば、ゲート１５０は対向する両側、例えばビットライン１７０の延長方向と大体直交する両方向に階段形態をなすが、残りの方向には垂直形態に積層され得る。それ以外の半導体素子１ａの構造は図１Ａ乃至図１Ｇに図示された半導体素子１に関連されて前述した構造と実質的に類似である。
図１Ｉは本発明の実施形態による半導体素子を示した斜視図である。
図１Ｉを参照すれば、半導体素子１ｂは半導体基板１９０の上に垂直チャンネル１１０の延長方向に沿ってゲート１５０が上下積層された一側階段形ゲートスタック１０５ｂを包含できる。これによれば、ゲート１５０はいずれか一側、例えばビットライン１７０の延長方向と大体直交するいずれか一方向に階段形態をなすが、残りの方向には垂直形態に積層され得る。それ以外の半導体素子１ｂの構造は図１Ａ乃至図１Ｇに図示された半導体素子１に関連されて前述した構造と実質的に類似である。
図１Ｊは図１Ａ乃至図１Ｇに図示された半導体素子１を説明する等価回路図である。
図１Ｊを図１Ａ及び図１Ｂと共に参照すれば、半導体素子１において、ワードラインＷＬをなすゲート１５０と垂直チャンネル１１０とはメモリーセル、或いはメモリートランジスター１１５を成し、ストリング選択ラインＳＳＬをなすゲート１５０と垂直チャンネル１１０とは上部非メモリーセル、或いは上部非メモリートランジスター７６を成し、接地選択ラインＧＳＬをなすゲート１５０と垂直チャンネル１１０とは下部非メモリーセル、或いは下部非メモリートランジスター７４を成し得る。半導体基板１９０の一部はソースとして構成され、共通ソースラインＣＳＬに相当する。１つの垂直チャンネル１１０に沿って定義された上部非メモリーセル７６、下部非メモリーセル７４、及びこれら非メモリーセル７４、７６の間の複数個のメモリーセル１１５が直列連結されて１つのセルストリング７２を構成し、セルストリング７２はビットラインＢＬに電気的に連結され得る。１つのビットラインＢＬには複数個のセルストリング７２が並列連結され得る。図１Ｊの等価回路図は図１Ａ乃至図１Ｇに図示された半導体素子１のみに適用されることではなく、本明細書に開示された他の半導体素子の電気的連結特性に関する情報も提供するものである。
図１Ｊの実施形態において、複数個のワードラインＷＬの各々は平面構造を有し、セルストリング７２に対して実質的に垂直であり得る。複数個のワードラインＷＬには複数個のメモリーセル１１５が３次元的に分布され得る。複数個のストリング選択ラインＳＳＬは複数個のビットラインＢＬをＸ方向に横切るように配置され得る。Ｙ方向に離隔配列された複数個のストリング選択ラインＳＳＬの各々はＸ方向に離隔配列された複数個のビットラインＢＬの各々と電気的に連結されるので、１つのセルストリング７２が独立的に選択され得る。接地選択ラインＧＳＬは平面構造を有し、セルストリング７２に対して実質的に垂直であり得る。接地選択ラインＧＳＬは垂直チャンネル１１０と半導体基板１９０との間の電気的連結を制御できる。
図１Ａ乃至図１Ｇに図示された半導体素子１において、プログラム動作は選択されたワードラインＷＬと垂直チャンネル１１０との間に電圧差を設定して電荷を電荷格納膜へ注入することによって具現され得る。一例として、選択されたワードラインＷＬへプログラム電圧Ｖｐｒｏｇを印加することによって、ファウラーノルドハイムトンネルリングを利用して垂直チャンネル１１０からプログラムしようとするワードラインＷＬに属するメモリーセル１１５の電荷格納膜へ電子を注入してプログラムを具現することができる。選択されたワードラインＷＬへ印加されたプログラム電圧は非選択ワードラインに属するメモリートランジスターをプログラムさせることができるので、ブースティング技術を利用して意図しなかったプログラムを防止することができる。
読出し動作は、判読しようとするメモリーセル１１５に連結されたワードラインＷＬに、例えば、０ボルト（ｖｏｌｔ）に設定し、他のワードラインＷＬには読出し電圧Ｖｒｅａｄを設定する。その結果、判読しようとするメモリーセル１１５の閾値電圧Ｖｔｈが０ボルトより大きいか、又は小さいかに依存してビットラインＢＬに電流が充電されるか否かが決定され、これにしたがって、ビットラインＢＬの電流を感知することによって判読しようとするメモリーセル１１５のデータ情報が判読され得る。
消去動作はゲート誘導ドレーン漏洩電流ＧＩＤＬを利用してブロック単位に遂行できる。一例として、選択されたビットラインＢＬと基板１９０とに消去電圧Ｖｅｒａｓｅを印加することによって、垂直チャンネル１１０の電位を上昇させる。この時、垂直チャンネル１１０の電位は若干遅延されながら上昇されるようにすることができる。これに伴って、接地選択ラインＧＳＬに相当するゲート１５０の端子でＧＩＤＬが発生し、ＧＩＤＬによって生成された電子は基板１９０へ放出され、生成された正孔は垂直チャンネル１１０へ放出される。したがって、消去電圧Ｖｅｒａｓｅ付近の電位がメモリーセル１１５の垂直チャンネル１１０へ伝達され得る。この時、ワードラインＷＬの電位を０ボルトに設定すれば、メモリーセル１１５に蓄積された複数個の電子が追い出されてデータ消去が具現され得る。一方、意図しなかった消去動作が行われないように、非選択ブロックのワードラインをフローティングさせ得る。
前記方法は本発明の実施形態による図１Ａ乃至図１Ｇに図示された半導体素子１を動作させる単なる１つの方法である。当業者であれば、これと異なって定義された電圧制御を含む動作方法が本発明の１つ或いはそれ以上の実施形態に変形されて使用できることは認知できる。
図１Ｋ乃至図１Ｍは本発明の一実施形態による半導体素子の選択ラインに関連した１つの可能な変形形態を示した斜視図である。
図１Ｋを参照すれば、半導体素子１ｃは３段の構造のストリング選択ラインＳＳＬを包含できる。例えば、同一又は類似な大きさであり、且つ横に伸張された３つのライン形ゲート１５０が上下積層されて、３段の構造のストリング選択ラインＳＳＬを構成できる。本実施形態によれば、ストリング選択ラインＳＳＬは３つの非メモリーセルゲート１５０が共通に連結されて１つの導電体になり得る。ストリング選択ラインＳＳＬに電気的に連結されるコンタクト１６０は上段の選択ラインＳＳＬに接続されるか、上段の選択ラインＳＳＬを貫通して中間段の選択ラインＳＳＬに接続されるか、或いは上段及び中間段の選択ラインＳＳＬを貫通して下段の選択ラインＳＳＬに接続され得る。接地選択ラインＧＳＬは１段の構造、或いは２段以上の複数段の構造であり得る。例えば、接地選択ラインＧＳＬはストリング選択ラインＳＳＬのような３段の構造であり得る。
図１Ｌを参照すれば、半導体素子１ｄは同一又は類似な大きさの３つのライン形ゲート１５０が上下に積層された３段構造のストリング選択ラインＳＳＬを包含できる。本実施形態によれば、ストリング選択ラインＳＳＬは上部の２段の構造と下部の１段の構造とが互に分離された形態を有することができる。例えば、３つのゲート１５０の中で上部の２つのゲート１５０が互いに連結されて一体化された２段の構造のストリング選択ラインＳＳＬを成し、下部の１つのゲート１５０は上部の２段の構造のストリング選択ラインＳＳＬと分離された１段の構造のストリング選択ラインＳＳＬを成し得る。ストリング選択ラインＳＳＬに電気的に連結されるコンタクト１６０は３つのゲート１５０の中で最上段のゲート１５０に接続されるか、最上段或いはその直ぐ下のゲート１５０を貫通して最下段のゲート１５０に接続することができる。接地選択ラインＧＳＬは１段の構造、或いは２段以上の複数段の構造であり得る。それ以外の半導体素子１ｄの構造は図１Ａ乃至図１Ｇに図示された半導体素子１に関連されて前述した構造と実質的に類似である。
図１Ｍを参照すれば、半導体素子１ｅは半導体素子１ｄと同一又は類似に、上部の２段の構造と下部の１段の構造が互いに分離されたストリング選択ラインＳＳＬを包含できる。図１Ｌの半導体素子１ｄと異なり、上部の２つのゲート１５０は互いに同一又は類似な大きさを有するが、最下段のゲート１５０は上部の２つのゲート１５０に比べてより大きい大きさを有することができる。ストリング選択ラインＳＳＬには２つのコンタクト１６０が接続され得る。例えば、半導体素子１ｅは上部の２段ストリング選択ラインＳＳＬ及び下部の１段ストリング選択ラインＳＳＬに各々接続されるコンタクト１６０を包含できる。これらのコンタクト１６０は１つの第１中間金属ライン１８０に共通的に連結され得る。他の例として、ストリング選択ラインＳＳＬには図１Ｌと同一又は類似に１つのコンタクト１６０が接続され得る。
図１Ａを再び参照すれば、半導体素子１において、選択ラインＳＳＬ、ＧＳＬの中で少なくともいずれか１つは同一又は類似な大きさの上下両段が一体化されているので、半導体素子１の大きさを減らすことができ、コンタクト１６０の個数を減らすことができ、コンタクト１６０形成の時、工程マージンを改善させ得る。以下で、本実施形態の半導体素子１と、互いに異なる大きさの上下両段に分離された２段の構造のストリング選択ラインＳＳＬ０、ＳＳＬ１及び接地選択ラインＧＳＬ０、ＧＳＬ１を有する半導体素子１０とを比較する。
図２Ａ乃至図２Ｃは本発明の実施形態による図１Ａ乃至図１Ｇに関連されて前述した半導体素子１を、本発明の他の実施形態による他の半導体素子１０と比較した断面図である。図２Ａ及び図２Ｃは断面図であり、図２Ｂは平面図である。
図２Ａを参照すれば、半導体素子１において、同一又は類似な大きさの２段の構造のストリング選択ラインＳＳＬ及び／又は同一又は類似な大きさの２段の接地選択ラインＧＳＬが一体化されているので、ストリング選択ラインＳＳＬのパッド１５２及び／又は接地選択ラインＧＳＬのパッド１５２が占める面積を減らすことができる。これを半導体素子１０のパッド１５２ｄが占める面積と比較して見れば、半導体素子１のパッド１５２が占める面積を顕著に減らせることが分かる。このように半導体素子１は他の半導体素子１０に比べて集積度の低下無しに、“Ａ”程度の大きさ分減少することができる。図２Ｂはこのような結果を示す。さらに、パッド１５２の数が減少するので、他の半導体素子１０のコンタクト１６０ｄの数（例：１０）に比べてコンタクト１６０の数を減少することができる（例：８）。
図２Ｃを参照すれば、半導体素子１０において、コンタクトホール形成蝕刻工程の時、第１コンタクトホールＨ１が維持される間に第２コンタクトホールＨ２の形成に必要とされる蝕刻深さＴ１は、半導体素子１での蝕刻深さＴ２に比べてより大きい。低い蝕刻深さＴ２は第１コンタクトホールＨ１が上部ストリング選択ラインＳＳＬ０を貫通して下部ストリング選択ラインＳＳＬ１まで延長されても問題ない蝕刻マージンが確保されているためである。言い換えれば、本実施形態の上下連結された２段の構造のストリング選択ラインＳＳＬ構造はコンタクトホール形成の時、充分な工程マージンを確保できる。
図２Ａ乃至図２Ｃに関する説明は、半導体素子１において、ストリング選択ラインＳＳＬが連結された２段の構造であり、接地選択ラインＧＳＬが半導体素子１０のように分離された２段の構造である場合、又はこれと反対に接地選択ラインＧＳＬが連結された２段の構造であり、ストリング選択ラインＳＳＬが半導体素子１０のように分離された２段の構造である場合にも同一又は類似に適用され得る。図１Ｋ乃至図１Ｍのように３段の構造のストリング選択ラインＳＳＬの場合にもこれと同様である。
図３Ａ及び図３Ｂは本発明の実施形態による半導体素子を示した斜視図である。
図３Ａ及び図３Ｂを参照すれば、半導体素子２は半導体基板２９０の上に提供された複数個の垂直チャンネル２１０の延長方向に沿って垂直方向に積層されて複数段のセルを構成する複数個のゲート２５０を含むピラミッド形ゲートスタック２０５を具備することができる。他の例として、ゲートスタック２０５は図１Ｈと同一又は類似に両側階段形スタック、或いは図１Ｊと同一又は類似に一側階段形スタックであり得る。ゲート２５０は階段形態に積層されているので、ゲート２５０には一部露出された部分であるパッド２５２が定義され得る。ゲート２５０のパッド２５２と接続する複数個のコンタクト２６０、コンタクト２６０と電気的に連結されてゲート２５０を駆動回路に電気的に連結する複数個の金属ライン２８４、２８５、垂直チャンネル２１０と電気的に連結された複数個のビットライン２７０が提供され得る。金属ライン２８４、２８５とコンタクト２６０との間に複数個の中間金属ライン２８０、２８１がさらに提供され得る。
ゲート２５０は上から下まで順にストリング選択ラインＳＳＬ、ワードラインＷＬ及び接地選択ラインＧＳＬを構成し、これらのラインＳＳＬ、ＷＬ、ＧＳＬは１つの垂直チャンネル２１０に沿って電気的に直列連結されて１つのセルストリングを成し得る。ストリング選択ラインＳＳＬを構成するゲート２５０と接地選択ラインＧＳＬを構成するゲート２５０との中でいずれか１つはライン形態を、他の１つはプレート形態を有するか、或いは全てライン形態を有することができる。ワードラインＷＬをなすゲート２５０はライン形態、或いはプレート形態を有することができる。本実施形態によれば、ストリング選択ラインＳＳＬを構成するゲート２５０は同一又は類似な大きさの上下両段が互いに連結されて一体化された２段の構造のライン形態であり、接地選択ラインＧＳＬを構成するゲート２５０は同一又は類似な大きさの上下両段が互いに連結されて一体化された２段の構造の方形プレート形態を成し、ワードラインＷＬを構成するゲート２５０は大体に四角形の１段プレート形態であり得る。他の例として、ストリング選択ラインＳＳＬは図１Ｋ乃至１Ｍのように３段の構造であり得る。
ストリング選択ラインＳＳＬと接続するコンタクト２６０はパッド２６２を媒介に第１金属ライン２８４と接続するか、或いはパッド２８２を媒介に第１金属ライン２８４と接続する第１中間金属ライン２８０と接続してストリング選択ラインＳＳＬをストリング選択ライン駆動回路に電気的に連結することができる。接地選択ラインＧＳＬ及びワードラインＷＬと接続するコンタクト２６０はパッド２６２を媒介に第２金属ライン２８５と接続するか、或いはパッド２８３を媒介に第２中間金属ライン２８１と接続して接地選択ラインＧＳＬを接地選択ライン駆動回路に連結し、ワードラインＷＬをワードライン駆動回路に連結することができる。第２金属ライン２８５は接地選択ラインＧＳＬを接地選択ライン駆動回路に連結する金属ライン２８５ｇと、ワードラインＷＬをワードライン駆動回路に連結する金属ライン２８５ｗを包含できる。
図３Ｃ乃至図３Ｅは本発明の実施形態による図３Ａ及び図３Ｂに図示された半導体素子２の一部を拡大して示した斜視図である。
図３Ｃ及び図３Ｄを参照すれば、隣接する２つのゲート２５０の間に絶縁膜２０１が介在され、情報格納膜２４０は垂直チャンネル２１０の側壁に垂直チャンネル２１０の横方向に沿って垂直延長され得る。情報格納膜２４０は垂直チャンネル２１０の側壁からトンネル絶縁膜２４１、電荷格納膜２４３及びブロッキング絶縁膜２４５の順に積層された多重膜構造であり得る。ゲート２５０が垂直チャンネル２１０の延長方向に沿って直列連結された複数個のメモリーセル２１５が構成され得る。
図３Ｅを参照すれば、キャリヤーのトラップサイトを比較的減らすことができる薄い垂直チャンネル２１０を具現するために、垂直チャンネル２１０はその内部に絶縁体２１１が満たされたマカロニ構造であり得る。
図４Ａ乃至図４Ｇは本発明の実施形態による半導体素子の製造方法を示した斜視図である。
図４Ａを参照すれば、半導体基板１９０のモールドスタック１００を形成し、モールドスタック１００を貫通して半導体基板１９０の上面を露出させる複数個のチャンネルホール１０４を形成できる。半導体基板１９０は半導体特性を有する物質、例えばシリコンウエハー、或いは絶縁体によって覆った半導体を含む基板であり得る。モールドスタック１００は複数個の絶縁膜１０１と複数個の犠牲膜１０３とを交互に反復的に積層して形成できる。モールドスタック１００の最上部は絶縁膜１０１で構成され得る。絶縁膜１０１と犠牲膜１０３とは蝕刻選択性を有する物質であり得る。例えば、絶縁膜１０１はシリコン酸化膜やシリコン窒化膜であり、犠牲膜１０３はシリコン膜、シリコン酸化膜、シリコン窒化膜、及びシリコンカーバイドの中から選択された絶縁膜１０１とは異なるものであり得る。本実施形態によれば、絶縁膜１０１はシリコン酸化膜、犠牲膜１０３はシリコン窒化膜であり得る。
図４Ｂを参照すれば、チャンネルホール１０４の内に半導体基板１９０と接続される複数個の垂直チャンネル１１０を形成できる。一例として、垂直チャンネル１１０は半導体で形成できる。例えば、垂直チャンネル１１０はエピタキシャル、或いは化学気相蒸着技術を使用して形成される半導体物質で成すことができ、多結晶、単結晶、及び非晶質構造の中のいずれか１つの構造を包含できる。垂直チャンネル１１０は図１Ｃのようなバルク構造、或いは図１Ｅのようなマカロニ構造で形成できる。
前記チャンネル工程以後に階段パターニング工程を進行することができる。例えば、モールドスタック１００を階段形にパターニングして階段の構造１０７を形成できる。図４Ｂに示したように、モールドスタック１００の一側面は階段の構造１０７にパターニングされ得る。しかし、本発明はこれに限定されない。例えば、モールドスタック１００の４つの側面、或いは対向する両側面に階段の構造１０７が具現され得る。
階段パターニング工程の時、最上層の犠牲膜１０３とその直ぐ下の犠牲膜１０３とを構造的に連結する第１犠牲スペーサー１１３ａが形成され得る。選択的に最下層の犠牲膜１０３とその直ぐ上の犠牲膜１０３とを構造的に連結する第２犠牲スペーサー１１３ｂがさらに形成され得る。階段の構造１０７はモールドスタック１００を順次に蝕刻して具現することができる。前記蝕刻工程は後述するようにマスクを順次縮小させるトリム工程、或いはマスクを順次に拡大させるアタッチ工程を採択することができる。
図４Ｃを参照すれば、複数個のワードラインカット１３５を形成できる。例えば、モールドスタック１００の上に絶縁膜１３０を形成し、例えば異方性蝕刻工程で絶縁膜１３０及びモールドスタック１００をパターニングして、半導体基板１９０或いは最下層の絶縁膜１０１を露出させるワードラインカット１３５を形成できる。この時、最上部の絶縁膜１０１と犠牲膜１０３と、その直ぐ下の絶縁膜１０１と犠牲膜１０３とがライン形態を有するようにワードラインカット１３５を形成できる。
図４Ｄを参照すれば、絶縁膜１０１に対して犠牲膜１０３を選択的に除去できる蝕刻液を利用する等方性蝕刻工程で犠牲膜１０３を選択的に除去して、隣接する２つの絶縁膜１０１の間にリセス領域１３９を形成できる。例えば、絶縁膜１０１がシリコン酸化膜であり、犠牲膜１０３がシリコン窒化膜である場合、燐酸を含む蝕刻液をワードラインカット１３５を通じて提供することによって、犠牲膜１０３を除去できる。第１犠牲スペーサー１１３ａ及び第２犠牲スペーサー１１３ｂは犠牲膜１０３と共に除去されて第１スペーサー領域１３９ａ及び第２スペーサー領域１３９ｂが形成され得る。
図４Ｅを参照すれば、リセス領域１３９及びスペーサー領域１３９ａ、１３９ｂの内に情報格納膜１４０とゲート１５０とを順次に形成して、階段の構造に積層されたゲートスタック１０５を形成できる。一例として、優れた段差塗布性を有する蒸着工程（例：化学気相蒸着又は原子層蒸着工程）で、比較的薄い厚さでリセス領域１３９の内部を実質的にコンフォーマルに覆う情報格納膜１４０を形成できる。
先の実施形態のように、情報格納膜１４０はトンネル絶縁膜１４１と、電荷格納膜１４３と、ブロッキング絶縁膜１４５とを包含できる。トンネル絶縁膜１４１はシリコン酸化膜とシリコン窒化膜との中の少なくともいずれか１つを含み、ブロッキング絶縁膜１４５はシリコン酸化膜と、シリコン窒化膜と、アルミニウム酸化膜との中の少なくともいずれか１つを包含できる。電荷格納膜１４３はトラップ絶縁膜、フローティングゲート、導電性ナノドット（ｃｏｎｄｕｃｔｉｖｅ ｎａｎｏ ｄｏｔ）を含む絶縁膜の中のいずれか１つであり得る。例えば、トンネル絶縁膜１４１はシリコン酸化膜を、ブロッキング絶縁膜１４５はシリコン酸化膜やアルミニウム酸化膜を、電荷格納膜１４３はシリコン窒化膜を包含できる。
ゲート１５０は情報格納膜１４０で覆われるリセス領域１３９、１３９ａ、１３９ｂを満たすように形成できる。一例として、リセス領域１３９、１３９ａ、１３９ｂ及びワードラインカット１３５を伝導体を満たし、ワードラインカット１３５を満たす伝導体を異方性蝕刻工程で選択的に除去してゲート１５０を形成できる。ゲート１５０は絶縁膜１０１によって上下離隔され、垂直積層された階段の構造を有することができる。ゲート１５０はドーピングされたシリコン、タングステン、金属窒化膜、金属シリサイド膜の中の少なくともいずれか１つを包含できる。一例として、ゲート１５０はタングステン、チタニウム窒化膜、或いはその組合せで形成され得る。
本実施形態によれば、ゲート１５０は犠牲膜１０３を除去して形成されたリセス領域１３９を満たす代替工程（ｒｅｐｌａｃｅｍｅｎｔ ｐｒｏｃｅｓｓ）で形成されるので、ゲート１５０の物質種類を多様化することができる。もし、代替工程が適用されない場合、ゲート１５０を金属性物質で形成するのには難点があり得る。例えば、モールドスタック１００を絶縁膜と金属膜とで形成する場合、垂直チャンネル１１０を形成するとき、或いは階段の構造１０７にパターニングするとき等に、意図された模様に形成するのが難しいことがあり得る。
最上部ゲート１５０とその直ぐ下のゲート１５０は上下連結されて、２段のゲート１５０が一体化され得る。同等に、最下部のゲート１５０とその直ぐ上のゲート１５０が上下連結されて一体化され得る。
図４Ｆを参照すれば、代替工程によって形成されたゲート１５０は階段形態に形成でき、ゲート１５０の各々にはパッド１５２が定義され得る。パッド１５２はゲート１５０の中で隣接する上部のゲート１５０によってカバーされずに露出された部分に、図４Ｇの後続工程でコンタクト１６０が接続される領域を提供できる。パッド１５２の幅乃至広さは図５Ｅで説明するように、マスクの縮小大きさに依存できる。ゲート１５０の中で最上部及びその直ぐ下のゲート１５０は、第１スペーサーゲート１５３ａによって上下連結された２段の構造のライン形態のストリング選択ラインＳＳＬを構成することができる。第１スペーサーゲート１５３ａは代替工程によって図４Ｄの第１スペーサー領域１３９ａに満たされた伝導性物質で構成され得る。最下部の及びその直ぐ上のゲート１５０は、第２スペーサーゲート１５３ｂによって上下連結された２段の構造のプレート形態の接地選択ラインＧＳＬを構成することができる。第２スペーサーゲート１５３ｂは代替工程によって図４Ｄの第２スペーサー領域１３９ｂに満たされた伝導性物質で構成され得る。その他の残りのゲート１５０は１段プレート形態のワードラインＷＬを成し得る。ストリング選択ラインＳＳＬはワードラインカット１３５によって分離されたライン形態を有し、ワードラインＷＬと接地選択ラインＧＳＬとはワードラインカット１３５によって切られた分岐部分を有するが、全体的にはプレート形態を有することができる。第１スペーサーゲート１５３ａはストリング選択ラインＳＳＬのパッド１５２の幅乃至広さを拡大させ得る。類似に、第２スペーサーゲート１５３ｂは接地選択ラインＧＳＬのパッド１５２の幅乃至広さを拡大させ得る。
図４Ｇを参照すれば、ワードラインカット１３５を絶縁体で満たし、絶縁膜１３０を貫通してゲート１５０のパッド１５２に接続する複数個のコンタクト１６０を形成できる。選択的に半導体基板１９０に形成される共通ソースラインに接続するコンタクト１６１をさらに形成できる。図４Ｇでは本発明の理解を助けるために、ストリング選択ラインＳＳＬを他のラインＷＬ、ＧＳＬに比べてさらに延長して図示した。コンタクト１６０、１６１を形成するために、絶縁膜１３０をパターニングしてゲート１５０のパッド１５２及び半導体基板１９０を露出させる複数個のコンタクトホールを形成しなければならない。この場合、コンタクトホールの深さは互いに異なるので、工程不良が発生し得る。これに対しては図４Ｈ及び４Ｉを参照して説明される。
図４Ｈ及び４Ｉは図４Ａ乃至４Ｇに関連して説明された方法を示した断面図である。図４Ｈ及び４Ｉでは発明の理解を助けるために階段の構造をゲートスタック１０５の左右両側面に図示した。
図４Ｈを参照すれば、絶縁膜１３０を例えば異方性蝕刻工程でパターニングしてゲート１５０のパッド１５２を露出させる複数個のコンタクトホール１３７を形成できる。コンタクトホール１３７の内に残っている副産物は等方性或いは異方性蝕刻工程で除去できる。便宜上、ストリング選択ラインＳＳＬを露出させる第１コンタクトホール１３７ａ、ワードラインＷＬを露出させる第２コンタクトホール１３７ｂ、及び接地選択ラインＧＳＬを露出させる第３コンタクトホール１３７ｃにコンタクトホール１３７を区分する。ゲート１５０は階段の構造にパターニングされているので、コンタクトホール１３７の深さは各々異なり得る。一例として、第１コンタクトホール１３７ａは最も小さい深さを、第３コンタクトホール１３７ｃは最も大きい深さを有することができる。したがって、絶縁膜１３０に対する蝕刻工程の時、第３コンタクトホール１３７ｃが形成される間に第１コンタクトホール１３７ａは最上部ゲート１５０を貫通してその下のワードラインＷＬをなすゲート１５０まで延長されて形成され得る。このような過度蝕刻によって意図しない程度深く形成された第１コンタクトホール１３７ａにコンタクトが形成された場合、互いに電気的に絶縁されなければならない上下隣接するゲート１５０がショートされる可能性があり得る。もしコンタクトホール１３７を幾つかずつ分けて形成しても、過度蝕刻問題は根本的に解決できないと予想される。このような問題点はゲート１５０の段数がさらに増加された場合、及び／又は半導体基板１９０を露出させる第４コンタクトホール１３８を形成する場合、より大きな問題になり得る。
しかし、本実施形態によれば、ストリング選択ラインＳＳＬは上下連結された２段の構造であり、故に蝕刻マージンを十分に確保できるので、第１コンタクトホール１３７ａが最上部ゲート１５０を超えて、その直ぐ下のゲート１５０まで延長されても問題ない。さらに、情報格納膜１４０は蝕刻防止膜の役割を果たし得る。例えば、情報格納膜１４０は図４Ｅで説明したようにブロッキング絶縁膜１４５としてシリコン酸化膜又はアルミニウム酸化膜を包含でき、そのブロッキング絶縁膜１４５が過度蝕刻を阻止する役割を果たし得る。
図４Ｉを参照すれば、コンタクトホール１３７を伝導性物質、例えば銅やタングステン等で満たして、ゲート１５０と接続する複数個のコンタクト１６０を形成できる。半導体基板１９０と接続する別のコンタクト１６１をさらに形成できる。垂直チャンネル１１０と接続するビットライン、コンタクト１６０と接続する金属ライン等を形成して図１Ａの半導体素子１を形成できる。
図５Ａ乃至図５Ｋは、本発明の実施形態による半導体素子の製造方法において、トリム工程を示した断面図である。
図５Ａを参照すれば、モールドスタック１００の上に第１マスク２０を形成できる。第１マスク２０は絶縁膜１０１及び犠牲膜１０３と蝕刻選択比が異なる物質、例えばフォトレジストの蒸着及びパターニングで形成できる。本実施形態での第１マスク２０は最上部階段を形成するのに適当な大きさに形成できる。
図５Ｂを参照すれば、第１マスク２０を利用する異方性蝕刻工程でモールドスタック１００を１次蝕刻して最上部絶縁膜１０１と犠牲膜１０３と、その直ぐ下の絶縁膜１０１と犠牲膜１０３とをパターニングすることができる。これによって、最上部絶縁膜１０１と犠牲膜１０３とがパターニングされて第１階段Ｓ１として形成され、その直ぐ下の絶縁膜１０１と犠牲膜１０３とが共にパターニングされて第２階段Ｓ２として形成され得る。本実施形態によれば、第１階段Ｓ１と第２階段Ｓ２は同一な形態乃至大きさに形成されているので、階段の構造を形成しないこともあり得る。
その次に、第１マスク２０を除去し、第１階段Ｓ１と第２階段Ｓ２とが形成されたモールドスタック１００の上に犠牲スペーサー膜１１３を形成できる。犠牲スペーサー膜１１３は犠牲膜１０３と同一又は類似な物質、例えば成分や蝕刻選択比が同一又は類似な物質を蒸着して形成できる。一例として、犠牲膜１０３をシリコン窒化膜で形成した場合、犠牲スペーサー膜１１３はシリコン窒化膜で形成できる。
図５Ｃを参照すれば、犠牲スペーサー膜１１３を異方性蝕刻工程で２次蝕刻して第１及び第２階段Ｓ１、Ｓ２の側面に共通に接する第１犠牲スペーサー１１３ａを形成できる。第１犠牲スペーサー１１３ａは第２階段Ｓ２の犠牲膜１０３から少なくとも第１階段Ｓ１の犠牲膜１０３までその側面を覆うスペーサー形態に形成され得る。第１犠牲スペーサー１１３ａはモールドスタック１００の少なくとも一側面に形成され得る。例えば、第１犠牲スペーサー１１３ａはモールドスタック１００の４つの側面、対向する両側面、或いは一側面に形成され得る。
図５Ｄを参照すれば、第１階段Ｓ１及び第２階段Ｓ２が形成されたモールドスタック１００の上に、フォトレジストの蒸着とパターニングとで第２マスク３０を形成できる。トリム工程ではマスクが縮小されるため、縮小される大きさ及び／又は階段の段数を考慮して第２マスク３０は適切な大きさを有するように形成できる。第２マスク３０を利用する１次蝕刻工程で第２階段Ｓ２の直ぐ下の絶縁膜１０１と犠牲膜１０３とをパターニングして第３パターン３を形成できる。
図５Ｅを参照すれば、第２マスク３０を１次トリミングして１次縮小された第２マスク３２として形成し、その第２マスク３２を利用する２次蝕刻工程で第３パターン３をさらにパターニングして第３縮小パターン３ａとして形成できる。２次蝕刻工程による第３縮小パターン３ａの形成と共に、第３パターン３によって覆われない絶縁膜１０１と犠牲膜１０３とが共にパターニングされて第４パターン４が形成され得る。
ここで、２次蝕刻工程の時、第３パターン３をなす絶縁膜１０１と犠牲膜１０３とが蝕刻される深さと第３パターン３の直ぐ下の絶縁膜１０１と犠牲膜１０３とが蝕刻される深さが同一であるか、或いは概ね類似になり得る。一例として、モールドスタック１００の形成の時、絶縁膜１０１は互いに同一又は類似な厚さを有するように、及び犠牲膜１０３もやはり互いに同一又は類似な厚さを有するように形成できる。絶縁膜１０１と犠牲膜１０３とは互いに同一であるか、或いは互いに異なる厚さを有するように形成できる。第２マスク３０と縮小された第２マスク３２との間の大きさの差異にしたがってパッド（図４Ｆの１５２）の広さ乃至大きさが決定され得る。
図５Ｆを参照すれば、１次縮小された第２マスク３２を２次トリミングして２次縮小された第２マスク３４として形成し、その第２マスク３４を利用する３次蝕刻工程で第３縮小パターン３ａをさらにパターニングして第３階段Ｓ３として形成できる。３次蝕刻工程で第３階段Ｓ３が形成される時、第４パターン４がさらにパターニングされて第４階段Ｓ４として形成され得る。さらに、３次蝕刻工程で第４階段Ｓ４が形成される時、第４パターン４の直ぐ下の絶縁膜１０１と犠牲膜１０３とがパターニングされて第５パターン、即ち、第５階段Ｓ５が形成され得る。
図５Ｇを参照すれば、第２マスク３４を除去した後、第１階段Ｓ１乃至第５階段Ｓ５が形成されたモールドスタック１００の上に第３マスク４０を形成できる。その第３マスク４０を利用する１次蝕刻工程で第５階段Ｓ５の直ぐ下の絶縁膜１０１と犠牲膜１０３とをパターニングして第６パターン６を形成できる。
図５Ｈを参照すれば、第３マスク４０を１次トリミングして１次縮小された第３マスク４２として形成し、その第３マスク４２を利用する２次蝕刻工程で第６パターン６をさらにパターニングして第６縮小パターン６ａとして形成できる。２次蝕刻工程による第６縮小パターン６ａの形成と共に、さらに第６パターン６によって覆われない絶縁膜１０１と犠牲膜１０３とが共にパターニングされて第７パターン７が形成され得る。
図５Ｉを参照すれば、１次縮小された第３マスク４２を２次トリミングして２次縮小された第３マスク４４として形成し、その第３マスク４４を利用する３次蝕刻工程で第６縮小パターン６ａをさらにパターニングして第６階段Ｓ６として形成できる。３次蝕刻工程で第６階段Ｓ６が形成される時、第７パターン７がさらにパターニングされて第７階段Ｓ７として形成され得る。さらに、３次蝕刻工程で第７階段Ｓ７が形成される時、第７パターン７の直ぐ下の絶縁膜１０１と犠牲膜１０３とがパターニングされて第８パターン、即ち、第８階段Ｓ８が形成され得る。
図５Ｊを参照すれば、第３マスク４４を除去した後、第１乃至第８階段Ｓ８が形成されたモールドスタック１００の上に第４マスク６０を形成できる。その第４マスク６０を利用する１次蝕刻工程で第８階段Ｓ８の直ぐ下の絶縁膜１０１と犠牲膜１０３と、さらに下の絶縁膜１０１と犠牲膜１０３とを共にパターニングすることができる。これによれば、同一な大きさ乃至形態を有する第９階段Ｓ９及び第１０階段Ｓ１０が同時に形成され得る。
その次に、図５Ｂ及び５Ｃで説明したような同一又は類似な工程で、第９階段Ｓ９及び第１０階段Ｓ１０の側面に共通に接する第２犠牲スペーサー１１３ｂを形成できる。一例として、第４マスク６０で覆われるモールドスタック１００の上に犠牲膜１０３と同一又は類似な物質を蒸着した後、２次蝕刻工程でスペーサー形態にパターニングすることによって、第２犠牲スペーサー１１３ｂを形成できる。
図５Ｋを参照すれば、第４マスク６０をアッシング工程で除去すれば、第１階段Ｓ１及び第２階段Ｓ２の側面に第１犠牲スペーサー１１３ａが付着され、第９階段Ｓ９及び第１０階段Ｓ１０の側面に第２犠牲スペーサー１１３ｂが付着された階段の構造１０７を有するモールドスタック１００が形成され得る。図４Ｅで説明したように、第１階段Ｓ１及び第２階段Ｓ２を構成する犠牲膜１０３は伝導体に代替されてストリング選択ライン図１ＡのＳＳＬをなすゲート１５０として形成され、第３階段Ｓ３乃至第８階段Ｓ８を構成する犠牲膜１０３は伝導体に代替されてワードライン図１ＡのＷＬをなすゲート１５０として形成され、第９階段Ｓ９及び第１０階段Ｓ１０を構成する犠牲膜１０３は伝導体に代替されて接地選択ライン図１ＡのＧＳＬをなすゲート１５０として形成され得る。
他の例として、図５Ｊ段階でマスクトリミングと蝕刻工程とにより第９階段Ｓ９及び第１０階段Ｓ１０を階段の構造に形成し、第２犠牲スペーサー１１３ｂ形成工程を省略できる。本実施形態によれば、第１階段Ｓ１と第２階段Ｓ２とは同一又は類似な大きさを有し、第１犠牲スペーサー膜１１３ａによって互いに連結された形態に形成され、第３乃至第１０階段Ｓ３−Ｓ１０は上部から下部に行くほど、大きさが段々大きくなる階段の形態に形成され得る。
その他の例として、図５Ｌに示したように、図５Ｊ段階で第４マスク６０を除去した後、モールドスタック１００の上に犠牲膜１０３と同一又は類似な物質を蒸着して第２犠牲スペーサー膜１１４を形成できる。図５Ｍに示したように、第２犠牲スペーサー膜１１４をスペーサー蝕刻して第９階段Ｓ９及び第１０階段Ｓ１０の側面に第２犠牲スペーサー１１３ｂを形成できる。この場合、第１犠牲スペーサー膜１１３ａの側面に第３犠牲スペーサー膜１１３ｃが付着されて拡大された第１犠牲スペーサー膜１１３ｅが形成され得る。さらに、第３乃至第８階段Ｓ３−Ｓ８の側面に第４犠牲スペーサー膜１１３ｄがさらに形成され得る。
図５Ｎ乃至５Ｒは前述した本発明の実施形態による半導体素子の製造方法の変形形態を示した断面図である。
図５Ａ乃至５Ｍで前述した実施形態と比較して見れば、第１乃至第１０階段Ｓ１−Ｓ１０の中の１段以上の下部階段を先ず形成した後、残り階段を形成できる。
図５Ｎを参照すれば、半導体基板１９０の上に複数個の絶縁１０１と犠牲膜１０３とを交互に反復的に積層して、図５Ａのモールドスタック１００に比べて小さい高さを有する縮小モールドスタック１００ａを形成できる。縮小モールドスタック１００ａをパターニングして第８階段Ｓ８を形成できる。一例として、縮小モールドスタック１００ａの上にマスク８０を形成し、そのマスク８０を利用する蝕刻工程で最上部の絶縁膜１０１と犠牲膜１０３とをパターニングして第８階段Ｓ８を形成できる。
図５Ｏを参照すれば、マスク８０を除去した後、これより大きいマスク８２を形成できる。そして、このマスク８２を利用する蝕刻工程で第８階段Ｓ８の下の絶縁膜１０１と犠牲膜１０３とを同時にパターニングすることができる。これにより、第８階段Ｓ８の下に同一又は類似な大きさを有する第９階段Ｓ９及び第１０階段Ｓ１０を形成できる。
図５Ｐを参照すれば、犠牲膜１０３と同一又は類似な物質を縮小モールドスタック１００ａの上に蒸着した後、スペーサー蝕刻して第９階段Ｓ９及び第１０階段Ｓ１０の側面に共通に接する第２犠牲スペーサー１１３ｂを形成できる。この場合、第８階段Ｓ８の側面に犠牲スペーサー１１３ｄがさらに形成され得る。
図５Ｑを参照すれば、縮小モールドスタック１００ａの上に複数個の絶縁膜１０１と犠牲膜１０３とを積層してモールドスタック１００を形成できる。その前に縮小モールドスタック１００ａの上に絶縁体の蒸着と練磨とによって縮小モールドスタック１００ａの上面と同一な上面を有する絶縁膜１９１を形成して縮小モールドスタック１００ａの段差を除去することによって、段差がないモールドスタック１００の形成を助ける。その次に、図５Ａ乃至５Ｃで説明したように、同一又は類似な工程で同一又は類似な大きさを有する第１及び第２階段Ｓ１、Ｓ２とその側面に共通に接する第１犠牲スペーサー１１３ａを形成できる。そして、第２マスク３０を利用する蝕刻工程とマスクトリミング工程とを進行することで階段パターニング工程を進行することができる。
図５Ｒを参照すれば、階段パターニング工程によってモールドスタック１００は階段の構造１０７を有するようにパターニングされ得る。本実施形態によれば、モールドスタック１００の上面プロフィールの段差を縮小モールドスタック１００ａの高さ程度減らし得る。これにより、マスクトリミングで縮小されたマスク４６を形成する時、マスクマージンの不足によって蝕刻工程の時に充分なマスク４６の厚さを維持できない危険性、或いはマスクマージンの不足によって階段の構造１０７がマスク４６の外に現れる危険性がなくなるか、又は顕著に減らすことができる。
図６Ａ乃至６Ｄは、本発明の実施形態による半導体素子の製造方法において、１つの可能なアタッチ工程を示した断面図である。
図６Ａを参照すれば、図５Ａ乃至５Ｃで説明した工程と同一又は類似な工程で第１マスク２０を利用する１次蝕刻工程で第１階段Ｓ１及び第２階段Ｓ２を形成し、第１マスク２０を除去した後、犠牲スペーサー膜の蒸着と２次蝕刻工程とで第１階段Ｓ１及び第２階段Ｓ２の側面と共通に接する第１犠牲スペーサー１１３ａを形成できる。
図６Ｂを参照すれば、モールドスタック１００の上に第２マスク３０を形成し、その第２マスク３０を利用する蝕刻工程で第２階段Ｓ２の直ぐ下の絶縁膜１０１と犠牲膜１０３をパターニングして第３階段Ｓ３を形成できる。以後、モールドスタック１００の上に第２マスク３０を覆うスペーサー膜５０を形成できる。スペーサー膜５０はポリマー、例えばＣ及びＨを含むカーボン重合体で形成できる。一例として、Ｃ−Ｈ−Ｆを含むガス、Ｎ２及び／又はＡｒを含むプラズマを利用するポリマー蒸着工程でスペーサー膜５０を形成できる。
図６Ｃを参照すれば、ポリマー蝕刻によってスペーサー膜５０の一部を除去して第１スペーサー５１を形成できる。第１スペーサー５１は第２マスク３０の側面、例えば４つの側面、対向する両側面、或いは一側面に形成され得る。第２マスク３０と第１スペーサー５１とは拡大された第２マスク３２ａを成すことができる。拡大された第２マスク３２ａを利用する蝕刻工程で第３階段Ｓ３の直ぐ下の絶縁膜１０１と犠牲膜１０３とをパターニングして第４階段Ｓ４を形成できる。
スペーサー膜５０を形成するのに所要のガスを含むプラズマを利用する異方性蝕刻技術で、スペーサー膜５０をスペーサー形態に蝕刻して第１スペーサー５１を形成できる。本実施形態によれば、図６Ｂのポリマー蒸着と図６Ｃのポリマー蝕刻とは同一なプラズマを利用できるので、ポリマー蒸着とポリマー蝕刻とをインサイチュ（Ｉｎ−ｓｉｔｕ）に進行することが可能である。同一なプラズマによって、ポリマー蒸着工程とポリマー蝕刻工程とをインサイチュに進行する場合、工程条件を互いに異なるように設定して効果的な蒸着と蝕刻とを具現することが望ましい。ポリマー蒸着工程ではＣ及びＨ、或いはＣ成分の含量をＦ成分に比べて高く設定し、ポリマー蝕刻工程ではその反対に設定することができる。一例として、ポリマー蒸着工程ではメチルフルオライドＣＨ３Ｆを提供し、ポリマー蝕刻工程ではトリフルオロメタンＣＨＦ３、カーボンテトラフルオライドＣＦ４或いはその組合せを提供できる。
図６Ｄを参照すれば、前記ポリマー蒸着及び蝕刻工程を反複して第２マスク３２ａの側壁に第２乃至第６スペーサー５２、５３、５４、５５、５６を順次に付着して第２マスク３２ａを順次に拡大し、順次に拡大される第２マスク３２ａを利用する蝕刻工程を順次に進行して、第５乃至第１０階段Ｓ５、Ｓ６、Ｓ７、Ｓ８、Ｓ９、Ｓ１０を順次に形成できる。第９及び第１０階段Ｓ９、Ｓ１０は同一又は類似な大きさに形成できる。本実施形態によるポリマーアタッチ工程を利用するマスク拡大工程では第２マスク３０の側面にスペーサー５１−５６を付着するので、第２マスク３０自体の変形、特に縮小を発生しないし、このようなことはスペーサー５１−５６の場合も同様に発生しない。したがって、スペーサー５１−５６の幅、即ち、水平方向の長さを意図した通りに、そして均一に設定できるので、第３乃至第１０階段Ｓ３−Ｓ１０の大きさ、即ち、水平方向の長さもやはり意図した通りに作られる。
続いて、図５Ｂ及び５Ｃで説明したことと同一又は類似な工程で、第９及び第１０階段Ｓ９、Ｓ１０の側面に共通に接する第２犠牲スペーサー１１３ｂを形成できる。前記一連の過程で、図５Ｋのように第１階段Ｓ１及び第２階段Ｓ２の側面に第１犠牲スペーサー１１３ａが付着され、第９階段Ｓ９及び第１０階段Ｓ１０の側面に第２犠牲スペーサー１１３ｂが付着された階段の構造１０７を有するモールドスタック１００が形成され得る。前記アタッチ工程は図５Ｎ乃至５Ｐで説明したような下部階段を先ず形成した後、残り階段を形成する工程にも適用することができる。
図７Ａ乃至７Ｄは、本発明の実施形態による半導体素子の製造方法において、モールドスタックの可能な変形の実施形態を示した断面図である。
図７Ａを参照すれば、第１階段Ｓ１乃至第３階段Ｓ３が同一又は類似な大きさを有し、これらの階段Ｓ１−Ｓ３の側面に第１犠牲スペーサー１１３ａが付着されたモールドスタック１００ｂを形成できる。本実施形態によれば、第１階段Ｓ１乃至第３階段Ｓ３をなす犠牲膜１０３がゲート図１Ｋの１５０に代替されて、互いに連結された３段の構造のストリング選択ラインＳＳＬが形成され得る。他の例として、第１階段Ｓ１及び第２階段Ｓ２の側面に第１犠牲スペーサー１１３ａが付着されることによって、図１Ｌに図示されたようなストリング選択ラインＳＳＬが形成され得る。
図７Ｂを参照すれば、絶縁膜１０１の厚さが不均一であるモールドスタック１００ｃを形成できる。例えば、第３階段Ｓ３を構成する絶縁膜１０１及び／又は第９階段Ｓ９を構成する絶縁膜１０１の厚さは、他の階段Ｓ２−Ｓ８、Ｓ１０を構成する絶縁膜１０１に比べてより厚く形成され得る。第１階段Ｓ１及び第２階段Ｓ２はストリング選択ラインＳＳＬとして形成され、第９階段Ｓ９及び第１０階段Ｓ１０は接地選択ラインＧＳＬとして形成され、第３階段Ｓ３乃至第８階段Ｓ８はワードラインＷＬとして形成され得る。本実施形態によれば、比較的厚い絶縁膜１０１によって、ストリング選択ラインＳＳＬとワードラインＷＬとの間、及び／又は接地選択ラインＧＳＬとワードラインＷＬとの間の電圧降下による電気ショックを緩和できる。
図７Ｃを参照すれば、犠牲膜１０３の厚さが不均一であるモールドスタック１００ｄを形成できる。例えば、図７Ｃに示したように、第１階段Ｓ１と第２階段Ｓ２とをなす犠牲膜１０３及び／又は第９階段Ｓ９と第１０階段Ｓ１０とをなす犠牲膜１０３は他の階段Ｓ３−Ｓ８をなす犠牲膜１０３に比べてより厚く形成され得る。本実施形態によれば、ゲート代替（ｇａｔｅ ｒｅｐｌａｃｅｍｅｎｔ）工程によって、比較的大きい厚さの選択ラインＳＳＬ、ＧＳＬが形成され得る。これにより、チャンネル長さが長くなって漏洩電流特性を向上させ得る。
図７Ｄを参照すれば、比較的低い高さを有するモールドスタック１００ｅを形成できる。例えば、第１階段Ｓ１と第２階段Ｓ２とをなす犠牲膜１０３及び／又は第９階段Ｓ９と第１０階段Ｓ１０とをなす犠牲膜１０３は他の階段Ｓ３−Ｓ８をなす犠牲膜１０３に比べてより薄く形成され得る。本実施形態によれば、ゲート代替（ｇａｔｅ ｒｅｐｌａｃｅｍｅｎｔ）工程によって、比較的薄い厚さの選択ラインＳＳＬ、ＧＳＬが形成されても、上下両段のゲート１５０が互いに連結されるので、チャンネル長さは実質的にさらに長くなることができる。
図８Ａ乃至８Ｃは本発明の実施形態による半導体素子の製造方法を示した斜視図である。
図８Ａを参照すれば、絶縁膜１０１と犠牲膜１０３とを交互に順次に積層させたモールドスタック１００を形成し、そのモールドスタック１００をパターニングして少なくとも一側面に階段の構造１０７を形成できる。階段の構造１０７は図５Ａ乃至５Ｒを参照して説明したトリム工程或いは図６Ａ乃至６Ｄを参照して説明したアタッチ工程を採択して形成できる。本実施形態によれば、最上部犠牲膜１０３とその直ぐ下の犠牲膜１０３を構造的に連結する第１犠牲スペーサー１１３ａが形成され得る。類似に、最下部の犠牲膜１０３とその直ぐ上の犠牲膜１０３とを構造的に連結する第２犠牲スペーサー１１３ｂが形成され得る。
図８Ｂを参照すれば、前記階段パターニング工程の後に、垂直チャンネル１１０を形成できる。垂直チャンネル１１０は絶縁膜１０１と犠牲膜１０３とを垂直貫通して半導体基板１９０と接続することができる。続いて、図４Ｃ乃至図４Ｉを参照して説明した工程と同一又は類似に、ワードラインカット工程、代替工程、及びコンタクト工程を進行して図１Ａの半導体素子１を形成できる。
他の例として、図８Ｃに示したように、チャンネルホール１０４の側壁に情報格納膜１４０を形成した後、垂直チャンネル１１０を形成できる。情報格納膜１４０は垂直チャンネル１１０の側壁に沿って垂直延長された形態を有することができる。情報格納膜１４０は、図１Ｄに示したように、トンネル絶縁膜１４１と電荷格納膜１４３とブロッキング絶縁膜１４５を包含できる。これによれば、図１Ｃに示したように、絶縁膜１０１の間に情報格納膜１４０が占める領域を必要としないので、モールドスタック１００の高さを低くすることができ、半導体素子の縮小化に寄与できる。情報格納膜１４０をチャンネルホール１０４の内に形成する工程は図４Ａ乃至４Ｉを参照して説明した実施形態にも適用することができる。
図９Ａ乃至９Ｄは本発明の実施形態による半導体素子の製造方法を示した斜視図である。
図９Ａを参照すれば、半導体基板２９０の上に複数個の絶縁膜２０１と導電膜２５０とが交互に反復的に積層されたモールドスタック２００を形成し、そのモールドスタック２００を垂直貫通して半導体基板２９０の上面を露出させる複数個のチャンネルホール２０４を形成できる。一例として、絶縁膜２０１はシリコン酸化膜やシリコン窒化膜を、導電膜２０３はシリコン膜を蒸着して形成できる。チャンネルホール２０４の内に情報格納膜２４０と垂直チャンネル２１０とを形成できる。情報格納膜２４０は図３Ｄに示したように電荷格納膜を含み、垂直チャンネル２１０に沿って垂直延長された多重膜構造に形成でき、垂直チャンネル２１０は図３Ｃに図示されたようなシリコンバルク構造、或いは図３Ｅに図示されたようなマカロニ構造に形成できる。
図９Ｂを参照すれば、前記垂直チャンネル形成工程の後に、階段パターニング工程を進行することができる。例えば、モールドスタック２００をパターニングして導電膜２５０が階段形態に積層されたゲートスタック２０５で形成できる。ゲートスタック２０５を形成するための階段パターニング工程は図５Ａ乃至５Ｒを参照して説明したトリム工程、或いは図６Ａ乃至６Ｄを参照して説明したアタッチ工程を採択して形成できる。本実施形態によれば、最上部導電膜２５０（以下、ゲート）とその直ぐ下のゲート２５０とを構造的に連結する第１導電スペーサー２５３ａが形成され得る。類似に、最下部のゲート２５０とその直ぐ上のゲート２５０とを構造的に連結する第２導電スペーサー２５３ｂが形成され得る。
続いて、ゲートスタック２０５の上に絶縁膜２３０を形成し、例えば異方性蝕刻工程でゲートスタック２０５をパターニングして最上部絶縁膜２０１とゲート２５０と、そしてその直ぐ下の絶縁膜２０１とゲート２５０とをライン形態に形成できる。最上部及びその直ぐ下のゲート２５０は構造的に互いに連結された２段構造を有するライン形態のストリング選択ラインＳＳＬを構成することができる。最下部の及びその直ぐ上のゲート２５０は構造的に互いに連結された２段構造を有するプレート形態の接地選択ラインＧＳＬを構成することができる。残りのゲート２５０は各々１段構造を有するプレート形態のワードラインＷＬを構成することができる。ゲート２５０の具体的な形状に関しては図９Ｃに図示されている。分離領域２３１は絶縁体で満たされ得る。
図９Ｃを参照すれば、最上部ゲート２５０とその直ぐ下のゲート２５０とは第１導電スペーサー２５３ａによって互いに連結されて、ストリング選択ラインＳＳＬを構成することができる。類似に、最下部のゲート２５０とその直ぐ上のゲート２５０とは第２導電スペーサー２５３ｂによって互いに連結されて、接地選択ラインＧＳＬを構成することができる。他の残りのゲート２５０は１段の構造のワードラインＷＬを構成することができる。ストリング選択ラインＳＳＬはライン形態、ワードラインＷＬと接地選択ラインＧＳＬとはプレート形態を有することができる。ゲート２５０の各々には隣接する上部のゲート２５０によってカバーされずに露出された部分であるパッド２５２が定義され得る。
図９Ｄを参照すれば、絶縁膜２３０を貫通してゲート２５０のパッド２５２に接続するコンタクト２６０と、選択的に半導体基板２９０に接続するコンタクト２６１とをさらに形成できる。コンタクト２６０、２６１の形成の前に、コンタクトホールを形成する時、高さの差異による過度蝕刻問題は図４Ｈ及び図４Ｉで説明したように阻止され得る。ビットライン及び金属ライン等をさらに形成すれば、図３Ａに図示されたものと同一又は類似な半導体素子２を形成できる。
図１０Ａ及び１０Ｂは本発明の実施形態による半導体素子の製造方法を示した斜視図である。
図１０Ａを参照すれば、半導体基板２９０の上に複数個の絶縁膜２０１と導電膜２５０とが交互に反復的に積層され、少なくとも一側面に階段の構造２０７を有するゲートスタック２０５を形成できる。階段の構造２０７は上述したトリム工程或いはアタッチ工程で形成できる。最上部ゲート２５０とその直ぐ下のゲート２５０とを構造的に連結する第１導電スペーサー２５３ａが形成され得る。類似に、最下部のゲート２５０とその直ぐ上のゲート２５０とを構造的に連結する第２導電スペーサー２５３ｂが形成され得る。
図１０Ｂを参照すれば、前記階段パターニング工程の後に、垂直チャンネル２１０を形成できる。一例として、ゲートスタック２０５を貫通して半導体基板２９０の上面を露出させる複数個のチャンネルホール２０４を形成し、そのチャンネルホール２０４内に複数個の垂直チャンネル２１０と垂直チャンネル２１０の横方向に沿って延長された情報格納膜２４０を形成できる。その次に、図９Ｂ乃至９Ｄを参照して説明した工程と同一又は類似に、ストリング選択ライン分離工程とコンタクト工程とを進行して図３Ａの半導体素子２を形成できる。
図１１Ａは本発明の実施形態による半導体素子を具備するメモリーカードを示したブロック図である。
図１１Ａを参照すれば、メモリーカード１２００は高容量のデータ格納能力を支援するためのものであって、フラッシュメモリー１２１０を含む。フラッシュメモリー１２１０は上述した本発明の実施形態による半導体素子、例えば垂直ＮＡＮＤフラッシュメモリー素子を包含できる。
メモリーカード１２００はホスト１２３０とフラッシュメモリー１２１０との間の諸般データ交換を制御するメモリーコントローラー１２２０を包含できる。ＳＲＡＭ１２２１は中央処理装置１２２２の動作メモリーとして使用され得る。ホストインターフェイス１２２３はメモリーカード１２００と接続されるホスト１２３０のデータ交換プロトコルを具備することができる。エラー修正コード（ＥＣＣ）１２２４はフラッシュメモリー１２１０から読出されたデータに含まれるエラーを検出及び訂正できる。メモリーインターフェイス１２２５はフラッシュメモリー１２１０とインターフェイシングする。中央処理装置１２２２はメモリーコントローラー１２２０のデータを交換するための諸般制御動作を遂行する。図面には図示せずが、メモリーカード１２００はホスト１２３０とのインターフェイシングするためのコードデータを格納するＲＯＭをさらに包含できる。
図１１Ｂは本発明実施形態による半導体素子を具備する情報処理システムを示したブロック図である。
図１１Ｂを参照すれば、本発明実施形態による情報処理システム１３００は本実施形態の半導体素子、一例として垂直ＮＡＮＤフラッシュメモリー素子を具備するフラッシュメモリーシステム１３１０を包含できる。情報処理システム１３００はモバイル機器やコンピューター等を包含できる。
一例として、情報処理システム１３００はフラッシュメモリーシステム１３１０と各々のシステムバス１３６０に電気的に連結されたモデム１３２０、中央処理装置１３３０、ＲＡＭ１３４０、ユーザーインターフェイス１３５０を包含できる。フラッシュメモリーシステム１３１０には中央処理装置１３３０によって処理されたデータ又は外部から入力されたデータが格納され得る。情報処理システム１３００はメモリーカード、半導体ディスク装置（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｉｓｋ）、カメライメージプロセッサー（Ｃａｍｅｒａ Ｉｍａｇｅ Ｓｅｎｓｏｒ）及びその他の応用チップセット（Ａｐｐｌｉｃａｔｉｏｎ Ｃｈｉｐｓｅｔ）で提供され得る。フラッシュメモリーシステム１３１０は半導体ディスク装置ＳＳＤで構成され得、この場合、情報処理システム１３００は大容量のデータをフラッシュメモリーシステム１３１０に安定的に、そして信頼性をもって格納できる。
以上の発明の詳細な説明は、開示された実施形態に本発明を制限しようとする意図ではなく、本発明の要旨を逸脱しない範囲内で多様な他の組合せ、変更及び環境で使用することができる。添付された請求の範囲は他の実施形態も含むことを考慮しなければならない。
１ 半導体素子
７６ 非メモリートランジスター
１０１ 絶縁膜
１０３ 犠牲膜
１０４ チャンネルホール
１０５ ゲートスタック
１１０ 垂直チャンネル
１１５ メモリートランジスター又はメモリーセル
１３５ ワードラインカット
１３７ コンタクトホール
１４０ 情報格納膜
１４１ トンネル絶縁膜
１４３ 電荷絶縁膜
１４５ ブロッキング絶縁膜
１５０ ゲート
１６０，１６１ コンタクト
１６２ コンタクトパッド
１７０ ビットライン
１８０ 金属ライン
１９０ 半導体基板
ＷＬ ワードライン
ＳＳＬ ストリング選択ライン
ＧＳＬ 接地選択ライン

Claims (30)

  1. 基板の上に複数個の膜が垂直積層された形態にアレイされたメモリーセルと、
    少なくとも一方が互いに連結されて１つの導電性ピースになる、複数個の垂直積層された上部非メモリーセル及び下部非メモリーセルと、を含む三次元半導体メモリー素子であって、
    前記メモリーセルは垂直チャンネルによって直列連結され、前記垂直チャンネルは前記基板に隣接し、前記下部非メモリーセルと連結された下段から前記上部非メモリーセルと連結された上段まで伸張され、前記複数個の膜は階段形構造をなし、前記複数個の膜の各々はパッドとして利用される連続的に端部を含むことを特徴とする、３次元半導体メモリー素子。
  2. 前記複数個の垂直積層された非メモリーセルは、前記複数個の垂直積層された非メモリーセルの中の１つを含む前記複数個の膜の中の１つのパッドから垂直伸張する導電体によって連結された、請求項１に記載の３次元半導体メモリー素子。
  3. 前記導電体は前記複数個の垂直積層非メモリーセルの各ゲートの縁を垂直連結する、請求項２に記載の３次元半導体メモリー素子。
  4. 前記複数個の膜の中の１つの膜のパッドと接する複数個のコンタクトをさらに含み、
    前記複数個のコンタクトの中の１つのコンタクトは伸張されて前記最上層非メモリーセルを含む前記複数個の膜の中の１つの膜のパッドと接触して貫通する、請求項３に記載の３次元半導体メモリー素子。
  5. 基板に隣接する下段から上段まで伸張して、複数個のメモリーセルと連結された垂直チャンネルと、
    前記複数個のメモリーセルを有し、前記基板の上に配置された階段形構造のゲートスタック形態にアレイされたセルアレイと、を含み、
    前記ゲートスタックは、
    前記下段に隣接する下部非メモリートランジスターに連結された下部選択ラインを含む下部膜と、
    前記上段に隣接する上部非メモリートランジスターに各々連結され、互いに連結されて単一の導電性ピースになって上部選択ラインをなす導電ラインを有する複数個の上部膜と、
    各々のワードラインを有し、そしてセルトランジスターと連結される複数個の中間膜と、を含み、前記複数個の中間膜は前記下部選択ラインと前記上部選択ラインとの間に配置される、３次元半導体メモリー素子。
  6. 前記下部膜は前記複数個の中間膜によって露出された前記下部膜の端部である下部パッドを含み、
    前記複数個の中間膜は連続的に露出された中間パッドを各々含み、
    前記複数個の上部膜は各々複数個の上部パッドの中の１つを含み、前記複数個の上部膜内で上部パッドは互いにオーバーレイされた、請求項５に記載の３次元半導体メモリー素子。
  7. 前記下部パッドと前記複数個の上部パッドとの中の少なくとも１つは前記中間パッドの中のいずれか１つに比べて広い、請求項６に記載の３次元半導体メモリー素子。
  8. 前記複数個の上部膜は、
    第１上部非メモリートランジスターと連結された第１導電ラインと第１パッドとを含む第１上部膜と、
    前記第１上部膜の下に配置される、第２上部非メモリートランジスターと連結された第２導電ラインと第２パッドを含む第２上部膜と、を含む、請求項５に記載の３次元半導体メモリー素子。
  9. 前記第１及び第２パッドは電気的に連結され、互いに直接的にオーバーレイされた、請求項８に記載の３次元半導体メモリー素子。
  10. 前記第２上部膜から伸張されて前記第１上部膜を貫通する垂直導電体をさらに含む、請求項９に記載の３次元半導体メモリー素子。
  11. 前記第２パッドは前記第１パッドによって露出され、
    前記半導体素子は、
    前記第１パッドから垂直伸張された第１導電体と、
    前記第２パッドから垂直伸張された第２導電体と、を含み、
    前記第１及び第２導電ラインは前記第１及び第２導電体によって連結された、請求項８に記載の３次元半導体メモリー素子。
  12. 前記下部パッドは前記上部パッドに比べて広い、請求項６に記載の３次元半導体メモリー素子。
  13. 前記下部選択ラインは接地選択ラインであり、前記上部選択ラインはストリング選択ラインである、請求項５に記載の３次元半導体メモリー素子。
  14. 基板に隣接する下段から上段まで伸張して、複数個のメモリーセルと連結された垂直チャンネルと、
    前記複数個のメモリーセルを有し、前記基板上に配置された階段形構造のゲートスタック形態にアレイされたセルアレイと、を含み、
    前記ゲートスタックは、
    互いに連結されて第２導電性ピースになって下部選択ラインを成し、前記下段に隣接する下部非メモリートランジスターに連結される導電体を各々含む複数個の下部膜と、
    互いに連結されて単一の導電性ピースになって上部選択ラインを成し、前記上段に隣接する上部非メモリートランジスターに連結される導電体を各々含む複数個の上部膜と、
    各々セルトランジスターと連結されたワードラインを含み、前記下部選択ラインと前記上部選択ラインとの間に配置される複数個の中間膜と、を含む、３次元半導体メモリー素子。
  15. 前記複数個の下部膜は、
    第１下部パッドを有する第１下部膜と、
    第２下部パッドを有し、前記第１下部膜上に配置された第２下部膜と、を含む、請求項１４に記載の３次元半導体メモリー素子。
  16. 前記第１及び第２下部パッドは電気的に連結され、互いにオーバーレイされ、前記半導体素子は前記第２下部パッドから垂直伸張される導電体をさらに含む、請求項１５に記載の３次元半導体メモリー素子。
  17. 前記第１下部パッドは前記第２下部膜によって露出され、前記半導体素子は前記第１下部パッドから垂直伸張される第１導電体と前記第２下部パッドから垂直伸張される第２導電体とをさらに含む、請求項１５に記載の３次元半導体メモリー素子。
  18. 前記第１及び第２下部パッドの中の少なくとも１つは、各々前記複数個の中間膜と連結された複数個の中間パッドの中のいずれか１つに比べて広い、請求項１５に記載の３次元半導体メモリー素子。
  19. 前記下部選択ラインは接地選択ラインであり、前記上部選択ラインはストリング選択ラインである、請求項１４に記載の３次元半導体メモリー素子。
  20. 基板から伸張される複数個の垂直チャンネルを形成する工程と、
    各々ゲートを含む複数個の膜を垂直積層して階段構造を有するゲートスタックを形成する工程と、を含み、
    前記複数個の膜の中で最上層膜と最下層膜の中の少なくとも１つは導電体によって連結された隣接する多重膜を含む、半導体素子の製造方法。
  21. 前記ゲートスタックを形成する工程は、
    前記基板上に互いに離隔された複数個の犠牲膜を積層して第１モールドスタックを形成する工程と、
    前記第１モールドスタックをパターニングして前記階段の構造を形成する工程と、
    前記犠牲膜を導電膜で代替してゲートを形成する工程と、を含む、請求項２０に記載の半導体素子の製造方法。
  22. 前記第１モールドスタックの前記階段の構造を形成する工程は、
    順次縮小されるか、或いは拡大されるマスクを利用する蝕刻工程を順次に進行して前記階段の構造の一部を反複形成することによって、前記複数個の犠牲膜を順次にパターニングする工程を含む、請求項２１に記載の半導体素子の製造方法。
  23. 前記導電体を形成する工程をさらに含み、
    前記導電体を形成する工程は、
    前記犠牲膜の中で最上層の第１犠牲膜と前記第１犠牲膜の下に隣接配置された第２犠牲膜を同時にパターニングして離隔された第１及び第２犠牲膜パターンを形成する工程と、
    前記第１及び第２犠牲膜パターンの側面と接触する第１連結膜パターンを形成する工程と、
    前記第１及び第２犠牲膜パターンと前記第１連結膜パターンとを前記導電膜で代替して前記第１及び第２犠牲膜パターンからは多重膜を構成する第１及び第２ゲートを形成し、前記第１連結膜パターンからは前記導電体を形成する工程と、を含む、請求項２２に記載の半導体素子の製造方法。
  24. 前記第１連結膜パターンを形成する工程は、
    前記第１モールドスタック上に前記犠牲膜と同一な組成及び同一な蝕刻選択比の中の少なくとも１つを有する物質で第１連結膜を形成して前記第１及び第２犠牲膜パターンを覆う工程と、
    前記第１連結膜を異方性蝕刻して前記第１及び第２犠牲膜パターンの側面の上に前記第１連結膜パターンを形成する工程と、を含む、請求項２３に記載の半導体素子の製造方法。
  25. 前記第１及び第２犠牲膜の厚さの中の少なくとも１つは他の犠牲膜の厚さと相異なる、請求項２３に記載の半導体素子の製造方法。
  26. 前記ゲートスタックを形成する工程は、
    前記基板の上に離隔された複数個の導電性膜を積層して第２モールドスタックを形成する工程と、
    前記第２モールドスタックをパターニングして前記階段の構造を形成する工程と、を含む、請求項２１に記載の半導体素子の製造方法。
  27. 前記第２モールドスタックの前記階段の構造を形成する工程は、
    順次縮小されるか、或いは拡大されるマスクを利用する蝕刻工程を順次に進行して前記階段の構造の一部を反複形成することによって、前記複数個の導電性膜を順次にパターニングする工程を含む、請求項２６に記載の半導体素子の製造方法。
  28. 前記導電体を形成する工程をさらに含み、
    前記導電体を形成する工程は、
    前記導電性膜の中で最上層の第１導電性膜と前記第１導電性膜下に隣接配置された第２導電性膜を同時にパターニングして離隔された第１及び第２導電性膜パターンを形成する工程と、
    前記第１及び第２導電性膜パターンの側面と接触する第２連結膜パターンを形成する工程と、を含む、請求項２６に記載の半導体素子の製造方法。
  29. 前記第２連結膜パターンを形成する工程は、
    前記第２モールドスタックの上に前記導電性膜と同一な組成を有する物質で第２連結膜を形成して前記第１及び第２導電性膜パターンを覆う工程と、
    前記第２連結膜を異方性蝕刻して前記第１及び第２導電性膜パターンの側面上に前記第２連結膜パターンを形成する工程と、を含む、請求項２８に記載の半導体素子の製造方法。
  30. 前記第１及び第２導電性膜の厚さは他の導電性膜の厚さと相異なる、請求項２１に記載の製造方法。
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