KR101769969B1 - 광 블랙 영역 및 활성 화소 영역 사이의 차광 패턴을 갖는 이미지 센서 - Google Patents

광 블랙 영역 및 활성 화소 영역 사이의 차광 패턴을 갖는 이미지 센서 Download PDF

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Abstract

차광 패턴들을 구비하는 이미지 센서가 제공된다. 상기 이미지 센서는 수광 영역 및 광 블랙 영역을 갖는 반도체 기판을 구비한다. 상기 수광 영역 및 상기 광 블랙 영역 사이의 경계 영역을 따라서 배선이 배치된다. 상기 배선은 상기 수광 영역에 인접한 제1 측벽 및 상기 광 블랙 영역에 인접한 제2 측벽을 갖는다. 상기 배선 및 상기 반도체 기판 사이에 복수개의 제1 그룹의 비아 플러그들 및 복수개의 제2 그룹의 비아 플러그들이 배치된다. 상기 제1 및 제2 그룹의 비아 플러그들은 상기 배선의 길이 방향으로 배열된다. 상기 제2 그룹의 비아 플러그들은 각각 상기 제1 그룹의 비아 플러그들 사이의 영역들로부터 상기 제1 및 제2 측벽들중 어느 하나를 향하여 이동된(shifted) 위치들에 배치된다.

Description

광 블랙 영역 및 활성 화소 영역 사이의 차광 패턴을 갖는 이미지 센서{Image sensors having light shield patterns between an optical black region and an active pixel region}
본 발명은 이미지 센서에 관한 것으로, 특히 광 블랙 영역 및 활성 화소 영역 사이에 배치된 차광 패턴들을 구비하는 이미지 센서에 관한 것이다.
이미지 센서, 예를 들면 씨모스 이미지 센서는 광학 영상을 전기적 신호로 변환시키는 소자이다. 이러한 이미지 센서는 디지탈 카메라 및 캠코더 등에 널리 사용된다. 상기 이미지 센서는 복수개의 화소들이 2차원적으로 배열된 화소 어레이 영역 및 상기 화소들을 구동시키는 주변회로 영역을 포함하고, 상기 화소 어레이 영역은 메인 화소들 및 더미 화소들을 포함한다.
상기 더미 화소들은 일반적으로 화소 어레이 영역의 가장자리에 배치되고, 블랙 신호에 해당하는 기준 신호를 제공한다. 따라서, 이미지 센서의 성능을 개선시키기 위해서는 상기 더미 화소들 내로 유입되는 빛을 차단시키는 것이 요구된다.
본 발명이 해결하고자 하는 과제는 광 블랙 영역 내로 유입되는 빛의 차단 효율을 극대화시키기에 적합한 이미지 센서를 제공하는 데 있다.
본 발명의 일 실시예(an example embodiment)는 광 블랙 영역 및 활성 화소 영역 사이의 차광 패턴을 갖는 이미지 센서를 제공한다. 상기 이미지 센서는 수광 영역 및 광 블랙 영역을 갖는 반도체 기판을 포함한다. 상기 수광 영역 및 상기 광 블랙 영역 사이의 경계 영역을 따라서 배선이 배치된다. 상기 배선은 상기 수광 영역에 인접한 제1 측벽 및 상기 광 블랙 영역에 인접한 제2 측벽을 구비한다. 상기 배선 및 상기 반도체 기판 사이에 제1 그룹의 비아 플러그들이 배치된다. 상기 제1 그룹의 비아 플러그들은 상기 배선의 길이 방향으로 배열된다. 상기 배선 및 상기 반도체 기판 사이에 제2 그룹의 비아 플러그들이 배치된다. 상기 제2 그룹의 비아 플러그들 역시 상기 배선의 길이 방향으로 배열된다. 상기 제2 그룹의 비아 플러그들은 각각 상기 제1 그룹의 비아 플러그들 사이의 영역들로부터 상기 제1 및 제2 측벽들중 어느 하나를 향하여 이동된(shifted) 위치들에 배치된다.
본 발명의 몇몇 실시예들에서, 상기 제1 및 제2 그룹의 비아 플러그들은 평면도로부터 보여질 때 상기 배선의 길이 방향과 평행한 바 형태의 플러그들(bar-shaped plugs)을 포함할 수 있다. 상기 제1 및 제2 그룹의 비아 플러그들은 서로 이격되고, 상기 제1 그룹의 비아 플러그들의 양 단들은 상기 제1 측벽에 수직한 방향을 따라서 상기 제2 그룹의 비아 플러그들의 양 단들과 중첩할 수 있다.
다른 실시예들에서, 상기 배선은 연장하여 상기 광 블랙 영역을 덮을 수 있다.
또 다른 실시예들에서, 상기 수광 영역은 화소 어레이 영역의 중심 영역을 포함할 수 있고, 상기 광 블랙 영역은 상기 화소 어레이 영역의 가장자리 영역을 포함할 수 있다.
또 다른 실시예들에서, 상기 배선은 금속 배선을 포함할 수 있다.
본 발명의 다른 실시예(another example embodiment)에 따르면, 상기 이미지 센서는 수광 영역 및 광 블랙 영역을 갖는 반도체 기판을 포함한다. 상기 수광 영역 및 상기 광 블랙 영역 사이의 경계 영역을 따라서 적어도 두 개의 배선들이 배치된다. 상기 배선들의 각각은 상기 수광 영역에 인접한 제1 측벽 및 상기 광 블랙 영역에 인접한 제2 측벽을 갖는다. 상기 배선들 및 상기 반도체 기판 사이에 복수개의 제1 그룹의 비아 플러그들이 배치된다. 상기 제1 그룹의 비아 플러그들은 상기 배선들의 길이 방향으로 배열된다. 상기 배선들 및 상기 반도체 기판 사이에 복수개의 제2 그룹의 비아 플러그들이 배치된다. 상기 제2 그룹의 비아 플러그들은 상기 배선들의 길이 방향으로 배열된다. 상기 배선들 사이에 적어도 하나의 신호 라인이 배치된다. 상기 적어도 하나의 신호 라인은 상기 배선들과 동일한 높이에 배치되고 상기 배선들 사이의 영역을 관통하여 상기 수광 영역으로부터 상기 광 블랙 영역으로 연장한다. 상기 신호 라인의 양 측벽들중 적어도 어느 하나로부터 상기 반도체 기판의 표면에 평행한 수평 방향으로 연장하는 적어도 하나의 더미 신호 패턴이 제공된다. 상기 더미 신호 패턴은 상기 제1 측벽 또는 상기 제2 측벽에 인접한다.
본 발명의 몇몇 실시예들에서, 상기 제2 그룹의 비아 플러그들은 각각 상기 제1 그룹의 비아 플러그들 사이의 영역들로부터 상기 제1 및 제2 측벽들중 어느 하나를 향하여 이동된(shifted) 위치들에 배치될 수 있다.
다른 실시예들에서, 상기 더미 신호 패턴은 상기 배선들 및 상기 신호 라인 사이의 간격과 동일하거나 그 보다 큰 길이를 가질 수 있다.
또 다른 실시예들에서, 상기 배선들, 상기 적어도 하나의 신호 라인 및 상기 더미 신호 패턴은 금속막을 포함할 수 있다.
또 다른 실시예들에서, 상기 배선들 상에 상부 배선이 추가로 배치될 수 있다. 상기 상부 배선은 상기 배선들 사이의 상기 신호 라인의 상부를 가로지른다. 상기 상부배선 및 상기 배선들 사이에 복수개의 제1 그룹의 상부 비아 플러그들 및 복수개의 제2 그룹의 상부 비아 플러들이 추가로 배치될 수 있다. 상기 제1 및 제2 그룹의 상부 비아 플러그들은 상기 배선들의 길이 방향으로 배열된다. 또한, 상기 제2 그룹의 상부 비아 플러그들은 각각 상기 제1 그룹의 상부 비아 플러그들 사이의 영역들로부터 상기 제1 및 제2 측벽들중 어느 하나를 향하여 이동된(shifted) 위치들에 배치된다. 상기 상부 배선은 연장하여 상기 광 블랙 영역을 덮을 수 있다. 더 나아가서(further), 상기 상부 배선의 측벽으로부터 연장하여 상기 적어도 하나의 더미 신호 패턴을 덮는 보조 패턴이 추가로(additionally) 배치될 수 있다. 상기 보조 패턴은 금속 패턴을 포함할 수 있다.
또 다른 실시예들에서, 상기 반도체 기판 및 상기 배선들 사이에 복수개의 하부 비아 플러그들이 배치될 수 있다. 상기 하부 비아 플러그들은 상기 배선들의 길이 방향으로 배열된 복수개의 제1 그룹의 하부 비아 플러그들 및 및 상기 배선들의 길이 방향으로 배열된 복수개의 제2 그룹의 하부 비아 플러그들을 포함할 수 있다. 상기 제2 그룹의 하부 비아 플러그들은 각각 상기 제1 그룹의 하부 비아 플러그들 사이의 영역들로부터 상기 제1 및 제2 측벽들중 어느 하나를 향하여 이동된(shifted) 위치들에 배치될 수 있다.
본 발명의 또 다른 실시예(still another example embodiment)에 따르면, 상기 이미지 센서는 화소 어레이 영역 및 주변회로 영역을 갖는 반도체 기판을 포함한다. 상기 화소 어레이 영역은 상기 화소 어레이 영역의 가장자리에 형성된 더미 화소 영역 및 상기 화소 어레이 영역의 중심부에 형성된 메인 화소 영역을 포함한다. 상기 메인 화소 영역 및 상기 더미 화소 영역 사이의 경계 영역을 따라서 적어도 두 개의 금속배선들이 배치된다. 상기 금속배선들의 각각은 상기 메인 화소 영역에 인접한 제1 측벽 및 상기 더미 화소 영역에 인접한 제2 측벽을 구비한다. 상기 금속배선들 및 상기 반도체 기판 사이에 복수개의 제1 그룹의 금속 플러그들이 배치되고, 상기 제1 그룹의 금속 플러그들은 상기 금속배선들의 길이 방향으로 배열된다. 또한, 상기 금속배선들 및 상기 반도체 기판 사이에 제2 그룹의 금속 플러그들이 배치되고, 상기 제2 그룹의 금속 플러그들은 상기 금속배선들의 길이 방향으로 배열된다. 상기 금속배선들 사이에 적어도 하나의 신호 라인이 배치된다. 상기 적어도 하나의 신호 라인은 상기 금속배선들과 동일한 높이에 배치되고 상기 금속배선들 사이의 영역을 관통하여 상기 메인 화소 영역으로부터 상기 더미 화소 영역으로 연장한다. 상기 신호 라인의 양 측벽들중 적어도 어느 하나로부터 상기 반도체 기판의 표면에 평행한 수평 방향으로 연장하는 적어도 하나의 더미 신호 패턴이 제공된다. 상기 더미 신호 패턴은 상기 제1 측벽 또는 상기 제2 측벽에 인접한다.
몇몇 실시예들에서, 상기 제2 그룹의 금속 플러그들은 각각 상기 제1 그룹의 금속 플러그들 사이의 영역들로부터 상기 제1 및 제2 측벽들중 어느 하나를 향하여 이동된(shifted) 위치들에 배치될 수 있다.
다른 실시예들에서, 상기 금속배선들 상에 상부 금속배선이 추가로 배치될 수 있다. 상기 상부 금속배선은 상기 금속배선들 사이의 상기 신호 라인의 상부를 가로지른다. 상기 상부 금속배선 및 상기 금속배선들 사이에 복수개의 제1 그룹의 상부 금속 플러그들이 배치될 수 있다. 상기 제1 그룹의 상부 금속 플러그들은 상기 금속배선들의 길이 방향으로 배열된다. 또한, 상기 상부 금속배선 및 상기 금속배선들 사이에 복수개의 제2 그룹의 상부 금속 플러그들이 배치될 수 있다. 상기 제2 그룹의 상부 금속 플러그들은 상기 금속배선들의 길이 방향으로 배열된다. 상기 제2 그룹의 상부 금속 플러그들은 각각 상기 제1 그룹의 상부 금속 플러그들 사이의 영역들로부터 상기 제1 및 제2 측벽들중 어느 하나를 향하여 이동된(shifted) 위치들에 배치될 수 있다. 상기 상부 금속배선의 측벽으로부터 연장하여 상기 적어도 하나의 더미 신호 패턴을 덮는 보조 금속패턴이 추가로 제공될 수 있다. 이에 더하여, 상기 상부 금속배선은 연장하여 상기 더미 화소 영역 및 상기 주변회로 영역을 덮을 수 있다.
또 다른 실시예들에서, 상기 더미 신호 패턴은 상기 금속배선들 및 상기 신호 라인 사이의 간격과 동일하거나 그 보다 큰 길이를 가질 수 있다.
상술한 본 발명의 실시예들에 따르면, 수광영역 및 광 블랙 영역 사이의 경계 영역을 따라서 배치된 배선 및 반도체 기판 사이에 지그재그 형태로 배열된 복수개의 비아 플러그들이 제공된다. 따라서, 수광 영역으로부터 광 블랙 영역을 향하는 빛을 차단하는 효과를 극대화시킬 수 있다. 또한, 상기 지그재그 형태의 비아 플러그들은 서로 이격되고, 상기 비아 플러그들 사이의 공간은 절연막으로 채워진다. 따라서, 수소 열처리 공정을 진행하는 동안 상기 비아 플러그들 사이의 절연막을 통하여 광 블랙 영역 내로 수소의 유입이 가능하다. 그 결과, 수광영역 및 광 블랙 영역 사이의 경계 영역을 따라서 차광 패턴들의 역할을 하는 비아 플러그들이 배치될지라도, 수소 열처리 공정을 통하여 광 블랙 영역 내의 모스 트랜지스터들의 게이트 절연막 및 반도체 기판 사이의 계면 특성을 개선시킬 수 있다.
이에 더하여, 본 발명의 실시예들에 따르면, 수광영역 및 광 블랙 영역 사이의 경계 영역을 따라서 배치된 복수개의 배선들 사이에 신호 라인이 제공되고, 상기 신호라인의 측벽 상에 더미 신호 패턴이 제공된다. 상기 더미 신호 패턴은 상기 배선들의 측벽에 인접하도록 배치된다. 따라서, 상기 더미 신호 패턴은 상기 신호 라인 및 상기 배선들 사이의 영역을 통하여 진행하는 빛을 차단시키는 역할을 한다. 그 결과, 수광 영역으로부터 광 블랙 영역을 향하는 빛을 차단하는 효과를 더욱 극대화시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 이미지 센서들의 개략적인 블록 다이아그램이다.
도 2는 도 1의 이미지 센서에 채택되는 단위 화소의 일 예를 도시한 등가회로도이다.
도 3은 도 1의 영역 A를 도시한 확대된 평면도(enlarged plan view)이다.
도 4는 도 1의 영역 A를 도시한 확대된 사시도(enlarged perspective view)이다.
도 5는 본 발명의 다른 실시예로서, 도 1의 영역 A를 도시한 확대된 평면도(enlarged plan view)이다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 실시예들에 따른 이미지 센서들의 개략적인 블록 다이아그램이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 이미지 센서(1)는 화소 어레이 영역(7) 및 상기 화소 어레이 영역(7) 내의 화소들을 구동시키는 주변회로 영역(12)을 포함할 수 있다. 상기 화소 어레이 영역(7)은 메인 화소 영역(3) 및 상기 메인 화소 영역(3)을 둘러싸는 더미 화소 영역(5)을 포함할 수 있고, 상기 주변회로 영역(12)은 상기 화소 어레이 영역(7) 내에 2차원적으로 배치된 복수개의 화소들을 구동시키는 로우 제어 로직(9) 및 칼럼 제어 로직(11)을 포함할 수 있다. 상기 메인 화소 영역(3)은 본 명세서 내에서 활성 화소 영역으로 언급될 수도 있다. 상기 로우 제어 로직(9)은 로우 디코우더를 포함할 수 있고, 상기 컬럼 제어 로직(11)은 컬럼 디코우더를 포함할 수 있다.
상기 로우 제어 로직(9)에 의해 생성된 전기적 신호들은 로우 신호 라인들(RSL; row signal line)을 통하여 상기 화소 어레이 영역(7) 내의 화소들에 전달되고, 상기 칼럼 제어 로직(11)에 의해 생성된 전기적 신호들은 칼럼 신호 라인들(CSL; column signal line)을 통하여 상기 화소 어레이 영역(7) 내의 화소들에 전달된다.
상기 메인 화소 영역(3)은 외부의 물체(external object)로부터 반사되는 빛이 조사되는 메인 화소들을 구비하고, 상기 더미 화소 영역(5)은 블랙 신호에 해당하는 기준 신호를 발생시키는 더미 화소들을 구비한다. 상기 더미 화소 영역(5)에 외부로부터 빛이 유입되면, 상기 기준 신호가 불안정하여 상기 이미지 센서(1)의 성능이 저하될 수 있다. 따라서, 상기 이미지 센서(1)의 성능을 개선시키기 위해서는 상기 더미 화소 영역(5) 내로 유입되는 빛을 차단시켜야 한다.
상기 주변회로 영역(12)은 다수의 모스 트랜지스터들을 포함할 수 있다. 상기 모스 트랜지스터들의 각각은 반도체 기판, 예를 들면 실리콘 기판 상에 형성된 게이트 산화막을 포함할 수 있다. 일반적으로, 상기 게이트 산화막은 상기 실리콘 기판을 열산화시키어 형성할 수 있다. 이 경우에, 상기 실리콘 기판 및 게이트 산화막 사이의 계면에 댕글링 본드들이 생성된다. 상기 댕글링 본드들은 모스 트랜지스터들의 전기적 특성 및 신뢰성을 저하시키는 요인으로 작용할 수 있다. 따라서, 이미지 센서와 같은 반도체 소자의 제조에 있어서, 상기 댕글링 본드들을 제거하기 위하여 후반 공정(back-end process)에서 수소 열처리 공정을 채택한다.
상기 주변회로 영역(12) 내의 모스 트랜지스터들 역시 외부로부터 유입되는 빛에 의해 불안정한 특성을 보일 수 있다. 즉, 상기 주변회로 영역(12) 내로 외부의 빛이 유입되면, 상기 이미지 센서(1)의 성능이 저하될 수 있다. 따라서, 상기 이미지 센서(1)의 성능을 개선시키기 위해서는 상기 주변회로 영역(12) 내로 유입되는 빛을 차단시켜야 한다. 본 명세서 내에서, 상기 주변회로 영역(12) 및 상기 더미 화소 영역(5)은 광 블랙 영역(optical black region)이라고 언급되고, 상기 메인 화소 영역(3)은 수광 영역(light receiving region)이라고 언급된다. 즉, 상기 이미지 센서(1) 내에서 상기 메인 화소 영역(3)을 제외한 모든 영역들은 광 블랙 영역에 해당할 수 있다.
본 발명의 실시예들은 수광 영역 상에 조사되는 외부의 빛이 상기 광 블랙 영역 내로 유입되는 것을 방지하기 위하여 상기 수광 영역 및 상기 광 블랙 영역 사이의 경계 영역(IF)을 따라서 배치된 차광 패턴들을 구비한다.
도 2는 도 1의 화소 어레이 영역(7) 내에 배열된 복수개의 화소들중 하나의 단위 화소(a single unit pixel)의 등가회로도이다.
도 2를 참조하면, 상기 단위 화소는 광소자(PD; photo device)를 구비한다. 상기 광소자로서 광 다이오드(photo diode)가 널리 채택될 수 있다. 상기 광 다이오드는 P형 불순물 영역 및 N형 불순물 영역을 갖는다. 상기 광 다이오드에 외부 영역으로부터의 입사광(incident light)이 조사되면, 상기 광 다이오드의 P형 불순물 영역 및 N형 불순물 영역 내에 각각 홀들 및 전자들이 생성된다.
상기 광소자(PD)는 적어도 하나의 스위칭 소자에 접속된다. 상기 적어도 하나의 스위칭 소자는 상기 광소자에 직렬 접속된 전송 트랜지스터(TTF; transfer transistor), 리셋 트랜지스터(TR; reset transistor), 센싱 트랜지스터(TS; sensing transistor) 및 풀업 트랜지스터(TPU; pull-up transistor)를 포함할 수 있다. 상기 전송 트랜지스터(TTF)및 상기 리셋 트랜지스터(TR) 사이의 제1 노드(N1)는 상기 센싱 트랜지스터(TS)의 게이트 전극에 접속된다. 또한, 상기 리셋 트랜지스터(TR) 및 상기 센싱 트랜지스터(TS) 사이의 제2 노드(N2)는 전원(power supply; VDD)에 접속된다. 상기 광소자(PD)가 P형 불순물 영역 및 N형 불순물 영역을 갖는 광 다이오드라면, 상기 전송 트랜지스터(TTF), 상기 리셋 트랜지스터(TR), 상기 센싱 트랜지스터(TS) 및 상기 풀업 트랜지스터(TPU)는 모두 엔모스 트랜지스터인 것이 바람직하다. 이 경우에, 상기 전송 트랜지스터(TTF)는 상기 광 다이오드의 N형 불순물 영역에 접속된다. 즉, 상기 광 다이오드의 N형 불순물 영역은 상기 전송 엔모스 트랜지스터(TTF)의 소오스 영역에 해당한다.
상기 리셋 트랜지스터(TR)의 게이트 전극, 상기 전송 트랜지스터(TTF)의 게이트 전극 및 상기 풀업 트랜지스터(TPU)의 게이트 전극은 각각 리셋 라인(RL), 전송 라인(TL) 및 워드라인(WL)에 전기적으로 접속되고, 상기 풀업 트랜지스터(TPU)의 드레인 영역은 출력신호 라인(OSL; output signal line)에 전기적으로 접속된다. 상기 리셋 라인(RL), 전송 라인(TL) 및 워드라인(WL)은 서로 평행하도록 연장하여 도 1의 로우 제어 로직(9)에 접속되고, 상기 출력신호 라인(OSL)은 상기 리셋 라인(RL), 전송 라인(TL) 및 워드라인(WL)을 가로지르는 방향으로 연장하여 상기 칼럼 제어 로직(11)에 접속된다. 즉, 도 1에 보여진 로우 신호 라인들(RSL)은 상기 리셋 라인(RL), 전송 라인(TL) 및 워드라인(WL)을 포함하고, 도 1에 보여진 칼럼 신호 라인들(CSL)은 상기 출력신호 라인(OSL)을 포함한다.
도 3은 도 1의 영역 A를 도시한 확대된 평면도(enlarged plan view)이고, 도 4는 도 1의 영역 A를 도시한 확대된 사시도(enlarged perspective view)이다.
도 3 및 도 4를 참조하면, 반도체 기판(2) 상에 제1 배선(M1), 즉 하부 배선이 배치된다. 상기 하부 배선(M1)은 도 1의 메인 화소 영역(3) 및 더미 화소 영역(5) 사이의 경계 영역을 따라 배치된다. 즉, 상기 하부 배선(M1)은 상기 수광 영역(3) 및 광 블랙 영역(5)의 경계 영역을 따라 배치된다. 상기 하부 배선(M1)은 상기 수광 영역에 인접한 제1 측벽(SW1) 및 상기 광 블랙 영역에 인접한 제2 측벽(SW2)을 포함한다. 상기 하부 배선(M1)은 금속 배선일 수 있다.
상기 하부 배선(M1) 및 상기 반도체 기판(2) 사이에 복수개의 제1 비아 플러그들이 배치된다. 상기 제1 비아 플러그들은 제1 그룹의 비아 플러그들(VP1') 및 제2 그룹의 비아 플러그들(VP1")을 포함한다. 상기 제1 그룹의 비아 플러그들(VP1')은 상기 하부 배선(M1)의 길이 방향으로 배열되고, 상기 제2 그룹의 비아 플러그들(VP1")은 각각 상기 제1 그룹의 비아 플러그들(VP1') 사이의 영역들로부터 상기 제1 측벽(SW1) 또는 상기 제2 측벽(SW2)을 향하여 이동된(shifted) 위치들에 배치될 수 있다. 예를 들면, 상기 제1 그룹의 비아 플러그들(VP1')은 상기 제1 측벽(SW1)에 인접하도록 배치될 수 있고, 상기 제2 그룹의 비아 플러그들(VP1")은 상기 제2 측벽(SW2)에 인접하도록 배치될 수 있다. 즉, 상기 제1 비아 플러그들(VP1', VP1")은 도 3에 도시된 바와 같이 지그재그 형태로 배치될 수 있다.
본 발명의 일 실시예에서, 상기 제1 비아 플러그들(VP1', VP1")은 도 3에 도시된 바와 같이 y 방향에 평행한 바 형태의(bar-shaped) 금속 플러그들일 수 있다. 또한, 상기 제1 그룹의 비아 플러그들(VP1')의 양 단들은 도 3의 참조부호 "OL"에 의해 표시된 바와 같이 상기 y 방향과 교차하는 x 방향을 따라서 상기 제2 그룹의 비아 플러그들(VP1")의 양 단들과 중첩할 수 있다. 더 나아가서, 상기 제1 비아 플러그들(VP1', VP1")의 상면들 및 하면들은 각각 상기 하부 배선(M1)의 하면 및 상기 반도체 기판(2)의 표면(예를 들면, 소자분리막)에 접촉할 수 있다. 따라서, 상기 하부 배선(M1) 및 상기 반도체 기판(2) 사이의 높이에서 적어도 상기 x 방향에 평행한 방향을 따라 상기 수광 영역(3)으로부터 상기 광 블랙 영역(5)을 향하는 빛은 상기 제1 비아 플러그들(VP1', VP1")에 의해 완전히 차단될 수 있다.
상기 하부 배선(M1) 상에 상기 하부 배선(M1)의 길이 방향을 따라 복수개의 제2 배선들(M2), 즉 중간 배선들이 배치될 수 있다. 즉, 상기 중간 배선들(M2) 역시 상기 수광 영역(3) 및 상기 광 블랙 영역(5) 사이의 경계 영역을 따라 배열된다. 상기 중간 배선들(M2) 역시 상기 수광 영역(3)에 인접한 제1 측벽들(SW1) 및 상기 광 블랙 영역(5)에 인접한 제2 측벽들(SW2)을 구비한다. 상기 중간배선들(M2)은 금속배선들일 수 있다.
상기 중간 배선들(M2) 및 상기 하부 배선(M1) 사이에 복수개의 제2 비아 플러그들이 배치된다. 상기 제2 비아 플러그들은 상기 제1 비아 플러그들(VP1', VP1")과 동일한 형태로 배열된 금속 플러그들을 포함할 수 있다. 즉, 상기 제2 비아 플러그들 역시 제1 그룹의 비아 플러그들(VP2') 및 상기 제1 그룹의 비아 플러그들(VP2') 사이의 영역들로부터 상기 제1 측벽(SW1) 또는 상기 제2 측벽(SW2)을 향하여 이동된 위치들에 배치될 수 있다. 상기 제2 비아 플러그들(VP2', VP2")의 상면들 및 하면들은 각각 상기 중간 배선들(M2)의 하면들 및 상기 하부 배선(M1)의 상면에 접촉할 수 있다.
상기 중간 배선들(M2) 사이에 적어도 하나의 신호 라인이 제공될 수 있다. 예를 들면, 도 3 및 도 4에 도시된 바와 같이 2개의 인접한 중간 배선들(M2) 사이에 제1 및 제2 로우 신호 라인들(RSL1, RSL2)이 배치될 수 있다. 상기 제1 및 제2 로우 신호 라인들(RSL1, RSL2)은 상기 중간 배선들(M2)과 동일한 높이에 배치될 수 있다. 일 실시예에서, 상기 제1 및 제2 로우 신호 라인들(RSL1, RSL2)의 각각은 도 2의 리셋 라인(RL), 전송 라인(TL) 및 워드라인(WL)중 어느 하나에 대응할 수 있다.
상기 제1 및 제2 로우 신호 라인들(RSL1, RSL2)은 상기 x 방향으로 연장하여 수광 영역(3) 및 더미 화소 영역(5) 내의 화소들에 전기적으로 접속된다. 또한, 상기 제1 및 제2 로우 신호 라인들(RSL1, RSL2)은 상기 x 방향으로 연장하여 상기 광 블랙 영역 내의 상기 로우 제어 로직(9)에 전기적으로 접속된다.
상기 로우 신호 라인들(RSL1, RSL2)이 상기 중간 배선들(M2) 사이에 배치되는 경우에, 상기 로우 신호 라인들(RSL1, RSL2)은 상기 중간 배선들(M2)로부터 전기적으로 절연되어야 한다. 따라서, 상기 로우 신호 라인들(RSL1, RSL2)은 상기 중간 배선들(M2)로부터 일정 간격(S)만큼 이격된다. 이 경우에, 상기 로우 신호 라인들(RSL1, RSL2) 및 상기 중간 배선들(M2) 사이의 갭 영역들(G)이 절연막으로 채워질지라도, 상기 수광 영역(3) 내로 유입되는 외부의 빛의 일부가 상기 갭 영역들(G) 내의 절연막을 통하여 상기 광 블랙 영역(5) 내로 유입될 수 있다. 따라서, 이미지 센서의 성능을 더욱 개선시키기 위해서는 상기 갭 영역들(G)에 인접한 차광 패턴이 요구될 수 있다.
일 실시예에서, 상기 제1 로우 신호 라인(RSL1)의 일 측벽으로부터 연장하는 한 쌍의 제1 및 제2 더미 신호 패턴들(RSL1', RSL1")이 제공될 수 있고, 상기 제2 로우 신호 라인(RSL2)의 일 측벽으로부터 연장하는 한 쌍의 제1 및 제2 더미 신호 패턴들(RSL2', RSL2")이 제공될 수 있다. 상기 더미 신호 패턴들(RSL1', RSL1", RSL2', RSL2")은 상기 반도체 기판(2)의 표면에 평행한 방향으로 연장할 수 있다.
상기 제1 더미 신호 패턴들(RSL1', RSL2')은 상기 수광 영역(3) 내에 배치될 수 있고, 상기 제2 더미 신호 패턴들(RSL1", RSL2")은 상기 광 블랙 영역(5) 내에 배치될 수 있다. 이 경우에, 상기 더미 신호 패턴들(RSL1', RSL1", RSL2', RSL2")은 상기 갭 영역들(G)의 양 측부들을 완전히 덮기 위하여 상기 일정 간격(S; 즉, 상기 갭 영역들(G)의 폭에 해당)과 동일하거나 그 보다 큰 길이(L)를 가질 수 있다.
상기 더미 신호 패턴들(RSL1', RSL1", RSL2', RSL2")의 개수는 본 발명의 실시예들에 따라 변할 수 있다. 예를 들면, 상기 제1 로우 신호 라인(RSL1)으로부터 둘출하는 상기 제1 및 제2 더미 신호 패턴들(RSL1', RSL1")중 어느 하나만이 제공될 수 있다. 이와 마찬가지로, 상기 제2 로우 신호 라인(RSL2)으로부터 둘출하는 상기 제1 및 제2 더미 신호 패턴들(RSL2', RSL2")중 어느 하나만이 제공될 수 있다.
본 발명의 다른 실시예에서, 상기 중간 배선들(M2) 사이에 상기 제1 및 제2 로우 신호 라인들(RSL1, RSL2) 대신에 도 5에 도시된 바와 같이 하나의 단일 신호 라인(SL; a single signal line) 만이 배치될 수 있다. 이 경우에, 상기 수광 영역(3) 내의 상기 제1 더미 신호 패턴들(RSL1', RSL2')은 상기 단일 신호 라인(SL)의 양 측벽들로부터 연장할 수 있고, 상기 광 블랙 영역(5) 내의 상기 제2 더미 신호 패턴들(RSL1", RSL2") 역시 상기 단일 신호 라인(SL)의 양 측벽들로부터 연장할 수 있다. 상기 단일 신호 라인(SL)은 도 2의 리셋 라인(RL), 전송 라인(TL) 및 워드라인(WL)중 어느 하나에 대응할 수 있다. 이와는 다르게, 상기 단일 신호 라인(SL)은 도 2의 출력신호 라인(OSL)에 대응할 수 있다.
또 다른 실시예에서, 상기 단일 신호 라인(SL)의 일 측벽으로부터 돌출하는 상기 제1 및 제2 더미 신호 패턴들(RSL1', RSL1")중 어느 하나만이 제공될 수 있다. 이와 마찬가지로, 상기 단일 신호 라인(SL)의 다른 측벽으로부터 돌출하는 상기 제1 및 제2 더미 신호 패턴들(RSL2', RSL2")중 어느 하나만이 제공될 수 있다.
상기 더미 신호 패턴들(RSL1', RSL1", RSL2', RSL2")은 상기 로우 신호 라인들(RSL1, RSL2) 또는 상기 단일 신호 라인(SL)과 동일한 물질막으로 형성될 수 있다. 예를 들면, 상기 로우 신호 라인들(RSL1, RSL2) 또는 상기 단일 신호 라인(SL)은 금속 배선들일 수 있고, 상기 더미 신호 패턴들(RSL1', RSL1", RSL2', RSL2") 역시 금속 패턴들일 수 있다.
상기 중간 배선들(M2) 상에 상기 중간 배선들(M2)의 길이 방향을 따라 제3 배선(M3), 즉 상부 배선이 배치될 수 있다. 즉, 상기 상부 배선들(M3) 역시 상기 수광 영역(3) 및 상기 광 블랙 영역(5) 사이의 경계 영역을 따라 배열된다. 상기 상부 배선(M3)은 금속배선일 수 있다.
상기 상부 배선(M3) 및 상기 중간 배선들(M2) 사이에 복수개의 제3 비아 플러그들이 배치된다. 상기 제3 비아 플러그들은 상기 제1 및 제2 비아 플러그들(VP1', VP1", VP2', VP2")과 동일한 형태로 배열된 금속 플러그들을 포함할 수 있다. 즉, 상기 제3 비아 플러그들 역시 제1 그룹의 비아 플러그들(VP3') 및 상기 제1 그룹의 비아 플러그들(VP3') 사이의 영역들로부터 상기 제1 측벽(SW1) 또는 상기 제2 측벽(SW2)을 향하여 이동된 위치들에 배치될 수 있다. 상기 제3 비아 플러그들(VP3', VP3")의 상면들 및 하면들은 각각 상기 상부 배선(M3)의 하면 및 상기 중간 배선들(M2)의 상면들에 접촉할 수 있다.
상기 상부 배선(M3)은 연장하여 상기 광 블랙 영역(5)을 덮을 수 있다. 즉, 상기 상부 배선(M3)은 상기 광 블랙 영역(5) 상에 조사되는 외부의 빛을 차단하는 역할을 할 수 있다.
상술한 바와 같이, 수광 영역(3) 및 광 블랙 영역(5) 사이의 경계 영역을 따라서 적층된 배선들 사이에 지그재그 형태로 배열된 비아 플러그들이 배치된다. 따라서, 수광 영역(3) 내로 유입된 빛이 광 블랙 영역(5) 내로 조사되는 것을 차단시키는 효율을 극대화시킬 수 있다. 또한, 상기 비아 플러그들은 서로 이격된다. 따라서, 광 블랙 영역 내의 모스 트랜지스터들의 특성을 개선시키기 위한 수소 열처리 공정 동안 상기 비아 플러그들 사이의 영역들을 통하여 광 블랙 영역 내로 수소의 공급이 용이하다. 즉, 상기 비아 플러그들은 수소 패시베이션(hydrogen passivation) 효과의 저하 없이 광 차단 효과를 극대화시킬 수 있다.
이상 본 발명이 상술한 실시예들을 예로 하여 설명되었으나, 본 발명은 상기 실시예들에 한정되지 않으며 본 발명의 기술적 사상 내에서 여러가지의 변형이 가능함은 명백하다.
1: 이미지 센서
2: 반도체 기판
3: 메인 화소 영역(수광 영역)
5: 더미 화소 영역
7: 화소 어레이 영역
9: 로우 제어 로직
11: 칼럼 제어 로직
12: 주변회로 영역
RSL: 로우 신호 라인
CSL: 칼럼 신호 라인
IF: 경계 영역
RL: 리셋 라인
TL: 전송 라인
WL: 워드 라인
OSL: 출력 신호 라인
PD: 광소자
M1: 제1 배선
M2: 제2 배선
M3: 제3 배선
VP1', VP1": 제1 비아 플러그
VP2', VP2": 제2 비아 플러그
VP3', VP3": 제3 비아 플러그
RSL1', RSL1", RSL2', RSL2": 더미 신호 패턴

Claims (10)

  1. 수광 영역 및 광 블랙 영역을 갖는 반도체 기판;
    상기 수광 영역 및 상기 광 블랙 영역 사이의 경계 영역을 따라 배치되고, 상기 수광 영역에 인접한 제1 측벽 및 상기 광 블랙 영역에 인접한 제2 측벽을 갖는 배선;
    수직적으로 상기 배선과 상기 반도체 기판 사이 및 평면적으로 상기 제1 측벽과 상기 경계 영역 사이에 배치되고, 상기 배선의 길이 방향을 따라 서로 이격되어 배열된 복수개의 제1 그룹의 비아 플러그들; 및
    수직적으로 상기 배선과 상기 반도체 기판 사이 및 평면적으로 상기 제2 측벽과 상기 경계 영역 사이에 배치되고, 상기 배선의 길이 방향을 따라 서로 이격되어 배열된 복수개의 제2 그룹의 비아 플러그들을 포함하되,
    서로 인접한 상기 제1 그룹의 비아 플러그들 사이에 제1 공간들이 정의되고, 서로 인접한 상기 제2 그룹의 비아 플러그들 사이에 제2 공간들이 정의되고,
    상기 배선의 길이 방향에 수직한 방향에서, 상기 제1 공간들이 상기 제2 그룹의 비아 플러그들과 각각 중첩되고, 상기 제2 공간들이 상기 제1 그룹의 비아 플러그들과 각각 중첩되도록, 상기 제1 그룹의 비아 플러그들은 상기 제2 그룹의 비아 플러그들로부터 상기 배선의 길이 방향으로 시프트되는 이미지 센서.
  2. 제1항에 있어서, 상기 제1 및 제2 그룹의 비아 플러그들은 평면도로부터 보여질 때 상기 배선의 길이 방향과 평행한 바 형태의 플러그들(bar-shaped plugs)인 이미지 센서.
  3. 수광 영역 및 광 블랙 영역을 갖는 반도체 기판;
    상기 수광 영역 및 상기 광 블랙 영역 사이의 경계 영역을 따라 배치되고, 상기 수광 영역에 인접한 제1 측벽 및 상기 광 블랙 영역에 인접한 제2 측벽을 갖는 배선;
    상기 배선 및 상기 반도체 기판 사이에 배치되고, 상기 배선의 길이 방향으로 배열된 복수개의 제1 그룹의 비아 플러그들; 및
    상기 배선 및 상기 반도체 기판 사이에 배치되고, 상기 배선의 길이 방향으로 배열된 복수개의 제2 그룹의 비아 플러그들을 포함하되,
    상기 제2 그룹의 비아 플러그들은 각각 상기 제1 그룹의 비아 플러그들 사이의 영역들로부터 상기 제1 및 제2 측벽들중 어느 하나를 향하여 이동된(shifted) 위치들에 배치되고,
    상기 제1 및 제2 그룹의 비아 플러그들은 서로 이격되고, 상기 제1 그룹의 비아 플러그들의 양 단들은 상기 배선의 길이 방향에 수직한 방향을 따라서 상기 제2 그룹의 비아 플러그들의 양 단들과 중첩하는 이미지 센서.
  4. 수광 영역 및 광 블랙 영역을 갖는 반도체 기판;
    상기 수광 영역 및 상기 광 블랙 영역 사이의 경계 영역을 따라 배치되고, 상기 수광 영역에 인접한 제1 측벽 및 상기 광 블랙 영역에 인접한 제2 측벽을 갖는 배선;
    상기 배선 및 상기 반도체 기판 사이에 배치되고, 상기 배선의 길이 방향으로 배열된 복수개의 제1 그룹의 비아 플러그들; 및
    상기 배선 및 상기 반도체 기판 사이에 배치되고, 상기 배선의 길이 방향으로 배열된 복수개의 제2 그룹의 비아 플러그들을 포함하되,
    상기 제2 그룹의 비아 플러그들은 각각 상기 제1 그룹의 비아 플러그들 사이의 영역들로부터 상기 제1 및 제2 측벽들중 어느 하나를 향하여 이동된(shifted) 위치들에 배치되고,
    상기 배선은 연장하여 상기 광 블랙 영역을 덮는 이미지 센서.
  5. 제1항에 있어서, 상기 수광 영역은 화소 어레이 영역의 중심 영역을 포함하고, 상기 광 블랙 영역은 상기 화소 어레이 영역의 가장자리 영역을 포함하는 이미지 센서.
  6. 제1항에 있어서, 상기 배선은 금속 배선을 포함하는 이미지 센서.
  7. 수광 영역 및 광 블랙 영역을 갖는 반도체 기판;
    상기 수광 영역 및 상기 광 블랙 영역 사이의 경계 영역을 따라 배치되고, 상기 수광 영역에 인접한 제1 측벽 및 상기 광 블랙 영역에 인접한 제2 측벽을 갖는 적어도 두 개의 배선들;
    상기 배선들 및 상기 반도체 기판 사이에 배치되고, 상기 배선들의 길이 방향으로 배열된 복수개의 제1 그룹의 비아 플러그들;
    상기 배선들 및 상기 반도체 기판 사이에 배치되고, 상기 배선들의 길이 방향으로 배열된 복수개의 제2 그룹의 비아 플러그들;
    상기 배선들과 동일한 높이에 배치되고 상기 배선들 사이의 영역을 관통하여 상기 수광 영역으로부터 상기 광 블랙 영역으로 연장하는 적어도 하나의 신호 라인; 및
    상기 신호 라인의 양 측벽들중 적어도 어느 하나로부터 상기 반도체 기판의 표면에 평행한 수평 방향으로 연장하고 상기 제1 측벽 또는 상기 제2 측벽에 인접한 적어도 하나의 더미 신호 패턴을 포함하는 이미지 센서.
  8. 제7항에 있어서, 상기 제2 그룹의 비아 플러그들은 각각 상기 제1 그룹의 비아 플러그들 사이의 영역들로부터 상기 제1 및 제2 측벽들중 어느 하나를 향하여 이동된(shifted) 위치들에 배치된 이미지 센서.
  9. 제7항에 있어서, 상기 더미 신호 패턴은 상기 배선들 및 상기 신호 라인 사이의 간격과 동일하거나 그 보다 큰 길이를 갖는 이미지 센서.
  10. 제7항에 있어서, 상기 배선들, 상기 적어도 하나의 신호 라인 및 상기 더미 신호 패턴은 금속막을 포함하는 이미지 센서.
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