KR20090085955A - 이미지 센서 - Google Patents
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Abstract
이미지 센서가 제공된다. 이미지 센서는 반도체 기판 내에 형성된 광전 변환부, 반도체 기판 상에 형성된 층간 절연막, 층간 절연막 상에 형성된 다수개의 구조물로, 각 구조물은 절연 기둥, 절연 기둥 상에 형성된 금속 배선 및 금속 배선 및 절연 기둥의 양 측면에 형성된 스페이서를 포함하고, 다수개의 구조물은 서로 종 방향으로 소정 간격씩 이격되어 형성된 다수개의 구조물 및 다수개의 구조물 사이를 매립하고 다수개의 구조물 상부를 덮도록 형성된 메탈간 절연막을 포함한다.
이미지 센서, 크로스 토크
Description
본 발명은 이미지 센서에 관한 것으로 보다 상세하게는 화소간 크로스토크를 개선한 이미지 센서에 관한 것이다.
이미지 센서(image sensor)는 광학 영상을 전기 신호로 변환시키는 소자이다. 최근 들어, 컴퓨터 산업과 통신 산업의 발달에 따라 디지털 카메라, 캠코더, PCS(Personal Communication System), 게임 기기, 경비용 카메라, 의료용 마이크로 카메라, 로보트 등 다양한 분야에서 성능이 향상된 이미지 센서의 수요가 증대되고 있다.
이미지 센서의 단위 화소는 입사광을 광전 변환하여 광량에 대응하는 전하를 광전 변환부에 축적한 후, 읽기 동작(read-out operation)을 통해서 영상 신호를 재생하게 된다. 그러나, 입사광이 입사된 해당 단위 화소의 광전 변환부에 축적되지 않고, 인접한 소자(element)에 영향을 미칠 수 있다. 예를 들어, CCD(Charge Coupled Device)의 경우에는 포토 다이오드의 하부 및 측부에서 생성된 전하가 수직 전송 CCD 채널로 주입되어 스미어(smear) 현상이 발생될 수 있다. 또한, CMOS 이미지 센서의 경우에는 생성된 전하가 인접 화소의 광전 변환부로 이동, 축적되어 화소간 크로스토크(pixel crosstalk)가 유발될 수 있다.
화소간 크로스토크는 마이크로 렌즈 및/또는 컬러 필터를 통과하여 입사된 광이 서로 다른 굴절률을 갖는 층간 절연막으로 이루어진 다층 구조 또는 불균일한 막의 표면에서 굴절되어 형성되는 굴절광이나, 금속 배선의 상면 또는 측면에서 반사되어 형성된 반사광에 의해 해당 단위 화소가 아닌 인접한 단위 화소의 광전 변환부로 전달되는 것이다.
크로스토크가 발생하면, 흑백 이미지 센서의 경우에는 해상도가 떨어지므로 화상의 왜곡이 발생될 수 있다. 또한, 레드(red), 그린(green), 블루(blue)에 의한 컬러 필터 어레이(Color Filter Array; CFA)를 사용하는 컬러 이미지 센서의 경우에는, 파장이 긴 레드 입사광에 의한 크로스토크의 가능성이 크고, 이에 따라 색조(tint) 불량이 나타날 수 있다. 또한, 화면상의 인접 화소가 뿌옇게 번지는 블루밍(blooming) 현상이 나타날 수 있다.
본 발명이 해결하고자 하는 과제는 화소간 크로스토크를 개선한 이미지 센서를 제공하는 데 있다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 이미지 센서는 반도체 기판 내에 형성된 광전 변환부, 상기 반도체 기판 상에 형성된 층간 절연막, 상기 층간 절연막 상에 형성된 다수개의 구조물로, 상기 각 구조물은 절연 기둥, 상기 절연 기둥 상에 형성된 금속 배선 및 상기 금속 배선 및 상기 절연 기둥의 양 측면에 형성된 스페이서를 포함하고, 상기 다수개의 구조물은 서로 종 방향으로 소정 간격씩 이격되어 형성된 다수개의 구조물 및 상기 다수개의 구조물 사이를 매립하고 상기 다수개의 구조물 상부를 덮도록 형성된 메탈간 절연막을 포함한다.
상기 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 이미지 센서는 반도체 기판 내에 형성된 광전 변환부, 상기 반도체 기판 상에 형성된 층간 절연막, 상기 층간 절연막 상에 형성된 다수개의 제1 구조물로, 상기 각 제1 구조물은 상기 층간 절연막의 상부로 돌출되어 형성된 제1 절연 기둥, 상기 제1 절연 기둥 상에 형성된 제1 금속 배선 및 상기 제1 금속 배선과 상기 제1 절연 기둥의 양 측면에 형성된 제1 스페이서를 포함하며, 상기 다수개의 제1 구조물은 횡 방향으로 소정 간격씩 서로 이격되어 형성된 다수개의 제1 구조물, 상기 다수개의 제1 구조물이 형성된 층간 절연막 상에 상기 층간 절연막 및 상기 다수개의 제1 구조물을 덮도록 형성된 메탈간 절연막 및 상기 메탈간 절연막 상에 형성된 다수개의 제2 구조물로, 상기 각 제2 구조물은 상기 메탈간 절연막의 상부로 돌출되어 형성된 제2 절연 기둥, 상기 제2 절연 기둥 상에 형성된 제2 금속 배선 및 상기 제2 금속 배선 및 상기 제2 절연 기둥의 양 측면에 형성된 제2 스페이서를 포함하며, 상기 다수개의 제2 구조물은 횡 방향으로 소정 간격씩 서로 이격도어 형성된 다수개의 제2 구조물을 포함한다.
상기 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 이미지 센서는 반도체 기판 내에 인접하여 다수개의 광전 변환부, 상기 반도체 기판 상에 상기 반도체 기판을 덮도록 형성되며, 상기 각 광전 변환부의 적어도 일부 상에 대응되도록 위치한 다수개의 리세스를 구비하는 절연막, 상기 절연막의 인접한 두 리세스 사이에 정의되는 절연막의 상면에 형성된 금속 배선으로, 상기 금속 배선의 양 측면은 인접한 두 리세스의 측면에 각각 정렬되도록 형성된 금속 배선 및 상기 금속 배선 양 측면 및 상기 금속 배선의 양 측면에 정렬된 상기 두 리세스의 측면에 형성된 스페이서를 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
상기한 바와 같은 이미지 센서에 따르면 다음과 같은 효과가 있다.
본 발명의 일 실시예에 따른 이미지 센서는, 층간 절연막 및 제1 메탈간 절연막보다 굴절률이 작은 물질로 형성된 제1 및 제2 스페이서를 구비한다. 제1 및 제2 스페이서는 마이크로 렌즈를 통해 입사된 빛이 인접한 광전 변환부로 크로스토크 되는 양을 줄여준다. 즉, 본 발명의 일 실시예에서는 같이 제1 및 제2 스페이서를 형성하되, 층간 절연막, 제1 및 제2 메탈간 절연막보다 굴절률이 작은 물질로 형성한다. 따라서, 해당 단위 화소로 입사되지 않고 인접 단위 화소로 입사되는 빛의 양이 줄어들게 되어 화소간 크로스토크가 줄어들 수 있다.
또한, 본 발명의 일 실시예에 따른 이미지 센서에서는 제1 및 제2 금속 배선의 측면뿐 아니라, 제1 및 제2 금속 배선과 인접한 층간 절연막 및 제1 메탈간 절연막까지 연장되어 제1 및 제2 스페이서가 형성된다. 따라서, 금속 배선들 사이의 공간을 통해 인접한 광전 변환부로 크로스토크 되는 양을 보다 감소시킬 수 있다.
즉, 본 발명의 일 실시예에 따른 이미지 센서에 따르면, 화소간 크로크토크가 줄어들게 되어 이미지 재현 특성이 향상된 이미지 센서를 제조할 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참고하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따 라서, 몇몇 실시예들에서 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다.
하나의 소자(elements)가 다른 소자와 "연결된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 연결된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓 여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 발명의 일 실시예에 따른 이미지 센서는 CCD(Charge Coupled Device)와 CMOS 이미지 센서를 포함한다. 여기서, CCD는 CMOS 이미지 센서에 비해 잡음(noise)이 적고 화질이 우수하지만, 고전압을 요구하며 공정 단가가 비싸다. CMOS 이미지 센서는 구동 방식이 간편하고 다양한 스캐닝(scanning) 방식으로 구현 가능하다. 또한, 신호 처리 회로를 단일칩에 집적할 수 있어 제품의 소형화가 가능하며, CMOS 공정 기술을 호환하여 사용할 수 있어 제조 단가를 낮출 수 있다. 전력 소모 또한 매우 낮아 배터리 용량이 제한적인 제품에 적용이 용이하다. 따라서, 이하에서는 본 발명의 이미지 센서로 CMOS 이미지 센서를 예시하여 설명한다. 그러나, 본 발명의 기술적 사상은 그대로 CCD에도 적용될 수 있음은 물론이다.
이하 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 이미지 센서를 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 이미지 센서의 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 이미지 센서는 액티브 픽셀 센서 어레이(active pixel sensor array, APS arrray)(10), 타이밍 제너레이터(timing generator)(20), 로우 디코더(row decoder)(30), 로우 드라이버(row driver)(40), 상관 이중 샘플러(Correlated Double Sampler, CDS)(50), 아날로그 디지털 컨버터(Analog to Digital Converter, ADC)(60), 래치부(latch)(70) 및 컬 럼 디코더(column decoder)(80) 등을 포함한다.
액티브 픽셀 센서 어레이(10)는 2차원적으로 배열된 다수의 단위 화소를 포함한다. 다수의 단위 화소들은 광학 영상을 전기 신호로 변환하는 역할을 한다. 액티브 픽셀 센서 어레이(10)는 로우 드라이버(40)로부터 화소 선택 신호(ROW), 리셋 신호(RST), 전하 전송 신호(TG) 등 다수의 구동 신호를 수신하여 구동된다. 또한, 변환된 전기적 신호는 수직 신호 라인를 통해서 상관 이중 샘플러(50)에 제공된다.
타이밍 제너레이터(20)는 로우 디코더(30) 및 컬럼 디코더(80)에 타이밍(timing) 신호 및 제어 신호를 제공한다.
로우 드라이버(40)는 로우 디코더(30)에서 디코딩된 결과에 따라 다수의 단위 화소들을 구동하기 위한 다수의 구동 신호를 액티브 픽셀 센서 어레이(10)에 제공한다. 일반적으로 매트릭스 형태로 단위 화소가 배열된 경우에는 각 행별로 구동 신호를 제공한다.
상관 이중 샘플러(50)는 액티브 픽셀 센서 어레이(10)에 형성된 전기 신호를 수직 신호 라인을 통해 수신하여 유지(hold) 및 샘플링한다. 즉, 특정한 기준 전압 레벨(이하, '잡음 레벨(noise level)')과 형성된 전기적 신호에 의한 전압 레벨(이하, '신호 레벨')을 이중으로 샘플링하여, 잡음 레벨과 신호 레벨의 차이에 해당하는 차이 레벨을 출력한다.
아날로그 디지털 컨버터(60)는 차이 레벨에 해당하는 아날로그 신호를 디지털 신호로 변환하여 출력한다.
래치부(70)는 디지털 신호를 래치(latch)하고, 래치된 신호는 컬럼 디코 더(80)에서 디코딩 결과에 따라 순차적으로 영상 신호 처리부(도면 미도시)로 출력된다.
도 2는 본 발명의 일 실시예에 따른 이미지 센서의 단위 화소의 회로도이다.
도 2를 참조하면, 이미지 센서의 단위 화소(100)는 광전 변환부(110), 전하 검출부(120), 전하 전송부(130), 리셋부(140), 증폭부(150) 및 선택부(160)를 포함한다. 본 발명의 일 실시예에서는 단위 화소(100)가 도 2에서와 같이 4개의 트랜지스터 구조로 이루어진 경우를 도시하고 있으나, 5개의 트랜지스터 구조로 이루어질 수도 있다.
광전 변환부(110)는 입사광을 흡수하여, 광량에 대응하는 전하를 축적하는 역할을 한다. 광전 변환부(110)는 포토 다이오드(photo diode), 포토 트랜지스터(photo transistor), 포토 게이트(photo gate), 핀드 포토 다이오드(Pinned Photo Diode; PPD) 및 이들의 조합이 가능하다.
전하 검출부(120)는 플로팅 확산 영역(FD; Floating Diffusion region)이 주로 사용되며, 광전 변환부(110)에서 축적된 전하를 전송받는다. 전하 검출부(120)는 기생 커패시턴스를 갖고 있기 때문에, 전하가 누적적으로 저장된다. 전하 검출부(120)는 증폭부(150)의 게이트에 전기적으로 연결되어 있어, 증폭부(150)를 제어한다.
전하 전송부(130)는 광전 변환부(110)에서 전하 검출부(120)로 전하를 전송한다. 전하 전송부(130)는 일반적으로 1개의 트랜지스터로 이루어지며, 전하 전송 신호(TG)에 의해 제어된다.
리셋부(140)는 전하 검출부(120)를 주기적으로 리셋시킨다. 리셋부(140)의 소스는 전하 검출부(120)에 연결되고, 드레인은 Vdd에 연결된다. 또한, 리셋 신호(RST)에 응답하여 구동된다.
증폭부(150)는 단위 화소(100) 외부에 위치하는 정전류원(도면 미도시)과 조합하여 소스 팔로워 버퍼 증폭기(source follower buffer amplifier) 역할을 하며, 전하 검출부(120)의 전압에 응답하여 변하는 전압이 수직 신호 라인(162)으로 출력된다. 소스는 선택부(160)의 드레인에 연결되고, 드레인은 Vdd에 연결된다.
선택부(160)는 행 단위로 읽어낼 단위 화소(100)를 선택하는 역할을 한다. 선택 신호(ROW)에 응답하여 구동되고, 소스는 수직 신호 라인(162)에 연결된다.
또한, 전하 전송부(130), 리셋부(140), 선택부(160)의 구동 신호 라인(131, 141, 161)은 동일한 행에 포함된 단위 화소들이 동시에 구동되도록 행 방향(수평 방향)으로 연장된다.
도 3은 본 발명의 일 실시예에 따른 이미지 센서의 단면도이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 이미지 센서는 반도체 기판(101), 반도체 기판(101)에 형성된 다수개의 단위 화소를 포함한다. 다수개의 단위 화소는 각각 광전 변환부(110), 전하 검출부(120), 전하 전송부(130)을 포함한다.
반도체 기판(101)은 제1 도전형(예를 들어, N형)일 수 있다. 반도체 기판(101) 내에는 활성 영역을 정의하는 소자 분리 영역(102)이 형성될 수 있다. 소자 분리 영역(102)은 일반적으로 LOCOS(LOCal Oxidation of Silicon)방법을 이용한 FOX(Field OXide) 또는 STI(Shallow Trench Isolation)가 될 수 있다. 또한, 소자 분리 영역(102)의 하부에는 제2 도전형(예를 들어, P형)의 분리웰(미도시)이 형성될 수도 있다.
광전 변환부(110)는 반도체 기판(101) 내에 형성된 P+형의 피닝층(pinning layer; 112) 및 N형의 포토 다이오드(114)를 포함한다.
피닝층(112)은 반도체 기판(101)의 상부 영역에서 열적으로 생성된 EHP(Electron-Hole Pair)를 줄임으로써 암전류를 줄이는 역할을 하며, 포토 다이오드(114)는 각 파장의 입사광에 대응하여 생성된 전하가 축적된다.
전하 검출부(120)는 반도체 기판(101) 내에 형성되어, 광전 변환부(110)에서 축적된 전하를 전하 전송부(130)를 통해서 전송받는다. 전하 전송부(130)는 게이트 절연막, 게이트 전극, 스페이서를 포함할 수 있다.
다수개의 단위 화소가 형성된 반도체 기판(101) 상에는 층간 절연막(210)이 형성된다. 층간 절연막(210)은 반도체 기판(101)에 형성된 다수개의 단위 화소, 즉 광전 변환부(110), 전하 전송부(130), 전하 검출부(120) 등을 덮도록 형성될 수 있다. 층간 절연막(210)은 예를 들어, FOX(Flowable OXide), HDP(High Density Plasma), TOSZ(Tonen SilaZene), SOG(Spin On Glass), USG(Undoped Silica Glass) 등의 실리콘 산화막이 사용될 수 있다.
한편, 층간 절연막(210)의 일부는 상부로 돌출되어 제1 절연 기둥(316)을 형성한다. 제1 절연 기둥(316)은 광전 변환부(110)의 주변부, 즉 인접한 광전 변환부(110)들의 사이의 영역에 형성된다. 층간 절연막(210) 상부로 돌출된 제1 절연 기둥(316)들이 다수개 형성됨으로써, 층간 절연막(210)에는 인접한 두개의 제1 절연 기둥(316)에 의해 정의되는 다수개의 리세스가 형성된다. 이 때, 제1 절연 기둥(316)의 상면을 층간 절연막(210)의 상면으로 정의한다. 한편, 리세스는 도 3에 도시된 바와 같이, 전하 전송부(130)와 최대한 인접한 깊이까지 형성될 수 있다. 본 발명에서 리세스의 깊이(l1)는 제1 스페이서(318)의 깊이와 밀접한 영향이 있기 때문에, 리세스의 깊이(l1)는 깊을수록 좋다. 즉, 전하 전송부(130)를 보호하기 위한 최소한의 높이(m1)만이 남도록 층간 절연막(210)에 리세스가 형성될 수 있다. 그러나, 이에 제한되지 않으며, 리세스는 반도체 기판(101) 상부까지 연장되어 형성될 수도 있다. 광전 변환부(110)가 형성된 반도체 기판(101) 상에는 도 3에는 도시되지 않았지만, 배리어막 및/또는 반사방지막이 형성된다. 따라서, 리세스를 반도체 기판(101)까지 연장하여도 광전 변환부(110)를 보호할 수 있다. 즉, 리세스의 깊이는 소자를 보호하는 한도 내에서 공정 조건에 따라 적절히 조절할 수 있다.
제1 절연 기둥(316)의 상면, 즉, 층간 절연막(210)의 상면에는 제1 금속 배선(312)이 형성된다. 제1 금속 배선(312)으로는 예를 들어, Al, TiN, Ti, Cu 등이 사용될 수 있으며, 이들을 포함하는 다층 금속 배선이 사용될 수도 있다. 그러나, 이에 제한되지 않음은 물론이다. 제1 금속 배선(312)의 양 측면은 제1 절연 기둥(316)의 양 측면에 정렬되어 형성된다. 즉, 제1 금속 배선(312)의 양 측면은 인접하여 형성된 리세스들의 측면에 정렬된다. 한편, 제1 금속 배선(312) 상면에는 제1 마스크층(314)이 형성되어 있을 수 있다.
제1 금속 배선(312)과 제1 절연 기둥(316) 측면에는 제1 스페이서(318)가 형 성된다. 즉, 제1 스페이서(318)는 제1 금속 배선(312)의 양 측면 및 제1 금속 배선(312)의 양 측면에 정렬된 두 리세스의 측면에 형성된다. 제1 스페이서(318)는 층간 절연막(210) 및 상부에 형성되는 제1 및 제2 메탈간 절연막(230, 250)보다 굴절률이 작은 물질로 형성된다. 제1 스페이서(318)는 절연막일 수 있으며 예를 들어, FLARE, SiLK, FLAC(fluorinated amorphous silicon), fluoro polymer 및 porous silica layer oxide를 포함하는 그룹에서 선택된 하나 또는 그 조합일 수 있다. 그러나, 이에 제한되지 않음은 물론이다.
제1 절연 기둥(316), 제1 금속 배선(312) 및 제1 스페이서(318)는 제1 구조물(310)을 구성하며, 제1 구조물(310)은 다수개가 형성될 수 있다. 다수개의 제1 구조물(310)은 횡 방향으로 소정 간격씩 서로 이격되어 형성되는데, 다수개의 제1 구조물(310)은 각각 광전 변환부(110) 둘레의 적어도 일 면을 둘러싸도록 형성될 수 있다.
제1 구조물(310)이 형성된 층간 절연막(210) 상에는 제1 구조물(310)을 덮도록 제1 메탈간 절연막(230)이 형성된다. 제1 메탈간 절연막(230)은 예를 들어, FOX(Flowable OXide), HDP(High Density Plasma), TOSZ(Tonen SilaZene), SOG(Spin On Glass), USG(Undoped Silica Glass) 등의 실리콘 산화막이 사용될 수 있다.
한편, 제1 메탈간 절연막(230)의 일부는 상부로 돌출되어 제2 절연 기둥(336)을 형성한다. 제2 절연 기둥(336)은 제1 절연 기둥(316) 상부에 정렬되도록 형성될 수 있다. 이 때, 제1 메탈간 절연막(230) 상부로 돌출된 제2 절연 기둥(336)들이 다수개 형성됨으로써, 제1 메탈간 절연막(230)에는 인접한 두개의 제2 절연 기둥(336)에 의해 정의되는 다수개의 리세스가 형성된다. 이 때, 제2 절연 기둥(336)의 상면을 제1 메탈간 절연막(230)의 상면으로 정의한다. 한편, 리세스는 도 3에 도시된 바와 같이, 제2 금속 배선(332)와 최대한 인접한 깊이까지 형성될 수 있다. 본 발명에서 리세스의 깊이(l2)는 제2 스페이서(338)의 깊이와 밀접한 영향이 있기 때문에, 리세스의 깊이(l2)는 깊을수록 좋다. 이 때, 제1 메탈간 절연막(230)에는 제2 금속 배선(332)과 최소한의 간격(m2)만이 남는 깊이(ㅣ2)로 리세스가 형성될 수 있다. 제2 절연 기둥(336)의 상면, 즉, 제1 메탈간 절연막(230)의 상면에는 제2 금속 배선(332)이 형성된다. 제2 금속 배선(332)은 예를 들어, Al, TiN, Ti, Cu 등이 사용될 수 있으며, 이들을 포함하는 다층 금속 배선이 사용될 수도 있다. 그러나, 이에 제한되지 않음은 물론이다. 제2 금속 배선(332)의 양 측면은 제2 절연 기둥(336)의 양 측면에 정렬되어 형성된다. 즉, 제2 금속 배선(332)의 양 측면은 인접하여 형성된 리세스의 측면에 정렬된다. 한편, 제2 금속 배선(332) 상면에는 제2 마스크층(334)이 형성되어 있을 수 있다.
제2 금속 배선(332)과 제2 절연 기둥(336) 측면에는 제2 스페이서(338)가 형성될 수 있다. 즉, 제2 스페이서(338)는 제2 금속 배선(332)의 양 측면 및 제2 금속 배선(332)의 양 측면에 정렬된 두 리세스의 측면에 형성된다. 제2 스페이서(338)는 제1 메탈간 절연막(230) 및 상부에 형성되는 제2 메탈간 절연막(250)보다 굴절률이 작은 물질로 형성된다. 제2 스페이서(338)는 절연막일 수 있으며 예를 들어, FLARE, SiLK, FLAC(fluorinated amorphous silicon), fluoro polymer 및 porous silica layer oxide를 포함하는 그룹에서 선택된 하나 또는 그 조합일 수 있다. 그러나, 이에 제한되지 않음은 물론이다.
제2 절연 기둥(336), 제2 금속 배선(332) 및 제2 스페이서(338)는 제2 구조물(330)을 구성하며, 제2 구조물(330)은 다수개가 형성될 수 있다. 다수개의 제2 구조물(330)은 횡 방향으로 소정 간격씩 서로 이격되어 형성되는데, 다수개의 제2 구조물(330)은 각각 제1 구조물(310) 상부에 정렬되어 형성될 수 있다.
제2 구조물(330)이 형성된 제1 메탈간 절연막(230) 상에는 제2 메탈간 절연막(250)이 형성되어, 상부가 평탄화되어 있을 수 있다. 여기서, 도 3에서는 제1 및 제2 구조물(310, 330)이 종 방향으로 정렬된 도면만을 도시하였지만, 이에 제한되지 않으며, 두개 이상의 다층의 구조물, 즉 3층 이상의 배선층이 형성될 수 있음은 물론이다.
메탈간 절연막(310) 상에는 컬러 필터(510)가 형성된다. 컬러 필터(510)는 레드(red), 그린(green), 블루(blue)가 베이어(Bayer) 형으로 배치된 컬러 필터(510)가 사용될 수 있다. 베이어형은 사람의 눈이 가장 민감하게 반응하여 정확도가 요구되는 그린(green) 컬러 필터(510)가 전체 컬러 필터(510)의 반이 되도록 배열하는 방식이다. 그러나, 컬러 필터(510)의 배열은 다양하게 변형될 수 있다.
컬러 필터(510) 상부의 광전 변환부(110)에 대응되는 위치에는 마이크로 렌즈(530)가 형성된다. 마이크로 렌즈(530)는 예를 들어, TMR 계열의 수지 및 MFR 계열의 수지로 형성될 수 있다. 마이크로 렌즈(530)는 광전 변환부(110) 이외의 영역으로 입사하는 빛의 경로를 변경하여 광전 변환부(110) 영역으로 빛을 모아준다.
또한, 컬러 필터(510)와 마이크로 렌즈(530) 사이에는 평탄화층(520)이 형성 될 수 있으며, 평탄화층(520)은 예를 들어, 열경화성수지로 형성될 수 있다.
본 발명의 일 실시예에 따른 이미지 센서는, 층간 절연막(210) 및 제1 메탈간 절연막(230)보다 굴절률이 작은 물질로 형성된 제1 및 제2 스페이서(318, 338)를 구비한다. 제1 및 제2 스페이서(318, 338)는 마이크로 렌즈(530)를 통해 입사된 빛이 인접한 광전 변환부(110)로 크로스토크 되는 양을 줄여준다.
자세히 설명하면, 빛이 서로 다른 매질을 통과할 때에 그 경계면에서 빛의 일부는 반사되고, 나머지 빛은 투과한다. 즉, 빛이 제1 매질 및 제2 매질을 통과할 때에 제1 매질과 제2 매질의 경계면에서 빛의 일부는 반사하며, 나머지는 제1 매질에서 제2 매질로 투과된다. 이 때, 제1 매질 및 제2 매질의 굴절률과 제1 매질과 제2 매질의 경계면에서의 빛의 반사율의 관계는 다음과 같다.
반사율 = ((n1-n2)/(n1+n2))2
여기서, n1은 제1 매질의 굴절률이고, n2는 제2 매질의 굴절률이다. 위의 식에서 알 수 있는 것처럼, 제1 매질과 제2 매질의 굴절률의 차이가 클수록 제1 매질과 제2 매질의 경계면에서의 빛의 반사율은 커지게 된다.
따라서, 마이크로 렌즈(530)로 입사한 빛이 층간 절연막(210), 제1 및 제2 메탈간 절연막(230, 250) 등을 지나 제1 및 제2 스페이서(318, 338)로 입사되는 경우, 층간 절연막(210), 제1 및 제2 메탈간 절연막(230, 250) 등과 제1 및 제2 스페이서(318, 338)의 굴절률의 차이가 크므로, 반사율이 커지게 된다. 따라서, 층간 절연막(210), 제1 및 제2 메탈간 절연막(230, 250)과 제1 및 제2 스페이서(318, 338)의 경계면에서 반사되는 빛의 양이 훨씬 많아지게 된다.
따라서, 본 발명의 일 실시예에서와 같이 제1 및 제2 스페이서(318, 338)를 형성하되, 층간 절연막(210), 제1 및 제2 메탈간 절연막(230, 250)보다 굴절률이 작은 물질로 형성하면, 해당 단위 화소로 입사되지 않고 인접 단위 화소로 입사되는 빛의 양이 줄어들게 되어 화소간 크로스토크가 줄어들게 된다.
또한, 본 발명의 일 실시예에 따른 이미지 센서에서는 제1 및 제2 금속 배선(312, 332)의 측면뿐 아니라, 제1 및 제2 금속 배선(312, 332)과 인접한 층간 절연막(210) 및 제1 메탈간 절연막(230)까지 연장되어 제1 및 제2 스페이서(318, 338)가 형성된다. 따라서, 금속 배선들 사이의 공간을 통해 인접한 광전 변환부(110)로 크로스토크 되는 양을 보다 감소시킬 수 있다.
구체적으로 살펴보면, 제1 및 제2 금속 배선(312, 332)만이 크로스토크의 배리어 역할을 할 경우, 제1 금속 배선(312)과 전하 전송부(130) 사이의 간격(n1)과 제1 금속 배선(312)과 제2 금속 배선 사이의 간격(n2)을 통해 빛이 인접한 화소로 빠져나간다. 그러나, 본 발명의 일 실시예에서와 같이, 제1 및 제2 스페이서(318, 338)를 사용할 경우, 간격이 제1 절연 기둥(316)의 높이(l1) 및 제2 절연 기둥(336)의 높이(l2)만큼이 영역을 지나는 빛은 제1 및 제2 스페이서(318, 338)에 의해 반사된다. 따라서, 전하 전송부(130)와 제1 구조물(310) 사이의 간격(m1) 및 제1 구조물(310)과 제2 구조물(330) 사이의 간격(m2)을 통해서만 빛이 인접한 화소로 빠져나가게 된다. 즉, 인접한 화소로 빠져나가는 빛의 양이 현저히 줄어들게 된다. 또한, 층간 절연막(210) 및 제1 메탈간 절연막(230)의 리세스의 깊이를 보다 깊게 할 경우, 인접한 화소로 빠져나가는 작은 양의 빛 마저도 차단할 수 있다.
즉, 본 발명의 일 실시예에 따른 이미지 센서에 따르면, 화소간 크로크토크가 줄어들게 되어 이미지 재현 특성이 향상된 이미지 센서를 제조할 수 있다.
이하, 도 3 내지 도 10을 참조하여, 본 발명의 일 실시예에 따른 이미지 센서의 제조 방법을 설명한다. 도 4 내지 도 10은 본 발명의 일 실시예에 따른 이미지 센서의 제조 방법을 설명하기 위한 도면들이다.
우선, 도 4를 참조하면, 반도체 기판(101) 상에 광전 변환부(110) 및 층간 절연막(210)을 형성한다.
먼저, 반도체 기판(101)에 소자 분리 영역(102)을 형성하여, 활성 영역(미도시)를 정의한다. 이어서, 활성 영역(미도시) 상에 불순물을 이온 주입하여, 포토 다이오드(112)와 피닝층(114)을 포함하는 광전 변환부(110)를 형성하고, 전하 검출부(120) 및 전하 전송부(130), 리셋부(도 2의 140 참조), 증폭부(도 2의 150 참조) 및 선택부(도2의 160 참조)에 해당하는 트랜지스터를 형성한다. 이어서, 반도체 기판(101)의 전면을 덮으며 트랜지스터들이 형성되지 않은 빈 공간을 채우도록 층간 절연막(210)을 형성한다. 층간 절연막(210)을 형성한 후에는 상부를 평탄화하는 공정, 예를 들어, 화학적 기계적 평탄화 공정(Chemical Mechanical Polishing; CMP) 등을 진행하여 상부를 평탄화할 수 있다.
이어서, 도 5를 참조하면, 층간 절연막(210) 상에 제1 금속막(312a) 및 제1 마스크층(314)을 형성한다.
이 때, 제1 마스크층(314)은 형성하고자 하는 금속 배선의 형상대로 형성하며, 제1 금속막(312a) 및 층간 절연막(210)의 일부를 식각하기에 충분한 두께로 형 성한다.
이어서, 도 6을 참조하면, 제1 마스크층(314)을 식각마스크로 제1 금속막(도 5의 312a) 및 층간 절연막(210)의 일부를 식각하여 제1 금속 배선(312) 및 제1 절연 기둥(316)을 형성한다. 이 때, 제1 마스크층(314)이 일부 남아있을 수 있다.
제1 절연 기둥(316)은 층간 절연막(210)이 일부 식각되면서, 제1 금속 배선(312) 하부에 형성된다. 즉, 층간 절연막(210)은 제1 금속 배선(312)들 사이에 리세스(320)를 갖게 된다. 즉, 전하 전송부(130)를 보호하기 위한 최소한의 높이(m1)까지 층간 절연막(210)을 남기고, 그 상부까지 리세스(320)를 형성할 수 있다. 그러나, 이에 제한되지 않으며, 광전 변환부(110) 상부까지 연장되어 형성될 수도 있다. 즉, 반도체 기판(101) 및/또는 트랜지스터들 상에 식각정지막 등이 형성되어 있는 경우, 반도체 기판(101) 상면까지 식각을 진행할 수도 있다. 층간 절연막(210)의 리세스 깊이(l1)는 제1 절연 기둥(316)의 높이와 같으며, 이것은 깊을수록 좋다. 즉, 공정 조건 등에 따라, 소자에 영향이 없는 한에서 층간 절연막(210)을 최대한 식각하여 리세스(320)를 형성한다.
이어서, 도 7을 참조하면, 제1 금속 배선(312) 및 제1 절연 기둥(316)의 양 측면에 제1 스페이서(318)를 형성한다.
즉, 제1 스페이서(318)는 제1 금속 배선(312)의 측면 및 제1 금속 배선(312)의 측면과 정렬되는 인접한 리세스(320)들의 측면에 형성될 수 있다. 제1 스페이서(318)는 층간 절연막(210) 및/또는 후속 공정에서 형성될 제1 및 제2 메탈간 절연막(230, 250)보다 굴절률이 작은 물질로 형성될 수 있다. 여기서, 제1 금속 배 선(312), 제1 절연 기둥(316) 및 제1 스페이서(318)는 제1 구조물(310)을 구성한다.
이어서, 도 8을 참조하면, 다수개의 제1 구조물(310)이 형성된 층간 절연막(210) 상에 제1 메탈간 절연막(230)을 형성한다.
제1 메탈간 절연막(230)은 제1 스페이서(318)보다 굴절률이 작은 물질로 형성한다. 제1 메탈간 절연막(230)을 형성한 후에는 상부를 평탄화하는 공정, 예를 들어, CMP 공정 등을 진행하여 상부를 평탄화할 수 있다.
이어서, 도 9를 참조하면, 제1 메탈간 절연막(230) 상에 제2 금속 배선(332) 및 제2 절연 기둥(336)을 형성한다.
구체적으로, 제2 금속 배선(332)을 형성하고, 제2 금속 배선(332) 사이에 노출된 제1 메탈간 절연막(230)을 식각하여 리세스(340)를 형성하면, 제2 금속 배선(332) 하부의 제2 메탈간 절연막(250)은 제2 절연 기둥(336)을 형성한다. 즉, 제1 메탈간 절연막(230) 상부로 돌출된 제2 절연 기둥(336)들이 다수개 형성됨으로써, 제1 메탈간 절연막(230)에는 인접한 두개의 제2 절연 기둥(336)에 의해 정의되는 다수개의 리세스(340)가 형성된다. 이 때, 제2 절연 기둥(336)의 상면을 제1 메탈간 절연막(230)의 상면으로 정의한다. 제2 절연 기둥(336)은 제1 절연 기둥(316) 상부에 정렬되도록 형성되는데, 리세스는 도 3에 도시된 바와 같이, 제1 구조물(310)과 최대한 인접한 깊이까지 형성될 수 있다. 본 발명에서 리세스의 깊이(l2)는 제2 스페이서(338)의 깊이와 밀접한 영향이 있기 때문에, 리세스의 깊이(l2)는 깊을수록 좋다. 이 때, 리세스는 제2 금속 배선(332)과 최소한의 간 격(m2) 만을 남기는 깊이(ㅣ2)로 형성될 수 있다.
이어서, 도 10을 참조하면, 제2 금속 배선(332) 및 제2 절연 기둥(336) 양 측면에 제2 스페이서(338)를 형성한다.
즉, 제2 스페이서(338)는 제2 금속 배선(332)의 측면 및 제2 금속 배선(332)의 측면과 정렬되는 인접한 리세스(340)들의 측면에 형성될 수 있다. 제2 스페이서(338)는 층간 절연막(210), 제1 메탈간 절연막 및/또는 후속 공정에서 형성될 제2 메탈간 절연막(250)보다 굴절률이 작은 물질로 형성될 수 있다. 여기서, 제1 금속 배선(312), 제1 절연 기둥(316) 및 제1 스페이서(318)는 제1 구조물(310)을 구성한다.
이어서, 다시 도 3을 참조하면, 다수개의 제1 구조물(310)이 형성된 층간 절연막(210) 상에 제2 메탈간 절연막(250)을 형성하고, 제2 메탈간 절연막(250) 상에 컬러 필터(280) 및 마이크로 렌즈(290)를 형성한다.
우선, 다수개의 제1 구조물(310)이 형성된 층간 절연막(210) 상에 제2 메탈간 절연막(250)을 형성한다. 제2 메탈간 절연막(250)은 제1 스페이서(318)보다 굴절률이 작은 물질로 형성한다. 제2 메탈간 절연막(250)을 형성한 후에는 상부를 평탄화하는 공정, 예를 들어, CMP 공정 등을 진행하여 상부를 평탄화할 수 있다.
이어서, 제2 메탈간 절연막(250) 상부에 컬러 필터(510)를 형성한다. 컬러 필터(510)는 레드, 그린, 블루를 베이어 형으로 배치할 수 있다. 이어서, 컬러 필터(510) 상부에 평탄화층(520)을 형성할 수 있다. 평탄화층(520)은 컬러 필터(510)를 형성한 상면의 평탄화를 위하여 형성되며, 열경화성수지로 형성될 수 있다. 따 라서, 열경화성수지를 스핀온 코팅 등의 방법으로 형성한 후, 열을 가하여 경화시켜 형성할 수 있다. 이어서, 평탄화층(520) 상부의 광전 변환부(110)에 대응되는 위치에 마이크로 렌즈(530)를 형성한다.
도 11은 본 발명의 일 실시예에 따른 이미지 센서를 포함하는 프로세서 기반 시스템을 나타내는 개략도이다.
도 11을 참조하면, 프로세서 기반 시스템(600)은 CMOS 이미지 센서(610)의 출력 이미지를 처리하는 시스템이다. 시스템(600)은 컴퓨터 시스템, 카메라 시스템, 스캐너, 기계화된 시계 시스템, 네비게이션 시스템, 비디오폰, 감독 시스템, 자동 포커스 시스템, 추적 시스템, 동작 감시 시스템, 이미지 안정화 시스템 등을 예시할 수 있으나, 이에 제한되는 것은 아니다.
컴퓨터 시스템 등과 같은 프로세서 기반 시스템(600)은 버스(605)를 통해 입출력(I/O) 소자(630)와 커뮤니케이션할 수 있는 마이크로프로세서 등과 같은 중앙 정보 처리 장치(CPU)(620)를 포함한다. CMOS 이미지 센서(610)는 버스(605) 또는 다른 통신 링크를 통해서 시스템과 커뮤니케이션할 수 있다. 또, 프로세서 기반 시스템(600)은 버스(605)를 통해 CPU(620)와 커뮤니케이션할 수 있는 RAM(640), 플로피디스크 드라이브(650) 및/또는 CD ROM 드라이브(655), 및 포트(660)을 더 포함할 수 있다. 포트(660)는 비디오 카드, 사운드 카드, 메모리 카드, USB 소자 등을 커플링하거나, 또 다른 시스템과 데이터를 통신할 수 있는 포트일 수 있다. CMOS 이미지 센서(610)는 CPU, 디지털 신호 처리 장치(DSP) 또는 마이크로프로세서 등과 함께 집적될 수 있다. 또, 메모리가 함께 집적될 수도 있다. 물론 경우에 따라서는 프로세서와 별개의 칩에 집적될 수도 있다.
이상 첨부된 도면을 참고하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 일 실시예에 따른 이미지 센서의 블록도이다.
도 2는 본 발명의 일 실시예에 따른 이미지 센서의 단위 화소의 회로도이다.
도 3은 본 발명의 일 실시예에 따른 이미지 센서의 단면도이다.
도 4 내지 도 10은 본 발명의 일 실시예에 따른 이미지 센서의 제조 방법을 설명하기 위한 도면들이다.
도 11은 본 발명의 일 실시예에 따른 이미지 센서를 포함하는 프로세서 기반 시스템을 나타내는 개략도이다.
(도면의 주요부분에 대한 부호의 설명)
100: 단위 화소 101: 반도체 기판
102: 소자 분리 영역 110: 광전 변환부
112: 캡핑층 114: 포토 다이오드
120: 전하 검출부 130: 전하 전송부
210: 층간 절연막 230: 제1 메탈간 절연막
250: 제2 메탈간 절연막 310: 제1 구조물
312: 제1 금속 배선 314: 제1 마스크층
316: 제1 절연 기둥 318: 제1 스페이서
320, 340: 리세스 330: 제2 구조물
332: 제2 금속 배선 334: 제2 마스크층
336: 제2 절연 기둥 338: 제2 스페이서
510: 컬러 필터 520: 평탄화층
530: 마이크로 렌즈 600: 프로세서 기반 시스템
605: 버스 610: CMOS 이미지 센서
620: 중앙 정보 처리 장치 630: I/O 소자
640: RAM 650: 플로피디스크 드라이브
655: CD ROM 드라이브 660: 포트
Claims (21)
- 반도체 기판 내에 형성된 광전 변환부;상기 반도체 기판 상에 형성된 층간 절연막;상기 층간 절연막 상에 형성된 다수개의 구조물로, 상기 각 구조물은 절연 기둥, 상기 절연 기둥 상에 형성된 금속 배선 및 상기 금속 배선 및 상기 절연 기둥의 양 측면에 형성된 스페이서를 포함하고, 상기 다수개의 구조물은 서로 종 방향으로 소정 간격씩 이격되어 형성된 다수개의 구조물; 및상기 다수개의 구조물 사이를 매립하고 상기 다수개의 구조물 상부를 덮도록 형성된 메탈간 절연막을 포함하는 이미지 센서.
- 제 1항에 있어서,상기 각 스페이서는 상기 층간 절연막 및 상기 메탈간 절연막보다 굴절률이 작은 물질인 이미지 센서.
- 제 2항에 있어서,상기 층간 절연막 및 상기 메탈간 절연막은 실리콘 산화막인 이미지 센서.
- 제 2항에 있어서,상기 스페이서는 FLARE, SiLK, FLAC(fluorinated amorphous silicon), fluoro polymer 및 porous silica layer oxide를 포함하는 그룹에서 선택된 하나 또는 그 조합인 이미지 센서.
- 제 1항에 있어서,상기 메탈간 절연막 상부에 형성되며, 상기 광전 변환부 상부에 대응되도록 위치한 마이크로 렌즈를 더 포함하는 이미지 센서.
- 제 1항에 있어서,상기 각 구조물은 상기 광전 변환부 둘레의 적어도 일 면을 둘러싸도록 형성된 이미지 센서.
- 제 1항에 있어서,상기 각 절연 기둥은 상기 층간 절연막 또는 상기 메탈간 절연막이 연장되어 형성된 이미지 센서.
- 제 1항에 있어서,상기 금속 배선 상부에 형성된 마스크층을 더 포함하는 이미지 센서.
- 반도체 기판 내에 형성된 광전 변환부;상기 반도체 기판 상에 형성된 층간 절연막;상기 층간 절연막 상에 형성된 다수개의 제1 구조물로, 상기 각 제1 구조물은 상기 층간 절연막의 상부로 돌출되어 형성된 제1 절연 기둥, 상기 제1 절연 기둥 상에 형성된 제1 금속 배선 및 상기 제1 금속 배선과 상기 제1 절연 기둥의 양 측면에 형성된 제1 스페이서를 포함하며, 상기 다수개의 제1 구조물은 횡 방향으로 소정 간격씩 서로 이격되어 형성된 다수개의 제1 구조물;상기 다수개의 제1 구조물이 형성된 층간 절연막 상에 상기 층간 절연막 및 상기 다수개의 제1 구조물을 덮도록 형성된 메탈간 절연막; 및상기 메탈간 절연막 상에 형성된 다수개의 제2 구조물로, 상기 각 제2 구조물은 상기 메탈간 절연막의 상부로 돌출되어 형성된 제2 절연 기둥, 상기 제2 절연 기둥 상에 형성된 제2 금속 배선 및 상기 제2 금속 배선 및 상기 제2 절연 기둥의 양 측면에 형성된 제2 스페이서를 포함하며, 상기 다수개의 제2 구조물은 횡 방향으로 소정 간격씩 서로 이격도어 형성된 다수개의 제2 구조물을 포함하는 이미지 센서.
- 제 9항에 있어서,상기 제1 및 제2 스페이서는 상기 층간 절연막 및 상기 메탈간 절연막보다 굴절률이 작은 물질인 이미지 센서.
- 제 10항에 있어서,상기 층간 절연막 및 상기 메탈간 절연막은 실리콘 산화막인 이미지 센서.
- 제 10항에 있어서,상기 스페이서는 FLARE, SiLK, FLAC(fluorinated amorphous silicon), fluoro polymer 및 porous silica layer oxide를 포함하는 그룹에서 선택된 하나 또는 그 조합인 이미지 센서.
- 제 9항에 있어서,상기 다수개의 제1 구조물은 상기 광전 변환부 둘레의 적어도 일 면을 둘러싸도록 형성된 이미지 센서.
- 제 9항에 있어서,상기 다수개의 제2 구조물은 상기 광전 변환부 둘레의 적어도 일 면을 둘러싸도록 형성된 이미지 센서.
- 제 9항에 있어서,상기 제1 절연 기둥은 상기 층간 절연막이 연장되어 형성되고, 상기 제2 절연 기둥은 상기 메탈간 절연막이 연장되어 형성된 이미지 센서.
- 제 9항에 있어서,상기 제1 및 제2 금속 배선 상부에 각각 형성된 제1 및 제2 마스크층을 더 포함하는 이미지 센서.
- 반도체 기판 내에 인접하여 다수개의 광전 변환부;상기 반도체 기판 상에 상기 반도체 기판을 덮도록 형성되며, 상기 각 광전 변환부의 적어도 일부 상에 대응되도록 위치한 다수개의 리세스를 구비하는 절연막;상기 절연막의 인접한 두 리세스 사이에 정의되는 절연막의 상면에 형성된 금속 배선으로, 상기 금속 배선의 양 측면은 인접한 두 리세스의 측면에 각각 정렬되도록 형성된 금속 배선; 및상기 금속 배선 양 측면 및 상기 금속 배선의 양 측면에 정렬된 상기 두 리세스의 측면에 형성된 스페이서를 포함하는 이미지 센서.
- 제 17항에 있어서,상기 스페이서는 상기 절연막보다 굴절률이 작은 물질인 이미지 센서.
- 제 18항에 있어서,상기 절연막은 실리콘 산화막인 이미지 센서.
- 제 18항에 있어서,상기 스페이서는 FLARE, SiLK, FLAC(fluorinated amorphous silicon), fluoro polymer 및 porous silica layer oxide를 포함하는 그룹에서 선택된 하나 또는 그 조합인 이미지 센서.
- 제 17항에 있어서,상기 금속 배선은 인접하여 형성된 광전 변환부 사이에 형성되는 이미지 센서.
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|---|---|---|---|
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