KR100822797B1 - 이미지 센서의 화소 어레이 영역, 그 구조체 및 그 제조방법 - Google Patents

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Abstract

이미지 센서의 화소 어레이 영역, 그 구조체 및 그 제조방법을 제공한다. 이 화소 어레이 영역은 행들 및 열들을 따라 2차원적으로 배열된 복수개의 화소들을 갖는다. 상기 화소들의 각각은 광소자, 상기 광소자에 직렬연결된 적어도 하나의 스위칭 소자 및 상기 광소자 및 전원 사이에 개재된 바이패스 소자를 구비한다. 상기 광소자 및 상기 바이패스 소자 사이의 포텐샬 장벽은 상기 광소자 및 상기 적어도 하나의 스위칭소자 사이의 포텐샬 장벽보다 낮다. 이에 따라, 상기 광소자 내에 과잉전하들이 생성될지라도, 상기 과잉 전하들은 상기 바이패스 소자를 통하여 상기 전원으로 흐른다. 결과적으로, 상기 광소자 내의 과잉전하들이 상기 스위칭 소자를 통하여 출력단(output port)으로 흐르거나 상기 광소자와 인접한 다른 화소들 내로 주입되는 것을 방지할 수 있다. 따라서, 이미지 센서의 블루밍 현상 및 오동작을 억제시킬 수 있다.

Description

이미지 센서의 화소 어레이 영역, 그 구조체 및 그 제조방법{Pixel array region of an image sensor, structure thereof and fabrication method thereof}
도 1은 본 발명에 따른 화소 어레이 영역의 등가회로도이다.
도 2는 본 발명에 따른 화소 어레이 영역의 일 부분을 보여주는 평면도이다.
도 3a는 도 2의 Ⅰ-Ⅰ에 따라 취해진 단면도이다.
도 3b는 도 2의 Ⅱ-Ⅱ에 따라 취해진 단면도이다.
도 4a는 도 2의 Ⅰ-Ⅰ에 따라 취해진 전자들에 대한 포텐샬 준위(potential level)를 보여주는 다이아그램이다.
도 4b는 도 2의 Ⅱ-Ⅱ에 따라 취해진 전자들에 대한 포텐샬 준위를 보여주는 다이아그램이다.
도 5a 내지 도 7a는 도 2의 Ⅰ-Ⅰ에 따라 본 발명에 따른 화소들의 제조방법을 설명하기 위한 단면도들이다.
도 5b 내지 도 7b는 도 2의 Ⅱ-Ⅱ에 따라 본 발명에 따른 화소들의 제조방법을 설명하기 위한 단면도들이다.
본 발명은 반도체소자, 그 구조체 및 그 제조방법에 관한 것으로, 특히 이미지 센서의 화소 어레이 영역, 그 구조체 및 그 제조방법에 관한 것이다.
고체 이미지 센서(solid-state image sensor)는 카메라 등에 널리 사용된다. 상기 고체 이미지 센서는 2차원적으로 배열된 복수개의 화소들(pixels)을 구비하고, 상기 화소들의 각각은 광 다이오드(photo diode) 또는 모스형 전하결합소자(MOS-type charge coupled device)를 채택한다. 이러한 고체 이미지 센서들은 블루밍(blooming)이라고 알려진 문제에 취약하다. 상기 블루밍은 적어도 하나의 화소 내에서 입사광(incident light)에 의해 생성된 전하들의 수가 상기 화소의 전하 저장 능력(charge storage capacity)을 초과할 때 발생하는 문제점이다. 이러한 과잉 전하들은 인접한 화소 또는 인접한 활성영역으로 주입되어 상기 이미지 센서의 성능(performance)을 저하시킨다.
상기 블루밍을 방지하기 위한 고체 이미지 센서가 미국특허 제5,349,215호에 "고체 이미지 센서의 블루밍 방지 구조(antiblooming structure for solid-state image sensor)"라는 제목으로 개시되어 있다. 상기 미국특허 제5,349,215호에 따르면, 상기 이미지 센서의 각 화소들은 한 쌍의 전하결합소자들, 즉 제1 및 제2 전하결합소자들을 포함한다. 상기 제1 및 제2 전하결합소자들 사이에 제1 장벽이 개재되고, 상기 제1 및 제2 전하결합소자들의 일 측에 수평 오버플로우 드레인이 배치된다. 또한, 상기 제2 전하결합소자 및 이와 인접한 또 다른 화소 사이에 제2 장벽이 개재된다. 상기 제2 전하결합소자 및 상기 수평 오버플로우 드레인 사이에 상기 제2 장벽보다 깊은 포텐샬을 갖는 오버플로우 장벽이 배치되는 반면에, 상기 제1 전하결합소자 및 상기 수평 오버플로우 드레인 사이에는 어떠한 오버플로우 장벽도 개재되지 않는다. 여기서, 상기 제1 장벽은 상기 오버플로우 장벽처럼 상기 제2 장벽보다 깊은 포텐샬을 갖는다. 따라서, 상기 제1 전하결합소자 내에서 생성된 과잉전하들은 상기 제2 전하결합소자로 주입되어 블루밍을 방지할 수 있다. 그러나, 상기 제2 전하결합소자의 전하저장층이 전기적으로 플로팅된 경우에, 상기 블루밍을 방지하는 데 한계가 있을 수 있다.
본 발명이 이루고자 하는 기술적 과제는 블루밍을 방지하기에 적합한 고성능 이미지 센서의 화소 어레이 영역을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 블루밍을 방지하기에 적합한 고성능 이미지 센서의 화소 어레이 영역의 구조체를 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 블루밍을 방지하기에 적합한 고성능 이미지 센서의 화소 어레이 영역의 제조방법을 제공하는 데 있다.
상기 기술적 과제들을 달성하기 위하여 본 발명은 이미지 센서의 화소 어레이 영역들, 그 구조체들 및 그 제조방법들을 제공한다.
본 발명의 일 양태에 따르면, 화소 어레이 영역이 제공된다. 이 화소 어레이 영역은 행들 및 열들을 따라 2차원적으로 배열된 복수개의 화소들을 포함한다. 상기 화소들의 각각은 광소자, 상기 광소자에 직렬접속된 적어도 하나의 스위칭 소자 및 상기 광소자와 접속된 일 단자(one terminal)를 갖는 바이패스 소자를 포함한 다. 상기 바이패스 소자의 타 단자(the other terminal)는 전원(power supply)에 접속된다.
상기 광소자는 광 다이오드인 것이 바람직하다.
상기 적어도 하나의 스위칭 소자는 상기 광소자에 직렬접속된 전송 트랜지스터, 리셋 트랜지스터, 센싱 트랜지스터 및 풀업 트랜지스터를 포함하는 것이 바람직하다. 상기 전송 트랜지스터 및 상기 리셋 트랜지스터 사이의 제1 노드는 상기 센싱 트랜지스터의 게이트 전극에 전기적으로 접속되고, 상기 리셋 트랜지스터 및 상기 센싱 트랜지스터 사이의 제2 노드는 상기 전원에 전기적으로 접속된다. 이에 더하여, 상기 각 행들 내에 배열된 상기 리셋 트랜지스터들의 게이트 전극들은 리셋 라인에 전기적으로 접속된다. 또한, 상기 각 행들 내에 배열된 상기 전송 트랜지스터들의 게이트 전극들은 상기 리셋 라인과 평행한 전송 라인에 전기적으로 접속된다. 더 나아가서, 상기 각 행들 내에 배열된 상기 풀업 트랜지스터들의 게이트 전극들은 상기 리셋 라인과 평행한 워드 라인에 전기적으로 접속된다.
상기 바이패스 소자는 저항체일 수 있다. 상기 광소자 및 상기 저항체 사이의 포텐샬 장벽은 상기 광소자 및 상기 스위칭 소자 사이의 포텐샬 장벽보다 낮은 것이 바람직하다.
이와는 달리, 상기 바이패스 소자는 더미 게이트 전극을 갖는 모스 트랜지스터일 수도 있다. 상기 모스 트랜지스터의 소오스 영역 및 드레인 영역은 각각 상기 광소자 및 상기 전원에 접속된다. 상기 더미 게이트 전극은 플로팅되거나 접지단자(ground terminal)에 접속될 수 있다.
본 발명의 다른 양태에 따르면, 화소 어레이 영역의 구조체가 제공된다. 이 구조체는 반도체기판에 행들 및 열들을 따라 2차원적으로 배열된 복수개의 화소들을 포함한다. 상기 화소들의 각각은 상기 반도체기판의 소정영역에 형성되어 활성영역을 한정하는 소자분리막을 포함한다. 상기 활성영역은 제1 활성영역, 상기 제1 활성영역으로부터 연장된 제2 활성영역 및 상기 제1 활성영역으로부터 연장된 제3 활성영역을 포함한다. 상기 제3 활성영역은 상기 제1 활성영역에 인접한 또 하나의(another) 화소 내의 상기 제2 활성영역에 연결된다. 상기 제1 활성영역에 광소자가 배치된다. 상기 제2 활성영역에 적어도 하나의 스위칭 소자가 배치된다. 또한, 상기 제3 활성영역에 바이패스 소자가 배치된다.
상기 광소자는 상기 제1 활성영역의 표면에 형성된 제1 도전형의 불순물 영역과 상기 제1 도전형의 불순물 영역의 바닥 및 측벽을 둘러싸는 제2 도전형의 웰 영역을 구비하는 광 다이오드인 것이 바람직하다. 상기 제1 도전형 및 제2 도전형은 각각 P형 및 N형일 수 있다. 이와는 반대로, 상기 제1 도전형 및 제2 도전형은 각각 N형 및 P형일 수도 있다.
상기 적어도 하나의 스위칭 소자는 상기 제2 활성영역에 직렬로 형성된 전송 트랜지스터, 리셋 트랜지스터, 센싱 트랜지스터 및 풀업 트랜지스터를 포함할 수 있다. 이 경우에, 상기 풀업 트랜지스터는 상기 제2 활성영역의 상부를 가로지르는 풀업 게이트 전극을 갖고, 상기 전송 트랜지스터는 상기 풀업 게이트 전극 및 상기 제1 활성영역 사이의 상기 제2 활성영역의 상부를 가로지르는 전송 게이트 전극을 갖는다. 상기 전송 게이트 전극은 상기 제1 활성영역에 인접하도록 배치된다. 또 한, 상기 리셋 트랜지스터는 상기 전송 게이트 전극 및 상기 풀업 게이트 전극 사이의 상기 제2 활성영역의 상부를 가로지르는 리셋 게이트 전극을 갖고, 상기 센싱 트랜지스터는 상기 풀업 게이트 전극 및 상기 리셋 게이트 전극 사이의 상기 제2 활성영역의 상부를 가로지르는 센싱 게이트 전극을 갖는다. 상기 센싱 게이트 전극은 상기 전송 게이트 전극 및 상기 리셋 게이트 전극 사이의 상기 제2 활성영역과 제1 국부배선을 통하여 전기적으로 접속된다. 이에 더하여, 상기 제3 활성영역은 상기 제3 활성영역에 인접한 화소 내에 형성된 상기 리셋 게이트 전극 및 상기 센싱 게이트 전극 사이의 제2 활성영역에 연결된다.
상기 바이패스 소자는 상기 제3 활성영역에 형성된 저항체일 수 있다. 이 경우에, 상기 광소자 및 상기 저항체 사이의 포텐샬 장벽은 상기 광소자 및 상기 전송 트랜지스터 사이의 포텐샬 장벽보다 낮은 것이 바람직하다.
이와는 달리, 상기 바이패스 소자는 모스 트랜지스터일 수도 있다. 상기 모스 트랜지스터는 상기 제3 활성영역의 상부를 가로지르는 더미 게이트 전극을 포함한다. 상기 더미 게이트 전극은 플로팅되거나 접지단자에 접속될 수 있다.
본 발명의 또 다른 양태에 따르면, 제1 도전형의 반도체기판에 행들 및 열들을 따라 2차원적으로 배열된 복수개의 화소들을 갖는 이미지 센서의 화소 어레이 영역의 제조방법이 제공된다. 이 방법은 상기 반도체기판의 소정영역에 소자분리막을 형성하는 것을 포함한다. 상기 소자분리막은 상기 각 화소들 내에 제1 활성영역, 상기 제1 활성영역으로부터 연장된 제2 활성영역, 및 상기 제1 활성영역으로부터 연장되어 상기 제1 활성영역에 인접한 다른 하나의(another) 화소 내의 상기 제 2 활성영역에 연결된 제3 활성영역을 한정한다. 상기 제1 활성영역에 제2 도전형의 웰 영역을 형성한다. 상기 제1 활성영역의 표면에 상기 웰 영역에 의해 둘러싸여진 제1 도전형의 불순물 영역을 형성한다. 상기 제2 활성영역에 상기 웰 영역에 직렬접속된 전송 트랜지스터, 리셋 트랜지스터, 센싱 트랜지스터 및 풀업 트랜지스터를 형성한다. 상기 전송 트랜지스터는 상기 제1 활성영역에 인접하도록 형성한다. 상기 전송 트랜지스터, 상기 리셋 트랜지스터, 상기 센싱 트랜지스터 및 상기 풀업 트랜지스터는 각각 상기 제2 활성영역의 상부를 가로지르는 전송 게이트 전극, 리셋 게이트 전극, 센싱 게이트 전극 및 풀업 게이트 전극을 갖도록 형성한다. 상기 제3 활성영역은 상기 다른(the other) 화소 내에 형성된 상기 리셋 게이트 전극 및 상기 센싱 게이트 전극 사이의 제2 활성영역에 연결된다. 상기 전송 트랜지스터, 상기 리셋 트랜지스터, 상기 센싱 트랜지스터 및 상기 풀업 트랜지스터를 갖는 반도체기판의 전면 상에 층간 절연막을 형성한다. 상기 층간절연막을 패터닝하여 상기 전송 게이트 전극 및 상기 리셋 게이트 전극 사이의 상기 제2 활성영역과 상기 센싱 게이트 전극을 노출시키는 콘택홀들을 형성한다. 상기 층간 절연막 상에 제1 국부배선을 형성한다. 상기 제1 국부배선은 상기 콘택홀들을 통하여 상기 센싱 게이트 전극을 상기 전송 게이트 전극 및 상기 리셋 게이트 전극 사이의 상기 제2 활성영역에 전기적으로 연결시킨다.
상기 제1 및 제2 도전형들은 각각 P형 및 N형인 것이 바람직하다. 이 경우에, 상기 전송 트랜지스터, 상기 리셋 트랜지스터, 상기 센싱 트랜지스터 및 상기 풀업 트랜지스터는 N채널 모스 트랜지스터인 것이 바람직하다.
상기 전송 트랜지스터, 상기 리셋 트랜지스터, 상기 센싱 트랜지스터 및 상기 풀업 트랜지스터의 형성 전에, 상기 제2 활성영역의 표면 및 상기 제3 활성영역의 표면에 각각 제1 이온주입 공정 및 제2 이온주입 공정을 추가로 실시할 수 있다. 상기 제1 이온주입 공정이 실시된 상기 제2 활성영역은 상기 제2 이온주입 공정이 실시된 상기 제3 활성영역의 포텐샬 장벽보다 더 높은 포텐샬 장벽을 갖는 것이 바람직하다.
상기 전송 게이트 전극, 상기 리셋 게이트 전극, 상기 센싱 게이트 전극 및 상기 풀업 게이트 전극을 형성하는 동안, 상기 제3 활성영역의 상부를 가로지르는 더미 게이트 전극이 형성될 수도 있다. 이에 더하여, 상기 소자분리막을 형성하는 동안 상기 제1 내지 제3 활성영역들과 이격된 제4 활성영역이 추가로 한정될 수 있다. 상기 제4 활성영역은 P형 불순물로 도우핑되어 접지단자에 접속된 픽업 영역의 역할을 한다. 상기 더미 게이트 전극 및 상기 제4 활성영역은 상기 콘택홀들을 형성하는 동안 노출된다. 상기 노출된 더미 게이트 전극 및 상기 노출된 제4 활성영역은 상기 제1 국부배선을 형성하는 동안 상기 층간 절연막 상에 형성되는 제2 국부배선을 통하여 서로 전기적으로 접속된다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다.
도 1은 본 발명에 따른 화소 어레이 영역의 등가회로도이다.
도 1을 참조하면, 화소 어레이 영역(50)은 행들 및 열들을 따라 2차원적으로 배열된 복수개의 화소들(P11, P12, ..., P1n, ..., Pm1, ..., 및 Pmn)을 포함한다. 상기 화소들의 각각은 광소자(PD; photo device)를 구비한다. 상기 광소자로서 광 다이오드(photo diode)가 널리 채택된다. 상기 광 다이오드는 P형 불순물 영역 및 N형 불순물 영역을 갖는다. 상기 광 다이오드에 입사광(incident light)이 조사되면, 상기 광 다이오드의 P형 불순물 영역 및 N형 불순물 영역 내에 각각 홀들 및 전자들이 생성된다.
상기 광소자(PD)는 적어도 하나의 스위칭 소자에 접속된다. 상기 적어도 하나의 스위칭 소자는 상기 광소자에 직렬 접속된 전송 트랜지스터(TTF; transfer transistor), 리셋 트랜지스터(TR; reset transistor), 센싱 트랜지스터(TS; sensing transistor) 및 풀업 트랜지스터(TPU; pull-up transistor)를 포함할 수 있다. 상기 전송 트랜지스터(TTF)및 상기 리셋 트랜지스터(TR) 사이의 제1 노드(N1)는 상기 센싱 트랜지스터(TS)의 게이트 전극에 접속된다. 또한, 상기 리셋 트랜지스터(TR) 및 상기 센싱 트랜지스터(TS) 사이의 제2 노드(N2)는 전원(power supply; VDD)에 접속된다. 상기 광소자(PD)가 P형 불순물 영역 및 N형 불순물 영역을 갖는 광 다이오드라면, 상기 전송 트랜지스터, 상기 리셋 트랜지스터, 상기 센싱 트랜지스터 및 상기 풀업 트랜지스터는 모두 엔모스 트랜지스터인 것이 바람직하다. 이 경우에, 상기 전송 트랜지스터는 상기 광 다이오드의 N형 불순물 영역에 접속된다. 즉, 상기 광 다이오드의 N형 불순물 영역은 상기 전송 엔모스 트랜지스터의 소오스 영역에 해당한다.
이에 더하여, 상기 광소자(PD)는 바이패스 소자(DBP; by-pass device)의 일 단자(one terminal)와 접속된다. 상기 바이패스 소자(DBP)의 타 단자(the other terminal)는 상기 전원(VDD)에 전기적으로 접속된다. 결과적으로, 도 1에 도시된 바와 같이, 상기 각 행들 내에서 서로 인접한 두개의 화소들은 상기 바이패스 소자(DBP)를 통하여 서로 접속된다. 예를 들면, 상기 제1 화소(P11)의 광소자(PD)는 상기 바이패스 소자(DBP)를 통하여 상기 제1 화소(P11)에 인접한 상기 제2 화소(P12)의 제2 노드(N2)와 접속된다.
상기 바이패스 소자(DBP)는 저항체일 수 있다. 상기 저항체는 P형 불순물로 도우핑된 것이 바람직하다. 이 경우에, 상기 저항체의 일 단은 상기 광 다이오드의 N형 불순물 영역에 접속되고 상기 저항체의 타 단은 상기 전원에 접속되는 것이 바람직하다. 상기 N형 불순물 영역 및 상기 P형 저항체 사이의 포텐샬 장벽은 상기 N형 불순물 영역 및 상기 전송 트랜지스터(TTF)의 채널 영역 사이의 포텐샬 장벽보다 낮은 것이 바람직하다. 이는, 상기 광소자(PD) 내에서 생성된 과잉 전하들(excess charges)이 상기 전송 트랜지스터(TTF)의 채널을 통하여 상기 제1 노드(N1)로 주입되는 것을 방지하기 위함이다. 다시 말해서, 입사광선에 기인하여 상기 광 다이오드의 N형 불순물 영역 내에서 생성된 과잉 전자들이 상기 전송 엔모스 트랜지스터의 채널 영역을 통하여 상기 제1 노드(N1)로 흘러들어가는 것을 방지하기 위함이다.
이와는 달리, 상기 바이패스 소자(DBP)는 더미 게이트 전극을 갖는 바이패스 엔모스 트랜지스터(by-pass NMOS transistor)일 수도 있다. 이 경우에, 상기 바이패스 엔모스 트랜지스터의 소오스 영역은 상기 광 다이오드의 N형 불순물 영역에 접속되고, 상기 바이패스 엔모스 트랜지스터의 드레인 영역은 상기 전원에 접속된다. 또한, 상기 더미 게이트 전극은 플로팅되거나 접지될 수 있다. 상기 광 다이오드의 N형 불순물 영역 및 상기 바이패스 엔모스 트랜지스터의 채널 영역 사이의 포텐샬 장벽은 상기 광 다이오드의 N형 불순물 영역 및 상기 전송 엔모스 트랜지스터의 채널영역 사이의 포텐샬 장벽보다 낮은 것이 바람직하다. 다시 말해서, 상기 바이패스 엔모스 트랜지스터의 문턱전압은 상기 전송 엔모스 트랜지스터의 문턱전압보다 낮은 것이 바람직하다. 이에 따라, 상기 광 다이오드에 입사광선이 조사되어 상기 광 다이오드의 N형 불순물 영역 내에 과잉 전자들이 생성될지라도, 상기 과잉전자들은 상기 바이패스 엔모스 트랜지스터를 통하여 상기 전원으로 흐른다. 결과적으로, 상기 광 다이오드의 과잉전자들이 상기 제1 노드(N1)로 주입되는 것을 방지할 수 있으므로 상기 센싱 엔모스 트랜지스터(TS)가 턴온되지 않는다. 따라서, 상기 과잉 전자들에 기인하는 블루밍 현상 및/또는 오동작을 억제시킬 수 있다.
상기 제1 행(first row) 내에 배열된 n개의 화소들(n-number of pixels; P11, P12, ... , P1n)은 상기 제1 행과 평행한 제1 리셋 라인(first reset line; RL1), 제1 전송 라인(first transfer line; TL1) 및 제1 워드라인(first word line; WL1)에 접속된다. 구체적으로, 상기 제1 행 내의 상기 전송 트랜지스터들 (TTF)의 게이트 전극들은 상기 제1 전송 라인(TL1)에 접속되고, 상기 제1 행 내의 상기 리셋 트랜지스터들(TR)의 게이트 전극들은 상기 제1 리셋 라인(RL1)에 접속된다. 또한, 상기 제1 행 내의 상기 풀업 트랜지스터들(TPU)의 게이트 전극들은 상기 제1 워드라인(WL1)에 접속된다. 이와 마찬가지로, 상기 제2 행 내에 배열된 n개의 화소들(P21, ... , P2n)은 제2 리셋 라인(RL2), 제2 전송 라인(TL2) 및 제2 워드라인(WL2)에 접속되고, 상기 m번째 행(the Mth row) 내에 배열된 n개의 화소들(Pm1, ... , Pmn)은 m번째 리셋 라인(Mth reset line; RLm), m번째 전송 라인(Mth transfer line; TLm) 및 m번째 워드라인(Mth word line; WLm)에 접속된다.
이에 더하여, 상기 제1 열(the first column) 내에 배열된 m개의 화소들(m-number of pixels; P11, P21, ... , Pm1)은 제1 풀다운 트랜지스터(first pull down transistor; TPD1)에 접속된다. 구체적으로, 상기 제1 열 내의 상기 풀업 트랜지스터들(TPU)의 소오스 영역들은 상기 제1 풀다운 트랜지스터(TPD1)의 드레인 영역에 접속된다. 이와 마찬가지로, 상기 제2 열 내의 상기 풀업 트랜지스터들(TPU)의 소오스 영역들은 제2 풀다운 트랜지스터(TPD2)의 드레인 영역에 접속되고, 상기 n번째 열(the Nth column) 내의 풀업 트랜지스터(TPU)들의 소오스 영역들은 n번째 풀다 운 트랜지스터(Nth pull down transistor; TPDn)의 드레인 영역에 접속된다. 상기 풀다운 트랜지스터들(TPD1, TPD2, ... , TPDn)의 소오스 영역들 및 게이트 전극들은 각각 접지단자 및 선택라인(selection line; SL)에 접속된다.
이제, 도 1에 보여진 화소 어레이 영역의 모든 화소들의 데이타들을 출력시키는 방법을 설명하기로 한다.
도 1을 다시 참조하면, 상기 복수개의 리셋 라인들(RL1, ... RLm)에 논리 "1"에 해당하는 전압을 인가하여 상기 모든 리셋 트랜지스터들(TR)을 턴온시킨다. 그 결과, 상기 제1 노드들(N1) 내에 잔존하는 전하들이 모두 제거된다. 따라서, 상기 모든 화소들이 초기화된다. 이어서, 상기 리셋 트랜지스터들(TR)을 턴오프시킨다. 상기 초기화된 화소들에 입사광선이 조사되면, 상기 광소자들(PD) 내에 상기 입사광선에 의해 전하들이 생성된다. 상기 광소자들(PD)이 광 다이오드이고 상기 전송 트랜지스터들(TTF), 리셋 트랜지스터들(TR), 센싱 트랜지스터들(TS) 및 풀업 트랜지스터들(TPU)이 상기 광 다이오드의 N형 불순물 영역에 직렬접속된 엔모스 트랜지스터인 경우에, 상기 광 다이오드들의 N형 불순물 영역들 내에 전자들이 생성된다.
상기 제1 행 내의 화소들(P11, ... , P1n)의 데이타들을 출력시키기 위해서는, 상기 제1 전송 라인(TL1), 상기 제1 워드라인(WL1) 및 상기 선택라인(SL)에 논리 "1"에 해당하는 전압을 인가한다. 그 결과, 상기 제1 행 내의 상기 전송 트랜지 스터들(TTF) 및 상기 풀업 트랜지스터들(TPU)과 아울러서 상기 n개의 풀다운 트랜지스터들(TPD1, ..., TPDn)이 턴온된다. 이에 따라, 상기 제1 행 내의 광 다이오드들의 N형 불순물 영역 내의 전자들은 그에 인접한 제1 노드들(N1)로 주입되고, 상기 제1 노드들(N1) 내에 주입된 전자들의 양에 따라 상기 센싱 트랜지스터들(TS)의 구동능력들(drivabilities)이 결정된다. 결과적으로, 상기 제1 행 내의 상기 센싱 트랜지스터들(TS)을 통하여 흐르는 제1 내지 n번째 전류들(I1, ..., In)은 각각 상기 제1 내지 n번째 풀다운 트랜지스터들(TPD1, ..., TPDn)을 통하여 접지단자로 흐른다. 상기 제1 내지 n번째 전류들(I1, ,,, , In)의 크기들(magnitudes)에 따라 상기 풀다운 트랜지스터들(TPD1, ... , TPDn)의 드레인 영역들에 각각 제1 내지 n번째 출력전압들(VO1, ... , VOn)이 유기된다. 상기 제1 내지 n번째 출력전압들(VO1, ... , VOn)은 각각 상기 제1 행 내의 상기 제1 내지 n번째 화소들(P11, ... , P1n)의 데이타들에 해당한다.
이와 마찬가지로, 상기 제2 행 내의 화소들(P21, ... , P2n)의 데이타들을 출력시키기 위하여 상기 제2 전송 라인(TL2), 상기 제2 워드라인(WL2) 및 상기 선택라인(SL)에 논리 "1"에 해당하는 전압을 인가하여야 함은 자명하다.
상술한 방법을 사용하여 상기 화소 어레이 영역(50) 내의 모든 화소들의 데이타들을 출력시킬 수 있다.
한편, 상기 광 다이오드들중 적어도 하나의 광 다이오드에 과잉 전자들이 생 성될지라도, 블루밍 및/또는 오동작이 일어나는 현상을 방지할 수 있다. 예를 들면, 상기 제1 화소(P11)의 광 다이오드 내에 과잉전자들이 생성된 경우에, 상기 과잉전자들은 상기 제1 화소(P11) 내의 상기 바이패스 소자(DBP)를 통하여 상기 전원으로 흐른다. 이에 따라, 상기 제1 화소(P11)의 광 다이오드 내의 과잉전자들이 상기 제1 화소(P11) 내의 제1 노드(N1) 또는 상기 제1 화소(P11)와 인접한 다른 화소들(P12 또는 P21)의 광 다이오드 및 제1 노드(N1)로 흐르는 것을 방지할 수 있다.
도 2는 본 발명의 바람직한 실시예에 따른 화소 어레이 영역의 일 부분을 보여주는 평면도이다. 또한, 도 3a는 도 2의 Ⅰ-Ⅰ에 따라 취해진 단면도이고, 도 3b는 도 2의 Ⅱ-Ⅱ에 따라 취해진 단면도이다. 여기서, 도 2는 도 1에 보여진 한 쌍의 화소들(P11, P12)에 대한 평면도를 보여준다.
도 2, 도 3a 및 도 3b를 참조하여 본 발명에 따른 화소 어레이 영역의 구조체를 설명하기로 한다.
도 2, 도 3a 및 도 3b를 참조하면, 제1 도전형의 반도체기판(1), 예컨대 P형 반도체기판의 소정영역에 소자분리막(3)이 배치되어 각 화소 영역들 내에 제1 내지 제3 활성영역들(3a, 3b, 3c)를 한정한다. 상기 제2 활성영역(3b)은 상기 제1 활성영역(3a)으로부터 연장되도록 한정되고, 상기 제3 활성영역(3c) 또한 상기 제1 활성영역(3a)으로부터 연장되도록 한정된다.
상기 제1 활성영역(3a)에 광 다이오드와 같은 광소자(PD)가 형성된다. 구체적으로, 상기 제1 활성영역(3a)에 제2 도전형의 웰 영역(7), 예컨대 N웰 영역이 형 성된다. 이에 더하여, 상기 제1 활성영역(3a)의 표면에 상기 웰 영역(7)에 의해 둘러싸여진 제1 도전형의 불순물 영역(5), 즉 P형 불순물 영역이 형성된다. 결과적으로, 상기 불순물 영역(5)의 측벽 및 바닥은 상기 웰 영역(7)에 의해 둘러싸여진다. 상기 불순물 영역(5) 및 상기 웰 영역(7)은 상기 광 다이오드를 구성한다. 상기 제2 활성영역(3b)에 적어도 하나의 스위칭 소자가 배치된다. 상기 적어도 하나의 스위칭 소자는 상기 제2 활성영역(3b)에 형성된 전송 트랜지스터(도 1의 TTF), 리셋 트랜지스터(도 1의 TR), 센싱 트랜지스터(도 1의 TS) 및 풀업 트랜지스터(도 1의 TPU)를 포함한다.
상기 전송 트랜지스터는 상기 제2 활성영역(3b)의 상부를 가로지르는 전송 게이트 전극(TG)을 포함하고, 상기 전송 게이트 전극(TG)은 상기 제1 활성영역(3a)에 인접하도록 배치된다. 상기 풀업 트랜지스터 역시 상기 제2 활성영역(3b)의 상부를 가로지르는 풀업 게이트 전극(PUG)을 포함한다. 상기 리셋 트랜지스터는 상기 전송 게이트 전극(TG) 및 상기 풀업 게이트 전극(PUG) 사이의 상기 제2 활성영역(3b)의 상부를 가로지르는 리셋 게이트 전극(RG)을 포함하고, 상기 센싱 트랜지스터는 상기 리셋 게이트 전극(RG) 및 상기 풀업 게이트 전극(PUG) 사이의 상기 제2 활성영역(3b)의 상부를 가로지르는 센싱 게이트 전극(SG)을 포함한다.
상기 N웰 영역(7)은 상기 전송 트랜지스터의 소오스 영역의 역할을 한다. 또한, 상기 게이트 전극들(TG, RG, SG, PUG) 사이의 제2 활성영역(3b)은 N형 불순물로 도우핑된다. 결과적으로, 상기 전송 트랜지스터, 리셋 트랜지스터, 센싱 트랜지 스터 및 풀업 트랜지스터는 엔모스 트랜지스터에 해당한다. 그러나, 상기 제1 도전형 및 제2 도전형은 각각 N형 및 P형일 수도 있다. 이 경우에, 상기 광 다이오드는 상기 제2 활성영역(3b)에 형성된 P웰 영역 및 상기 P웰 영역에 의해 둘러싸여진 N형 불순물 영역으로 구성되고, 상기 전송 트랜지스터, 리셋 트랜지스터, 센싱 트랜지스터 및 풀업 트랜지스터는 피모스(PMOS) 트랜지스터에 해당한다. 이하에서 설명되는 실시예들은 복잡성을 피하기 위하여 상기 제1 도전형 및 제2 도전형이 각각 P형 및 N형인 경우에 대해서만 기재하기로 한다.
상기 전송 게이트 전극(TG) 및 상기 리셋 게이트 전극(RG) 사이의 상기 제2 활성영역(3b)은 플로팅 확산영역(floating diffusion region; FD, 도 1의 N1)에 해당한다. 또한, 상기 리셋 게이트 전극(RG) 및 상기 센싱 게이트 전극(SG) 사이의 상기 제2 활성영역(3b)은 리셋 확산영역(reset diffusion region; RD, 도 1의 N2)에 해당한다. 상기 리셋 확산영역(RD)은 전원(VDD)에 접속된다. 상기 제1 화소(P11) 내의 상기 제3 활성영역(3c)은 상기 제1 화소(P11)에 인접한 상기 제2 화소(P12) 내의 제2 활성영역(3b)에 연결되는 것이 바람직하다. 좀 더 구체적으로, 상기 제1 화소(P11) 내의 상기 제3 활성영역(3c)은 상기 제2 화소(P12) 내의 상기 리셋 확산영역(RD)에 연결되는 것이 바람직하다.
상기 제3 활성영역(3c)에 바이패스 소자(도 1의 DBP)가 형성된다. 상기 바이패스 소자(DBP)는 도 2, 도 3a 및 도 3b에 도시된 바와 같이 엔모스 트랜지스터일 수 있다. 이와는 달리, 상기 바이패스 소자는 상기 제3 활성영역(3c)에 형성된 저 항체일 수도 있다. 상기 바이패스 소자가 엔모스 트랜지스터인 경우에는, 상기 제3 활성영역(3c)의 상부를 가로질러 더미 게이트 전극(DG)이 배치된다. 이에 따라, 상기 광 다이오드의 N웰 영역(7)이 상기 바이패스 엔모스 트랜지스터의 소오스 영역 역할을 하고, 상기 제3 활성영역(3c)에 연결된 상기 리셋 확산영역(RD)이 상기 바이패스 엔모스 트랜지스터의 드레인 영역 역할을 한다. 상기 더미 게이트 전극(DG)은 플로팅되거나 접지될 수 있다. 상기 더미 게이트 전극(DG)을 접지시키기 위해서는, 상기 화소들의 각각은 상기 제1 내지 제3 활성영역들(3a, 3b, 3c)과 이격된(separated) 제4 활성영역(3d)을 더 포함할 수 있다. 상기 제4 활성영역(3d)은 P형 불순물로 도우핑되고, 접지단자에 접속된다. 결과적으로, 상기 제4 활성영역(3d)은 P형 픽업 영역(p-type pick-up region)의 역할을 한다.
한편, 적어도 상기 전송 트랜지스터의 채널영역의 불순물 농도는 제1 이온주입 공정(IM1)을 사용하여 적절히 조절할 수 있다. 이에 더하여, 상기 제3 활성영역(3c) 내의 불순물 농도는 제2 이온주입 공정(IM2)을 사용하여 적절히 조절할 수 있다. 여기서, 상기 제1 및 제2 이온주입 공정들(IM1, IM2)은 상기 N웰 영역(7) 및 상기 제3 활성영역(3c) 사이의 포텐샬 장벽이 상기 N웰 영역(7) 및 상기 전송 채널 영역(transfer channel region) 사이의 포텐샬 장벽보다 낮도록 실시되는 것이 바람직하다.
상기 트랜지스터들이 형성된 반도체기판은 층간 절연막(9)에 의해 덮여진다. 상기 플로팅 확산영역(FD) 및 상기 센싱 게이트 전극(SG)은 상기 층간 절연막(9)을 관통하는 콘택홀들(CT)에 의해 노출된다. 상기 화소들의 각각이 상기 픽업 영역 (3d) 및 상기 더미 게이트 전극(DG)을 포함하는 경우에는, 상기 더미 게이트 전극(DG) 및 상기 픽업 영역(3d) 역시 상기 층간 절연막(9)을 관통하는 콘택홀들(CT)에 의해 노출될 수 있다. 상기 층간 절연막(9) 상에 제1 및 제2 국부배선들(LI', LI")이 배치된다. 상기 제1 국부배선(LI')은 상기 콘택홀들(CT)을 통하여 상기 센싱 게이트 전극(SG)을 상기 플로팅 확산영역(FD)에 전기적으로 접속시키고, 상기 제2 국부배선(LI")은 상기 콘택홀들(CT)을 통하여 상기 더미 게이트 전극(DG)을 상기 픽업 영역(3d)에 전기적으로 접속시킨다. 상기 더미 게이트 전극(DG)이 접지되는 경우에, 상기 더미 게이트 전극(DG)은 항상 접지전위를 갖는다. 따라서, 상기 바이패스 엔모스 트랜지스터의 동작을 안정화시킬 수 있다.
도 4a는 도 2의 Ⅰ-Ⅰ에 따라 취해진 전자들(electrons)에 대한 포텐샬 준위(potential level)를 보여주는 다이아그램이고, 도 4b는 도 2의 Ⅱ-Ⅱ에 따라 취해진 전자들에 대한 포텐샬 준위를 보여주는 다이아그램이다. 도 4a에 있어서, 실선들(solid lines)은 평형 상태(equilibrium state)에서의 포텐샬 준위를 보여주고, 점선들(dashed lines)은 리셋 확산영역에 전원전압(VDD)이 인가된 경우에 대한 포텐샬 준위를 보여준다.
도 4a 및 도 4b를 참조하면, 상기 광 다이오드(PD)에 입사광선(11)이 조사되면, 상기 광 다이오드(PD)의 N웰 영역(도 3a의 7)에 전자들이 생성된다. 평형상태에서 상기 전송 채널 영역(CTG)은 상기 N웰 영역(7)에 대하여 제1 포텐샬 장벽 높이(H1)를 갖는다. 또한, 상기 제3 활성영역(3c)은 상기 N웰 영역(7)에 대하여 제2, 제3 또는 제4 포텐샬 장벽 높이(H2, H3 또는 H4)를 갖는다. 상기 전송 채널 영역(CTG)의 포텐샬 준위, 즉 제1 포텐샬 준위(21)는 상기 전송 채널 영역(CTG)의 불순물 농도와 관련이 있다. 이와 마찬가지로, 상기 제3 활성영역(3c)의 포텐샬 준위들, 즉 제2 내지 제4 포텐샬 준위들(23, 25 및 27)은 상기 제3 활성영역(3c)의 불순물 농도와 관련이 있다(도 4a 참조). 이에 더하여, 상기 제3 활성영역(3c)의 포텐샬 준위들(31a, 31b 및 31c)은 상기 제3 활성영역(3c)의 폭들(W1, W2, W3)에 지배를 받을 수 있다(도 4b 참조). 즉, 상기 제3 활성영역(3c)의 불순물 농도(P형 불순물 농도)가 증가하면, 상기 제3 활성영역(3c)의 포텐샬 장벽 높이는 증가한다. 또한, 상기 제3 활성영역(3c)의 폭(도 2의 W)이 감소하면, 상기 제3 활성영역(3c)의 포텐샬 장벽 높이는 증가한다. 따라서, 상기 제3 활성영역(3c)의 불순물 농도 및 폭을 적절히 설계함으로써 상기 제3 활성영역(3c), 즉 상기 바이패스 소자(DBP)의 최종 포텐샬 장벽 높이를 원하는 값으로 조절할 수 있다.
도 4a에 있어서, 상기 제2 포텐샬 준위(23)는 상기 제1 포텐샬 준위(21)보다 높고, 상기 제3 포텐샬 준위(25)는 상기 제1 포텐샬 준위(21)와 동일하다. 또한, 상기 제4 포텐샬 준위(27)는 상기 제1 포텐샬 준위(21)보다 낮다. 상기 제3 활성영역(3c)의 포텐샬 준위는 상기 제1 포텐샬 준위(21)보다 낮은 것이 바람직하다. 이에 따라, 상기 N웰 영역(7) 내에 과잉 전자들이 생성된 경우에, 상기 과잉 전자들은 상기 N웰 영역(7)에 연결된 상기 제3 활성영역(3c)을 통하여 전원으로 바이패스된다. 결과적으로, 블루밍 현상을 방지할 수 있다.
도 5a 내지 도 7a는 도 2의 Ⅰ-Ⅰ에 따라 본 발명의 바람직한 실시예에 따른 화소 어레이 영역의 제조방법을 설명하기 위한 단면도들이고, 도 5b 내지 도 7b는 도 2의 Ⅱ-Ⅱ에 따라 본 발명의 바람직한 실시예에 따른 화소 어레이 영역의 제조방법을 설명하기 위한 단면도들이다.
도 2, 도 5a 및 도 5b를 참조하면, 제1 도전형의 반도체기판(1), 즉 P형 반도체기판의 소정영역에 소자분리막(3)을 형성하여 각 화소 영역들 내에 제1 내지 제3 활성영역들(도 2의 3a, 3b, 3c)을 한정한다. 이에 더하여, 상기 각 화소 영역들 내에 상기 제1 내지 제3 활성영역들과 이격된 제4 활성영역(도 2의 3d)이 추가로 한정될 수도 있다. 상기 제2 활성영역(3b)은 상기 제1 활성영역(3a)으로부터 연장되도록 한정된다. 상기 제3 활성영역(3c) 역시 상기 제1 활성영역(3a)으로부터 연장되도록 한정된다.
상기 제1 활성영역(3a)에 제2 도전형의 불순물, 즉 N형의 불순물 이온들을 선택적으로 주입하여 N웰 영역(7)을 형성한다. 상기 제2 활성영역(3b)에 제1 이온주입 공정(IM1)을 사용하여 제1 불순물 이온들을 주입할 수 있다. 상기 제1 이온주입 공정(IM1)은 후속공정에서 상기 제2 활성영역(3b)에 형성되는 모스 트랜지스터들의 문턱전압을 조절하기 위하여 실시된다. 이에 더하여, 적어도 상기 제3 활성영역(3c)에 제2 이온주입 공정(IM2)을 사용하여 제2 불순물 이온들을 주입할 수도 있다. 상기 제1 및 제2 불순물 이온들은 P형 불순물 이온들일 수 있다. 또한, 상기 제2 블순물 이온들의 도우즈는 상기 제1 불순물 이온들의 도우즈보다 낮은 것이 바람직하다. 상기 제1 내지 제4 활성영역들(3a, 3b, 3c, 3d)의 표면에 게이트 절연막 (4)을 형성한다.
도 2, 도 6a 및 도 6b를 참조하면, 상기 게이트 절연막(4)을 갖는 반도체기판의 전면 상에 게이트 도전막을 형성한다. 상기 게이트 도전막을 패터닝하여 상기 제2 활성영역을 가로지르는 전송 게이트 전극(TG), 리셋 게이트 전극(RG), 센싱 게이트 전극(SG) 및 풀업 게이트 전극(PUG)을 형성한다. 상기 전송 게이트 전극(TG)은 상기 제1 활성영역(3a)에 인접하도록 형성된다. 좀 더 구체적으로, 상기 전송 게이트 전극(TG)의 일 측은 상기 N웰 영역(7)의 가장자리와 중첩되도록 형성되는 것이 바람직하다. 또한, 상기 리셋 게이트 전극(RG)은 상기 전송 게이트 전극(TG) 및 상기 풀업 게이트 전극(PUG) 사이의 상기 제2 활성영역(3b)의 상부를 가로지르도록 형성되고, 상기 센싱 게이트 전극(SG)은 상기 리셋 게이트 전극(RG) 및 상기 풀업 게이트 전극(PUG) 사이의 상기 제2 활성영역(3b)의 상부를 가로지르도록 형성된다. 상기 전송 게이트 전극(TG), 상기 리셋 게이트 전극(RG), 상기 센싱 게이트 전극(SG) 및 상기 풀업 게이트 전극(PUG)을 형성하는 동안 상기 제3 활성영역(3c)의 상부를 가로지르는 더미 게이트 전극(DG)이 추가로 형성될 수도 있다.
상기 제3 활성영역(3c)은 이와 인접한 화소 내에 형성된 제2 활성영역(3b)에 연결된다. 구체적으로, 상기 제3 활성영역(3c)은 이와 인접한 화소 내의 상기 리셋 게이트 전극(RG) 및 센싱 게이트 전극(SG) 사이의 제2 활성영역(3b)에 연결되도록 한정된다. 상기 게이트 전극들(TG, RG, SG, PUG, DG) 및 상기 소자분리막(3)을 이온주입 마스크로 사용하여 상기 제2 및 제3 활성영역들(3b, 3c)에 선택적으로 제2 도전형의 불순물 이온들을 주입하여 제2 도전형의 소오스/드레인 영역들, 즉 N형 소오스/드레인 영역들을 형성한다. 상기 전송 게이트 전극(TG) 및 상기 리셋 게이트 전극(RG) 사이의 상기 소오스/드레인 영역은 플로팅 확산영역(FD)에 해당하고, 상기 리셋 게이트 전극(RG) 및 상기 센싱 게이트 전극(SG) 사이의 상기 소오스/드레인 영역은 리셋 확산영역(RD)에 해당한다.
상기 제1 활성영역(3a) 및 상기 제4 활성영역(3d)에 선택적으로 제1 도전형의 불순물 이온들을 주입한다. 그 결과, 상기 제1 활성영역(3a)의 표면에 상기 N웰 영역(7)에 의해 둘러싸여진 P형 불순물 영역(5)이 형성되고, 상기 제4 활성영역(3d)의 표면에 P형 픽업 영역(15)이 형성된다. 상기 N웰 영역(7) 및 상기 P형 불순물 영역(5)은 광 다이오드(PD)를 구성한다. 상기 P형 불순물 영역(5) 및 상기 P형 픽업 영역(15)은 상기 N형 소오스/드레인 영역들을 형성하기 전에 형성할 수도 있다.
상기 전송 게이트 전극(TG), 상기 N웰 영역(7) 및 상기 플로팅 확산영역(FD)은 전송 엔모스 트랜지스터를 구성하고, 상기 리셋 게이트 전극(RG), 상기 플로팅 확산영역(FD) 및 상기 리셋 확산영역(RD)은 리셋 엔모스 트랜지스터를 구성한다. 이와 마찬가지로, 상기 센싱 게이트 전극(SG) 및 그 양 옆의 소오스/드레인 영역들은 센싱 엔모스 트랜지스터를 구성하고, 상기 풀업 게이트 전극(PUG) 및 그 양 옆의 소오스/드레인 영역들은 풀업 엔모스 트랜지스터를 구성한다. 또한, 상기 N웰 영역(7), 상기 더미 게이트 전극(DG) 및 상기 더미 게이트 전극(DG)에 인접한 상기 리셋 확산영역(RD)은 바이패스 엔모스 트랜지스터를 구성한다. 상기 더미 게이트 전극(DG)이 형성되지 않는 경우에는, 상기 N형 소오스/드레인 영역들, 상기 P형 불 순물 영역(5) 및 상기 P형 픽업 영역(15)을 형성하는 동안 어떠한 불순물 이온들도 상기 제3 활성영역(3c)에 주입되지 않는다. 상기 소오스/드레인 영역들, 상기 불순물 영역(5) 및 픽업 영역(15)을 갖는 반도체기판의 전면 상에 층간 절연막(9)을 형성한다.
도 2, 도 7a 및 도 7b를 참조하면, 상기 층간 절연막(9)을 패터닝하여 상기 센싱 게이트 전극(SG) 및 상기 플로팅 확산영역(FD)을 노출시키는 콘택홀들(CT)을 형성한다. 이때, 상기 더미 게이트 전극(DG) 및 상기 픽업 영역(15)을 노출시키는 콘택홀들(CT)이 추가로 형성될 수도 있다. 상기 콘택홀들(CT)을 갖는 반도체기판의 전면 상에 도전막을 형성한다. 상기 도전막을 패터닝하여 상기 층간 절연막(9) 상에 제1 국부배선(LI')을 형성한다. 상기 제1 국부배선(LI')은 상기 콘택홀들(CT)을 통하여 상기 센싱 게이트 전극(SG)을 상기 플로팅 확산영역(FD)에 전기적으로 연결시킨다. 이에 더하여, 상기 제1 국부배선(LI')을 형성하는 동안 상기 층간 절연막(9) 상에 제2 국부배선(LI")이 추가로 형성될 수도 있다. 상기 제2 국부배선(LI")은 상기 콘택홀들(CT)을 통하여 상기 더미 게이트 전극(DG)을 상기 픽업 영역(15)에 전기적으로 연결시킨다.
상술한 바와 같이 본 발명의 실시예들에 따르면, 각 화소들 내의 광소자들은 바이패스 소자에 접속된다. 따라서, 상기 광소자들 내에 생성된 과잉전하들은 상기 바이패스 소자를 통하여 전원으로 흐른다. 이에 따라, 이미지 센서의 블루밍 현상 및 오동작을 억제시킬 수 있다.

Claims (13)

  1. 각각 반도체 기판의 제1 활성영역에 형성된 광소자 및 상기 광소자에서 발생된 신호전하를 출력하기 위해 상기 제1 활성영역에서 연장한 제 2활성영역에 형성된 적어도 하나의 트랜지스터를 포함하는 제1 화소 및 제2 화소;
    상기 제1 화소의 제1 활성영역과 상기 제2 화소의 제2 활성영역을 연결시키는 제 3활성영역;
    상기 제3 활성영역위에 형성된 더미 게이트를 포함하는 이미지 센서.
  2. 제 1 항에 있어서,
    상기 광소자는 광다이오우드이고,
    상기 적어도 하나의 트랜지스터는 상기 광소자에 직렬접속된 전송 트랜지스터, 리셋 트랜지스터, 센싱 트랜지스터 및 풀업 트랜지스터를 포함하되,
    상기 전송 트랜지스터 및 상기 리셋 트랜지스터 사이의 제2 활성영역은 상기 센싱 트랜지스터의 게이트 전극에 전기적으로 접속되고,
    상기 제3 활성영역은 상기 리셋 트랜지스터 및 상기 센싱 트랜지스터 사이의 제2 활성영역과 상기 제1 활성영역을 연결하며,
    상기 리셋 트랜지스터 및 상기 센싱 트랜지스터 사이의 제2 활성영역은 전원에 전기적으로 접속되는 것을 특징으로 하는 이미지 센서.
  3. 제 2 항에 있어서,
    상기 더미 게이트 아래의 채널 영역 및 상기 광소자 사이의 전자에 대한 포텐샬 장벽은 상기 광소자 및 상기 전송 트랜지스터 사이의 전자에 대한 포텐샬 장벽보다 낮은 것을 특징으로 하는 이미지 센서.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제1 내지 제3 활성영역과 이격된 제4 활성영역을 더포함하며,
    상기 더미 게이트는 상기 제4 활성영역에 전기적으로 연결되는 것을 특징으로 하는 이미지 센서.
  5. 제 4 항에 있어서,
    상기 제4 활성영역은 접지되는 것을 특징으로 하는 이미지 센서.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 더미 게이트는 접지되는 것을 특징으로 하는 이미지 센서.
  7. 반도체 기판에 행들 및 열들을 따라 2차원적으로 배열된 복수개의 화소들을 갖는 이미지 센서의 화소 어레이 영역의 구조체에 있어서,
    상기 화소들 각각은 광소자가 형성된 제1 활성영역 및 상기 제1 활성영역으로부터 연장하며 적어도 하나의 트랜지스터가 형성된 제2 활성영역을 포함하되,
    인접한 화소들의 제1 활성영역 및 제2 활성영역은 제3 활성영역에 의해서 서로 연결되며, 상기 제3 활성영역 위에는 더미 게이트가 위치하는 것을 특징으로 하는 이미지 센서의 화소 어레이 영역의 구조체.
  8. 제 7 항에 있어서,
    상기 더미 게이트에는 고정 전압이 인가되는 것을 특징으로 하는 화소 어레이 영역의 구조체.
  9. 제 8 항에 있어서,
    상기 고정 전압은 접지 전압인 것을 특징으로 하는 화소 어레이 영역의 구조체.
  10. 제 7 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 제1 내지 제3 활성영역들과 이격된 제4 활성영역을 더 포함하되, 상기 더미 게이트는 상기 제4 활성영역에 전기적으로 접속하는 것을 특징으로 하는 이미지 센서의 화소 어레이 영역의 구조체.
  11. 제 7 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 광소자는 상기 제1 활성영역의 표면에 형성된 제1 도전형의 불순물 영역과 상기 제1 도전형의 불순물 영역의 바닥 및 측벽을 둘러싸는 제2 도전형의 웰 영역을 구비하는 광 다이오드인 것을 특징으로 하는 이미지 센서의 화소 어레이 영역의 구조체.
  12. 제 7항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 적어도 하나의 트랜지스터는 상기 제2 활성영역에 직렬로 형성된 전송 트랜지스터, 리셋 트랜지스터, 센싱 트랜지스터 및 풀업 트랜지스터를 포함하되, 상기 풀업 트랜지스터는 상기 제2 활성영역의 상부를 가로지르는 풀업 게이트 전극을 갖고, 상기 전송 트랜지스터는 상기 풀업 게이트 전극 및 상기 제1 활성영역 사이의 상기 제2 활성영역의 상부를 가로지르고 상기 제1 활성영역에 인접하도록 배치된 전송 게이트 전극을 갖고, 상기 리셋 트랜지스터는 상기 전송 게이트 전극 및 상기 풀업 게이트 전극 사이의 상기 제2 활성영역의 상부를 가로지르는 리셋 게이트 전극을 갖고, 상기 센싱 트랜지스터는 상기 풀업 게이트 전극 및 상기 리셋 게이트 전극 사이의 상기 제2 활성영역의 상부를 가로지르는 센싱 게이트 전극을 갖고, 상기 센싱 게이트 전극은 상기 전송 게이트 전극 및 상기 리셋 게이트 전극 사이의 상기 제2 활성영역과 제1 국부배선을 통하여 전기적으로 접속되고, 상기 제3 활성영역은 상기 제3 활성영역에 인접한 화소의 상기 리셋 게이트 전극 및 상기 센싱 게이트 전극 사이의 제2 활성영역에 연결되는 것을 특징으로 하는 이미지 센서의 화소 어레이 영역의 구조체.
  13. 제 7 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 적어도 하나의 트랜지스터는 상기 광소자에서 발생된 신호전하를 출력하기 위한 전송 트랜지스터를 포함하고,
    상기 더미 게이트 아래의 채널 영역은 전자들에 대하여 상기 전송 트랜지스터의 채널영역의 포텐샬 준위보다 낮은 포텐샬 준위를 갖는 것을 특징으로 하는 이미지 센서의 화소 어레이 영역의 구조체.
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