JP2016009840A - 半導体装置、半導体装置のリペア方法、及び半導体装置の製造方法 - Google Patents
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Abstract
【課題】 既存回路構成をそのまま用いて、ヒューズ切断なしに半導体装置のリペアが可能なリペア技術を提供する。
【解決手段】 半導体装置のリペア方法は、半導体基板上に、開口と前記開口内に露出する少なくとも一対の未接続の接続端子とを有して回路または素子間の電気的な切り替えを行うアンチヒューズ型のアドレス記憶素子を形成し、前記回路または素子が試験で不良と判定された場合に、前記回路または前記素子に対応する前記アドレス記憶素子の前記開口内に導電膜を形成して前記少なくとも一対の接続端子間を導通状態にする。
【選択図】図3A
【解決手段】 半導体装置のリペア方法は、半導体基板上に、開口と前記開口内に露出する少なくとも一対の未接続の接続端子とを有して回路または素子間の電気的な切り替えを行うアンチヒューズ型のアドレス記憶素子を形成し、前記回路または素子が試験で不良と判定された場合に、前記回路または前記素子に対応する前記アドレス記憶素子の前記開口内に導電膜を形成して前記少なくとも一対の接続端子間を導通状態にする。
【選択図】図3A
Description
本発明は、半導体装置とそのリペア技術に関し、特にアンチヒューズ型のアドレス記憶素子を有する半導体装置とそのリペア技術に関する。
半導体装置の試験工程では、一定の温度環境下で様々な試験を行う。メモリ製品では、試験で不良と判断された配線を冗長配線へ置き換えて救済するリペア処理が行われる。リペアのために、メモリチップ内にはメモリセルの他に、冗長セルやヒューズ回路等の領域が設けられている。
ヒューズ回路には複数のヒューズ素子が配置されている。一般に用いられるリペア法は、ヒューズ素子を切断(非導通)とすることで、特定の不良メモリセルを冗長セルに切り替える方法である。ヒューズ切断には、レーザ光の照射により切断するものと(たとえば、特許文献1参照)、高電圧印加により切断するものがある。
図1は、レーザ光の照射によりヒューズ素子106を切断する従来方法を示す。半導体ウェハ上に複数のヒューズ素子106を含むヒューズ群101が配置される。各ヒューズ素子106は、基板102上の配線108とコンタクト配線109を介して接続されている。不良と判断された配線108に接続されるヒューズ素子106にレーザ光Lを照射して切断し、電気的に非導通とする。非導通となった切断済みヒューズ106cutは、内部判定回路によって不良アドレスとして認識される。
図1の方法は、局所的な熱の印加によりアルミニウム(Al)等の配線を溶断(例えば爆発または昇華)させるため、クラックダメージや基板102へのダメージが生じる。また、熱が隣接する配線108やヒューズ素子106へ伝わって溶解を引き起こし、誤切断となることがある。さらに、溶断時の切断ゴミが他の切断済みヒューズ106cutに飛散し付着して、接続状態と誤認識されるおそれがある。
溶断により非接続とされるヒューズ素子106では、一般にヒューズ素子106上に残膜(腐食防止用の酸化膜)107を残しているが、溶断によるダメージの大きさは残膜107の厚さにも関係する。残膜107が厚いと爆発の威力が大きく、ダメージも大きくなる。また、熱の逃げ場がなくなり、下層配線108を伝って隣接するヒューズ素子106が溶解するおそれが高くなる。残膜107が薄いと爆発の威力が小さくなり、ヒューズ素子106を切断することができなくなる。ヒューズ素子106上の残膜107はプロセス管理されているが、ウェハによりばらつきや面内傾向をもっており、ヒューズ素子106上の残膜107を均一に制御することは難しい。
最近はメモリ容量の増大とともにヒューズ素子106の数も増大しており、製品によっては1チップあたり数万本にも及ぶものもあるが、レーザ光照射による切断方式では、微細化に限界がある。
ヒューズ回路を用いない救済処理として、再配線技術を用いて不良メモリブロックを正常なメモリブロックへ再接続する方法が提案されている(たとえば、特許文献2参照)。
既存回路構成をそのまま用いて、ヒューズ切断なしに半導体装置のリペアが可能なリペア技術の提供を課題とする。
上記課題を解決するために、実施形態では、不良セルに対応するヒューズ素子を切断するのではなく、導通させることで情報を保持させる。
一つの態様では、半導体装置のリペア方法は、
半導体基板上に、開口と前記開口内に露出する少なくとも一対の未接続の接続端子とを有し、回路または素子間の電気的な切り替えを行うアンチヒューズ型のアドレス記憶素子を形成し、
前記回路または素子が試験で不良と判定された場合に、前記回路または前記素子に対応する前記アドレス記憶素子の前記開口内に導電膜を形成して、前記少なくとも一対の接続端子間を導通状態にする。
半導体基板上に、開口と前記開口内に露出する少なくとも一対の未接続の接続端子とを有し、回路または素子間の電気的な切り替えを行うアンチヒューズ型のアドレス記憶素子を形成し、
前記回路または素子が試験で不良と判定された場合に、前記回路または前記素子に対応する前記アドレス記憶素子の前記開口内に導電膜を形成して、前記少なくとも一対の接続端子間を導通状態にする。
既存の回路構成をそのまま用いて、ヒューズ切断なしに不良セルを救済することができる。ヒューズ切断に伴うダメージや誤判断を防止することができる。
図2は実施形態のリペア方法が適用される半導体装置10の概略図である。半導体ウェハ1上に形成されたメモリチップ(半導体装置)10内には、リペア用のアドレス記憶回路11、メモリセル回路12、冗長セル回路13、及び論理回路25が配置されている。アドレス記憶回路11には、複数のアドレス記憶素子6が配置される。各アドレス記憶素子6は、不良メモリセルを冗長セルに切り替えるためのアドレス情報を保持している。論理回路25は、そのアドレス情報を読み取り、アクセスするセルを電気的に切り替える。
実施形態では、アドレス記憶素子6をノーマリーオンのヒューズ導電膜として形成するのではなく、ノーマリーオフ状態の素子として形成する。この意味で、アドレス記憶素子6を「アンチヒューズ素子6」と称してもよい。しかし、一般的なアンチヒューズ素子とは異なり、アドレス記憶素子6は導通のための絶縁破壊の形成を要しない。
具体的には、後述するように、アドレス記憶素子6を、少なくとも一対の接続端子が露出する冗長接続開口として形成する。試験後に、不良と判定された配線またはセルに対応する冗長接続開口を導電材料で埋め込んで、配線間を電気的に接続する。この接続を便宜上「ヒューズ接続」と称する。
図3A及び図3Bは、実施形態のリペア方法を説明する図である。アドレス記憶回路11は、複数のアドレス記憶素子6を有する。各アドレス記憶素子6は、冗長接続開口7と、冗長接続開口7に位置する少なくとも一対のコンタクトプラグ9を有する。コンタクトプラグ9はアドレス記憶素子6の接続端子として機能し、一対のコンタクトプラグ9で接続部19を構成する。
接続前(リペア前)は、コンタクトプラグ9の少なくとも一部が冗長接続開口7内に露出している。各コンタクトプラグ9は、半導体基板2上に層間絶縁膜3を介して形成されているアルミニウム(Al)などの配線8に電気的に接続されている。配線8を覆ってPSG(Phospho Silicate Glass)などの絶縁膜4、14と、ポリイミド(PI)の表面保護膜5が形成され、冗長接続開口7は表面保護膜5からコンタクトプラグ9が露出する深さに形成されている。冗長接続開口7内には、少なくとも一対のコンタクトプラグ9が露出する。各コンタクトプラグ9は、絶縁膜4を貫通して下層の配線8に電気的に接続されているが、一対のコンタクトプラグ9同士は接続されていないので、配線8間は非導通の状態である。
接続後(リペア後)は、不良と判定されたセルまたは配線に対応する冗長接続開口7を導電膜15で埋め込んで導通状態とする。導電膜15は、一例として液状あるいは半固体の導電材料を冗長接続開口7に充填して熱硬化等を行うことで形成される。導電材料として、一般的にバンプ作製などに使用される定温硬化型や紫外線(UV)硬化型の導電性接着剤(エポキシ樹脂と銀ペーストを合成したもの等)を用いてもよい。
適正セルと判定された配線に対応する冗長接続開口7は、図3Aのように、何もせずに非導通の状態で維持してもよい。あるいは、図3Bに示すように、任意で、適正セルと判定された配線に対応する冗長接続開口7を、絶縁膜16で埋め込んでもよい。これはごみや水分の侵入を防ぐために有効である。これにより冗長接続開口7が導電膜15で埋め込まれたリペア済み素子24と、冗長接続開口7が露出する非リペア素子23Aまたは絶縁膜16で埋め込まれた非リペア素子23Bとが存在する。
導電膜15をスパッタリング等により成膜する場合は、リペアの必要のないアドレス記憶素子6の冗長接続開口7を絶縁膜16で埋め込んだ後に、スパッタリング装置を用いてリペア対象のアドレス記憶素子6の冗長接続開口7を導電膜15で埋め込む。あるいは再配線技術を利用してもよい。
リペア済み素子24ではコンタクトプラグ9間の電気的接続がとれればよいので、導電膜15の膜厚は任意である。非リペア素子23においても、図3Bの構成を採用する場合は冗長接続開口7内のコンタクトプラグ9や下層の配線8が水分やごみから保護されればよいので、絶縁膜16の膜厚は任意である。また、素子上の残膜自体が不要なので、残膜厚の制御も不要である。
リペア済み素子24が導通状態となることで、論理回路25は不良アドレスを認識することができ、メモリセル回路12の中の不良のメモリセルを、冗長セル回路13の冗長セルへ切り替えることができる。
各アドレス記憶素子6は、開口あるいはホールとして形成されるので、その占有面積は一般的な切断タイプのヒューズ素子と比較して小さい。したがって、メモリチップ10上でアドレス記憶回路11が占める面積を大幅に削減することができる。図3A及び図3Bの冗長接続開口7は、基板2と水平な面内での断面形状が円形をしているが、これに限定されず、楕円形、正方形、長方形、多角形など、任意の形状をとることができる。
図4は、実施形態のリペア方法を従来方式と比較して説明する回路図である。図4(A)に示すように、アドレス記憶素子6はノーマリーオフ状態であり、一対のコンタクトプラグ9(図3A及び図3B参照)はリペア用の接続部として機能する。
ある配線が不良と判定されてアドレス記憶素子6がヒューズ接続(導電膜15による冗長接続開口7の埋め込み)されると導通状態になり、NAND回路31の一方の入力に高電位信号(たとえば「1」)が接続される。NAND回路31の他方の入力に高電位のアドレス信号(または読み出し信号)が入力されると、NAND回路31の出力は低電位信号(たとえば「0」)になる。NAND回路31の出力は、インバータ32に接続され、インバータ32の反転出力は高電位(たとえば「1」)になる。インバータ32の出力がリペアデータとして論理回路25のラッチ部に供給される。
他方、図4(B)の従来方式では、不良と判定されたアドレスのヒューズ素子が切断され、低電位信号(たとえば「0」)がNAND回路31の一方の入力に接続される。NAND回路の他方の入力に高電位のアドレス信号が入力されると、NAND回路31の出力は高電位信号(たとえば「1」)となる。このNAND回路31の出力がリペアデータとしてデータラッチ部に供給される。
図4(A)の実施形態の構成は、アドレス記憶素子6におけるアドレス情報の持たせ方が従来構成と逆になるが、それ以外はほぼ同等の回路で構成できる。図3A又は図3Bの構成で、各アドレス記憶素子6及びアドレス記憶回路11の占有面積を大幅に低減できるので、NAND回路31の後段にインバータ32を接続しても、インバータ32の追加による回路面積の増大はほとんど影響しない。アドレス記憶素子6がノーマリーオフ状態になるので、メモリチップ10の消費電流の低減が期待できる。また、ヒューズ素子の溶断に伴う種々の問題点(クラック発生、基板へのダメージ、誤切断、残膜厚のばらつき等)を排除することができる。
図5は、実施形態のアドレス記憶素子6の作製工程図である。図5(A)で、半導体基板2上に層間絶縁膜3を介して、Al等の配線8を形成し、配線8上にPSG等の酸化膜4を形成する。
図5(B)で、酸化膜4の表面を平坦化し、一般的なフォトリソグラフィ法とエッチングにて配線8に到達するコンタクトホールを形成する。コンタクトホール内を導電材料で埋め込み、不要な導電材料を除去してでコンタクトプラグ9を形成する。
図5(C)で、PSG等の酸化膜14とポリイミド等の表面保護膜5を形成する。
図5(D)で、半導体基板2上の所定の位置に冗長接続開口7を形成し、コンタクトプラグ9の少なくとも一部を露出する。冗長接続開口7内には、少なくとも一対のコンタクトプラグ9が存在する。
この方法では、アドレス記憶素子6を従来の半導体プロセスを用いて微細な冗長接続開口7及びコンタクトプラグ9として形成することができるので、メモリチップの微細化、高密度化に適している。また、ヒューズ素子上の残膜制御を行う必要がないのでプロセス面で有利である。
試験後に不良と判明した配線に対しては、図3A及び図3Bに示したように、対応する冗長接続開口7内を導電膜15で埋め込むことで一対のコンタクトプラグ9間を導通状態にして、不良メモリセルの救済(リペア)が行われる。一般的なアンチヒューズの場合の絶縁破壊や、接続のためのライン形成を行う必要はなく、簡単な手法でリペア可能である。
図6は、論理回路25の概略構成図である。論理回路25は、リペアデータのラッチを行うフリップフロップ回路41と、NAND回路42と、インバータ43と、反転入力を受け取るNAND回路44を含む。
フリップフロップ回路41のD端子にリペアデータを入力し、R端子にリセット信号を入力する。アドレス記憶素子6の冗長接続開口7が接続されている場合は、R端子への入力信号は高電位(たとえば「1」)となる。リセット信号が高電位(たとえば「1」)の場合に、フリップフロップ回路41のQ出力は「1」、/Q出力は「0」になる。
NAND回路42の一方の入力が「1」(Q出力)であり、選択アドレス信号が「1」の場合に、NAND回路42の出力は「0」となり、インバータ42で反転されてインバータ42の出力「1」が、冗長セルへ供給される。このとき、/Qの反転入力「1」がNAND回路44の一方の入力に接続され、選択アドレス信号が「1」がNAND回路44の他方の入力に接続される。NAND回路44の出力は「0」となり、通常セルへのアクティブ信号の供給はない。
アドレス記憶素子6が非導通(リペアされていない)場合は、リペアデータ「0」とリセット信号「1」がフリップフロップ回路41のD端子とR端子にそれぞれ入力される。Q出力は「0」、/Q出力は「1」となる。
NAND回路42の一方の入力にQ出力「0」が、他方の入力に選択アドレス信号「1」が入力され、NAND回路42の出力は「1」となる。NADN回路42の出力はインバータ43で反転されて「0」となり、冗長セルへのアクティブ信号の供給はない。このとき、このとき、/Qの反転入力「0」がNAND回路44の一方の入力に接続され、選択アドレス信号が「1」がNAND回路44の他方の入力に接続される。NAND回路44の出力は「1」となり、この高電位信号が通常セルに供給される。
このように、論理回路25は、アドレス記憶素子6の状態値に応じて、メモリセル回路の不良セルを、冗長セル回路13の冗長セルに切り替えて救済することができる。
以上の説明に対し、以下の付記を提示する。
(付記1)
半導体基板と、
前記半導体基板に形成された回路または素子と、
前記半導体基板上に形成された開口と前記開口内に位置する一対の接続端子を有し、前記一対の接続端子間はノーマリーオフ状態であって、前記回路または前記素子間の電気的な切り替えを行うアンチヒューズ型のアドレス記憶素子と、
を有することを特徴とする半導体装置。
(付記2)
前記アドレス記憶素子は、前記回路または前記素子が不良の場合に前記開口に形成されて前記一対の接続端子間を接続する導電膜を有することを特徴とする付記1に記載の半導体装置。
(付記3)
前記アドレス記憶素子は、前記ノーマリーオフ状態のときに、前記開口内に、前記少なくとも一対のコンタクトプラグが互いに非接続の状態で露出することを特徴とする付記1に記載の半導体装置。
(付記4)
前記アドレス記憶素子は、前記ノーマリーオフ状態のときに、前記開口内に絶縁膜が形成され、前記少なくとも一対の接続端子間が非導通状態にあることを特徴とする付記1に記載の半導体装置。
(付記5)
前記半導体基板上の前記回路または前記素子はメモリセルと冗長セルであり、
前記一対の接続端子間が非導通状態のときに前記メモリセルが選択され、前記一対の接続端子間が導通状態のときに、前記冗長セルが選択されていることを特徴とする付記1に記載の半導体装置。
(付記6)
前記各アドレス記憶素子の導通または非導通の状態を判定して前記冗長セルまたは前記メモリセルを選択する論理回路、
をさらに有することを特徴とする付記5に記載の半導体装置。
(付記7)
半導体基板上に、開口と前記開口内に露出する少なくとも一対の未接続の接続端子とを有し、回路または素子間の電気的な切り替えを行うアンチヒューズ型のアドレス記憶素子を形成し、
前記回路または素子が試験で不良と判定された場合に、前記回路または前記素子に対応する前記アドレス記憶素子の前記開口内に導電膜を形成して、前記少なくとも一対の接続端子間を導通状態にする
ことを特徴とする半導体装置のリペア方法。
(付記8)
前記回路または素子が試験で適正と判定された場合に、前記回路または前記素子に対応する前記アドレス記憶素子の前記少なくとも一対の接続端子間を非導通状態のままで、前記対応する前記アドレス記憶素子の前記開口内に絶縁膜を形成することを特徴とする付記7に記載の半導体装置のリペア方法。
(付記9)
前記一対の接続端子間を導通状態にすることで、前記半導体基板上に形成されたメモリセルを冗長セルへ切り替えることを特徴とする付記7に記載の半導体装置のリペア方法。
(付記10)
半導体基板上の第1層間絶縁膜を形成する工程と、
前記第1層間絶縁膜に少なくとも一対のコンタクトプラグを形成する工程と、
前記第1層間絶縁膜上に第2層間絶縁膜を形成する工程と、
前記第2層間絶縁膜に開口を形成して、前記開口内に前記少なくとも一対のコンタクトプラグを露出させる工程と、
を有することを特徴とする半導体装置の製造方法。
(付記1)
半導体基板と、
前記半導体基板に形成された回路または素子と、
前記半導体基板上に形成された開口と前記開口内に位置する一対の接続端子を有し、前記一対の接続端子間はノーマリーオフ状態であって、前記回路または前記素子間の電気的な切り替えを行うアンチヒューズ型のアドレス記憶素子と、
を有することを特徴とする半導体装置。
(付記2)
前記アドレス記憶素子は、前記回路または前記素子が不良の場合に前記開口に形成されて前記一対の接続端子間を接続する導電膜を有することを特徴とする付記1に記載の半導体装置。
(付記3)
前記アドレス記憶素子は、前記ノーマリーオフ状態のときに、前記開口内に、前記少なくとも一対のコンタクトプラグが互いに非接続の状態で露出することを特徴とする付記1に記載の半導体装置。
(付記4)
前記アドレス記憶素子は、前記ノーマリーオフ状態のときに、前記開口内に絶縁膜が形成され、前記少なくとも一対の接続端子間が非導通状態にあることを特徴とする付記1に記載の半導体装置。
(付記5)
前記半導体基板上の前記回路または前記素子はメモリセルと冗長セルであり、
前記一対の接続端子間が非導通状態のときに前記メモリセルが選択され、前記一対の接続端子間が導通状態のときに、前記冗長セルが選択されていることを特徴とする付記1に記載の半導体装置。
(付記6)
前記各アドレス記憶素子の導通または非導通の状態を判定して前記冗長セルまたは前記メモリセルを選択する論理回路、
をさらに有することを特徴とする付記5に記載の半導体装置。
(付記7)
半導体基板上に、開口と前記開口内に露出する少なくとも一対の未接続の接続端子とを有し、回路または素子間の電気的な切り替えを行うアンチヒューズ型のアドレス記憶素子を形成し、
前記回路または素子が試験で不良と判定された場合に、前記回路または前記素子に対応する前記アドレス記憶素子の前記開口内に導電膜を形成して、前記少なくとも一対の接続端子間を導通状態にする
ことを特徴とする半導体装置のリペア方法。
(付記8)
前記回路または素子が試験で適正と判定された場合に、前記回路または前記素子に対応する前記アドレス記憶素子の前記少なくとも一対の接続端子間を非導通状態のままで、前記対応する前記アドレス記憶素子の前記開口内に絶縁膜を形成することを特徴とする付記7に記載の半導体装置のリペア方法。
(付記9)
前記一対の接続端子間を導通状態にすることで、前記半導体基板上に形成されたメモリセルを冗長セルへ切り替えることを特徴とする付記7に記載の半導体装置のリペア方法。
(付記10)
半導体基板上の第1層間絶縁膜を形成する工程と、
前記第1層間絶縁膜に少なくとも一対のコンタクトプラグを形成する工程と、
前記第1層間絶縁膜上に第2層間絶縁膜を形成する工程と、
前記第2層間絶縁膜に開口を形成して、前記開口内に前記少なくとも一対のコンタクトプラグを露出させる工程と、
を有することを特徴とする半導体装置の製造方法。
1 半導体ウェーハ
2 半導体基板
4、14 層間絶縁膜
6 アドレス記憶素子(アンチヒューズ型素子)
7 冗長接続開口
8 配線
9 コンタクトプラグ(接続端子)
10 メモリチップ(半導体装置)
11 アドレス記憶回路
12 メモリセル回路
13 冗長セル回路
15 導電膜
16 絶縁膜
23 非リペア素子
24 リペア済み素子
25 論理回路
2 半導体基板
4、14 層間絶縁膜
6 アドレス記憶素子(アンチヒューズ型素子)
7 冗長接続開口
8 配線
9 コンタクトプラグ(接続端子)
10 メモリチップ(半導体装置)
11 アドレス記憶回路
12 メモリセル回路
13 冗長セル回路
15 導電膜
16 絶縁膜
23 非リペア素子
24 リペア済み素子
25 論理回路
Claims (7)
- 半導体基板と、
前記半導体基板に形成された回路または素子と、
前記半導体基板上に形成された開口と前記開口内に位置する一対の接続端子を有し、前記一対の接続端子間はノーマリーオフ状態であって、前記回路または前記素子間の電気的な切り替えを行うアンチヒューズ型のアドレス記憶素子と、
を有することを特徴とする半導体装置。 - 前記アドレス記憶素子は、前記回路または前記素子が不良の場合に前記開口に形成されて前記一対の接続端子間を接続する導電膜を有することを特徴とする請求項1に記載の半導体装置。
- 前記アドレス記憶素子は、前記ノーマリーオフ状態のときに、前記開口内に、前記少なくとも一対のコンタクトプラグが互いに非接続の状態で露出することを特徴とする請求項1に記載の半導体装置。
- 前記アドレス記憶素子は、前記ノーマリーオフ状態のときに、前記開口内に絶縁膜が形成され、前記少なくとも一対の接続端子間が非導通状態にあることを特徴とする請求項1に記載の半導体装置。
- 半導体基板上に、開口と前記開口内に露出する少なくとも一対の未接続の接続端子とを有し、回路または素子間の電気的な切り替えを行うアンチヒューズ型のアドレス記憶素子を形成し、
前記回路または素子が試験で不良と判定された場合に、前記回路または前記素子に対応する前記アドレス記憶素子の前記開口内に導電膜を形成して、前記少なくとも一対の接続端子間を導通状態にする
ことを特徴とする半導体装置のリペア方法。 - 前記回路または素子が試験で適正と判定された場合に、前記回路または前記素子に対応する前記アドレス記憶素子の前記少なくとも一対の接続端子間を非導通状態のままで、前記対応する前記アドレス記憶素子の前記開口内に絶縁膜を形成することを特徴とする請求項5に記載の半導体装置のリペア方法。
- 半導体基板上の第1層間絶縁膜を形成する工程と、
前記第1層間絶縁膜に少なくとも一対のコンタクトプラグを形成する工程と、
前記第1層間絶縁膜上に第2層間絶縁膜を形成する工程と、
前記第2層間絶縁膜に開口を形成して、前記開口内に前記少なくとも一対のコンタクトプラグを露出させる工程と、
を有することを特徴とする半導体装置の製造方法。
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