KR20130050114A - 반도체 소자의 안티퓨즈 및 그 형성 방법 - Google Patents

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KR20130050114A
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Abstract

본 발명은 반도체 소자의 안티퓨즈 및 그 형성 방법에 관한 것으로, 콘택플러그 형태의 안티 퓨즈를 사용하여 퓨즈의 면적을 감소시키고 퓨즈 리페어 공정 시에 발생하는 불량을 방지하여 퓨즈 동작의 신뢰성을 향상시키는 기술이다.
본 발명에 따른 반도체 소자의 안티 퓨즈는 반도체 기판 상부에 구비된 제 1 금속 배선과, 제 1 금속 배선과 일단이 연결된 콘택플러그와, 콘택 플러그의 타단과 연결된 제 2 금속 배선과, 콘택 플러그의 상기 일단과 상기 타단 사이를 관통하며 형성된 절연층을 포함하는 것을 특징으로 한다.

Description

반도체 소자의 안티퓨즈 및 그 형성 방법{ANTI FUSE OF SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}
본 발명은 반도체 소자의 안티 퓨즈 및 그 형성 방법에 관한 것으로, 보다 자세하게는 콘택 형태의 안티 퓨즈를 포함하는 반도체 소자의 퓨즈 및 그 형성 방법에 관한 것이다.
메모리 장치 및 메모리 병합 로직(Memory Merged Logic, MML)과 같은 반도체 장치에는 데이터를 저장하기 위한 수많은 메모리 셀들이 포함된다. 그런데, 이중 하나의 메모리 셀이라도 불량이면, 그 반도체 장치는 불량이 되므로, 수율(yield)이 떨어진다. 그러나, 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고 장치 전체를 불량품으로 폐기하는 것은 수율(Yield) 측면에서 비효율적인 처리 방법이다. 따라서, 메모리 장치나 메모리를 포함하는 반도체 장치에서는 높은 수율(yield)을 확보하기 위해 리페어(repair) 기능이 요구된다. 반도체 장치에서의 리페어 방식은 주로 리던던시(redundancy) 메모리 셀을 이용하여 불량 메모리 셀을 대체하는 방식이다. 이 때 불량 메모리 셀을 리던던시 메모리 셀로 대체하기 위해 절단 가능한 퓨즈(fuse)가 사용된다. 그러므로, 반도체 장치에는 다수의 퓨즈들이 포함되며, 이 퓨즈들은 통상 레이저로 절단 가능한 퓨즈들이다. 그리고, 퓨즈들은 반도체 장치의 테스트 후에 테스트 결과에 따라 선별적으로 절단된다.
예비 셀을 이용한 리페어 방법은 통상 일정 셀 어레이마다 노멀 워드라인을 치환하기 위해 구비된 예비 워드라인과 노멀 비트라인을 치환하기 위해 구비된 예비 비트라인을 미리 설치하고, 특정 셀에 결함이 발생 시 셀을 포함하는 노멀 워드라인 또는 노멀 비트라인을 예비 워드라인 또는 예비 비트라인으로 치환해 주는 방식이다. 이를 위해 메모리 장치에는 웨이퍼 가공 완료 후 테스트를 통해 결함 셀을 골라내면 결함 셀에 해당하는 어드레스를 예비 셀의 어드레스로 바꾸어 주기 위한 회로가 구비되어 있다. 따라서, 실제 사용시에 결함 셀에 해당하는 어드레스 신호가 입력되면 결함 셀에 대응하여 대체된 예비 셀의 데이터가 액세스 되는 것이다.
전술한 리페어 방법으로 가장 널리 사용되는 방법이 레이저 빔으로 퓨즈를 태워 블로잉(blowing) 시킴으로써, 어드레스의 경로를 치환하는 것이다.
어드레스 경로를 치환하기 위해 퓨즈를 블로잉시키는 공정은 상기 퓨즈 상부에 소정 두께의 절연막을 남긴 후 레이져를 조사하여 불량이 발생한 퓨즈가 컷팅되도록 한다. 그런데, 상기 절연막은 유리와 같은 성질을 갖기 때문에, 레이저 에너지는 상기 절연막에 흡수되지 않고 그대로 통과하게 된다. 이에 따라, 대부분의 레이저 에너지는 상기 퓨즈에 흡수된다. 그러면, 상기 퓨즈는 레이저 에너지에 의해 열 팽창하게 되고, 그 결과 상기 퓨즈가 터짐으로써 컷팅 된다. 퓨즈가 완전히 컷팅되기 위해서는 블로잉 공정시 레이저 에너지를 받은 퓨즈 블로잉부가 모두 기화되어 공기 중에 날아가야 한다.
하지만, 퓨즈 블로잉부가 모두 기화되지 못하는 경우 퓨즈 블로잉부에 잔유물(residue)이 남아 절단된 퓨즈 양단이 서로 이어지게 된다. 그렇게 되면, 컷팅되어야 할 퓨즈가 컷팅되지 않은 것으로 판단되어 어드레스 리페어(repair) 공정이 제대로 수행되지 못하는 문제점이 있다. 또한, 컷팅이 이루어졌다 하더라도 고온 고습의 신뢰성 환경하에서 퓨즈금속이 이동하게 되어 정확하게 컷팅되지 못한 것으로 판단되는 문제가 있다.
이를 방지하기 위하여 블로잉 후 블로잉 부를 폴리머등으로 분리시키는 방법이 제안되고 있지만, 이는 구리가 이동되는 시간을 지연시킬 뿐 결과적으로는 끊어진 퓨즈가 다시 연결되는 한계가 있다.
이와 같이, 레이저 블로잉 시 인접한 퓨즈의 영향을 없애기 위해서는 퓨즈 간에 일정한 피치(Pitch)를 유지하는 것이 요구되며 이는 칩 사이즈(Chip Size)가 증가되는 원인이 된다.
본 발명은 반도체 소자의 안티퓨즈 및 그 형성 방법에 관한 것으로, 콘택플러그 형태의 안티 퓨즈를 사용하여 퓨즈의 면적을 감소시키고 퓨즈 리페어 공정 시에 발생하는 불량을 방지하여 퓨즈 동작의 신뢰성을 향상시키고자 한다.
본 발명에 따른 반도체 소자의 안티 퓨즈는 반도체 기판 상부에 구비된 제 1 금속 배선과, 제 1 금속 배선과 일단이 연결된 콘택플러그와, 콘택 플러그의 타단과 연결된 제 2 금속 배선과, 콘택 플러그의 상기 일단과 상기 타단 사이를 관통하며 형성된 절연층을 포함하는 것을 특징으로 한다.
나아가, 절연층은 질화막을 포함하는 것을 특징으로 하고, 콘택플러그는 상기 제 1 금속 배선의 일측 에지부와 상기 제 2 금속 배선의 타측 에지부를 연결하는 것을 특징으로 한다.
또한, 제 2 금속 배선 상부에 콘택플러그를 더 포함하는 것을 특징으로 하고, 콘택플러그는 평면도 상에서 인접한 콘택플러그와 지그재그 형태로 배치된 것을 특징으로 한다.
한편, 반도체 기판 상부에 제 1 금속 배선을 형성하는 단계와, 제 1 금속 배선 상부에 제 1 콘택플러그를 형성하는 단계와, 제 1 콘택 플러그와 연결되는 절연층을 형성하는 단계와, 절연층 상부에 제 2 콘택플러그를 형성하는 단계와, 제 2 콘택플러그와 연결되는 제 2 금속 배선을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
나아가, 제 1 콘택플러그는 제 1 금속 배선의 일측 에지부 상부에 형성하는 것을 특징으로 하고, 제 2 콘택플러그는 제 2 금속 배선의 타측 에지부 상부에 형성하는 것을 특징으로 한다.
나아가, 제 2 콘택 플러그는 제 1 콘택 플러그와 중첩되도록 형성하며, 절연층은 질화막을 포함하는 것을 특징으로 한다.
또한, 제 2 금속 배선을 형성하는 단계 후 제 2 금속 배선 상부에 제 3 콘택플러그를 형성하는 단계를 더 포함하는 것을 특징으로 하고, 제 3 콘택플러그는 상기 제 1 콘택플러그 및 제 2 콘택플러그와 중첩되도록 형성하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 안티퓨즈 및 그의 형성 방법은 다음과 같은 효과가 있다.
첫째, 콘택 플러그를 이용한 안티 퓨즈를 형성함으로써, 반도체 소자의 칩 사이즈를 감소시킬 수 있는 효과를 제공한다.
둘째, 안티 퓨즈를 사용함으로써, 퓨즈 리페어 시 인접한 퓨즈가 단선되는 현상을 방지하여 소자의 신뢰성을 향상시키는 효과를 제공한다.
셋째, 안티 퓨즈를 사용함으로써, 퓨즈 리페어 시 인접한 퓨즈와브릿지(Bridge)를 방지하여 소자의 신뢰성을 향상시키는 효과를 제공한다.
도 1은 본 발명에 따른 반도체 소자의 안티 퓨즈 및 그 제조 방법을 도시한 평면도 및 단면도.
도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 안티 퓨즈 형성 방법을 도시한 단면도들.
도 3a 내지 도 3c는 본 발명에 따른 반도체 소자의 안티 퓨즈의 리페어 방법을 도시한 단면도들.
종래의 레이저 리페어 방식의 한계를 극복하기 위해 안티퓨즈(Antifuse) 방식이 개발되었다. 안티퓨즈는 패키지 단계에서도 간단하게 결함 구제를 위한 프로그램을 할 수 있다. 일반적으로 안티퓨즈 소자는 퓨즈 소자와 반대되는 전기적 특성을 갖는다. 즉, 안티퓨즈는 일반적으로 저항성 퓨즈 소자로서, 프로그램 되지 않은 상태에서는 높은 저항을 가지며 프로그램 동작 이후에는 낮은 저항을 가지게 된다. 안티퓨즈 소자는 일반적으로 이산화규소(SiO2), 실리콘 나이트라이드(silicon nitride), 탄탈륨 옥사이드(tantalum oxide) 또는 ONO(silicon dioxide - silicon nitride - silicon dioxide)와 같은 유전체가 두 개의 도전체 사이에 끼어 있는 복합체 등과 같은 매우 얇은 유전체 물질로 구성된다.
안티퓨즈의 프로그램 동작은 충분한 시간 동안 안티퓨즈 단자들을 통해 고전압을 인가하여 양 도전체 사이의 유전체를 파괴하는 방식으로 프로그래밍한다. 따라서, 안티퓨즈가 프로그램되면 안티퓨즈의 양 단의 도전체가 단락되어 저항은 작은 값이 된다. 따라서 안티퓨즈의 기본 상태는 전기적으로 오픈 상태이며, 고전압이 인가되어 프로그래밍 되면 전기적으로 단락된 상태가 된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1은 본 발명에 따른 반도체 소자의 안티 퓨즈를 도시한 것으로, 도 1 (ⅰ)은 평면도를 도시한 것이고, 도 1 (ⅱ)는 도 1 (ⅰ)의 Y - Y'의 절단면에 따른단면도를 도시한 것이다.
도 1을 참조하면, 반도체 기판(100) 상부에 제 1 금속 배선(105)이 구비되고, 제 1 금속 배선(105) 상부에 제 1 콘택플러그(115)가 구비된다. 그리고, 제 1 콘택플러그(115)와 연결되는 절연층(120)이 형성된다. 절연층(120) 상부에 제 2 콘택플러그(130)이 구비되고, 제 2 콘택플러그(130) 상부에 제 2 콘택플러그(130)와 연결되는 제 2 금속 배선(140)이 구비된다. 퓨즈 리페어 공정에 의해 절연층(120)이 파괴될 경우 제 1 콘택플러그(115)와 제 2 콘택플러그(130)가 연결되어야 하므로, 제 1 콘택플러그(115)와 제 2 콘택플러그(130)는 중첩되는 위치에 배치하는 것이 바람직하다.
또한, 제 2 금속 배선(140) 상부에 제 3 콘택플러그(150)가 구비된다. 제 3 콘택플러그(150)는 퓨즈 리페어 공정 시 바이어스를 인가하기 위해 형성하는 것이 바람직하다. 제 1 콘택플러그(115), 제 2 콘택플러그(130) 및 제 3 콘택플러그(150)는 도 1 (ⅱ)에 도시된 바와 같이 단면도 상에서 일직선 상에 형성되며, 도 1 (ⅰ)에 도시된 바와 같이 평면도 상에서는 콘택플러그(160)는 인접한 콘택플러그(160)와 서로 어긋나게 지그재그(Zigzag) 형태로 형성되도록 하는 것이 바람직하다.
상술한 바와 같이, 제 1 금속 배선(105)과 제 2 금속 배선(140)이 절연층(120)에 의해 단락되어 있다가 리페어 공정 시 인가된 전기적인 바이어스에 의해 절연층(120)이 파괴되고 이로 인해 제 1 금속 배선(105)에 전력이 전달되어 퓨즈 신호를 인가할 수 있는 안티 퓨즈가 된다. 이렇게 콘택 플러그 형태의 안티 퓨즈를 사용함으로써, 퓨즈의 면적을 감소시킬 수 있으며 퓨즈 리페어 공정 시에 발생하는 불량을 방지할 수 있다.
도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 안티 퓨즈 형성 방법을 도시한 단면도들이다. 도 2a 내지 도 2c는 도 1 (ⅰ)의 Y - Y'의 절단면에 따른 단면도를 도시한 것이다.
먼저, 도 2a를 참조하면 반도체 기판(100) 상부에 제 1 금속 배선(105)을 형성한다. 그 다음, 제 1 금속 배선(105)을 포함하는 반도체 기판(100) 상부에 제 1 층간 절연막(110)을 형성한다. 제 1 층간 절연막(110)은 산화막을 포함하는 것이 바람직하다. 이어서, 제 1 층간 절연막(110)을 식각하여 제 1 금속 배선(105)이 노출되는 콘택홀을 형성한다. 이후, 콘택홀에 도전물질을 매립하여 제 1 콘택플러그(115)를 형성한다. 제 1 콘택플러그(115)는 제 1 금속 배선(105)과 연결되는 위치라면 어디에 형성해도 무관하나, 바람직하게는 제 1 금속 배선(105) 일측 에지부와 연결되도록 형성한다.
도 2b를 참조하면, 제 1 층간 절연막(110) 및 제 1 콘택플러그(115) 상부에 절연층(120)을 형성한다. 절연층(120)은 질화막을 포함하는 것이 바람하다. 그리고, 절연층(120) 상부에 제 2 층간 절연막(125)을 형성한다. 제 2 층간 절연막(125)은 제 1 층간 절연막(110)과 동일한 물질로 형성하며, 바람직하게는 산화막을 포함한다.제 2 층간 절연막(125)을 식각하여 절연층(120)이 노출되는 콘택홀을 형성한다. 이때, 콘택홀은 하부의 제 1 콘택플러그(115)와 단면도 상에서 일직선이 되는 부분에 형성하는 것이 바람직하다. 이어서, 콘택홀 내에 도전물질을 매립하여 제 2 콘택 플러그(130)를 형성한다.
다음으로, 제 2 층간 절연막(125) 및 제 2 콘택 플러그(130) 상부에 제 2 콘택 플러그(130)와 연결되는 제 2 금속 배선(140)을 형성한다. 제 2 금속 배선(140)은 제 2 콘택플러그(130)와 연결되는 위치라면 어디에 형성되어도 무관하나, 바람직하게는 제 2 금속 배선(140) 타측 에지부가 제 2 콘택플러그(130)와 연결되도록 형성한다.
도 2c를 참조하면, 제 2 금속 배선(140)을 포함하는 제 2 층간 절연막(125) 상부에 제 3 층간 절연막(145)을 형성한다. 제 3 층간 절연막(145)은 제 1 층간 절연막(110) 및 제 2 층간 절연막(125)과 동일한 물질로 형성한다. 예컨대, 제 3 층간 절연막(145)은 산화막을 포함하는 것이 바람직하다. 이어서, 제 3 층간 절연막(145)을 식각하여 제 2 금속 배선(140)이 노출되는 콘택홀을 형성한다. 다음으로, 콘택홀에 도전물질을 매립하여 제 3 콘택 플러그(150)를 형성한다. 제 3 콘택플러그(150)는 하부의 제 1 콘택플러그(115) 및 제 2 콘택플러그(130)와 단면도 상에서 일직선이 되는 부분에 형성하는 것이 바람직하다.
상술한 바와 같이, 제 1 금속 배선(105)과 제 2 금속 배선(140)을 콘택플러그로 연결하고, 콘택플러그 사이에 절연층을 삽입하여 콘택 형태의 안티 퓨즈를 형성함으로써, 퓨즈의 면적을 감소시킬 수 있으며 퓨즈 리페어 공정 시 발생하는 불량을 방지할 수 있다.
도 3a 내지 도 3c는 본 발명에 따른 반도체 소자의 안티 퓨즈를 이용한 퓨즈 리페어 공정을 도시한 것이다.
먼저, 도 3a를 참조하면 퓨즈 리페어 공정 이전의 안티 퓨즈를 나타내는 것으로 리페어 공정 이전에는 절연층(120)에 의해 제 1 금속 배선(105)과 제 2 금속 배선(140) 간에 전기적 신호가 통과하지 못하여 퓨즈가 단락된 상태가 된다.
도 3b를 참조하면 퓨즈 리페어 공정이 진행되는 안티 퓨즈를 나타내는 것으로, 리페어 공정 시 해당 퓨즈에 전기적인 바이어스(Bias)를 가한다. 바이어스는 제 3 콘택 플러그(150)를 통해 인가할 수 있다. 이렇게, 제 3 콘택 플러그(150)에 전기적인 바이어스를 인가하면 제 1 금속 배선(105)과 제 2 금속 배선(140) 사이의 절연층(120)이 파괴된다.
도 3c를 참조하면 퓨즈 리페어 공정이 진행된 후 안티 퓨즈를 나타내는 것으로, 제 1 금속 배선(105)과 제 2 금속 배선(140) 사이의 절연층(120)이 파괴되어 제 1 금속 배선(105)과 제 2 금속 배선(140) 사이에 전기적인 신호가 통과하게 된다.
상술한 바와 같이, 제 1 금속 배선(105)과 제 2 금속 배선(140)이 절연층(120)에 의해 단락되어 있다가 리페어 공정 시 인가된 전기적인 바이어스에 의해 절연층(120)이 파괴되고 이로 인해 제 1 금속 배선(105)에 전력이 전달되어 퓨즈 신호를 인가할 수 있는 안티 퓨즈가 된다. 이렇게 콘택 플러그 형태의 안티 퓨즈를 사용함으로써, 퓨즈의 면적을 감소시킬 수 있으며 퓨즈 리페어 공정 시에 발생하는 불량을 방지할 수 있다.
100 : 반도체 기판 105 : 제 1 금속 배선
110 : 제 1 층간 절연막 115 : 제 1 콘택플러그
120 : 절연층 125 : 제 2 층간 절연막
130 : 제 2 콘택플러그 140 : 제 2 금속 배선
145 : 제 3 층간 절연막 150 : 제 3 콘택플러그

Claims (12)

  1. 반도체 기판 상부에 구비된 제 1 금속 배선;
    상기 제 1 금속 배선과 일단이 연결된 콘택플러그;
    상기 콘택 플러그의 타단과 연결된 제 2 금속 배선; 및
    상기 콘택 플러그의 상기 일단과 상기 타단 사이를 관통하며 형성된 절연층
    을 포함하는 것을 특징으로 하는 반도체 소자의 안티 퓨즈.
  2. 청구항 1에 있어서,
    상기 절연층은 질화막을 포함하는 것을 특징으로 하는 반도체 소자의 안티 퓨즈.
  3. 청구항 1에 있어서,
    상기 콘택플러그는 상기 제 1 금속 배선의 일측 에지부와 상기 제 2 금속 배선의 타측 에지부를 연결하는 것을 특징으로 하는 반도체 소자의 안티 퓨즈.
  4. 청구항 1에 있어서,
    상기 제 2 금속 배선 상부에 콘택플러그를 더 포함하는 것을 특징으로 하는 반도체 소자의 안티 퓨즈.
  5. 청구항 1에 있어서,
    상기 콘택플러그는 평면도 상에서 인접한 콘택플러그와 지그재그 형태로 배치된 것을 특징으로 하는 반도체 소자의 안티 퓨즈.
  6. 반도체 기판 상부에 제 1 금속 배선을 형성하는 단계
    상기 제 1 금속 배선 상부에 제 1 콘택플러그를 형성하는 단계;
    상기 제 1 콘택 플러그와 연결되는 절연층을 형성하는 단계;
    상기 절연층 상부에 제 2 콘택플러그를 형성하는 단계; 및
    상기 제 2 콘택플러그와 연결되는 제 2 금속 배선을 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 안티 퓨즈 형성 방법.
  7. 청구항 6에 있어서,
    상기 제 1 콘택플러그는 상기 제 1 금속 배선의 일측 에지부 상부에 형성하는 것을 특징으로 하는 반도체 소자의 안티 퓨즈 형성 방법.
  8. 청구항 6에 있어서,
    상기 제 2 콘택플러그는 상기 제 2 금속 배선의 타측 에지부 상부에 형성하는 것을 특징으로 하는 반도체 소자의 안티 퓨즈 형성 방법.
  9. 청구항 6에 있어서,
    상기 제 2 콘택 플러그는 상기 제 1 콘택 플러그와 중첩되도록 형성하는 것을 특징으로 하는 반도체 소자의 안티 퓨즈 형성 방법.
  10. 청구항 6에 있어서,
    상기 절연층은 질화막을 포함하는 것을 특징으로 하는 반도체 소자의 안티 퓨즈 형성 방법.
  11. 청구항 6에 있어서,
    상기 제 2 금속 배선을 형성하는 단계 후,
    상기 제 2 금속 배선 상부에 제 3 콘택플러그를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 안티 퓨즈 형성 방법.
  12. 청구항 11에 있어서,
    상기 제 3 콘택플러그는 상기 제 1 콘택플러그 및 제 2 콘택플러그와 중첩되도록 형성하는 것을 특징으로 하는 반도체 소자의 안티 퓨즈 형성 방법.
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