KR20120003237A - 반도체 소자의 퓨즈 - Google Patents
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Abstract
본 발명의 반도체 소자의 퓨즈는 하부 구조물 상부에 형성된 제 1 금속배선과, 상기 제 1 금속배선과 연결되고 상기 하부 구조물 상부에 구비된 제 1 층간절연막을 관통하는 제 1 콘택플러그와, 상기 제 1 층간절연막 상부에 구비되고 상기 제 1 콘택플러그와 연결되는 제 2 금속배선과, 상기 제 2 금속배선과 연결되며 상기 제 1 층간절연막 상부에 구비된 제 2 층간절연막을 관통하는 제 2 콘택플러그와, 상기 제 2 콘택플러그와 접속되고 상기 제 2 층간절연막 상부에 구비되는 퓨즈 패턴 및 데이터 리드 퓨즈 패턴(data read fuse pattern)을 포함하여, 퓨즈 블로잉 시 비트라인 물성에 영향을 주어 저항을 증가시키더라도 퓨즈 신호의 전달이 정확하게 이루어지도록 하여 리페어 효율을 증가시킬 수 있는 효과를 제공한다.
Description
본 발명은 반도체 소자의 퓨즈에 관한 것으로, 보다 자세하게는 퓨즈컷팅 오류를 개선하는 반도체 소자의 퓨즈에 관한 것이다.
메모리 장치 및 메모리 병합 로직(Memory Merged Logic, MML)과 같은 반도체 장치에는 데이터를 저장하기 위한 수많은 메모리 셀들이 포함된다. 그런데, 이중 하나의 메모리 셀이라도 불량이면, 그 반도체 장치는 불량이 되므로, 수율(yield)이 떨어진다. 그러나, 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고 장치 전체를 불량품으로 폐기하는 것은 수율(Yield) 측면에서 비효율적인 처리 방법이다. 따라서, 메모리 장치나 메모리를 포함하는 반도체 장치에서는 높은 수율(yield)을 확보하기 위해 리페어(repair) 기능이 요구된다. 반도체 장치에서의 리페어 방식은 주로 리던던시(redundancy) 메모리 셀을 이용하여 불량 메모리 셀을 대체하는 방식이다. 이 때 불량 메모리 셀을 리던던시 메모리 셀로 대체하기 위해 절단 가능한 퓨즈(fuse)가 사용된다. 그러므로, 반도체 장치에는 다수의 퓨즈들이 포함되며, 이 퓨즈들은 통상 레이저로 절단 가능한 퓨즈들이다. 그리고, 퓨즈들은 반도체 장치의 테스트 후에 테스트 결과에 따라 선별적으로 절단된다.
예비 셀을 이용한 리페어 방법은 통상 일정 셀 어레이마다 노멀 워드라인을 치환하기 위해 구비된 예비 워드라인과 노멀 비트라인을 치환하기 위해 구비된 예비 비트라인을 미리 설치하고, 특정 셀에 결함이 발생 시 셀을 포함하는 노멀 워드라인 또는 노멀 비트라인을 예비 워드라인 또는 예비 비트라인으로 치환해 주는 방식이다. 이를 위해 메모리 장치에는 웨이퍼 가공 완료 후 테스트를 통해 결함 셀을 골라내면 결함 셀에 해당하는 어드레스를 예비 셀의 어드레스로 바꾸어 주기 위한 회로가 구비되어 있다. 따라서, 실제 사용시에 결함 셀에 해당하는 어드레스 신호가 입력되면 결함 셀에 대응하여 대체된 예비 셀의 데이터가 액세스 되는 것이다.
전술한 리페어 방법으로 가장 널리 사용되는 방법이 레이저 빔으로 퓨즈를 태워 블로잉(blowing) 시킴으로써, 어드레스의 경로를 치환하는 것이다. 따라서, 통상적인 메모리 장치는 레이저를 퓨즈에 조사하여 블로잉 시킴으로써 어드레스 경로를 치환시킬 수 있는 퓨즈부를 구비하고 있다. 여기서, 레이저의 조사에 의해 끊어지는 배선을 퓨즈라 하고, 퓨즈와 그 주위를 둘러싸는 영역을 퓨즈 박스라 한다.
도 1은 종래 기술에 따라 블로잉된 반도체 소자의 퓨즈를 나타낸 단면도이다.
도 1에 도시된 바와 같이, 반도체 기판(10) 상에 층간절연막(12)을 형성하고, 층간절연막(12) 상에 배리어 메탈(14) 및 비트라인 전극(16)을 형성한다. 이어서, 비트라인 전극(16)상에 감광막 패턴(미도시)을 형성한 후, 이를 식각마스크로 식각하여 비트라인 전극(16) 및 배리어 메탈(14)을 패터닝한다. 이어서, 전체 상부에 층간절연막(18)을 형성한다. 이어서, 비트라인 전극(16)이 노출되도록 층간절연막(18)을 식각한 후 도전물질을 매립하여 콘택플러그(20)를 형성한다. 콘택플러그(20)를 포함하는 층간절연막(18) 상부에 질화막(22) 및 층간절연막(24)을 형성한다. 이어서, 콘택플러그(20)가 노출되도록 층간절연막(24) 및 질화막(22)을 식각하여 트렌치를 형성한 후, 트렌치 표면에 배리어 메탈(26)을 형성하고, 트렌치가 매립되도록 퓨즈금속(28)을 형성한다. 퓨즈금속(28) 상부에 다마신 질화막(30)을 형성한다.
그 다음, 퓨즈금속(28)에 레이져를 인가하여 블로잉시킨다. 그런데, 블로잉 마진의 부족으로 퓨즈금속(28) 중앙부에 레이져가 인가되지 않고 콘택(20)과 접속되는 부분에 인가되는 경우(A)에는 레이져 에너지가 콘택(20)에 전달되어 콘택(20) 하부에 연결되어 있는 비트라인 금속(16)에 비트라인 금속(16)의 장축방향으로 어택(attack,B)을 유발한다. 이 경우 비트라인 금속(16)은 물성 변화에 의해 저항이 증가하게 되는데, 저항이 증가하게 되는 경우 퓨즈의 신호 전달을 방해하여 퓨즈 컷팅정보가 정확하게 전달되지 않는 문제가 발생한다.
본 발명은 퓨즈 블로잉 시 비트라인 물성에 영향을 주어 저항을 증가시키는 경우 퓨즈의 신호 전달을 방해하여 퓨즈 컷팅정보가 정확하게 전달하지 않는 문제를 해결하고자 한다.
본 발명의 반도체 소자의 퓨즈는 하부 구조물 상부에 형성된 제 1 금속배선과, 상기 제 1 금속배선과 연결되고 상기 하부 구조물 상부에 구비된 제 1 층간절연막을 관통하는 제 1 콘택플러그와, 상기 제 1 층간절연막 상부에 구비되고 상기 제 1 콘택플러그와 연결되는 제 2 금속배선과, 상기 제 2 금속배선과 연결되며 상기 제 1 층간절연막 상부에 구비된 제 2 층간절연막을 관통하는 제 2 콘택플러그와, 상기 제 2 콘택플러그와 접속되고 상기 제 2 층간절연막 상부에 구비되는 퓨즈 패턴 및 데이터 리드 퓨즈 패턴(data read fuse pattern)을 포함하는 것을 특징으로 한다.
그리고, 상기 퓨즈 패턴의 신호는 상기 제 1 콘택플러그 및 상기 제 1 금속배선을 통하여 상기 데이터 리드 퓨즈 패턴으로 센싱되는 것을 특징으로 한다.
그리고, 상기 제 1 금속배선은 게이트를 포함하는 것을 특징으로 한다.
그리고, 상기 제 2 금속배선은 비트라인을 포함하는 것을 특징으로 한다.
그리고, 상기 제 1 금속배선은 라인 타입을 포함하는 것을 특징으로 한다.
그리고, 상기 제 1 콘택플러그는 상기 라인 타입의 제 1 금속 배선의 일측 및 타측과 연결되는 것을 특징으로 한다.
그리고, 상기 제 1 금속배선은 피쉬 본(fishbone) 타입을 포함하는 것을 특징으로 한다.
그리고, 상기 제 1 콘택플러그는 상기 피쉬 본 타입의 제 1 금속배선의 단부들과 연결되는 것을 특징으로 한다.
본 발명은 퓨즈 블로잉 시 비트라인 물성에 영향을 주어 저항을 증가시키더라도 퓨즈 신호 전달이 정확하게 이루어지도록 하여 리페어 효율을 증가시킬 수 있는 효과를 제공한다.
도 1은 종래 기술에 따라 블로잉된 반도체 소자의 퓨즈를 나타낸 단면도.
도 2는 본 발명의 제 1 실시예에 따른 반도체 소자의 퓨즈를 나타낸 투시도.
도 3은 본 발명의 제 2 실시예에 따른 반도체 소자의 퓨즈를 나타낸 투시도.
도 2는 본 발명의 제 1 실시예에 따른 반도체 소자의 퓨즈를 나타낸 투시도.
도 3은 본 발명의 제 2 실시예에 따른 반도체 소자의 퓨즈를 나타낸 투시도.
이하에서는 본 발명의 실시예에 따라 첨부된 도면을 참조하여 상세히 설명하기로 한다.
본 발명은 퓨즈 패턴 블로잉 시 퓨즈 패턴의 양단부에 구비되는 콘택플러그에 에너지가 전달되어 콘택플러그와 연결되는 비트라인의 물성을 변화시켜 저항을 증가되는 경우, 퓨즈 패턴 신호의 전달 경로를 변경하여 퓨즈 패턴으로부터 전달되는 신호가 'high'로 센싱(sensing)되지 못하고, 'low'로 센싱되는 센싱 에러(sensing error)를 방지할 수 있다. 본 발명에서는 퓨즈 패턴 신호의 전달 경로를 변경하기 위한 반도체 소자의 퓨즈 구조를 도 2 및 도 3을 참조하여 두가지 실시예로 설명한다.
도 2에 도시된 바와 같이, 본 발명의 제 1 실시예에 따른 반도체 소자의 퓨즈는 반도체 기판(미도시) 상에 구비된 하부 구조물(101) 상부에 형성된 금속배선(110)과, 금속배선(110)과 연결되고 하부 구조물(101) 상부에 구비된 제 1 층간절연막(201)을 관통하는 제 1 콘택플러그(150)와, 제 1 층간절연막(201) 상부에 구비되고 제 1 콘택플러그(150)와 연결되는 비트라인(210)과, 비트라인(210)과 연결되며 제 1 층간절연막(201) 상부에 구비된 제 2 층간절연막(301)을 관통하는 제 2 콘택플러그(250)와, 제 2 콘택플러그(250)와 접속되고 제 2 층간절연막(301) 상부에 구비되는 퓨즈 패턴(310) 및 데이터 리드 퓨즈 패턴(data read fuse pattern,320)을 포함하는 것이 바람직하다.
여기서, 금속배선(110)은 라인 타입인 것이 바람직하고, 게이트를 적용할 수 있다. 제 1 콘택플러그(150) 및 금속배선(110)은 퓨즈 패턴(310)의 신호가 전달되는 신규 경로이다. 즉, 제 1 콘택플러그(150) 및 금속배선(110)를 통하여 퓨즈 패턴(310)의 신호가 전달되도록 하여 'A'와 같이 퓨즈 패턴(310)의 블로잉 시 제 2 콘택플러그(250)가 어택을 받아 'B'와 같이 물성이 변해 저항이 증가된 비트라인(210)을 통하여 퓨즈 패턴(310)의 신호가 전달되는 경우 데이터 리드 퓨즈 패턴(320)으로 잘못된 정보가 센싱되는 것을 방지한다.
보다 구체적으로 퓨즈 패턴(310a)의 신호 전달 경로(Ⅰ,Ⅱ)를 참조하여 살펴보기로 한다.
퓨즈 패턴(310a)의 신호 전달 경로(Ⅰ)를 살펴보면 퓨즈 패턴(310a)의 신호는 제 2 콘택플러그(250)를 통하여 비트라인(210)으로 인가되고, 비트라인(210)을 통하여 데이터 리드 퓨즈 패턴(320)으로 센싱된다. 이때, 퓨즈 패턴(310a)의 신호는 'B'와 같이 저항이 증가된 비트라인(210a)을 지나면서 전압이 강하되기 때문에 데이터 리드 퓨즈 패턴(320)에서 'high'가 아닌 'low'로 센싱하게 되어 센싱 에러를 유발한다.
반면, 퓨즈 패턴(310a)의 신호 전달 경로(Ⅱ)를 살펴보면 퓨즈 패턴(310a)의 신호는 제 2 퓨즈 콘택플러그(250)를 통하여 비트라인(210)의 일측 단부로 인가되고, 비트라인(210)의 단부와 연결된 제 1 콘택플러그(150)로 전달되어 금속배선(110)을 통하여 다시 비트라인(210)의 타측 단부로 인가되고 비트라인(210)의 타측 단부와 연결된 데이터 리드 퓨즈 패턴(320)으로 센싱된다. 즉, 퓨즈 패턴(310a)의 신호는 'B'와 같이 저항이 증가된 비트라인(210a)을 지나지 않고, 제 1 콘택플러그(150)와 금속배선(110)을 포함하는 새로운 경로를 통하여 데이터 리드 퓨즈 패턴(320)으로 센싱되기 때문에 센싱 에러를 방지한다.
이처럼, 퓨즈 패턴(310a)의 신호는 두 가지(Ⅰ,Ⅱ) 경로를 통하여 데이터 리드 퓨즈 패턴(320)으로 전달되므로, 'Ⅰ'의 경로를 통하여 전달되어 'low'로 센싱되더라도 'Ⅱ'의 경로에 의해 'high'로 센싱되어 결국 퓨즈 패턴(310a)의 신호는 'high'로 센싱되므로 퓨즈 패턴(310a)의 신호는 정확하게 센싱된다.
상술한 바와 같이 본 발명은 퓨즈 패턴의 신호가 제 1 콘택플러그와 금속배선을 포함하는 새로운 경로를 통하여 전달되도록 하여 데이터 리드 퓨즈 패턴으로 센싱될 때 센싱 에러를 방지한다.
그런데, 퓨즈 패턴(310b)의 블로잉 시 퓨즈 패턴(310b)과 연결되는 콘택플러그(250)로 에너지가 전달되어 'B'와 같이 비트라인(210a)의 물성이 바뀌어 저항이 증가하는 경우, 비트라인(210a)과 연결되며 퓨즈 패턴(310b)과 이웃하는 퓨즈 패턴(310c)의 신호가 데이터 리드 퓨즈 패턴(320)에서 센싱되기 위해 비트라인(210a)을 지나면서 전압 강하가 발생하게 된다. 즉, 퓨즈 패턴(310b)의 신호가 제 1 콘택플러그를 통하여 금속배선으로 인가될 수 있는 경로가 없기 때문에 비트라인(210a)을 지나면서 센싱 에러를 유발할 수 있다.
따라서, 이하의 제 2 실시예에서는 도 3을 참조하여 저항이 증가된 비트라인(210a)과 연결되는 퓨즈 패턴(310b)을 포함하는 모든 퓨즈 패턴 신호들이 센싱 에러를 유발하지 않고 데이터 리드 퓨즈 패턴에서 정확하게 센싱될 수 있는 구조를 설명한다.
도 3에 도시된 바와 같이, 본 발명의 제 2 실시예에 따른 반도체 소자의 퓨즈는 반도체 기판(미도시) 상에 구비된 하부 구조물(401) 상부에 형성된 금속배선(410)과, 금속배선(410)과 연결되고 하부 구조물(401) 상부에 구비된 제 1 층간절연막(501)을 관통하는 제 1 콘택플러그(450)와, 제 1 층간절연막(501) 상부에 구비되고 제 1 콘택플러그(501)와 연결되는 비트라인(510)과, 비트라인(510)과 연결되며 제 1 층간절연막(501) 상부에 구비된 제 2 층간절연막(601)을 관통하는 제 2 콘택플러그(550)와, 제 2 콘택플러그(550)와 접속되고 제 2 층간절연막(601) 상부에 구비되는 퓨즈 패턴(610) 및 데이터 리드 퓨즈 패턴(data read fuse pattern,620)을 포함하는 것이 바람직하다.
여기서, 금속배선(410)은 비트라인(510)의 형태와 동일한 것으로 금속배선(410)과 비트라인(510)은 피쉬 본(fishbone) 형태이고, 제 1 콘택플러그(510)는 금속배선(410)의 단부들과 연결되는 것이 바람직하다. 그리고, 금속배선(410)으로는 게이트를 적용할 수 있다.
제 2 실시예에서는 저항이 증가된 비트라인(510a)과 연결되는 퓨즈 패턴(610a)의 신호가 데이터 리드 퓨즈 패턴(620)에서 센싱 에러의 유발을 방지하는 것을 퓨즈 패턴(610a)의 신호 전달 경로(Ⅲ,Ⅳ)를 참조하여 설명한다.
퓨즈 패턴(610a)의 신호 전달 경로(Ⅲ)를 살펴보면 퓨즈 패턴(610a)의 신호는 제 2 콘택플러그(550)를 통하여 비트라인(510a)으로 인가되고, 비트라인(510a)을 통하여 데이터 리드 퓨즈 패턴(320)으로 센싱된다. 이때, 퓨즈 패턴(310a)의 신호는 비트라인(510a)을 지나면서 전압이 강하되기 때문에 데이터 리드 퓨즈 패턴(620)에서 'high'가 아닌 'low'로 센싱하게 되어 센싱 에러를 유발한다.
반면, 퓨즈 패턴(610a)의 신호 전달 경로(Ⅳ)를 살펴보면 퓨즈 패턴(610a)의 신호는 제 2 퓨즈 콘택플러그(550)를 통하여 비트라인(510a)의 일측 단부로 인가되고, 비트라인(510a)의 일측 단부와 연결된 제 1 콘택플러그(450)로 전달되어 금속배선(410)으로 인가되고, 금속배선(410)과 연결된 제 1 콘택플러그(450)으로 전달되어 비트라인(510)으로 인가되어 데이터 리드 퓨즈 패턴(620)으로 센싱된다. 즉, 비트라인(510a)와 연결되는 퓨즈 패턴(610a)의 신호는 피쉬 본 형태의 금속배선의 단부와 연결되는 제 1 콘택플러그(450)으로 인가됨으로써 비트라인(510a)을 지나면서 전압이 강하되는 것을 방지할 수 있다.
제 2 실시예는 퓨즈 패턴(610a)의 신호가 피쉬 본 형태의 금속배선(410)과, 금속배선(410)의 단부들과 연결되는 제 1 콘택플러그(450)를 포함하는 새로운 경로를 통하여 데이터 리드 퓨즈 패턴(620)으로 센싱되기 때문에 센싱 에러를 방지할 수 있다.
이처럼, 퓨즈 패턴(610a)의 신호는 두 가지(Ⅲ,Ⅳ) 경로를 통하여 데이터 리드 퓨즈 패턴(620)으로 전달되므로, 'Ⅲ'의 경로를 통하여 전달되어 'low'로 센싱되더라도 'Ⅳ'의 경로에 의해 'high'로 센싱되어 결국 퓨즈 패턴(610a)의 신호는 'high'로 센싱되므로 퓨즈 패턴(610a)의 신호는 정확하게 센싱된다.
상술한 바와 같이 제 1 실시예 및 제 2 실시예에서 살펴본 바와 같이, 본 발명은 퓨즈 패턴의 신호가 저항이 증가된 비트라인을 통하지 않도록 하는 새로운 경로를 통하여 인가되도록 함으로써 리페어가 정확하게 이루어질 수 있도록 하는 효과를 제공한다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.
Claims (8)
- 하부 구조물 상부에 형성된 제 1 금속배선;
상기 제 1 금속배선과 연결되고 상기 하부 구조물 상부에 구비된 제 1 층간절연막을 관통하는 제 1 콘택플러그;
상기 제 1 층간절연막 상부에 구비되고 상기 제 1 콘택플러그와 연결되는 제 2 금속배선;
상기 제 2 금속배선과 연결되며 상기 제 1 층간절연막 상부에 구비된 제 2 층간절연막을 관통하는 제 2 콘택플러그; 및
상기 제 2 콘택플러그와 접속되고 상기 제 2 층간절연막 상부에 구비되는 퓨즈 패턴 및 데이터 리드 퓨즈 패턴(data read fuse pattern)을 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈. - 청구항 1에 있어서,
상기 퓨즈 패턴의 신호는
상기 제 1 콘택플러그 및 상기 제 1 금속배선을 통하여 상기 데이터 리드 퓨즈 패턴으로 센싱되는 것을 특징으로 하는 반도체 소자의 퓨즈. - 청구항 1에 있어서,
상기 제 1 금속배선은 게이트를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈. - 청구항 1에 있어서,
상기 제 2 금속배선은 비트라인을 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈. - 청구항 1에 있어서,
상기 제 1 금속배선은 라인 타입을 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈. - 청구항 5에 있어서,
상기 제 1 콘택플러그는
상기 라인 타입의 제 1 금속 배선의 일측 및 타측과 연결되는 것을 특징으로 하는 반도체 소자의 퓨즈. - 청구항 1에 있어서,
상기 제 1 금속배선은 피쉬 본(fishbone) 타입을 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈. - 청구항 7에 있어서,
상기 제 1 콘택플러그는
상기 피쉬 본 타입의 제 1 금속배선의 단부들과 연결되는 것을 특징으로 하는 반도체 소자의 퓨즈.
Priority Applications (2)
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|---|---|---|---|
| KR1020100063991A KR20120003237A (ko) | 2010-07-02 | 2010-07-02 | 반도체 소자의 퓨즈 |
| US12/956,948 US8445989B2 (en) | 2010-07-02 | 2010-11-30 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100063991A KR20120003237A (ko) | 2010-07-02 | 2010-07-02 | 반도체 소자의 퓨즈 |
Related Child Applications (1)
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Family Applications (1)
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