KR20050000746A - 반도체 기억소자의 퓨즈 영역 및 그 제조방법 - Google Patents

반도체 기억소자의 퓨즈 영역 및 그 제조방법 Download PDF

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Abstract

반도체 기억소자의 퓨즈 영역 및 그 제조방법이 제공된다. 상기 퓨즈 영역은 반도체기판 상부에 형성된 제1 내지 제4 하부배선들을 구비한다. 상기 제1 및 제2 하부배선들은 제1 직선 상에 배치되고, 상기 제3 및 제4 하부배선들은 상기 제1 직선에 평행한 제2 직선 상에 배치된다. 또한, 상기 제3 하부배선은 상기 제1 하부배선에 인접하고, 상기 제4 하부배선은 상기 제2 하부배선에 인접한다. 상기 제1 및 제2 하부배선들 사이의 영역 상부에 제1 퓨즈가 배치되고, 상기 제3 및 제4 하부배선들 사이의 영역 상부에 제2 퓨즈가 배치된다. 상기 제2 하부배선은 상기 퓨즈들과 동일한 레벨에 위치하는 중간배선을 통하여 상기 제4 하부배선에 전기적으로 연결된다. 따라서, 상기 제1 및 제2 퓨즈들중 어느 하나가 레이저 리페어 공정을 통하여 블로잉될지라도, 상기 블로잉된 퓨즈에 인접한 다른 퓨즈가 부식되는 것을 방지할 수 있다.

Description

반도체 기억소자의 퓨즈 영역 및 그 제조방법{Fuse region of a semiconductor memory device and method of fabricating the same}
본 발명은 반도체소자 및 그 제조방법에 관한 것으로, 특히 반도체 기억소자의 퓨즈 영역 및 그 제조방법에 관한 것이다.
반도체기판에 형성된 반도체 기억소자들(칩들)은 어셈블리 공정 전에 전기적으로 테스트된다. 그 결과, 상기 반도체 기억소자들은 불량 칩들(bad chips) 또는 양호한 칩들(good chips)로 분류된다. 상기 불량 칩들이 적어도 하나의 불량 셀(failed cell)에 의해 오동작하는 경우에, 상기 불량 셀은 리페어 공정(repair process)을 사용하여 여분의 셀(redundant cell)로 대체된다. 상기 리페어 공정은쓰기 모드 및 읽기 모드에서 상기 여분의 셀이 불량 셀의 어드레스를 갖도록 하기 위하여 소정의 퓨즈들을 블로잉시키는(blowing) 레이저 빔 조사 단계를 포함한다. 상기 퓨즈들은 일반적으로 상기 반도체 기억소자의 비트라인들과 동시에 형성된다. 최근에, 상기 비트라인들은 그들의 전기적 저항을 감소시키기 위하여 텅스텐막과 같은 금속막으로 형성한다.
도 1a는 종래의 퓨즈 영역의 일 부분을 도시한 평면도이고, 도 1b는 도 1a의 Ⅰ-Ⅰ에 따라 취해진 단면도이다.
도 1a 및 도 1b를 참조하면, 반도체기판(1)의 전면은 하부 층간절연막(3)으로 덮여진다. 상기 하부 층간절연막(3) 상에 퓨즈(5)가 배치된다. 상기 퓨즈(5)는 서로 평행한 제1 및 제2 서브 퓨즈들(5a, 5b)과 아울러서 상기 제1 서브 퓨즈(5a)의 일 단을 상기 제2 서브 퓨즈(5b)의 일 단과 연결시키는 퓨즈 연결부(fuse connection; 5c)를 포함한다. 상기 제1 및 제2 서브 퓨즈들(5a, 5b)과 아울러서 퓨즈 연결부(5c)는 텅스텐막과 같은 금속막을 1회의 사진/식각 단계(a single photolithography/etching step)를 사용하여 형성된다. 따라서, 상기 제1 및 제2 서브 퓨즈들(5a, 5b) 및 퓨즈 연결부(5c)는 동일한 금속막으로 형성된다. 상기 퓨즈(5)를 갖는 반도체기판은 상부 층간절연막(7)으로 덮여진다. 상기 제1 서브 퓨즈(5a)의 타 단 및 상기 제2 서브 퓨즈(5b)의 타 단은 각각 상기 상부 층간절연막(7)을 관통하는 제1 및 제2 콘택홀들(7a, 7b)에 의해 노출되고, 상기 연결부(5c)는 상기 상부 층간절연막(7)을 관통하는 적어도 하나의 제3 콘택홀(7c)에 의해 노출된다.
상기 제1 내지 제3 콘택홀들(7a, 7b, 7c)은 각각 제1 콘택 플러그(도시하지 않음), 제2 콘택 플러그(9b) 및 제3 콘택 플러그(9c)로 채워질 수 있다. 상기 상부 층간절연막(7) 상에 제1 내지 제3 금속 배선들(11a, 11b, 11c)이 배치된다. 상기 제1 금속배선(11a)은 상기 제1 콘택 플러그와 전기적으로 연결되고, 상기 제2 금속배선(11b)은 상기 제2 콘택 플러그(9b)와 전기적으로 연결된다. 또한, 상기 제3 금속배선(11c)은 상기 제3 콘택 플러그(9c)와 전기적으로 연결된다. 결과적으로, 상기 제1 및 제3 금속배선들(11a, 11c)은 상기 제1 서브 퓨즈(5a)를 통하여 전기적으로 연결되고, 상기 제2 및 제3 금속배선들(11b, 11c)은 상기 제2 서브 퓨즈(5b)를 통하여 전기적으로 연결된다. 상기 제1 내지 제3 금속배선들(11a, 11b, 11c)을 갖는 반도체기판의 전면은 보호막(passivation layer; 13)으로 덮여진다. 상기 보호막(13) 및 상기 상부 층간절연막(7) 내에 퓨즈창(fuse window; 13a)이 배치된다. 상기 퓨즈창(13a)은 상기 제1 및 제2 서브 퓨즈들(5a, 5b)의 상부를 가로지르도록 배치된다. 결과적으로, 상기 제1 및 제2 서브 퓨즈들(5a, 5b)은 초기의 상부 층간절연막(7)보다 얇은 층간절연막(7t)으로 덮여진다.
리페어 공정을 실시하기 위하여 상기 제1 및 제2 서브 퓨즈들(5a, 5b)중 어느 하나, 예를 들면 상기 제2 서브 퓨즈(5b)가 상기 퓨즈창(13a)을 관통하는 레이저 빔에 의해 블로잉되는(blown) 경우에, 상기 제2 서브 퓨즈(5b)의 절단부(cutted region)는 대기중에 노출될 수 있다. 상기 리페어 공정을 실시한 후에, 상기 퓨즈(5)를 갖는 반도체기판은 어셈블리 공정을 통하여 패키지된다. 그러나, 상기 어셈블리 공정 전에 상기 커팅된 서브 퓨즈(5b)는 대기중의 습기(moisture) 또는세정공정과 같은 후속의 습식 공정에 노출될 수 있다. 이 경우에, 상기 제1 서브 퓨즈(5a)는 상기 커팅된 제2 서브 퓨즈(5b) 및 상기 퓨즈 연결부(5c)를 통하여 침투하는 수분에 의해 부식될 수 있다. 그 결과, 상기 제1 금속배선(11a)은 상기 제3 금속배선(11c)과 전기적으로 차단되어(disconnected) 반도체소자의 오동작(malfunction)을 유발시킨다.
한편, 상기 퓨즈 영역을 제조하는 방법이 미국특허 제5,618,750호에 푸쿠하라(Fukuhara) 등에 의해 개시된 바 있다. 푸쿠하라 등에 따르면, 반도체기판 상부에 스트라이프(stripe) 형태의 제1 배선 및 상기 제1 배선과 이격되고 평면 상에서 상기 제1 배선에 수직한 제2 및 제3 평행한 배선들을 형성한다. 상기 제1 내지 제3 배선들은 비부식성 물질막(non-corrosive material layer)으로 형성한다. 상기 제1 및 제2 배선들 사이의 영역 상부에 제1 퓨즈가 형성되고, 상기 제1 및 제3 배선들 사이의 영역 상부에 제2 퓨즈가 형성된다. 상기 제1 퓨즈의 일 단 및 타 단은 각각 상기 제1 배선 및 상기 제2 배선에 전기적으로 접속되고, 상기 제2 퓨즈의 일 단 및 타 단은 각각 상기 제1 배선 및 상기 제3 배선에 전기적으로 접속된다. 이에 따라, 상기 퓨즈들중 어느 하나가 블로잉되고(blown) 상기 블로잉된 부위(blown region)를 통하여 습기가 침투할지라도, 상기 블로잉된 퓨즈(blown fuse)와 인접한 다른 퓨즈가 부식되는 것을 방지할 수 있다. 이는, 상기 제1 배선이 비부식성 물질막으로 형성되기 때문이다. 즉, 상기 제1 내지 제3 배선들은 부식저지막(corrosion stop layer) 역할을 한다.
그럼에도 불구하고, 상기 퓨즈들의 부식을 방지하기 위한 노력이 지속적으로요구된다.
본 발명이 이루고자 하는 기술적 과제는 블로잉된 퓨즈를 통하여 상기 블로잉된 퓨즈에 인접한 다른 퓨즈들이 부식되는 것을 방지하는 데 적합한 퓨즈 영역 및 그 제조방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 퓨즈들에 인접한 내부회로로 습기(moisture)가 침투하는 것을 방지하는 데 적합한 퓨즈 영역 및 그 제조방법을 제공하는 데 있다.
도 1a는 종래의 퓨즈영역을 도시한 평면도이다.
도 1b는 도 1a의 절단선 Ⅰ-Ⅰ에 따라 취해진 단면도이다.
도 2는 본 발명의 실시예에 따른 퓨즈영역을 도시한 평면도이다.
도 3 내지 도 6은 본 발명의 실시예에 따른 퓨즈영역의 제조방법을 설명하기 위하여 도 2의 절단선 Ⅱ-Ⅱ에 따라 취해진 단면도들이다.
상기 기술적 과제들을 이루기 위하여 본 발명은 서로 인접한 퓨즈들 사이에 부식 저지막(corrosion stop layer)을 갖는 퓨즈 영역을 제공한다. 상기 퓨즈 영역은 반도체기판 상부에 형성된 제1 내지 제4 하부배선들을 포함한다. 상기 제1 및 제2 하부배선들은 제1 직선(straight line) 상에서 서로 이격되도록 배치된다. 또한, 상기 제3 및 제4 하부배선들은 상기 제1 직선과 평행한 제2 직선 상에서 서로 이격되도록 배치된다. 상기 제1 및 제2 하부배선들 사이의 영역 상부에 제1 퓨즈가 배치된다. 상기 제1 퓨즈는 상기 제1 하부배선을 상기 제2 하부배선에 전기적으로 연결시킨다. 이와 마찬가지로, 상기 제3 및 제4 하부배선들 사이의 영역 상부에 제2 퓨즈가 배치된다. 상기 제2 퓨즈는 상기 제3 하부배선을 상기 제4 하부배선에 전기적으로 연결시킨다. 상기 제1 및 제2 퓨즈들과 동일한 레벨에 제1 내지 제3 중간배선들(intermediate interconnections)이 배치된다. 상기 제1 중간배선은 상기제1 하부배선에 전기적으로 연결되고 상기 제1 퓨즈의 반대편에 위치한다. 또한, 상기 제2 중간배선은 상기 제2 하부배선을 상기 제4 하부배선에 전기적으로 연결시키고 상기 제1 및 제2 퓨즈들의 반대편에 위치한다. 이에 더하여, 상기 제3 중간배선은 상기 제2 하부배선에 전기적으로 연결되고 상기 제2 퓨즈의 반대편에 위치한다. 상기 제1 내지 제3 중간배선들은 각각 제1 내지 제3 하부 금속배선들에 전기적으로 연결된다.
상기 기술적 과제들을 이루기 위하여 본 발명은 습기 차단막의 역할을 하는 퓨즈 가드링을 갖는 퓨즈 영역을 제공한다. 상기 퓨즈 영역은 반도체기판 상부에 배치된 복수개의 퓨즈들을 포함한다. 상기 퓨즈들은 평면도로부터 보여질 때 퓨즈 가드링에 의해 둘러싸여진다.
상기 퓨즈 가드링은 상기 퓨즈들과 동일한 레벨에 위치하는 중간배선 가드링, 상기 중간배선 가드링 상에 형성된 제1 금속 플러그 가드링, 상기 제1 금속 플러그 가드링을 덮는 제1 금속 가드링, 상기 제1 금속 가드링 상에 형성된 제2 금속 플러그 가드링 및 상기 제2 금속 플러그 가드링을 덮는 제2 금속 가드링을 포함할 수 있다.
상기 기술적 과제들을 이루기 위하여 본 발명은 서로 인접한 퓨즈들 사이에 부식 저지막(corrosion stop layer)을 갖는 퓨즈 영역의 제조방법을 제공한다. 이 방법은 반도체기판 상부에 제1 내지 제4 하부배선들을 형성하는 것을 포함한다. 상기 제1 및 제2 하부배선들은 제1 직선 상에 위치하도록 형성되고 상기 제3 및 제4 하부배선들은 상기 제1 직선에 평행한 제2 직선 상에 위치하도록 형성된다. 상기제1 내지 제4 하부배선들을 갖는 반도체기판의 전면 상에 하부 층간절연막을 형성한다. 상기 하부 층간절연막을 패터닝하여 상기 제1 내지 제4 하부배선들의 양 단들을 노출시키는 퓨즈 콘택홀들을 형성한다. 상기 퓨즈 콘택홀들을 갖는 반도체기판 상에 중간배선막을 형성한다. 상기 중간배선막을 패터닝하여 제1 퓨즈, 제2 퓨즈, 제1 중간배선, 제2 중간배선 및 제3 중간배선을 형성한다. 상기 제1 퓨즈는 상기 제1 및 제2 하부배선들 사이의 영역 상에 형성되고 상기 제1 및 제2 하부배선들에 전기적으로 연결된다. 상기 제2 퓨즈는 상기 제3 및 제4 하부배선들 사이의 영역 상에 형성되고 상기 제3 및 제4 하부배선들에 전기적으로 연결된다. 또한, 상기 제1 중간배선은 상기 제1 하부배선에 전기적으로 연결되고 상기 제1 퓨즈의 반대편에 형성된다. 상기 제2 중간배선은 상기 제2 및 제3 하부배선들에 전기적으로 연결되고 상기 제1 및 제2 퓨즈들의 반대편에 형성된다. 이에 더하여, 상기 제3 중간배선은 상기 제3 하부배선에 전기적으로 연결되고 상기 제2 퓨즈의 반대편에 형성된다. 상기 퓨즈들 및 중간배선들을 갖는 반도체기판 상에 상부 층간절연막을 형성한다. 상기 상부 층간절연막을 패터닝하여 상기 제1 내지 제3 중간배선들을 노출시키는 제1 금속 콘택홀들을 형성한다. 상기 상부 층간절연막 상에 제1 내지 제3 하부 금속배선들을 형성한다. 상기 제1 내지 제3 하부 금속배선들은 각각 상기 제1 금속 콘택홀들을 통하여 상기 제1 내지 제3 중간배선들에 전기적으로 연결된다.
상기 기술적 과제들을 이루기 위하여 본 발명은 습기 차단막의 역할을 하는 퓨즈 가드링을 갖는 퓨즈 영역의 제조방법을 제공한다. 이 방법은 반도체기판 상부에 중간배선막을 형성하는 것을 포함한다. 상기 중간배선막을 패터닝하여 복수개의퓨즈들 및 상기 퓨즈들을 둘러싸는 중간배선 가드링을 형성한다. 상기 퓨즈들 및 상기 중간배선 가드링을 갖는 반도체기판 상에 상부 층간절연막을 형성한다. 상기 상부 층간절연막을 패터닝하여 상기 중간배선 가드링을 노출시키는 제1 금속 가드링 콘택홀을 형성한다. 상기 제1 금속 가드링 콘택홀을 채우는 제1 금속 플러그 가드링을 형성한다. 상기 제1 금속 플러그 가드링을 덮는 제1 금속 가드링을 형성한다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 2는 본 발명의 실시예에 따른 퓨즈영역을 도시한 평면도이고, 도 3 내지 도 6은 본 발명의 실시예에 따른 퓨즈영역의 제조방법을 설명하기 위하여 도 2의 절단선 Ⅱ-Ⅱ에 따라 취해진 단면도들이다.
먼저, 도 2 및 도 6을 참조하여 본 발명의 실시예에 따른 퓨즈 영역을 설명한다.
도 2 및 도 6을 참조하면, 반도체기판(51)의 전면은 절연막(53)으로 덮여진다. 상기 절연막(53)은 소자분리막에 해당할 수 있다. 상기 절연막(53) 상에 제1 내지 제4 하부배선들(lower interconnections; 55a, 55b, 55c, 55d)이 배치된다. 상기 제1 및 제2 하부배선들(55a, 55b)은 제1 직선 상에 위치하고, 서로 이격되도록 배치된다. 또한, 상기 제3 및 제4 하부배선들(55c, 55d)은 상기 제1 직선과 평행한 제2 직선 상에 위치한다. 상기 제3 하부배선(55c)은 상기 제1 하부배선(55a)에 인접하도록 배치되고, 상기 제4 하부배선(55d)은 상기 제2 하부배선(55b)에 인접하도록 배치된다. 상기 제1 내지 제4 하부배선들(55a, 55b, 55c, 55d)은 비부식성 물질막(non-corrosive material layer)인 것이 바람직하다. 상기 비부식성 물질막으로 폴리실리콘막 또는 폴리사이드막(polycide layer)이 사용될 수 있다. 이 경우에, 상기 하부배선들(55a, 55b, 55c, 55d)은 모스 트랜지스터의 게이트 전극 또는 워드라인과 동일한 도전막일 수 있다.
상기 하부배선들(55a, 55b, 55c, 55d) 및 상기 절연막(53)은 하부 층간절연막(57)으로 덮여진다. 상기 제1 내지 제4 하부배선들(55a, 55b, 55c, 55d)의 양 단들은 상기 하부 층간절연막(57)을 관통하는 퓨즈 콘택홀들(59a', 59a", 59b', 59b", 59c', 59c", 59d', 59d")에 의해 노출된다. 상기 하부 층간절연막(57) 상에 제1 및 제2 퓨즈들(65f', 65f")과 아울러서 제1 내지 제3 중간배선들(intermediate interconnections; 65a, 65b, 65c)이 배치된다. 상기 제1 퓨즈(65f')는 상기 퓨즈 콘택홀들(59a", 59b')을 통하여 상기 제1 및 제2 하부배선들(55a, 55b)에 전기적으로 접속된다. 또한, 상기 제2 퓨즈(65f")는 상기 퓨즈 콘택홀들(59c", 59d')을 통하여 상기 제3 및 제4 하부배선들(55c, 55d)에 전기적으로 접속된다. 결과적으로, 상기 제1 퓨즈(65f')는 상기 제1 및 제2 하부배선들(55a, 55b) 사이의 영역 상부에 위치하고, 상기 제2 퓨즈(65f")는 상기 제3 및 제4 하부배선들(55c, 55d) 사이의 영역 상부에 위치한다.
이에 더하여, 상기 제1 중간배선(65a)은 상기 퓨즈 콘택홀(59a')을 통하여 상기 제1 하부배선(55a)에 전기적으로 연결되고, 상기 제3 중간배선(65c)은 상기 퓨즈 콘택홀(59c')을 통하여 상기 제3 하부배선(55c)에 전기적으로 연결된다. 상기 제1 및 제3 중간배선들(65a, 65c)은 각각 상기 제1 및 제2 퓨즈들(65f', 65f")의 반대편에 배치된다. 또한, 상기 제2 중간배선(65b)은 상기 퓨즈 콘택홀들(59b", 59d")을 통하여 상기 제2 및 제4 하부배선들(55b, 55d)에 전기적으로 연결된다. 상기 제2 중간배선(65b)은 상기 제1 및 제2 퓨즈들(65f', 65f")의 반대편에 배치된다. 상기 제1 및 제2 퓨즈들(65f', 65f")과 아울러서 상기 제1 내지 제3 중간배선들(65a, 65b, 65c)은 텅스텐막과 같은 신뢰성있는 금속막(reliable metal layer)일 수 있다. 이 경우에, 상기 텅스텐막은 습기에 취약한 단점을 갖는다. 다시 말해서, 상기 텅스텐막은 부식성 물질막(corrosive material layer)에 해당한다.
상기 퓨즈 콘택홀들(59a', 59a", 59b', 59b", 59c', 59c", 59d', 59d")은 퓨즈 콘택 플러그들(도 6의 64a', 64a", 64b' 및 64b")로 채워질 수 있다. 상기 퓨즈 콘택 플러그들의 각각은 차례로 적층된 장벽 금속막(61a', 61a", 61b' 또는 61b") 및 플러그 금속막(63a', 63a", 63b' 또는 63b")을 포함할 수 있다. 이 경우에, 상기 장벽 금속막은 타이타늄 질화막과 같은 비부식성 물질막인 것이 바람직하다. 상기 플러그 금속막은 텅스텐막일 수 있다. 이와는 달리, 상기 퓨즈 콘택 플러그들은 폴리실리콘막일 수도 있다.
한편, 상기 퓨즈들(65f', 65f")은 도 2에 보여진 바와 같이 평면적으로 보여질 때 중간배선 가드링(65g)에 의해 둘러싸여질 수 있다. 상기 중간배선 가드링(65g)은 상기 퓨즈들(65f', 65f") 및 상기 중간배선들(65a, 65b, 65c) 사이의 영역을 지나도록 배치되는 것이 바람직하다. 즉, 상기 중간배선 가드링(65g)은 상기 퓨즈들(65f', 65f")과 동일한 레벨에 배치된다.
상기 퓨즈들(65f', 65f") 및 상기 중간배선들(65a, 65b, 65c)을 갖는 반도체기판의 전면은 상부 층간절연막(67)으로 덮여진다. 상기 상부 층간절연막(67)은 BPSG막(borophosphosilicate glass layer)일 수 있다. 이러한 BPSG막은 강한 흡습성(moisture absorbance)을 보이는 단점을 갖는다. 상기 제1 내지 제3 중간배선들(65a, 65b, 65c)은 각각 상기 상부 층간절연막(67)을 관통하는 제1 금속 콘택홀들(도 2의 69a, 69b, 69c)에 의해 노출된다. 이에 더하여, 상기 중간배선 가드링(65g) 역시 상기 상부 층간절연막(67)을 관통하는 제1 금속 가드링 콘택홀(도 2의 69g)에 의해 노출될 수 있다. 상기 제1 금속 콘택홀들(69a, 69b, 69c) 및 상기 제1 금속 가드링 콘택홀(69g)은 각각 제1 금속 콘택 플러그들(71a, 71b, 71c) 및 제1 금속 플러그 가드링(71g)으로 채워질 수 있다.
상기 상부 층간절연막(67) 상에 제1 내지 제3 하부 금속배선들(73a, 73b, 73c)이 배치된다. 상기 제1 내지 제3 하부 금속배선들(73a, 73b, 73c)은 각각 상기 제1 금속 콘택 플러그들(71a, 71b, 71c)을 통하여 상기 제1 내지 제3중간배선들(65a, 65b, 65c)에 전기적으로 연결된다. 이에 더하여, 상기 제1 금속 플러그 가드링(71g)은 제1 금속 가드링(73g)으로 덮여질 수 있다.
상기 제1 하부 금속배선들(73a, 73b, 73c)을 갖는 반도체기판의 전면은 금속 층간절연막(75)으로 덮여진다. 상기 금속 층간절연막(75)은 우수한 평탄도(flatness)를 보이는 에스오지막(SOG, spin-on-glass layer)일 수 있다. 그러나, 상기 에스오지막 역시 강한 흡습성을 보인다. 상기 제1 금속 가드링(73g)은 상기 금속 층간절연막(75)을 관통하는 제2 금속 가드링 콘택홀(77g)을 통하여 노출된다. 상기 제2 금속 가드링 콘택홀(77g)은 제2 금속 플러그 가드링(79g)으로 채워진다. 상기 제2 금속 플러그 가드링(79g)은 제2 금속 가드링(81g)으로 덮여진다. 상기 중간배선 가드링(65g), 제1 금속 플러그 가드링(71g), 제1 금속 가드링(73g), 제2 금속 플러그 가드링(79g) 및 제2 금속 가드링(81g)은 퓨즈 가드링(G)을 구성한다.
상기 제2 금속 가드링(81g)을 갖는 반도체기판의 전면은 차례로 적층된 제1 및 제2 보호막들(first and second passivation layers; 83, 85)로 덮여진다. 상기 보호막들(83, 85), 상기 금속 층간절연막(75) 및 상기 상부 층간절연막(67) 내에 퓨즈창(fuse window; 87)이 배치된다. 상기 퓨즈창(87)은 상기 제1 및 제2 퓨즈들(65f', 65f")의 상부를 가로지르도록 배치된다. 결과적으로, 상기 제1 및 제2 퓨즈들(65f', 65f")은 초기의 상부 층간절연막(67)보다 얇은 층간절연막(67t)으로 덮여진다. 상기 퓨즈창(87)은 상기 퓨즈들(65f', 65f")을 블로잉시키기 위한 레이저 리페어 공정을 성공적으로 수행하기 위하여 요구된다.
상술한 실시예에 따르면, 서로 인접한 퓨즈들(65f', 65f")은 비부식성 물질막으로 형성된 제2 및 제4 하부배선들(55b, 55d)을 통하여 전기적으로 연결된다. 이에 따라, 상기 퓨즈들(65f', 65f")중 어느 하나가 레이저 리페어 공정을 통하여 블로잉될지라도, 상기 하부배선들(55a, 55b, 55c, 55d)은 상기 블로잉된 퓨즈로부터의 부식 경로(corrosion path)를 차단한다. 이에 따라, 상기 블로잉된 퓨즈와 인접한 다른 퓨즈가 부식되는 것을 방지할 수 있다. 이에 더하여, 상기 퓨즈 가드링(G)은 상기 퓨즈들(65f', 65f")을 둘러싸도록 배치된다. 이에 따라, 상기 층간절연막들(67, 75) 및 상기 금속 층간절연막(75)이 BPSG막 또는 에스오지막일지라도, 상기 퓨즈 가드링(G)은 상기 퓨즈창(87)에 의해 노출된 상기 층간절연막들(67, 75) 및 상기 금속 층간절연막(75)을 통하여 유입되는 습기를 차단한다. 그 결과, 상기 퓨즈들(65f', 65f")과 인접한 내부회로(internal circuit)가 손상되는(damaged) 것을 방지할 수 있다.
이제, 도 3 내지 도 6을 참조하여 본 발명에 따른 퓨즈영역의 제조방법을 설명하기로 한다.
도 2 및 도 3을 참조하면, 반도체기판(51)의 소정영역에 소자분리막과 같은 절연막(53)을 형성한다. 상기 절연막(53) 상에 도전막을 형성한다. 상기 도전막은 모스 트랜지스터의 게이트 전극막에 해당할 수 있다. 이 경우에, 상기 도전막은 폴리실리콘막 또는 폴리사이드막과 같은 비부식성 물질막으로 형성하는 것이 바람직하다. 상기 도전막을 패터닝하여 상기 절연막(53) 상에 서로 격리된 제1 내지 제4 하부배선들(55a, 55b, 55c, 55d)을 형성한다. 상기 제1 및 제2 하부배선들(55a,55b)는 제1 직선 상에 존재하도록 형성되고, 상기 제3 및 제4 하부배선들(55c, 55d)은 상기 제1 직선에 평행한 제2 직선 상에 존재하도록 형성된다. 상기 제3 하부배선(55c)는 상기 제1 하부배선(55a)에 인접하고, 상기 제4 하부배선(55d)은 상기 제2 하부배선(55b)에 인접한다. 이어서, 상기 하부배선들(55a, 55b, 55c, 55d)을 갖는 반도체기판의 전면 상에 하부 층간절연막(57)을 형성한다. 상기 하부 층간절연막(57)은 강한 흡습성(strong moisture absorbance)을 보이는 BPSG막(borophosphosilicate glass layer)으로 형성될 수 있다.
도 2 및 도 4를 참조하면, 상기 하부 층간절연막(57)을 패터닝하여 상기 하부배선들(55a, 55b, 55c, 55d)의 양 단들을 노출시키는 퓨즈 콘택홀들(도 2의 59a', 59a", 59b', 59b", 59c', 59c", 59d', 59d")을 형성한다. 상기 퓨즈 콘택홀들(59a', 59a", 59b', 59b", 59c', 59c", 59d', 59d")을 갖는 반도체기판의 전면 상에 중간배선막(intermediate interconnection layer)을 형성한다. 디램(DRAM)과 같은 반도체 기억소자에 있어서, 상기 중간배선막은 비트라인을 형성하기 위한 도전막에 해당할 수 있다. 이 경우에, 상기 중간배선막은 상기 비트라인의 전기적인 저항을 감소시키기 위하여 텅스텐막으로 형성할 수 있다. 그러나, 이러한 텅스텐막은 습기에 취약한 단점을 갖는다. 다시 말해서, 상기 텅스텐막은 부식성 물질막(corrosive material layer)에 해당한다.
상기 중간배선막을 형성하기 전에, 상기 퓨즈 콘택홀들(59a', 59a", 59b', 59b", 59c', 59c", 59d', 59d") 내에 퓨즈 콘택 플러그들(도 4의 64a', 64a", 64b', 64b")을 형성할 수 있다. 이 경우에, 상기 퓨즈 콘택 플러그들(64a', 64a",64b', 64b")은 차례로 적층된 장벽 금속막(61a', 61a", 61b', 61b") 및 플러그 금속막(63a', 63a", 63b', 63b")을 포함하도록 형성되는 것이 바람직하다. 상기 장벽 금속막(61a', 61a", 61b', 61b")은 비부식성 물질막에 해당하는 타이타늄 질화막으로 형성하는 것이 바람직하다. 상기 플러그 금속막(63a', 63a", 63b', 63b")은 텅스텐막과 같은 신뢰성 있는 금속막으로 형성할 수 있다.
계속해서, 상기 중간배선막을 패터닝하여 상기 퓨즈 콘택홀들(59a', 59a", 59b', 59b", 59c', 59c", 59d', 59d")을 덮는 제1 및 제2 퓨즈들(65f', 65f")과 아울러서 제1 내지 제3 중간배선들(65a, 65b, 65c)을 형성한다. 상기 제1 퓨즈(65f')는 상기 제1 및 제2 하부배선들(55a, 55b) 사이의 영역 상부에 형성되고, 상기 제2 퓨즈(65f")는 상기 제3 및 제4 하부배선들(55c, 55d) 사이의 영역 상부에 형성된다. 구체적으로, 상기 제1 퓨즈(65f')는 상기 퓨즈 콘택홀들(59a", 59b')을 통하여 상기 제1 및 제2 하부배선들(55a, 55b)에 전기적으로 연결되고, 상기 제2 퓨즈(65f")는 상기 퓨즈 콘택홀들(59c", 59d')을 통하여 상기 제3 및 제4 하부배선들(55c, 55d)에 전기적으로 연결된다. 이에 더하여, 상기 제1 중간배선(65a)은 상기 퓨즈 콘택홀(59a')을 통하여 상기 제1 하부배선(55a)에 전기적으로 연결되고, 상기 제1 퓨즈(65f')의 반대편에 형성된다. 또한, 상기 제2 중간배선(65b)은 상기 퓨즈 콘택홀들(59b", 59d")을 통하여 상기 제2 및 제4 하부배선들(55b, 55d)에 전기적으로 연결되고, 상기 제1 및 제2 퓨즈들(65f', 65f")의 반대편에 형성된다. 더 나아가서, 상기 제3 중간배선(65c)은 상기 퓨즈 콘택홀(59c')을 통하여 상기 제3 하부배선(55c)에 전기적으로 연결되고, 상기 제2 퓨즈(65f")의 반대편에 형성된다.
상기 퓨즈들(65f', 65f") 및 상기 중간배선들(65a, 65b, 65c)을 형성하는 동안, 상기 퓨즈들(65f', 65f")을 둘러싸는 중간배선 가드링(65g)이 추가로 형성될 수 있다. 상기 중간배선 가드링(65g)은 도 2에 보여진 바와 같이 상기 퓨즈들(65f', 65f") 및 상기 중간배선들(65a, 65b, 65c) 사이의 영역을 지나도록 형성된다.
도 2 및 도 5를 참조하면, 상기 퓨즈들(65f', 65f")을 갖는 반도체기판의 전면 상에 상부 층간절연막(67)을 형성한다. 상기 상부 층간절연막(67) 역시 BPSG막으로 형성할 수 있다. 상기 상부 층간절연막(67)을 패터닝하여 상기 제1 내지 제3 중간배선들(65a, 65b, 65c)을 노출시키는 제1 금속 콘택홀들(69a, 69b, 69c)을 형성한다. 상기 제1 금속 콘택홀(69a)은 상기 제1 중간배선(65a)을 노출시키고, 상기 제1 금속 콘택홀(69c)는 상기 제3 중간배선(65c)을 노출시킨다. 또한, 상기 제1 금속 콘택홀(69b)는 상기 제2 중간배선(65b)을 노출시킨다. 상기 중간배선 가드링(65g)이 형성된 경우에, 상기 중간배선 가드링(65g)을 노출시키는 제1 금속 가드링 콘택홀(69g)이 형성될 수 있다.
상기 제1 금속 콘택홀들(69a, 69b, 69c) 및 상기 제1 금속 가드링 콘택홀(69g)을 갖는 반도체기판의 전면 상에 제1 금속막을 형성한다. 상기 제1 금속막은 알루미늄막, 텅스텐막 또는 구리막으로 형성할 수 있다. 상기 제1 금속막을 형성하기 전에, 상기 제1 금속 콘택홀들(69a, 69b, 69c) 및 제1 금속 가드링 콘택홀(69g) 내에 각각 제1 금속 콘택 플러그들(71a, 71b, 71c) 및 제1 금속 플러그 가드링(71g)이 형성될 수 있다. 상기 제1 금속 콘택 플러그들(71a, 71b, 71c) 및 제1금속 플러그 가드링(71g)은 텅스텐막과 같은 금속막으로 형성할 수 있다.
계속해서, 상기 제1 금속막을 패터닝하여 제1 금속 콘택 플러그들(71a, 71b, 71c)을 각각 덮는 제1 내지 제3 하부 금속배선들(73a, 73b, 73c)을 형성한다. 이에 더하여, 제1 금속 가드링(73g)이 상기 제1 금속 플러그 가드링(71g)을 덮도록 형성될 수 있다. 상기 제1 금속막이 구리막으로 형성되는 경우에, 상기 구리막은 다마신 기술을 사용하여 패터닝될 수 있다.
도 2 및 도 6을 참조하면, 상기 제1 내지 제3 하부 금속배선들(73a, 73b, 73c) 및 상기 제1 금속 가드링(73g)을 포함하는 반도체기판의 전면 상에 금속 층간절연막(75)을 형성한다. 상기 금속 층간절연막(75)은 에스오지막(SOG layer; spin-on-glass layer)으로 형성할 수 있다. 상기 에스오지막은 BPSG막 처럼 강한 흡습성을 갖는다. 그럼에도 불구하고, 상기 에스오지막은 금속 층간절연막으로 널리 사용된다. 이는, 상기 에스오지막이 200℃보다 낮은 저온에서 우수한 평탄도(flatness)를 보이는 장점을 갖기 때문이다. 상기 금속 층간절연막(75)을 패터닝하여 상기 제1 금속 가드링(73g)을 노출시키는 제2 금속 가드링 콘택홀(77g)을 형성한다. 상기 제2 금속 가드링 콘택홀(77g) 내에 제2 금속 플러그 가드링(79g)을 형성할 수 있다. 상기 제2 금속 플러그 가드링(79g)은 제1 금속 플러그 가드링(71g)과 동일한 물질막으로 형성할 수 있다.
상기 제2 금속 플러그 가드링(79g)을 포함하는 반도체기판의 전면 상에 제2 금속막을 형성한다. 상기 제2 금속막은 알루미늄막, 텅스텐막 또는 구리막으로 형성할 수 있다. 상기 제2 금속막을 패터닝하여 상기 제2 금속 플러그 가드링(79g)을덮는 제2 금속 가드링(81g)을 형성한다. 상기 중간배선 가드링(65g), 제1 금속 플러그 가드링(71g), 제1 금속 가드링(73g), 제2 금속 플러그 가드링(79g) 및 제2 금속 가드링(81g)은 퓨즈 가드링(G)을 구성한다.
상기 제2 금속 가드링(81g)을 갖는 반도체기판의 전면 상에 제1 및 제2 보호막들(passivation layers; 83, 85)을 차례로 형성한다. 상기 제1 및 제2 보호막들(83, 85)은 각각 플라즈마 산화막 및 플라즈마 질화막으로 형성할 수 있다. 상기 제2 보호막(85), 즉 상기 플라즈마 질화막은 외부의 습기(external moisture)가 상기 반도체기판(51)에 형성된 집적회로 내로 침투하는 것을 방지한다. 또한, 상기 제1 보호막(83), 즉 상기 플라즈마 산화막은 상기 플라즈마 질화막의 스트레스를 완화시키는 버퍼층 역할을 한다.
상기 보호막들(83, 85), 금속 층간절연막(75) 및 상부 층간절연막(67)을 식각하여 상기 퓨즈들(65f', 65f")의 상부를 가로지르는 퓨즈창(87)을 형성한다. 상기 퓨즈창(87)을 형성하기 위한 식각 공정은 상기 퓨즈들(65f', 65f")의 노출 전에 종료되는 것이 바람직하다. 그 결과, 상기 퓨즈들(65f', 65f") 상에 상기 초기의 상부 층간절연막(67)보다 얇은 층간절연막(67t)이 잔존한다. 상기 퓨즈창(87)은 도 6에 도시된 바와 같이 상기 상부 층간절연막(67) 및 금속 층간절연막(75)을 노출시킨다. 이에 따라, 상기 상부 층간절연막(67) 및 금속 층간절연막(75)이 상술한 바와 같이 흡습성을 갖는 BPSG막 및 에스오지막으로 형성되는 경우에, 대기중의 습기가 상기 상부 층간절연막(67) 및 금속 층간절연막(75) 내로 쉽게 침투할 수 있다. 그러나, 상기 퓨즈 가드링(G)은 외부의 습기가 상기 퓨즈창(87)에 의해 노출된 상기 상부 층간절연막(67) 및 금속 층간절연막(75)을 통하여 상기 퓨즈들에 인접한 내부회로(도시하지 않음)로 침투하는 경로(path)를 차단한다. 단지, 상기 외부의 습기는 화살표 "A"로 표시된 바와 같이 상기 퓨즈들(65f', 65f") 및 상기 중간배선 가드링(65g) 사이의 영역만을 통해서 유입될 수 있다. 이에 따라, 상기 내부회로로 유입되는 습기의 양을 현저히 감소시킬 수 있다.
상술한 바와 같이 본 발명의 실시예들에 따르면, 퓨즈들을 둘러싸는 퓨즈 가드링이 형성된다. 이에 따라, 외부의 습기가 상기 퓨즈들 상부에 형성되는 퓨즈창 및 상기 퓨즈창에 의해 노출된 층간절연막들을 통하여 유입될지라도, 상기 퓨즈들에 인접한 내부회로가 손상되는 것을 방지할 수 있다. 이에 더하여, 서로 인접한 퓨즈들은 비부식성 물질막으로 형성된 하부배선들을 통하여 전기적으로 연결된다. 이에 따라, 상기 퓨즈들중 어느 하나가 레이저 리페어 공정을 통하여 블로잉될지라도, 상기 블로잉된 퓨즈에 인접한 다른 퓨즈가 부식되는 것을 방지할 수 있다.

Claims (21)

  1. 반도체기판 상부에 서로 이격되도록 배치되고 제1 직선(straight line) 상에 위치하는 제1 및 제2 하부배선들;
    상기 제1 직선과 평행한 제2 직선 상에 위치하고 서로 이격된 제3 및 제4 하부배선들;
    상기 제1 및 제2 하부배선들 사이의 영역 상부에 배치되되, 상기 제1 하부배선을 상기 제2 하부배선에 전기적으로 연결시키는 제1 퓨즈;
    상기 제3 및 제4 하부배선들 사이의 영역 상부에 배치되되, 상기 제3 하부배선을 상기 제4 하부배선에 전기적으로 연결시키는 제2 퓨즈;
    상기 제1 및 제2 퓨즈들과 동일한 레벨에 위치하고 상기 제1 하부배선에 전기적으로 연결되되, 상기 제1 퓨즈의 반대편에 배치된 제1 중간배선(intermediate interconnection);
    상기 제1 및 제2 퓨즈들과 동일한 레벨에 위치하고 상기 제2 하부배선을 상기 제4 하부배선에 전기적으로 연결시키되, 상기 제1 및 제2 퓨즈들의 반대편에 배치된 제2 중간배선;
    상기 제1 중간배선과 동일한 레벨에 위치하고 상기 제2 하부배선에 전기적으로 연결되되, 상기 제2 퓨즈의 반대편에 배치된 제3 중간배선; 및
    상기 제1 내지 제3 중간배선들에 각각 전기적으로 연결된 제1 내지 제3 하부 금속배선들을 포함하는 퓨즈 영역.
  2. 제 1 항에 있어서,
    상기 제1 내지 제4 하부배선들은 비부식성 물질막(non-corrosive material layer)인 것을 특징으로 하는 퓨즈 영역.
  3. 제 2 항에 있어서,
    상기 비부식성 물질막은 폴리실리콘막 또는 폴리사이드막(polycide layer)인 것을 특징으로 하는 퓨즈 영역.
  4. 제 1 항에 있어서,
    상기 제1 및 제2 퓨즈들과 아울러서 상기 제1 내지 제3 중간배선들은 텅스텐막인 것을 특징으로 하는 퓨즈 영역.
  5. 제 1 항에 있어서,
    상기 제1 및 제2 퓨즈들은 퓨즈 콘택 플러그들을 통하여 상기 제1 내지 제4 하부배선들에 전기적으로 연결되는 것을 특징으로 하는 퓨즈 영역.
  6. 제 5 항에 있어서,
    상기 퓨즈 콘택 플러그들의 각각은 차례로 적층된 장벽 금속막 및 플러그 금속막을 포함하는 것을 특징으로 하는 퓨즈 영역.
  7. 제 6 항에 있어서,
    상기 장벽 금속막은 타이타늄 질화막인 것을 특징으로 하는 퓨즈 영역.
  8. 제 1 항에 있어서,
    평면도로부터 보여질 때 상기 제1 및 제2 퓨즈들을 둘러싸는 퓨즈 가드링을 더 포함하는 것을 특징으로 하는 퓨즈 영역.
  9. 제 8 항에 있어서,
    상기 퓨즈 가드링은
    상기 퓨즈들 및 상기 중간배선들 사이의 영역을 지나도록 배치된 중간배선 가드링;
    상기 중간배선 가드링 상에 형성된 제1 금속 플러그 가드링;
    상기 제1 금속 플러그 가드링을 덮는 제1 금속 가드링;
    상기 제1 금속 가드링 상에 형성된 제2 금속 플러그 가드링; 및
    상기 제2 금속 플러그 가드링을 덮는 제2 금속 가드링을 포함하는 것을 특징으로 하는 퓨즈 영역.
  10. 반도체기판 상부에 배치된 복수개의 퓨즈들; 및
    평면도로부터 보여질 때 상기 퓨즈들을 둘러싸는 퓨즈 가드링을 포함하는 것을 특징으로 하는 퓨즈 영역.
  11. 제 10 항에 있어서,
    상기 퓨즈 가드링은
    상기 퓨즈들과 동일한 레벨에 위치하는 중간배선 가드링;
    상기 중간배선 가드링 상에 형성된 제1 금속 플러그 가드링;
    상기 제1 금속 플러그 가드링을 덮는 제1 금속 가드링;
    상기 제1 금속 가드링 상에 형성된 제2 금속 플러그 가드링; 및
    상기 제2 금속 플러그 가드링을 덮는 제2 금속 가드링을 포함하는 것을 특징으로 하는 퓨즈 영역.
  12. 반도체기판 상부에 제1 내지 제4 하부배선들을 형성하되, 상기 제1 및 제2 하부배선들은 제1 직선 상에 위치하도록 형성되고 상기 제3 및 제4 하부배선들은 상기 제1 직선에 평행한 제2 직선 상에 위치하도록 형성되고,
    상기 제1 내지 제4 하부배선들을 갖는 반도체기판의 전면 상에 하부 층간절연막을 형성하고,
    상기 하부 층간절연막을 패터닝하여 상기 제1 내지 제4 하부배선들의 양 단들을 노출시키는 퓨즈 콘택홀들을 형성하고,
    상기 퓨즈 콘택홀들을 갖는 반도체기판 상에 중간배선막을 형성하고,
    상기 중간배선막을 패터닝하여 상기 제1 및 제2 하부배선들 사이의 영역 상에 배치되고 상기 제1 및 제2 하부배선들에 전기적으로 연결된 제1 퓨즈, 상기 제3 및 제4 하부배선들 사이의 영역 상에 배치되고 상기 제3 및 제4 하부배선들에 전기적으로 연결된 제2 퓨즈, 상기 제1 하부배선에 전기적으로 연결되고 상기 제1 퓨즈의 반대편에 배치된 제1 중간배선, 상기 제2 및 제3 하부배선들에 전기적으로 연결되고 상기 제1 및 제2 퓨즈들의 반대편에 배치된 제2 중간배선, 및 상기 제3 하부배선에 전기적으로 연결되고 상기 제2 퓨즈의 반대편에 배치된 제3 중간배선을 형성하고,
    상기 퓨즈들 및 중간배선들을 갖는 반도체기판 상에 상부 층간절연막을 형성하고,
    상기 상부 층간절연막을 패터닝하여 상기 제1 내지 제3 중간배선들을 노출시키는 제1 금속 콘택홀들을 형성하고,
    상기 상부 층간절연막 상에 상기 제1 내지 제3 중간배선들에 각각 전기적으로 연결된 제1 내지 제3 하부 금속배선들을 형성하는 것을 포함하는 것을 포함하는 퓨즈영역의 제조방법.
  13. 제 12 항에 있어서,
    상기 하부배선들은 비부식성 물질막으로 형성하는 것을 특징으로 하는 퓨즈영역의 제조방법.
  14. 제 13 항에 있어서,
    상기 비부식성 물질막은 폴리실리콘막 또는 폴리사이드막으로 형성하는 것을 특징으로 하는 퓨즈영역의 제조방법.
  15. 제 12 항에 있어서,
    상기 중간배선막을 형성하기 전에,
    상기 퓨즈 콘택홀들 내에 퓨즈 콘택 플러그들을 형성하는 것을 더 포함하는 것을 특징으로 하는 퓨즈영역의 제조방법.
  16. 제 15 항에 있어서,
    상기 퓨즈 콘택 플러그들을 형성하는 것은
    상기 퓨즈 콘택홀들을 갖는 반도체기판의 전면 상에 콘포말한 장벽 금속막 및 상기 퓨즈 콘택홀들을 채우는 플러그 금속막을 차례로 형성하고,
    상기 하부 층간절연막의 상부면이 노출될 때까지 상기 플러그 금속막 및 상기 장벽 금속막을 평탄화시키는 것을 포함하는 것을 특징으로 하는 퓨즈영역의 제조방법.
  17. 제 16 항에 있어서,
    상기 장벽금속막은 타이타늄 질화막으로 형성하는 것을 특징으로 하는 퓨즈영역의 제조방법.
  18. 제 12 항에 있어서,
    평면적으로 보여질 때 상기 퓨즈들을 둘러싸는 퓨즈 가드링을 형성하는 것을 더 포함하는 것을 특징으로 하는 퓨즈영역의 제조방법.
  19. 제 18 항에 있어서,
    상기 퓨즈 가드링을 형성하는 것은
    상기 중간배선막을 패터닝하여 상기 퓨즈들 및 상기 중간배선들 사이의 영역을 지나는 중간배선 가드링을 형성하고,
    상기 상부 층간절연막을 패터닝하여 상기 중간배선 가드링을 노출시키는 제1 금속 가드링 콘택홀을 형성하고,
    상기 제1 금속 가드링 콘택홀을 채우는 제1 금속 플러그 가드링을 형성하고,
    상기 제1 금속 플러그 가드링을 덮는 제1 금속 가드링을 형성하는 것을 포함하는 것을 특징으로 하는 퓨즈영역의 제조방법.
  20. 반도체기판 상부에 중간배선막을 형성하고,
    상기 중간배선막을 패터닝하여 복수개의 퓨즈들 및 상기 퓨즈들을 둘러싸는 중간배선 가드링을 형성하고,
    상기 퓨즈들 및 상기 중간배선 가드링을 갖는 반도체기판 상에 상부 층간절연막을 형성하고,
    상기 상부 층간절연막을 패터닝하여 상기 중간배선 가드링을 노출시키는 제1금속 가드링 콘택홀을 형성하고,
    상기 제1 금속 가드링 콘택홀을 채우는 제1 금속 플러그 가드링을 형성하고,
    상기 제1 금속 플러그 가드링을 덮는 제1 금속 가드링을 형성하는 것을 포함하는 퓨즈영역의 제조방법.
  21. 제 20 항에 있어서,
    상기 제1 금속 가드링을 갖는 반도체기판 상에 금속 층간절연막을 형성하고,
    상기 금속 층간절연막을 패터닝하여 상기 제1 금속 가드링을 노출시키는 제2 금속 가드링 콘택홀을 형성하고,
    상기 제2 금속 가드링 콘택홀을 채우는 제2 금속 플러그 가드링을 형성하고,
    상기 제2 금속 플러그 가드링을 덮는 제2 금속 가드링을 형성하는 것을 더 포함하는 것을 특징으로 하는 퓨즈영역의 제조방법.
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