KR20030093554A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 리페어 식각시 퓨즈 박스의 가장자리에 산화막층이 노출되는 것과 관련된 소자의 결함 발생을 방지할 수 있는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 반도체 기판의 적소에 수 개의 퓨즈를 형성하는 단계; 상기 퓨즈를 덮도록 기판 상에 제1층간절연막을 형성하는 단계; 상기 수 개의 퓨즈를 포함하는 퓨즈 박스의 양측에 제1금속배선을 형성하는 단계; 상기 제1금속배선을 덮도록 상기 제1층간절연막 상에 제2층간절연막을 형성하는 단계; 상기 제2층간절연막을 식각하여 퓨즈 박스 영역에 형성된 제2층간절연막 부분을 제거함과 동시에 제1금속배선의 일부분을 노출시키는 단계; 상기 노출된 제1금속배선 부분 및 이에 인접한 제2층간절연막 부분 상에 상기 제1금속배선과 콘택되는 제2금속배선을 형성하는 단계; 상기 제2금속배선을 덮도록 퓨즈 박스 영역 및 제2층간절연막 상에 제3층간절연막을 형성하는 단계; 상기 제3층간절연막을 식각하여 퓨즈 박스 영역에 형성된 제3층간절연막 부분을 제거함과 동시에 제2금속배선의 일부분을 노출시키는 단계; 상기 노출된 제2금속배선 부분 및 이에 인접한 제3층간절연막 부분 상에 상기 제2금속배선과 콘택되는 제3금속배선을 형성하는 단계; 및 상기 제3금속배선이 형성된 기판 결과물 상에 보호막을 형성하는 단계를 포함하며, 여기서, 상기 제1금속배선은 그의 일부분이 퓨즈 박스 내에 배치되게 형성한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 리페어 식각시 퓨즈 박스의 가장자리에 산화막층이 노출되는 것과 관련된 소자의 결함 발생을 방지하기 위한 방법에 관한 것이다.
통상의 메모리 소자에 있어서, 하나의 칩에는 많은 수의 메모리 셀들이 집적되고 있는데, 이러한 메모리 셀들 중, 어느 하나에라도 결함이 있으면, 해당 메모리 칩은 불량품으로 처리되어 사용할 수 없게 된다.
그런데, 어느 하나의 셀에 불량이 발생된 경우 메모리 칩 전체를 불량품으로 처리한다면, 고집적화에 따라 한정된 크기의 칩에 더 많은 수의 메모리 셀들을 집적시키고 있는 추세에서 불량품으로 처리될 메모리 칩의 수는 더 늘어날 것으로 예상되며, 이에 따라, 경제성 있는 반도체 메모리 소자의 생산이 불가능하게 된다.
따라서, 이러한 문제를 해결하기 위해, 통상의 반도체 메모리 제조 공정에서는 기판의 적소에 리페어(repair) 회로, 즉, 퓨즈(Fuse)를 형성해주는 것이 해당 기술 분야에서 잘 알려져 있다.
여기서, 상기 리페어 회로는 리던던시(redundancy) 메모리 셀과 함께 반도체 제조 공정시에 형성되는 것으로, 불량으로 판정된 메모리 셀을 리던던시 메모리 셀로 대체하기 위해 리페어 동작을 행하며, 이때, 리페어는 레이저 빔을 사용하여 리페어 회로에 포함된 폴리실리콘 재질의 퓨즈를 선택적으로 끊어버리는 방식으로 이루어진다.
그러나, 도 1에 도시된 바와 같이, 폴리 퓨즈(2)가 형성된 퓨즈 박스(Fuse Box : FB)의 가장자리에 제1금속배선(4), 제2금속배선용 콘택(6), 제2금속배선(7), 제3금속배선용 콘택(9) 및 제3금속배선(10)들이 배치된 것과 관련해서, 리페어를위한 식각시, 상기 퓨즈 박스(FB)의 측벽에 제2층간절연막(5) 및 제3층간절연막(8)이 노출됨으로써, 제품 완성후의 압력 테스트 및 습도 테스트 등을 거치는 동안 습기(moisture)의 침투 및 스트레스(stress)에 의해 크랙(crack) 또는 페일(Fail)이 발생되는 문제점이 있다.
도 1에서, 미설명된 도면부호 1은 반도체 기판, 3은 제1층간절연막, 11 및 12는 각각 소자 보호용 산화막 및 질화막을 나타낸다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 리페어 식각시의 산화막층 노출에 의한 소자의 결함 발생을 방지할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
도 1은 종래 기술에 따른 리페어용 퓨즈를 구비한 반도체 소자의 단면도.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 3은 본 발명에 따라 제조된 반도체 소자의 리페어 식각을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
21 : 반도체 기판 22 : 폴리 퓨즈
23 : 제1층간절연막 24 : 제1금속배선
25 : 제2층간절연막 26 : 제2금속배선
27 : 제3층간절연막 28 : 제3금속배선
29 : 보호막 29a : 산화막
29b : 질화막
상기와 같은 목적을 달성하기 위하여, 본 발명은, 반도체 기판의 적소에 수 개의 퓨즈를 형성하는 단계; 상기 퓨즈를 덮도록 기판 상에 제1층간절연막을 형성하는 단계; 상기 수 개의 퓨즈를 포함하는 퓨즈 박스의 양측에 제1금속배선을 형성하는 단계; 상기 제1금속배선을 덮도록 상기 제1층간절연막 상에 제2층간절연막을 형성하는 단계; 상기 제2층간절연막을 식각하여 퓨즈 박스 영역에 형성된 제2층간절연막 부분을 제거함과 동시에 제1금속배선의 일부분을 노출시키는 단계; 상기 노출된 제1금속배선 부분 및 이에 인접한 제2층간절연막 부분 상에 상기 제1금속배선과 콘택되는 제2금속배선을 형성하는 단계; 상기 제2금속배선을 덮도록 퓨즈 박스 영역 및 제2층간절연막 상에 제3층간절연막을 형성하는 단계; 상기 제3층간절연막을 식각하여 퓨즈 박스 영역에 형성된 제3층간절연막 부분을 제거함과 동시에 제2금속배선의 일부분을 노출시키는 단계; 상기 노출된 제2금속배선 부분 및 이에 인접한 제3층간절연막 부분 상에 상기 제2금속배선과 콘택되는 제3금속배선을 형성하는 단계; 및 상기 제3금속배선이 형성된 기판 결과물 상에 보호막을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
여기서, 상기 제1금속배선은 그의 일부분이 퓨즈 박스 내에 배치되게 형성한다.
본 발명에 따르면, 퓨즈 박스 측벽의 층간절연막들이 금속배선들에 의해 실링(sealing)되도록 함으로써, 리페어 식각시, 퓨즈 박스 측벽으로의 층간절연막 노출을 방지할 수 있으며, 이에 따라, 제품 테스트시에 흡습 및 스트레스에 의한 크랙 발생을 방지할 수 있다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다. 여기서, 각 도면 및 도면에 대한 설명은 퓨즈 박스 영역에 대해서만 도시되고 설명되어질 것이다.
도 2a를 참조하면, 소자분리막 및 웰이 형성된 반도체 기판(21) 상에 공지의 공정에 따라 트랜지스터를 형성함과 동시에 적소에 수 개의 폴리 퓨즈(22)를 형성하고, 상기 폴리 퓨즈(22)를 덮도록 기판(21) 상에 제1층간절연막(23)를 증착한 후, 그 표면을 평탄화시킨다. 그런다음, 상기 제1층간절연막(23) 상에 소정 금속막을 증착하고, 공지의 포토리소그라피 공정에 따라 상기 금속막을 패터닝하여 폴리 퓨즈(22)를 포함한 퓨즈 박스(FB)의 양측에 제1금속배선(24)을 형성한다. 이때, 상기 제1금속배선(24)은 그의 일부분이 퓨즈 박스(FB) 내에 배치되도록 형성한다. 이어서, 제1금속배선(24)을 덮도록 상기 제1금속배선(24) 및 제1층간절연막(23) 상에 제2층간절연막(25)를 형성한 후, 그 표면을 평탄화시킨다.
도 2b를 참조하면, 제2층간절연막(25)을 식각하여 퓨즈 박스(FB)에 증착된 제2층간절연막 부분을 제거한다. 이때, 상기 제2층간절연막(25)의 식각은 퓨즈 박스(FB) 내에 배치된 제1금속배선 부분이 함께 노출되도록 진행한다. 그런다음, 상기 결과물 상에 소정 금속막을 증착한 후, 이를 패터닝하여 노출된 제1금속배선 부분 및 이에 인접한 제2층간절연막 부분 상에 상기 제1금속배선(24)과 콘택되는 제2금속배선(26)을 형성한다. 여기서, 상기 제2금속배선(26)은 계단 형상을 가지며, 특히, 제2금속배선용 콘택의 형성없이 상기 제1금속배선(4)과 직접 콘택하게 된다.
도 2c를 참조하면, 제2금속배선(26)을 덮도록 퓨즈 박스 영역 및 상기 제2금속배선(26) 상에 두껍게 제3층간절연막(27)을 증착하고, 그 표면을 평탄화시킨다. 그런다음, 상기 제3층간절연막(27)을 식각하여 퓨즈 박스(FB) 상의 제1층간절연막 부분과 제1금속배선(24)과 콘택된 제2금속배선 부분을 노출시킨다. 이어서, 소정 금속막을 증착한 후, 이를 패터닝하여 노출된 제2금속배선 부분과 콘택되는 제3금속배선(28)을 형성한다. 이때, 상기 제3금속배선(28)은 제2금속배선(26)과 마찬가지로 계단 형상을 가지며, 아울러, 제3금속배선용 콘택의 형성없이 상기 제2금속배선(26)과 직접 콘택하게 된다.
도 2d를 참조하면, 제3금속배선(28) 및 제3층간절연막(27)과 퓨즈 박스(FB) 상의 제1층간절연막 부분 상에 산화막(29a)과 질화막(29b)의 적층으로 이루어진 소자 보호(passivation)용 보호막(29)을 형성하고, 이 결과로서, 본 발명에 따른 리페어용 폴리 퓨즈(22)를 구비한 반도체 소자를 완성한다.
상기와 같은 공정에 따라 제조된 본 발명의 반도체 소자는 퓨즈 박스의 측벽이 제1, 제2 및 제3금속배선에 의해 실링된 구조를 갖게 되며, 또한, 각 금속배선들의 일부는 퓨즈 박스 내에 형성된 구조를 갖는다.
이 때문에, 도 3에 도시된 바와 같이, 리페어 식각시 퓨즈 박스(FB)의 측벽으로 제2 및 제3층간절연막(25, 27)이 노출되는 것을 방지할 수 있게 되며, 이에 따라, 제품 완성후의 신뢰성 테스트를 거치는 동안 습기의 침투 및 스트레스에 기인하는 소자의 크랙 및 페일 발생은 초래되지 않게 된다.
또한, 퓨즈 박스(FB)의 측벽이 금속배선들에 의해 실링된 구조이므로, 측벽 산화막 정도의 크기만큼 퓨즈 박스(FB)의 크기를 줄일 수 있게 되서 셀 효율(cell efficiency)도 높일 수 있게 된다.
이상에서와 같이, 본 발명은 퓨즈 박스의 측벽이 금속배선에 의해 실링되도록 함으로써, 리페어 식각시, 퓨즈 박스의 측벽에 금속배선간 층간절연막이 노출되는 것을 방지할 수 있으며, 이에 따라, 제품 완성후의 압력 테스트 및 습도 테스트 등을 거치는 동안 흡습 및 스트레스에 기인하는 결함 발생을 방지할 수 있다.
또한, 본 발명은 금속배선의 구조 변경을 통해 제2 및 제3금속배선이 각각제2금속배선용 콘택과 제3금속배선용 콘택의 형성없이 하층의 금속배선과 직접 콘택되도록 하기 때문에 콘택 공정들을 생략하는 것을 통해서 공정 시간 및 비용을 절감할 수 있다.
게다가, 본 발명의 반도체 소자는 폴리 퓨즈를 구비한 퓨즈 박스가 금속배선에 의해 실링된 구조이므로, 리페어 식각시, 그 공정 마진을 높일 수 있으며, 특히, 퓨즈 박스의 크기를 줄일 수 있게 되서 셀 효율(cell efficiency)도 향상시킬 수 있게 된다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (2)
- 반도체 기판의 적소에 수 개의 퓨즈를 형성하는 단계;상기 퓨즈를 덮도록 기판 상에 제1층간절연막을 형성하는 단계;상기 수 개의 퓨즈를 포함하는 퓨즈 박스의 양측에 제1금속배선을 형성하는 단계;상기 제1금속배선을 덮도록 상기 제1층간절연막 상에 제2층간절연막을 형성하는 단계;상기 제2층간절연막을 식각하여 퓨즈 박스 영역에 형성된 제2층간절연막 부분을 제거함과 동시에 제1금속배선의 일부분을 노출시키는 단계;상기 노출된 제1금속배선 부분 및 이에 인접한 제2층간절연막 부분 상에 상기 제1금속배선과 콘택되는 제2금속배선을 형성하는 단계;상기 제2금속배선을 덮도록 퓨즈 박스 영역 및 제2층간절연막 상에 제3층간절연막을 형성하는 단계;상기 제3층간절연막을 식각하여 퓨즈 박스 영역에 형성된 제3층간절연막 부분을 제거함과 동시에 제2금속배선의 일부분을 노출시키는 단계;상기 노출된 제2금속배선 부분 및 이에 인접한 제3층간절연막 부분 상에 상기 제2금속배선과 콘택되는 제3금속배선을 형성하는 단계; 및상기 제3금속배선이 형성된 기판 결과물 상에 보호막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 제1금속배선은 그의 일부분이 퓨즈 박스 내에 배치되게 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020031139A KR100833588B1 (ko) | 2002-06-03 | 2002-06-03 | 반도체 소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020031139A KR100833588B1 (ko) | 2002-06-03 | 2002-06-03 | 반도체 소자의 제조방법 |
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| Publication Number | Publication Date |
|---|---|
| KR20030093554A true KR20030093554A (ko) | 2003-12-11 |
| KR100833588B1 KR100833588B1 (ko) | 2008-05-30 |
Family
ID=32385715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020031139A KR100833588B1 (ko) | 2002-06-03 | 2002-06-03 | 반도체 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100833588B1 (ko) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2845828B2 (ja) * | 1996-08-29 | 1999-01-13 | 山口日本電気株式会社 | 多層配線半導体装置とその製造方法 |
| JP2944657B1 (ja) * | 1998-08-27 | 1999-09-06 | 広島日本電気株式会社 | メモリ装置用ヒューズ素子の製造方法 |
| KR20000067295A (ko) * | 1999-04-27 | 2000-11-15 | 김영환 | 디램 메모리 소자의 퓨즈부 제조방법 |
| KR20010094353A (ko) * | 2000-03-30 | 2001-11-01 | 박종섭 | 메모리 반도체 소자의 퓨즈 |
-
2002
- 2002-06-03 KR KR1020020031139A patent/KR100833588B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100833588B1 (ko) | 2008-05-30 |
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