JP2944657B1 - メモリ装置用ヒューズ素子の製造方法 - Google Patents

メモリ装置用ヒューズ素子の製造方法

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Abstract

【要約】 【課題】 メモリセルの検査に際し、安定したP/W置
換率を達成できるヒューズ素子を製造する方法を提供す
る。 【解決手段】 本方法は、メモリ装置付属のヒューズ装
置の製造方法であって、ヒューズ線11上に第1の層間
絶縁膜12を成膜し、平坦化する工程と、第1の層間絶
縁膜上にポリシリコン膜13を成膜する工程と、ポリシ
リコン膜上に第2の層間絶縁膜14を成膜し、平坦化す
る工程と、第2の層間絶縁膜及びポリシリコン膜の上層
をエッチングしてヒューズ上に第1の開口部15を形成
する工程と、第2の層間絶縁膜上に配線層16を形成す
る工程と、第1の開口部の底部の配線層及びポリシリコ
ン層をエッチングし、ヒューズ上に第2の開口部17を
形成し、第1の層間絶縁膜を露出させる工程と、第1及
び第2の開口部上に、絶縁膜、及びカバー絶縁膜を成膜
する工程と、第2の開口部の底部の絶縁膜、及びカバー
絶縁膜、更に第1の層間絶縁膜の上層部をエッチングし
て、第3の開口部20を形成する工程とを有する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、メモリ装置のメモ
リセルアレイに付設されたメモリ装置用ヒューズ素子の
製造方法に関し、更に詳細には、メモリ装置のメモリセ
ルの検査に際し、安定したP/W置換率を達成できる、
メモリ装置用ヒューズ素子の製造方法に関するものであ
る。
【0002】
【従来の技術】ヒューズ素子は、DRAMのメモリセル
アレイに付属して設けられる装置であって、例えばヒュ
ーズ線は、メモリセル内ではビット線も兼ねている。半
導体メモリ装置の製品検査で、メモリセルアレイ内で或
るメモリセルの機能不全が検知された際、機能不全のメ
モリセルに付属するヒューズ素子のヒューズ線をレーザ
光で溶断することにより、他のメモリセルを置換使用す
ることができる。これにより、半導体メモリ装置の機能
を完全にすることができる。
【0003】ここで、図4を参照して、ヒューズ素子の
構成を説明する。図4はヒューズ素子の構成を示す縦断
面図である。ヒューズ素子30は、図4に示すように、
下地層32上に形成されたヒューズ34と、ヒューズ3
4上に形成された積層構造36と、ヒューズ34上の積
層構造36をエッチングして開口した第1の開口部38
と、第1の開口部38を含めて素子面を被覆するカバー
層40と、第1の開口部38の底部のカバー層40及び
積層構造36の上層部をエッチングして開口した第2の
開口部42とを備えている。
【0004】積層構造36は、ヒューズ34上に、順
次、形成された第1SiO2 膜44、第1BPSG膜4
6、第2SiO2 膜48、第3SiO2 膜50、第2B
PSG膜52、第4SiO2 膜54、及び第5SiO2
膜56の積層構造として形成されている。第1の開口部
38は、第5SiO2 膜56及び第4SiO2 膜54を
貫通し、第2BPSG膜52の一部上層を掘り下げてい
る。また、第2の開口部42は、ヒューズ34上の第1
の開口部38の底部の第2BPSG膜52を更に掘り下
げている。また、第2BPSG膜52上には、タングス
テン配線58が設けてある。
【0005】以下に、図4を参照して、従来のヒューズ
素子30の製造方法を説明する。まず、ヒューズ34上
に第1SiO2 膜44及び第1BPSG膜46を成膜
し、第1BPSG膜46に第1回目のCMP加工を施し
て、平坦化する。次いで、第2SiO2 膜48、第3S
iO2 膜50及び第2BPSG膜52を成膜し、第2回
目のCMP加工を第2BPSG膜52に施して、平坦化
する。次に、既知のフォトリソグラフィ及びエッチング
により、タングステン配線58を第2BPSG膜52上
に形成する。尚、メモリセルでは、第1BPSG膜46
の平坦化の後で、キャパシタを形成している。更に、メ
タル層間膜として第4SiO2 膜54、及び、第5Si
2 膜56を第2BPSG膜52上に成膜する。
【0006】次いで、フォトリソグラフィ及びエッチン
グにより、第5SiO2 膜56及び第4SiO2 膜54
を貫通し、第2BPSG膜52の一部上層を掘り下げた
第1の開口部38を形成し、続いてカバー層40を成膜
する。そして、最後に、カバー層40及び第2BPSG
膜52の上層をエッチングして、第2の開口部42を形
成する。
【0007】
【発明が解決しようとする課題】しかし、上述のヒュー
ズ素子には、以下の問題があった。即ち、上述のヒュー
ズ素子を製造する際、第1BPSG膜46及び第2BP
SG膜52にそれぞれCMP加工を施しているので、C
MP加工毎にBPSG膜の膜厚のばらつきが発生してい
る。そして、第1の開口部38及び第2の開口部40の
エッチングを制御することにより、ヒューズ上残膜の制
御を行っている。その結果、ヒューズ上残膜の膜厚がば
らつき、P/W置換率が不安定になり、製品歩留りを向
上させることが難しかった。
【0008】本発明の目的は、メモリセルの検査に際
し、安定したP/W置換率を達成できるヒューズ素子を
製造する方法を提供することである。
【0009】
【課題を解決するための手段】本発明者は、従来のヒュ
ーズ素子の問題点を研究し、ヒューズ上残膜の膜厚がば
らついて、P/W置換率が不安定になるのは、CMPを
2回にわたり施しているので、その度に、BPSG膜の
膜厚がばらつくために、ヒューズ上の層間膜の膜厚のば
らつきが大きくなり、しかも、第1の開口部と第2の開
口部の2回のエッチングでヒューズ上の残膜の膜厚を制
御しているので、残膜の膜厚のばらつきが大きい。その
結果、ヒューズ上残膜の均一性が悪くなる。従って、ト
リミング時のヒューズカットを安定して行うことが難し
くなるために、P/W置換率が低下するとことを見い出
した。
【0010】上記目的を達成するために、本発明に係る
メモリ装置用ヒューズ素子の製造方法は、メモリ装置の
メモリセルアレイに付設されたメモリ装置用ヒューズ素
子の製造方法であって、メモリセル内のビット線を兼ね
て、基板の下地層に形成されたヒューズ線上に第1の層
間絶縁膜としてBPSG膜を成膜し、平坦化する工程
と、第1の層間絶縁膜上にポリシリコン膜を成膜する工
程と、ポリシリコン膜上に第2の層間絶縁膜としてBP
SG膜を成膜し、平坦化する工程と、第2の層間絶縁膜
及びポリシリコン膜の上層をエッチングしてヒューズ線
上に第1の開口部を形成する工程と、第1の開口部の側
壁及び底壁を含む第2の層間絶縁膜上に金属配線層を形
成する工程と、第1の開口部の底部の金属配線層及びポ
リシリコン層をエッチングして、ヒューズ線上に第2の
開口部を形成し、第1の層間絶縁膜を露出させる工程
と、第1の開口部及び第2の開口部の側壁及び底壁上
に、絶縁膜、及びカバー絶縁膜を成膜する工程と、第2
の開口部の底部の絶縁膜、及びカバー絶縁膜、更に第1
の層間絶縁膜の上層部をエッチングして、第3の開口部
をヒューズ線上に形成する工程とを有することを特徴と
している。
【0011】BPSG膜を平坦化する方法には制約は無
く、例えば成膜したBPSG膜をリフローし、次いでC
MP加工を施す。BPSG膜をリフローする際には、7
80℃以上820℃以下の温度の窒素雰囲気下でBPS
G膜を加熱する。
【0012】本発明方法の第1の開口部を形成する工程
では、BPSG膜とポリシリコン膜のエッチングの選択
比の違いから、ポリシリコン層をエッチングストリッパ
として機能させる。第1の開口部の底部の配線層及びポ
リシリコン層をエッチングし、ヒューズ上に第2の開口
部を形成する工程では、エッチングのオーバーエッチン
グ量を調節して、ポリシリコン膜を完全に除去する。ま
た、第3の開口部を形成する工程では、第2の開口部の
底部の絶縁膜、及びカバー絶縁膜、更に第1の層間絶縁
膜の上層部をエッチングして、ヒューズ上の残膜の膜厚
を制御する。
【0013】本発明方法を適用するメモリ装置の種類に
は制約は無く、例えばメモリ装置はDRAMである。
【0014】
【発明の実施の形態】以下に、添付図面を参照し、実施
形態例を挙げて本発明の実施の形態を具体的かつ詳細に
説明する。実施形態例 本実施形態例は、本発明に係るメモリ装置用ヒューズ素
子の製造方法の実施形態の一例であって、図1(a)〜
(c)、図2(d)〜(f)及び図3(g)、(h)
は、それぞれ、本実施形態例の方法によりヒューズ素子
を製造する際の工程毎の基板断面を示す縦断面図であ
る。本実施形態例の方法により製造するヒューズ素子
は、不良メモリセルの置換を行う際に使用するものであ
る。本実施形態例の方法により、ヒューズ素子を製造す
るには、先ず、メモリセル内ではビット線も兼ねて、下
地層10上に形成されたヒューズ11上に、CVD法に
よってBPSG膜を成膜し、成膜したBPSG膜を80
0℃程度の窒素雰囲気中でリフローする。続いて、CM
P加工をBPSG膜に施して平坦化し、図1(a)に示
すように、第1の層間絶縁膜12としてヒューズ11上
に形成する。その際に、CVD法にて形成したBPSG
膜は、ウェハー面内均一性が悪く膜厚ばらつきが生じ
る。また、CMP加工を施すことにより、より一層膜厚
ばらつきは大きくなる。
【0015】次に、第1の層間絶縁膜12上にポリシリ
コン膜13を成膜し、パターニングにして、図1(b)
に示すように、メモリセル内では容量ポリシリコン層も
兼ねる、エッチングストッパー用のポリシリコン膜13
を形成する。次いで、再度、BPSG膜をCVD法によ
ってポリシリコン膜13上に成膜し、続いて成膜したB
PSG膜を800℃程度の窒素雰囲気中でリフローす
る。更に、CMP加工をBPSG膜に施して平坦化し、
図1(c)に示すように、第2の層間絶縁膜14を形成
する。その際には、前述の第1の層間絶縁膜12と同様
に、膜厚ばらつきが発生する。
【0016】次に、エッチングマスクを第2の層間絶縁
膜14上に形成して、第2の層間絶縁膜14をエッチン
グし、図2(d)に示すように、第1の開口部15をヒ
ューズ11上に開口する。本実施形態例では、第2の層
間絶縁膜14のBPSG膜とポリシリコン膜13のエッ
チング時の選択比の違いから、ポリシリコン膜13をエ
ッチングストッパーとして機能させることにより、エッ
チングがポリシリコン膜13に到達した時点で、エッチ
ングが自動的に停止する。よって、第1の開口部15を
開口した時点で、当初の膜厚の約半分程度の膜厚のポリ
シリコン膜13が、残膜となる。これにより、前述し
た、ヒューズ11上の第2の層間絶縁膜14の膜厚ばら
つきの影響は皆無になる。
【0017】次に、図2(e)に示すように、第1の開
口部14の側壁及び底壁を含む第2の層間絶縁膜14上
にメタル配線層16を形成する。続いて、第1の開口部
14の底部のメタル配線層16及びポリシリコン層13
をエッチングし、図2(f)に示すように、ヒューズ1
1上に第2の開口部17を形成する。ヒューズ11の回
りを囲うように配置されているメタル配線層16のパタ
ーニング時に、ヒューズ11上にはメタル配線16が残
らないよう、ヒューズ11上の領域のメタル配線層16
を完全に除去する。また、この際、エッチングのオーバ
ーエッチ量を調節して、ポリシリコン膜13を完全に除
去して、第1の層間絶縁膜12を露出させる。
【0018】次いで、図3(g)に示すように、第1の
開口部15のメタル配線層16上及び第2の開口部17
の側壁及び底壁上に、メタル層間膜18及びカバー絶縁
膜19を成膜する。次いで、カバー絶縁膜19及びメタ
ル層間膜18をエッチングして、図3(h)に示すよう
に、ヒューズ11上の領域に第3の開口部20を開口す
る。この際、ヒューズ11上の残膜21の膜厚Tをコン
トロールできる。これにより、ヒューズ11上の残膜膜
厚Tのばらつきを従来より大幅に抑えることができる。
【0019】以上に説明したように、本実施形態例は、
不良メモリセルの置換を行う際に使用するヒューズ11
上に、エッチングストッパー用のポリシリコン膜13を
形成し、第1の開口部15を開口する際のエッチングに
よって、第2の層間絶縁膜14を除去することにより、
カバー絶縁膜19のエッチングの1回で、ヒューズ11
上に残す残膜の膜厚Tをコントロールできる。このた
め、ヒューズ11上の残膜のばらつきは、第1の層間絶
縁膜12のみのばらつきに依存するようになり、従来に
比べて、ヒューズ11上の残膜膜厚Tのばらつきを大幅
に抑えることが可能となる。よって、ヒューズトリミン
グ時、ヒューズ11に到達するレーザーパワー量のばら
つきも抑えられ、P/W置換率の低下も防止できる効果
がある。
【0020】また、本実施形態例では、メタル層間膜1
8を開口するスルーホールのパターニング時に、ヒュー
ズ11上を開口しない構造にすることから、スルーホー
ルのエッチング量を制御しなくて済むという利点があ
る。特に、周辺回路領域等で第1の開口部15の真上に
スルーホールを有する半導体装置においては、本発明に
より、スルーホールのエッチング時にオーバーエッチを
かけることが可能となるので、スルーホールの導通不良
を防止できるという効果も併せて有する。
【0021】また、ここに示した本実施形態例では、第
1の層間絶縁膜12、及び第2の層間絶縁膜14の形成
時に、CMP加工を施す例を示したが、本発明の適用
は、CMP技術を使用する半導体装置に限定されたもの
ではなく、ウエットエッチバックもしくは窒素雰囲気中
でのリフローのみの場合でも、本発明の効果は何ら損な
われることはない。
【0022】
【発明の効果】本発明方法によれば、不良メモリセルの
置換を行う際に使用するヒューズ上に、エッチングスト
ッパー用のポリシリコン膜を形成し、第1の開口部を開
口する際のエッチングによって、第2の層間絶縁膜を除
去することにより、カバー絶縁膜のエッチングの1回
で、ヒューズ上に残す残膜の膜厚をコントロールできる
ため、ばらつきは、第1の層間絶縁膜のみのばらつきに
依存するようになり、従来に比べて、ヒューズ上の残膜
の膜厚ばらつきを大幅に抑えることができる。従って、
本発明方法で作製したヒューズ素子を使用することによ
り、ヒューズトリミング時、ヒューズに到達するレーザ
ーパワー量のばらつきも抑えられ、P/W置換率の低下
も防止できる効果がある。
【図面の簡単な説明】
【図1】図1(a)〜(c)は、それぞれ、実施形態例
の方法によりヒューズ素子を製造する際の工程毎の基板
断面を示す縦断面図である。
【図2】図2(d)〜(f)は、それぞれ、図1(c)
に続いて、実施形態例の方法によりヒューズ素子を製造
する際の工程毎の基板断面を示す縦断面図である。
【図3】図3(g)、(h)は、それぞれ、図2(f)
に続いて、実施形態例の方法によりヒューズ素子を製造
する際の工程毎の基板断面を示す縦断面図である。
【図4】従来のヒューズ素子の構成を示す模式的断面図
である。
【符号の説明】
30 ヒューズ素子 32 下地層 34 ヒューズ 36 積層構造 38 第1の開口部 40 カバー層 42 第2の開口部 44 第1SiO2 膜 46 第1BPSG膜 48 第2SiO2 膜 50 第3SiO2 膜 52 第2BPSG膜 54 第4SiO2 膜 56 第5SiO2 膜 58 タングステン配線 10 下地層 11 ヒューズ 12 第1の層間絶縁膜 13 ポリシリコン膜 14 第2の層間絶縁膜 15 第1の開口部 16 メタル配線層 17 第2の開口部 18 メタル層間膜 19 カバー絶縁膜 20 第3の開口部

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項1】 メモリ装置のメモリセルアレイに付設さ
    れたメモリ装置用ヒューズ素子の製造方法であって、 メモリセル内のビット線を兼ねて、基板の下地層に形成
    されたヒューズ線上に第1の層間絶縁膜としてBPSG
    膜を成膜し、平坦化する工程と、 第1の層間絶縁膜上にポリシリコン膜を成膜する工程
    と、 ポリシリコン膜上に第2の層間絶縁膜としてBPSG膜
    を成膜し、平坦化する工程と、 第2の層間絶縁膜及びポリシリコン膜の上層をエッチン
    グしてヒューズ線上に第1の開口部を形成する工程と、 第1の開口部の側壁及び底壁を含む第2の層間絶縁膜上
    に金属配線層を形成する工程と、 第1の開口部の底部の金属配線層及びポリシリコン層を
    エッチングして、ヒューズ線上に第2の開口部を形成
    し、第1の層間絶縁膜を露出させる工程と、 第1の開口部及び第2の開口部の側壁及び底壁上に、絶
    縁膜、及びカバー絶縁膜を成膜する工程と、 第2の開口部の底部の絶縁膜、及びカバー絶縁膜、更に
    第1の層間絶縁膜の上層部をエッチングして、第3の開
    口部をヒューズ線上に形成する工程とを有することを特
    徴とする、メモリ装置用ヒューズ素子の製造方法。
  2. 【請求項2】 BPSG膜を平坦化する際には、成膜し
    たBPSG膜をリフローし、次いでCMP加工を施すこ
    とを特徴とする請求項1に記載のメモリ装置用ヒューズ
    素子の製造方法。
  3. 【請求項3】 BPSG膜をリフローする際には、78
    0℃以上820℃以下の温度の窒素雰囲気下でBPSG
    膜を加熱することを特徴とする請求項2に記載のメモリ
    装置用ヒューズ素子の製造方法。
  4. 【請求項4】 第1の開口部を形成する工程では、BP
    SG膜とポリシリコン膜のエッチングの選択比の違いか
    ら、ポリシリコン層をエッチングストリッパとして機能
    させることを特徴とする請求項1から3のうちのいずれ
    か1項に記載のメモリ装置用ヒューズ素子の製造方法。
  5. 【請求項5】 第1の開口部の底部の配線層及びポリシ
    リコン層をエッチングし、ヒューズ線上に第2の開口部
    を形成する工程では、エッチングのオーバーエッチング
    量を調節して、ポリシリコン膜を完全に除去することを
    特徴とする請求項1から4のうちのいずれか1項に記載
    のメモリ装置用ヒューズ素子の製造方法。
  6. 【請求項6】 第3の開口部を形成する工程では、第2
    の開口部の底部の絶縁膜、及びカバー絶縁膜、更に第1
    の層間絶縁膜の上層部をエッチングして、ヒューズ線上
    の残膜の膜厚を制御することを特徴とする請求項1から
    4のうちのいずれか1項に記載のメモリ装置用ヒューズ
    素子の製造方法。
  7. 【請求項7】 メモリ装置はDRAMであることを特徴
    とする請求項1から6のうちのいずれか1項に記載のメ
    モリ装置用ヒューズ素子の製造方法。
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