JP2000077528A - メモリ装置用ヒューズ素子の製造方法 - Google Patents
メモリ装置用ヒューズ素子の製造方法Info
- Publication number
- JP2000077528A JP2000077528A JP10241418A JP24141898A JP2000077528A JP 2000077528 A JP2000077528 A JP 2000077528A JP 10241418 A JP10241418 A JP 10241418A JP 24141898 A JP24141898 A JP 24141898A JP 2000077528 A JP2000077528 A JP 2000077528A
- Authority
- JP
- Japan
- Prior art keywords
- film
- opening
- insulating film
- fuse
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
- H01L23/5258—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive the change of state resulting from the use of an external beam, e.g. laser beam or ion beam
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 メモリセルの検査に際し、安定したＰ／Ｗ置
換率を達成できるヒューズ素子を製造する方法を提供す
る。 【解決手段】 本方法は、メモリ装置付属のヒューズ装
置の製造方法であって、ヒューズ線１１上に第１の層間
絶縁膜１２を成膜し、平坦化する工程と、第１の層間絶
縁膜上にポリシリコン膜１３を成膜する工程と、ポリシ
リコン膜上に第２の層間絶縁膜１４を成膜し、平坦化す
る工程と、第２の層間絶縁膜及びポリシリコン膜の上層
をエッチングしてヒューズ上に第１の開口部１５を形成
する工程と、第２の層間絶縁膜上に配線層１６を形成す
る工程と、第１の開口部の底部の配線層及びポリシリコ
ン層をエッチングし、ヒューズ上に第２の開口部１７を
形成し、第１の層間絶縁膜を露出させる工程と、第１及
び第２の開口部上に、絶縁膜、及びカバー絶縁膜を成膜
する工程と、第２の開口部の底部の絶縁膜、及びカバー
絶縁膜、更に第１の層間絶縁膜の上層部をエッチングし
て、第３の開口部２０を形成する工程とを有する。
換率を達成できるヒューズ素子を製造する方法を提供す
る。 【解決手段】 本方法は、メモリ装置付属のヒューズ装
置の製造方法であって、ヒューズ線１１上に第１の層間
絶縁膜１２を成膜し、平坦化する工程と、第１の層間絶
縁膜上にポリシリコン膜１３を成膜する工程と、ポリシ
リコン膜上に第２の層間絶縁膜１４を成膜し、平坦化す
る工程と、第２の層間絶縁膜及びポリシリコン膜の上層
をエッチングしてヒューズ上に第１の開口部１５を形成
する工程と、第２の層間絶縁膜上に配線層１６を形成す
る工程と、第１の開口部の底部の配線層及びポリシリコ
ン層をエッチングし、ヒューズ上に第２の開口部１７を
形成し、第１の層間絶縁膜を露出させる工程と、第１及
び第２の開口部上に、絶縁膜、及びカバー絶縁膜を成膜
する工程と、第２の開口部の底部の絶縁膜、及びカバー
絶縁膜、更に第１の層間絶縁膜の上層部をエッチングし
て、第３の開口部２０を形成する工程とを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリ装置のメモ
リセルアレイに付設されたメモリ装置用ヒューズ素子の
製造方法に関し、更に詳細には、メモリ装置のメモリセ
ルの検査に際し、安定したＰ／Ｗ置換率を達成できる、
メモリ装置用ヒューズ素子の製造方法に関するものであ
る。
リセルアレイに付設されたメモリ装置用ヒューズ素子の
製造方法に関し、更に詳細には、メモリ装置のメモリセ
ルの検査に際し、安定したＰ／Ｗ置換率を達成できる、
メモリ装置用ヒューズ素子の製造方法に関するものであ
る。
【０００２】
【従来の技術】ヒューズ素子は、ＤＲＡＭのメモリセル
アレイに付属して設けられる装置であって、例えばヒュ
ーズ線は、メモリセル内ではビット線も兼ねている。半
導体メモリ装置の製品検査で、メモリセルアレイ内で或
るメモリセルの機能不全が検知された際、機能不全のメ
モリセルに付属するヒューズ素子のヒューズ線をレーザ
光で溶断することにより、他のメモリセルを置換使用す
ることができる。これにより、半導体メモリ装置の機能
を完全にすることができる。
アレイに付属して設けられる装置であって、例えばヒュ
ーズ線は、メモリセル内ではビット線も兼ねている。半
導体メモリ装置の製品検査で、メモリセルアレイ内で或
るメモリセルの機能不全が検知された際、機能不全のメ
モリセルに付属するヒューズ素子のヒューズ線をレーザ
光で溶断することにより、他のメモリセルを置換使用す
ることができる。これにより、半導体メモリ装置の機能
を完全にすることができる。
【０００３】ここで、図４を参照して、ヒューズ素子の
構成を説明する。図４はヒューズ素子の構成を示す縦断
面図である。ヒューズ素子３０は、図４に示すように、
下地層３２上に形成されたヒューズ３４と、ヒューズ３
４上に形成された積層構造３６と、ヒューズ３４上の積
層構造３６をエッチングして開口した第１の開口部３８
と、第１の開口部３８を含めて素子面を被覆するカバー
層４０と、第１の開口部３８の底部のカバー層４０及び
積層構造３６の上層部をエッチングして開口した第２の
開口部４２とを備えている。
構成を説明する。図４はヒューズ素子の構成を示す縦断
面図である。ヒューズ素子３０は、図４に示すように、
下地層３２上に形成されたヒューズ３４と、ヒューズ３
４上に形成された積層構造３６と、ヒューズ３４上の積
層構造３６をエッチングして開口した第１の開口部３８
と、第１の開口部３８を含めて素子面を被覆するカバー
層４０と、第１の開口部３８の底部のカバー層４０及び
積層構造３６の上層部をエッチングして開口した第２の
開口部４２とを備えている。
【０００４】積層構造３６は、ヒューズ３４上に、順
次、形成された第１ＳｉＯ2 膜４４、第１ＢＰＳＧ膜４
６、第２ＳｉＯ2 膜４８、第３ＳｉＯ2 膜５０、第２Ｂ
ＰＳＧ膜５２、第４ＳｉＯ2 膜５４、及び第５ＳｉＯ2
膜５６の積層構造として形成されている。第１の開口部
３８は、第５ＳｉＯ2 膜５６及び第４ＳｉＯ2 膜５４を
貫通し、第２ＢＰＳＧ膜５２の一部上層を掘り下げてい
る。また、第２の開口部４２は、ヒューズ３４上の第１
の開口部３８の底部の第２ＢＰＳＧ膜５２を更に掘り下
げている。また、第２ＢＰＳＧ膜５２上には、タングス
テン配線５８が設けてある。
次、形成された第１ＳｉＯ2 膜４４、第１ＢＰＳＧ膜４
６、第２ＳｉＯ2 膜４８、第３ＳｉＯ2 膜５０、第２Ｂ
ＰＳＧ膜５２、第４ＳｉＯ2 膜５４、及び第５ＳｉＯ2
膜５６の積層構造として形成されている。第１の開口部
３８は、第５ＳｉＯ2 膜５６及び第４ＳｉＯ2 膜５４を
貫通し、第２ＢＰＳＧ膜５２の一部上層を掘り下げてい
る。また、第２の開口部４２は、ヒューズ３４上の第１
の開口部３８の底部の第２ＢＰＳＧ膜５２を更に掘り下
げている。また、第２ＢＰＳＧ膜５２上には、タングス
テン配線５８が設けてある。
【０００５】以下に、図４を参照して、従来のヒューズ
素子３０の製造方法を説明する。まず、ヒューズ３４上
に第１ＳｉＯ2 膜４４及び第１ＢＰＳＧ膜４６を成膜
し、第１ＢＰＳＧ膜４６に第１回目のＣＭＰ加工を施し
て、平坦化する。次いで、第２ＳｉＯ2 膜４８、第３Ｓ
ｉＯ2 膜５０及び第２ＢＰＳＧ膜５２を成膜し、第２回
目のＣＭＰ加工を第２ＢＰＳＧ膜５２に施して、平坦化
する。次に、既知のフォトリソグラフィ及びエッチング
により、タングステン配線５８を第２ＢＰＳＧ膜５２上
に形成する。尚、メモリセルでは、第１ＢＰＳＧ膜４６
の平坦化の後で、キャパシタを形成している。更に、メ
タル層間膜として第４ＳｉＯ2 膜５４、及び、第５Ｓｉ
Ｏ2 膜５６を第２ＢＰＳＧ膜５２上に成膜する。
素子３０の製造方法を説明する。まず、ヒューズ３４上
に第１ＳｉＯ2 膜４４及び第１ＢＰＳＧ膜４６を成膜
し、第１ＢＰＳＧ膜４６に第１回目のＣＭＰ加工を施し
て、平坦化する。次いで、第２ＳｉＯ2 膜４８、第３Ｓ
ｉＯ2 膜５０及び第２ＢＰＳＧ膜５２を成膜し、第２回
目のＣＭＰ加工を第２ＢＰＳＧ膜５２に施して、平坦化
する。次に、既知のフォトリソグラフィ及びエッチング
により、タングステン配線５８を第２ＢＰＳＧ膜５２上
に形成する。尚、メモリセルでは、第１ＢＰＳＧ膜４６
の平坦化の後で、キャパシタを形成している。更に、メ
タル層間膜として第４ＳｉＯ2 膜５４、及び、第５Ｓｉ
Ｏ2 膜５６を第２ＢＰＳＧ膜５２上に成膜する。
【０００６】次いで、フォトリソグラフィ及びエッチン
グにより、第５ＳｉＯ2 膜５６及び第４ＳｉＯ2 膜５４
を貫通し、第２ＢＰＳＧ膜５２の一部上層を掘り下げた
第１の開口部３８を形成し、続いてカバー層４０を成膜
する。そして、最後に、カバー層４０及び第２ＢＰＳＧ
膜５２の上層をエッチングして、第２の開口部４２を形
成する。
グにより、第５ＳｉＯ2 膜５６及び第４ＳｉＯ2 膜５４
を貫通し、第２ＢＰＳＧ膜５２の一部上層を掘り下げた
第１の開口部３８を形成し、続いてカバー層４０を成膜
する。そして、最後に、カバー層４０及び第２ＢＰＳＧ
膜５２の上層をエッチングして、第２の開口部４２を形
成する。
【０００７】
【発明が解決しようとする課題】しかし、上述のヒュー
ズ素子には、以下の問題があった。即ち、上述のヒュー
ズ素子を製造する際、第１ＢＰＳＧ膜４６及び第２ＢＰ
ＳＧ膜５２にそれぞれＣＭＰ加工を施しているので、Ｃ
ＭＰ加工毎にＢＰＳＧ膜の膜厚のばらつきが発生してい
る。そして、第１の開口部３８及び第２の開口部４０の
エッチングを制御することにより、ヒューズ上残膜の制
御を行っている。その結果、ヒューズ上残膜の膜厚がば
らつき、Ｐ／Ｗ置換率が不安定になり、製品歩留りを向
上させることが難しかった。
ズ素子には、以下の問題があった。即ち、上述のヒュー
ズ素子を製造する際、第１ＢＰＳＧ膜４６及び第２ＢＰ
ＳＧ膜５２にそれぞれＣＭＰ加工を施しているので、Ｃ
ＭＰ加工毎にＢＰＳＧ膜の膜厚のばらつきが発生してい
る。そして、第１の開口部３８及び第２の開口部４０の
エッチングを制御することにより、ヒューズ上残膜の制
御を行っている。その結果、ヒューズ上残膜の膜厚がば
らつき、Ｐ／Ｗ置換率が不安定になり、製品歩留りを向
上させることが難しかった。
【０００８】本発明の目的は、メモリセルの検査に際
し、安定したＰ／Ｗ置換率を達成できるヒューズ素子を
製造する方法を提供することである。
し、安定したＰ／Ｗ置換率を達成できるヒューズ素子を
製造する方法を提供することである。
【０００９】
【課題を解決するための手段】本発明者は、従来のヒュ
ーズ素子の問題点を研究し、ヒューズ上残膜の膜厚がば
らついて、Ｐ／Ｗ置換率が不安定になるのは、ＣＭＰを
２回にわたり施しているので、その度に、ＢＰＳＧ膜の
膜厚がばらつくために、ヒューズ上の層間膜の膜厚のば
らつきが大きくなり、しかも、第１の開口部と第２の開
口部の２回のエッチングでヒューズ上の残膜の膜厚を制
御しているので、残膜の膜厚のばらつきが大きい。その
結果、ヒューズ上残膜の均一性が悪くなる。従って、ト
リミング時のヒューズカットを安定して行うことが難し
くなるために、Ｐ／Ｗ置換率が低下するとことを見い出
した。
ーズ素子の問題点を研究し、ヒューズ上残膜の膜厚がば
らついて、Ｐ／Ｗ置換率が不安定になるのは、ＣＭＰを
２回にわたり施しているので、その度に、ＢＰＳＧ膜の
膜厚がばらつくために、ヒューズ上の層間膜の膜厚のば
らつきが大きくなり、しかも、第１の開口部と第２の開
口部の２回のエッチングでヒューズ上の残膜の膜厚を制
御しているので、残膜の膜厚のばらつきが大きい。その
結果、ヒューズ上残膜の均一性が悪くなる。従って、ト
リミング時のヒューズカットを安定して行うことが難し
くなるために、Ｐ／Ｗ置換率が低下するとことを見い出
した。
【００１０】上記目的を達成するために、本発明に係る
メモリ装置用ヒューズ素子の製造方法は、メモリ装置の
メモリセルアレイに付設されたメモリ装置用ヒューズ素
子の製造方法であって、メモリセル内のビット線を兼ね
て、基板の下地層に形成されたヒューズ線上に第１の層
間絶縁膜としてＢＰＳＧ膜を成膜し、平坦化する工程
と、第１の層間絶縁膜上にポリシリコン膜を成膜する工
程と、ポリシリコン膜上に第２の層間絶縁膜としてＢＰ
ＳＧ膜を成膜し、平坦化する工程と、第２の層間絶縁膜
及びポリシリコン膜の上層をエッチングしてヒューズ線
上に第１の開口部を形成する工程と、第１の開口部の側
壁及び底壁を含む第２の層間絶縁膜上に金属配線層を形
成する工程と、第１の開口部の底部の金属配線層及びポ
リシリコン層をエッチングして、ヒューズ線上に第２の
開口部を形成し、第１の層間絶縁膜を露出させる工程
と、第１の開口部及び第２の開口部の側壁及び底壁上
に、絶縁膜、及びカバー絶縁膜を成膜する工程と、第２
の開口部の底部の絶縁膜、及びカバー絶縁膜、更に第１
の層間絶縁膜の上層部をエッチングして、第３の開口部
をヒューズ線上に形成する工程とを有することを特徴と
している。
メモリ装置用ヒューズ素子の製造方法は、メモリ装置の
メモリセルアレイに付設されたメモリ装置用ヒューズ素
子の製造方法であって、メモリセル内のビット線を兼ね
て、基板の下地層に形成されたヒューズ線上に第１の層
間絶縁膜としてＢＰＳＧ膜を成膜し、平坦化する工程
と、第１の層間絶縁膜上にポリシリコン膜を成膜する工
程と、ポリシリコン膜上に第２の層間絶縁膜としてＢＰ
ＳＧ膜を成膜し、平坦化する工程と、第２の層間絶縁膜
及びポリシリコン膜の上層をエッチングしてヒューズ線
上に第１の開口部を形成する工程と、第１の開口部の側
壁及び底壁を含む第２の層間絶縁膜上に金属配線層を形
成する工程と、第１の開口部の底部の金属配線層及びポ
リシリコン層をエッチングして、ヒューズ線上に第２の
開口部を形成し、第１の層間絶縁膜を露出させる工程
と、第１の開口部及び第２の開口部の側壁及び底壁上
に、絶縁膜、及びカバー絶縁膜を成膜する工程と、第２
の開口部の底部の絶縁膜、及びカバー絶縁膜、更に第１
の層間絶縁膜の上層部をエッチングして、第３の開口部
をヒューズ線上に形成する工程とを有することを特徴と
している。
【００１１】ＢＰＳＧ膜を平坦化する方法には制約は無
く、例えば成膜したＢＰＳＧ膜をリフローし、次いでＣ
ＭＰ加工を施す。ＢＰＳＧ膜をリフローする際には、７
８０℃以上８２０℃以下の温度の窒素雰囲気下でＢＰＳ
Ｇ膜を加熱する。
く、例えば成膜したＢＰＳＧ膜をリフローし、次いでＣ
ＭＰ加工を施す。ＢＰＳＧ膜をリフローする際には、７
８０℃以上８２０℃以下の温度の窒素雰囲気下でＢＰＳ
Ｇ膜を加熱する。
【００１２】本発明方法の第１の開口部を形成する工程
では、ＢＰＳＧ膜とポリシリコン膜のエッチングの選択
比の違いから、ポリシリコン層をエッチングストリッパ
として機能させる。第１の開口部の底部の配線層及びポ
リシリコン層をエッチングし、ヒューズ上に第２の開口
部を形成する工程では、エッチングのオーバーエッチン
グ量を調節して、ポリシリコン膜を完全に除去する。ま
た、第３の開口部を形成する工程では、第２の開口部の
底部の絶縁膜、及びカバー絶縁膜、更に第１の層間絶縁
膜の上層部をエッチングして、ヒューズ上の残膜の膜厚
を制御する。
では、ＢＰＳＧ膜とポリシリコン膜のエッチングの選択
比の違いから、ポリシリコン層をエッチングストリッパ
として機能させる。第１の開口部の底部の配線層及びポ
リシリコン層をエッチングし、ヒューズ上に第２の開口
部を形成する工程では、エッチングのオーバーエッチン
グ量を調節して、ポリシリコン膜を完全に除去する。ま
た、第３の開口部を形成する工程では、第２の開口部の
底部の絶縁膜、及びカバー絶縁膜、更に第１の層間絶縁
膜の上層部をエッチングして、ヒューズ上の残膜の膜厚
を制御する。
【００１３】本発明方法を適用するメモリ装置の種類に
は制約は無く、例えばメモリ装置はＤＲＡＭである。
は制約は無く、例えばメモリ装置はＤＲＡＭである。
【００１４】
【発明の実施の形態】以下に、添付図面を参照し、実施
形態例を挙げて本発明の実施の形態を具体的かつ詳細に
説明する。実施形態例 本実施形態例は、本発明に係るメモリ装置用ヒューズ素
子の製造方法の実施形態の一例であって、図１（ａ）〜
（ｃ）、図２（ｄ）〜（ｆ）及び図３（ｇ）、（ｈ）
は、それぞれ、本実施形態例の方法によりヒューズ素子
を製造する際の工程毎の基板断面を示す縦断面図であ
る。本実施形態例の方法により製造するヒューズ素子
は、不良メモリセルの置換を行う際に使用するものであ
る。本実施形態例の方法により、ヒューズ素子を製造す
るには、先ず、メモリセル内ではビット線も兼ねて、下
地層１０上に形成されたヒューズ１１上に、ＣＶＤ法に
よってＢＰＳＧ膜を成膜し、成膜したＢＰＳＧ膜を８０
０℃程度の窒素雰囲気中でリフローする。続いて、ＣＭ
Ｐ加工をＢＰＳＧ膜に施して平坦化し、図１（ａ）に示
すように、第１の層間絶縁膜１２としてヒューズ１１上
に形成する。その際に、ＣＶＤ法にて形成したＢＰＳＧ
膜は、ウェハー面内均一性が悪く膜厚ばらつきが生じ
る。また、ＣＭＰ加工を施すことにより、より一層膜厚
ばらつきは大きくなる。
形態例を挙げて本発明の実施の形態を具体的かつ詳細に
説明する。実施形態例 本実施形態例は、本発明に係るメモリ装置用ヒューズ素
子の製造方法の実施形態の一例であって、図１（ａ）〜
（ｃ）、図２（ｄ）〜（ｆ）及び図３（ｇ）、（ｈ）
は、それぞれ、本実施形態例の方法によりヒューズ素子
を製造する際の工程毎の基板断面を示す縦断面図であ
る。本実施形態例の方法により製造するヒューズ素子
は、不良メモリセルの置換を行う際に使用するものであ
る。本実施形態例の方法により、ヒューズ素子を製造す
るには、先ず、メモリセル内ではビット線も兼ねて、下
地層１０上に形成されたヒューズ１１上に、ＣＶＤ法に
よってＢＰＳＧ膜を成膜し、成膜したＢＰＳＧ膜を８０
０℃程度の窒素雰囲気中でリフローする。続いて、ＣＭ
Ｐ加工をＢＰＳＧ膜に施して平坦化し、図１（ａ）に示
すように、第１の層間絶縁膜１２としてヒューズ１１上
に形成する。その際に、ＣＶＤ法にて形成したＢＰＳＧ
膜は、ウェハー面内均一性が悪く膜厚ばらつきが生じ
る。また、ＣＭＰ加工を施すことにより、より一層膜厚
ばらつきは大きくなる。
【００１５】次に、第１の層間絶縁膜１２上にポリシリ
コン膜１３を成膜し、パターニングにして、図１（ｂ）
に示すように、メモリセル内では容量ポリシリコン層も
兼ねる、エッチングストッパー用のポリシリコン膜１３
を形成する。次いで、再度、ＢＰＳＧ膜をＣＶＤ法によ
ってポリシリコン膜１３上に成膜し、続いて成膜したＢ
ＰＳＧ膜を８００℃程度の窒素雰囲気中でリフローす
る。更に、ＣＭＰ加工をＢＰＳＧ膜に施して平坦化し、
図１（ｃ）に示すように、第２の層間絶縁膜１４を形成
する。その際には、前述の第１の層間絶縁膜１２と同様
に、膜厚ばらつきが発生する。
コン膜１３を成膜し、パターニングにして、図１（ｂ）
に示すように、メモリセル内では容量ポリシリコン層も
兼ねる、エッチングストッパー用のポリシリコン膜１３
を形成する。次いで、再度、ＢＰＳＧ膜をＣＶＤ法によ
ってポリシリコン膜１３上に成膜し、続いて成膜したＢ
ＰＳＧ膜を８００℃程度の窒素雰囲気中でリフローす
る。更に、ＣＭＰ加工をＢＰＳＧ膜に施して平坦化し、
図１（ｃ）に示すように、第２の層間絶縁膜１４を形成
する。その際には、前述の第１の層間絶縁膜１２と同様
に、膜厚ばらつきが発生する。
【００１６】次に、エッチングマスクを第２の層間絶縁
膜１４上に形成して、第２の層間絶縁膜１４をエッチン
グし、図２（ｄ）に示すように、第１の開口部１５をヒ
ューズ１１上に開口する。本実施形態例では、第２の層
間絶縁膜１４のＢＰＳＧ膜とポリシリコン膜１３のエッ
チング時の選択比の違いから、ポリシリコン膜１３をエ
ッチングストッパーとして機能させることにより、エッ
チングがポリシリコン膜１３に到達した時点で、エッチ
ングが自動的に停止する。よって、第１の開口部１５を
開口した時点で、当初の膜厚の約半分程度の膜厚のポリ
シリコン膜１３が、残膜となる。これにより、前述し
た、ヒューズ１１上の第２の層間絶縁膜１４の膜厚ばら
つきの影響は皆無になる。
膜１４上に形成して、第２の層間絶縁膜１４をエッチン
グし、図２（ｄ）に示すように、第１の開口部１５をヒ
ューズ１１上に開口する。本実施形態例では、第２の層
間絶縁膜１４のＢＰＳＧ膜とポリシリコン膜１３のエッ
チング時の選択比の違いから、ポリシリコン膜１３をエ
ッチングストッパーとして機能させることにより、エッ
チングがポリシリコン膜１３に到達した時点で、エッチ
ングが自動的に停止する。よって、第１の開口部１５を
開口した時点で、当初の膜厚の約半分程度の膜厚のポリ
シリコン膜１３が、残膜となる。これにより、前述し
た、ヒューズ１１上の第２の層間絶縁膜１４の膜厚ばら
つきの影響は皆無になる。
【００１７】次に、図２（ｅ）に示すように、第１の開
口部１４の側壁及び底壁を含む第２の層間絶縁膜１４上
にメタル配線層１６を形成する。続いて、第１の開口部
１４の底部のメタル配線層１６及びポリシリコン層１３
をエッチングし、図２（ｆ）に示すように、ヒューズ１
１上に第２の開口部１７を形成する。ヒューズ１１の回
りを囲うように配置されているメタル配線層１６のパタ
ーニング時に、ヒューズ１１上にはメタル配線１６が残
らないよう、ヒューズ１１上の領域のメタル配線層１６
を完全に除去する。また、この際、エッチングのオーバ
ーエッチ量を調節して、ポリシリコン膜１３を完全に除
去して、第１の層間絶縁膜１２を露出させる。
口部１４の側壁及び底壁を含む第２の層間絶縁膜１４上
にメタル配線層１６を形成する。続いて、第１の開口部
１４の底部のメタル配線層１６及びポリシリコン層１３
をエッチングし、図２（ｆ）に示すように、ヒューズ１
１上に第２の開口部１７を形成する。ヒューズ１１の回
りを囲うように配置されているメタル配線層１６のパタ
ーニング時に、ヒューズ１１上にはメタル配線１６が残
らないよう、ヒューズ１１上の領域のメタル配線層１６
を完全に除去する。また、この際、エッチングのオーバ
ーエッチ量を調節して、ポリシリコン膜１３を完全に除
去して、第１の層間絶縁膜１２を露出させる。
【００１８】次いで、図３（ｇ）に示すように、第１の
開口部１５のメタル配線層１６上及び第２の開口部１７
の側壁及び底壁上に、メタル層間膜１８及びカバー絶縁
膜１９を成膜する。次いで、カバー絶縁膜１９及びメタ
ル層間膜１８をエッチングして、図３（ｈ）に示すよう
に、ヒューズ１１上の領域に第３の開口部２０を開口す
る。この際、ヒューズ１１上の残膜２１の膜厚Ｔをコン
トロールできる。これにより、ヒューズ１１上の残膜膜
厚Ｔのばらつきを従来より大幅に抑えることができる。
開口部１５のメタル配線層１６上及び第２の開口部１７
の側壁及び底壁上に、メタル層間膜１８及びカバー絶縁
膜１９を成膜する。次いで、カバー絶縁膜１９及びメタ
ル層間膜１８をエッチングして、図３（ｈ）に示すよう
に、ヒューズ１１上の領域に第３の開口部２０を開口す
る。この際、ヒューズ１１上の残膜２１の膜厚Ｔをコン
トロールできる。これにより、ヒューズ１１上の残膜膜
厚Ｔのばらつきを従来より大幅に抑えることができる。
【００１９】以上に説明したように、本実施形態例は、
不良メモリセルの置換を行う際に使用するヒューズ１１
上に、エッチングストッパー用のポリシリコン膜１３を
形成し、第１の開口部１５を開口する際のエッチングに
よって、第２の層間絶縁膜１４を除去することにより、
カバー絶縁膜１９のエッチングの１回で、ヒューズ１１
上に残す残膜の膜厚Ｔをコントロールできる。このた
め、ヒューズ１１上の残膜のばらつきは、第１の層間絶
縁膜１２のみのばらつきに依存するようになり、従来に
比べて、ヒューズ１１上の残膜膜厚Ｔのばらつきを大幅
に抑えることが可能となる。よって、ヒューズトリミン
グ時、ヒューズ１１に到達するレーザーパワー量のばら
つきも抑えられ、Ｐ／Ｗ置換率の低下も防止できる効果
がある。
不良メモリセルの置換を行う際に使用するヒューズ１１
上に、エッチングストッパー用のポリシリコン膜１３を
形成し、第１の開口部１５を開口する際のエッチングに
よって、第２の層間絶縁膜１４を除去することにより、
カバー絶縁膜１９のエッチングの１回で、ヒューズ１１
上に残す残膜の膜厚Ｔをコントロールできる。このた
め、ヒューズ１１上の残膜のばらつきは、第１の層間絶
縁膜１２のみのばらつきに依存するようになり、従来に
比べて、ヒューズ１１上の残膜膜厚Ｔのばらつきを大幅
に抑えることが可能となる。よって、ヒューズトリミン
グ時、ヒューズ１１に到達するレーザーパワー量のばら
つきも抑えられ、Ｐ／Ｗ置換率の低下も防止できる効果
がある。
【００２０】また、本実施形態例では、メタル層間膜１
８を開口するスルーホールのパターニング時に、ヒュー
ズ１１上を開口しない構造にすることから、スルーホー
ルのエッチング量を制御しなくて済むという利点があ
る。特に、周辺回路領域等で第１の開口部１５の真上に
スルーホールを有する半導体装置においては、本発明に
より、スルーホールのエッチング時にオーバーエッチを
かけることが可能となるので、スルーホールの導通不良
を防止できるという効果も併せて有する。
８を開口するスルーホールのパターニング時に、ヒュー
ズ１１上を開口しない構造にすることから、スルーホー
ルのエッチング量を制御しなくて済むという利点があ
る。特に、周辺回路領域等で第１の開口部１５の真上に
スルーホールを有する半導体装置においては、本発明に
より、スルーホールのエッチング時にオーバーエッチを
かけることが可能となるので、スルーホールの導通不良
を防止できるという効果も併せて有する。
【００２１】また、ここに示した本実施形態例では、第
１の層間絶縁膜１２、及び第２の層間絶縁膜１４の形成
時に、ＣＭＰ加工を施す例を示したが、本発明の適用
は、ＣＭＰ技術を使用する半導体装置に限定されたもの
ではなく、ウエットエッチバックもしくは窒素雰囲気中
でのリフローのみの場合でも、本発明の効果は何ら損な
われることはない。
１の層間絶縁膜１２、及び第２の層間絶縁膜１４の形成
時に、ＣＭＰ加工を施す例を示したが、本発明の適用
は、ＣＭＰ技術を使用する半導体装置に限定されたもの
ではなく、ウエットエッチバックもしくは窒素雰囲気中
でのリフローのみの場合でも、本発明の効果は何ら損な
われることはない。
【００２２】
【発明の効果】本発明方法によれば、不良メモリセルの
置換を行う際に使用するヒューズ上に、エッチングスト
ッパー用のポリシリコン膜を形成し、第１の開口部を開
口する際のエッチングによって、第２の層間絶縁膜を除
去することにより、カバー絶縁膜のエッチングの１回
で、ヒューズ上に残す残膜の膜厚をコントロールできる
ため、ばらつきは、第１の層間絶縁膜のみのばらつきに
依存するようになり、従来に比べて、ヒューズ上の残膜
の膜厚ばらつきを大幅に抑えることができる。従って、
本発明方法で作製したヒューズ素子を使用することによ
り、ヒューズトリミング時、ヒューズに到達するレーザ
ーパワー量のばらつきも抑えられ、Ｐ／Ｗ置換率の低下
も防止できる効果がある。
置換を行う際に使用するヒューズ上に、エッチングスト
ッパー用のポリシリコン膜を形成し、第１の開口部を開
口する際のエッチングによって、第２の層間絶縁膜を除
去することにより、カバー絶縁膜のエッチングの１回
で、ヒューズ上に残す残膜の膜厚をコントロールできる
ため、ばらつきは、第１の層間絶縁膜のみのばらつきに
依存するようになり、従来に比べて、ヒューズ上の残膜
の膜厚ばらつきを大幅に抑えることができる。従って、
本発明方法で作製したヒューズ素子を使用することによ
り、ヒューズトリミング時、ヒューズに到達するレーザ
ーパワー量のばらつきも抑えられ、Ｐ／Ｗ置換率の低下
も防止できる効果がある。
【図１】図１（ａ）〜（ｃ）は、それぞれ、実施形態例
の方法によりヒューズ素子を製造する際の工程毎の基板
断面を示す縦断面図である。
の方法によりヒューズ素子を製造する際の工程毎の基板
断面を示す縦断面図である。
【図２】図２（ｄ）〜（ｆ）は、それぞれ、図１（ｃ）
に続いて、実施形態例の方法によりヒューズ素子を製造
する際の工程毎の基板断面を示す縦断面図である。
に続いて、実施形態例の方法によりヒューズ素子を製造
する際の工程毎の基板断面を示す縦断面図である。
【図３】図３（ｇ）、（ｈ）は、それぞれ、図２（ｆ）
に続いて、実施形態例の方法によりヒューズ素子を製造
する際の工程毎の基板断面を示す縦断面図である。
に続いて、実施形態例の方法によりヒューズ素子を製造
する際の工程毎の基板断面を示す縦断面図である。
【図４】従来のヒューズ素子の構成を示す模式的断面図
である。
である。
３０ ヒューズ素子 ３２ 下地層 ３４ ヒューズ ３６ 積層構造 ３８ 第１の開口部 ４０ カバー層 ４２ 第２の開口部 ４４ 第１ＳｉＯ2 膜 ４６ 第１ＢＰＳＧ膜 ４８ 第２ＳｉＯ2 膜 ５０ 第３ＳｉＯ2 膜 ５２ 第２ＢＰＳＧ膜 ５４ 第４ＳｉＯ2 膜 ５６ 第５ＳｉＯ2 膜 ５８ タングステン配線 １０ 下地層 １１ ヒューズ １２ 第１の層間絶縁膜 １３ ポリシリコン膜 １４ 第２の層間絶縁膜 １５ 第１の開口部 １６ メタル配線層 １７ 第２の開口部 １８ メタル層間膜 １９ カバー絶縁膜 ２０ 第３の開口部
Claims (7)
- 【請求項１】 メモリ装置のメモリセルアレイに付設さ
れたメモリ装置用ヒューズ素子の製造方法であって、 メモリセル内のビット線を兼ねて、基板の下地層に形成
されたヒューズ線上に第１の層間絶縁膜としてＢＰＳＧ
膜を成膜し、平坦化する工程と、 第１の層間絶縁膜上にポリシリコン膜を成膜する工程
と、 ポリシリコン膜上に第２の層間絶縁膜としてＢＰＳＧ膜
を成膜し、平坦化する工程と、 第２の層間絶縁膜及びポリシリコン膜の上層をエッチン
グしてヒューズ線上に第１の開口部を形成する工程と、 第１の開口部の側壁及び底壁を含む第２の層間絶縁膜上
に金属配線層を形成する工程と、 第１の開口部の底部の金属配線層及びポリシリコン層を
エッチングして、ヒューズ線上に第２の開口部を形成
し、第１の層間絶縁膜を露出させる工程と、 第１の開口部及び第２の開口部の側壁及び底壁上に、絶
縁膜、及びカバー絶縁膜を成膜する工程と、 第２の開口部の底部の絶縁膜、及びカバー絶縁膜、更に
第１の層間絶縁膜の上層部をエッチングして、第３の開
口部をヒューズ線上に形成する工程とを有することを特
徴とする、メモリ装置用ヒューズ素子の製造方法。 - 【請求項２】 ＢＰＳＧ膜を平坦化する際には、成膜し
たＢＰＳＧ膜をリフローし、次いでＣＭＰ加工を施すこ
とを特徴とする請求項１に記載のメモリ装置用ヒューズ
素子の製造方法。 - 【請求項３】 ＢＰＳＧ膜をリフローする際には、７８
０℃以上８２０℃以下の温度の窒素雰囲気下でＢＰＳＧ
膜を加熱することを特徴とする請求項２に記載のメモリ
装置用ヒューズ素子の製造方法。 - 【請求項４】 第１の開口部を形成する工程では、ＢＰ
ＳＧ膜とポリシリコン膜のエッチングの選択比の違いか
ら、ポリシリコン層をエッチングストリッパとして機能
させることを特徴とする請求項１から３のうちのいずれ
か１項に記載のメモリ装置用ヒューズ素子の製造方法。 - 【請求項５】 第１の開口部の底部の配線層及びポリシ
リコン層をエッチングし、ヒューズ線上に第２の開口部
を形成する工程では、エッチングのオーバーエッチング
量を調節して、ポリシリコン膜を完全に除去することを
特徴とする請求項１から４のうちのいずれか１項に記載
のメモリ装置用ヒューズ素子の製造方法。 - 【請求項６】 第３の開口部を形成する工程では、第２
の開口部の底部の絶縁膜、及びカバー絶縁膜、更に第１
の層間絶縁膜の上層部をエッチングして、ヒューズ線上
の残膜の膜厚を制御することを特徴とする請求項１から
４のうちのいずれか１項に記載のメモリ装置用ヒューズ
素子の製造方法。 - 【請求項７】 メモリ装置はＤＲＡＭであることを特徴
とする請求項１から６のうちのいずれか１項に記載のメ
モリ装置用ヒューズ素子の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10241418A JP2944657B1 (ja) | 1998-08-27 | 1998-08-27 | メモリ装置用ヒューズ素子の製造方法 |
| KR1019990035032A KR100357733B1 (ko) | 1998-08-27 | 1999-08-23 | 메모리장치의 퓨즈소자 제조방법 및 퓨즈소자 |
| US09/382,514 US6228690B1 (en) | 1998-08-27 | 1999-08-25 | Method of manufacturing fuse element used in memory device and fuse element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10241418A JP2944657B1 (ja) | 1998-08-27 | 1998-08-27 | メモリ装置用ヒューズ素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2944657B1 JP2944657B1 (ja) | 1999-09-06 |
| JP2000077528A true JP2000077528A (ja) | 2000-03-14 |
Family
ID=17074006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10241418A Expired - Fee Related JP2944657B1 (ja) | 1998-08-27 | 1998-08-27 | メモリ装置用ヒューズ素子の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6228690B1 (ja) |
| JP (1) | JP2944657B1 (ja) |
| KR (1) | KR100357733B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100889336B1 (ko) | 2002-12-30 | 2009-03-18 | 주식회사 하이닉스반도체 | 반도체 장치 및 그 제조방법 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100389037B1 (ko) * | 2001-04-11 | 2003-06-25 | 삼성전자주식회사 | 플립 칩형 반도체소자 및 그 제조방법 |
| US7088486B2 (en) * | 2002-01-31 | 2006-08-08 | Texas Instruments Incorporated | Yokeless hidden hinge micromirror device with double binge layer |
| KR100833588B1 (ko) * | 2002-06-03 | 2008-05-30 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| US7494596B2 (en) * | 2003-03-21 | 2009-02-24 | Hewlett-Packard Development Company, L.P. | Measurement of etching |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05235170A (ja) | 1992-02-24 | 1993-09-10 | Nec Corp | 半導体装置 |
| US5879966A (en) * | 1994-09-06 | 1999-03-09 | Taiwan Semiconductor Manufacturing Company Ltd. | Method of making an integrated circuit having an opening for a fuse |
| US5538924A (en) * | 1995-09-05 | 1996-07-23 | Vanguard International Semiconductor Co. | Method of forming a moisture guard ring for integrated circuit applications |
| US5895262A (en) * | 1996-01-31 | 1999-04-20 | Micron Technology, Inc. | Methods for etching fuse openings in a semiconductor device |
| JP2845828B2 (ja) * | 1996-08-29 | 1999-01-13 | 山口日本電気株式会社 | 多層配線半導体装置とその製造方法 |
| US6100116A (en) * | 1998-06-18 | 2000-08-08 | Taiwan Semiconductor Manufacturing Company | Method to form a protected metal fuse |
-
1998
- 1998-08-27 JP JP10241418A patent/JP2944657B1/ja not_active Expired - Fee Related
-
1999
- 1999-08-23 KR KR1019990035032A patent/KR100357733B1/ko not_active IP Right Cessation
- 1999-08-25 US US09/382,514 patent/US6228690B1/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100889336B1 (ko) | 2002-12-30 | 2009-03-18 | 주식회사 하이닉스반도체 | 반도체 장치 및 그 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6228690B1 (en) | 2001-05-08 |
| JP2944657B1 (ja) | 1999-09-06 |
| KR20000017467A (ko) | 2000-03-25 |
| KR100357733B1 (ko) | 2002-10-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6740550B2 (en) | Methods of manufacturing semiconductor devices having chamfered silicide layers therein | |
| JP3562895B2 (ja) | ランディングパッドを有する半導体装置の製造方法 | |
| JP2773729B2 (ja) | 半導体装置の製造方法 | |
| JPH10223762A (ja) | 半導体装置及びその製造方法 | |
| JPH04317358A (ja) | 半導体装置の製造方法 | |
| JP2944657B1 (ja) | メモリ装置用ヒューズ素子の製造方法 | |
| KR100709450B1 (ko) | 반도체 소자의 형성 방법 | |
| JP2001185614A (ja) | 半導体装置およびその製造方法 | |
| TWI253119B (en) | Method for forming metal contact in semiconductor device | |
| JP4092602B2 (ja) | 半導体装置の製造方法 | |
| JPH11135758A (ja) | 平坦化を改善するための半導体装置製造方法 | |
| JP3965827B2 (ja) | 半導体装置およびその製造方法 | |
| KR100532404B1 (ko) | 듀얼다마신 배선 형성방법 | |
| JPH1187522A (ja) | 半導体装置の製造方法 | |
| KR100418588B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| KR100218735B1 (ko) | 반도체 소자의 콘택홀 형성방법 | |
| JPH07321209A (ja) | 半導体記憶装置及びその製造方法 | |
| KR100780616B1 (ko) | 반도체 소자의 제조 방법 | |
| JPH09298244A (ja) | 半導体装置及びその製造方法 | |
| JPH05198684A (ja) | 半導体装置の製造方法 | |
| KR20030001857A (ko) | 반도체 소자의 캐패시터 제조방법 | |
| KR20000041586A (ko) | 반도체 집적회로의 커패시터 및 그 제조방법 | |
| JP2000101043A (ja) | 半導体装置およびその製造方法 | |
| JPH04312921A (ja) | 半導体装置及びその製造方法 | |
| JPH06244131A (ja) | コンタクトホールの形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |