KR100889336B1 - 반도체 장치 및 그 제조방법 - Google Patents

Abstract

본 발명은 리페어 공정에서 퓨즈의 레이저 컷팅시 노출되는 금속의 산화를 방지할 수 있는 반도체 장치 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판상에 퓨즈가 형성될 영역에 금속막을 형성하는 단계; 상기 금속막을 선택적으로 제거하여 상기 금속막을 레이저 조사로 블로잉될 부분과 나머지 부분으로 분리하는 단계; 상기 퓨즈가 형성될 영역에 폴리실리콘막을 형성하는 단계; 및 상기 폴리실리콘막 상에 층간절연막을 형성하는 단계를 포함하며, 상기 금속막과 상기 폴리실리콘막이 퓨즈를 이루는 반도체 장치의 제조방법을 제공한다.

반도체, 퓨즈, 퓨즈박스, 층간절연막, 가드링.

Description

반도체 장치 및 그 제조방법{Semiconductor device and method for fabricating the same}

도1은 종래 기술에 의한 반도체 장치의 퓨즈를 나타내는 단면도.

도2는 도1에 도시된 퓨즈박스의 평면도.

도3은 레페어공정에서의 퓨즈 절단시 퓨즈박스에서의 문제점을 보여주는 도면.

도4a 내지 도4e는 본 발명의 바람직한 일실시예에 따른 반도체 제조방법을 나타내는 도면.

* 도면의 주요 부분에 대한 부호 설명

30 : 기판

31 : 소자분리막

32 : 제1 층간절연막

33 : 금속막

34 : 폴리실리콘막

35 : 가드링

36 : 제2 층간절연막

37 : 퓨즈박스

본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 반도체 장치의 리페어 공정시 사용되는 퓨즈와 퓨즈박스 및 그를 제조하는 방법에 관한 것이다.

반도체 장치, 특히 메모리장치 제조시 수많은 미세 셀 중에서 한 개라도 결함이 있으면 메모리로서의 기능을 수행 하지 못하므로 불량품으로 처리된다. 그러나 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고 장치 전체를 불량품으로 폐기하는 것은 수율(yield)측면에서 비효율적인 처리방법이다.

따라서, 현재는 메모리장치 내에 미리 설치해둔 예비 메모리 셀(이하 리던던시(redundancy) 셀이라 함)을 이용하여 불량 셀을 대체함으로써, 전체 메모리를 되살려 주는 방식으로 수율 향상을 이루고 있다.

리던던시 셀을 이용한 리페어 작업은 통상, 일정 셀 어레이(cell array)마다 스페어 로우(spare low)와 스페어 칼럼(sparecolumn)을 미리 설치해 두어 결함이 발생된 불량 메모리 셀을 로우/컬럼 단위로 스페어 메모리 셀로 치환해 주는 방식으로 진행된다.

이를 자세히 살펴보면, 웨이퍼 가공 완료후 테스트를 통해 불량 메모리 셀을 골라내면 그에 해당하는 어드레스(address)를 스페어 셀의 어드레스 신호로 바꾸어 주는 프로그램을 내부회로에 행하게 된다. 따라서, 실제 사용시에는 불량 라인에 해당하는 어드레스 신호가 입력되면 이 대신 예비 라인으로 선택이 바뀌게 되는 것이다.

전술한 프로그램 방식 중에서, 가장 널리 사용되는 방식이 레이저 빔으로 퓨즈를 태워 끊어버리는 방식인데, 레이저의 조사에 의해 끊어지는 배선을 퓨즈라 하고, 그 끊어지는 부위와 이를 둘러싸는 영역을 퓨즈 박스라 한다. 통상적으로 퓨즈라인 상부에는 일정한 두께의 절연막을 남겨, 이후 리페어 공정시 레이저 조사에 의해 퓨즈가 끊어 지는 공정에 완충역할을 하도록 하고 있다.

그러나 공정 환경 또는 웨이퍼 상에서 장치의 위치, 퓨즈의 넓이 등에 따라 퓨즈 상부에 남겨지는 절연막의 두께 변화가 심하여, 레이저 조사로 퓨즈를 절연시키더라도 주변 퓨즈와의 단락문제, 퓨즈 미절연 또는 레이저 조사로 인한 퓨즈 주변구조물의 데미지가 문제점으로 되고 있다.

도1은 종래 기술에 의한 반도체 장치를 나타내는 단면도로서, 좌측영역은 셀영역의 단면을 나타내고 우측영역은 퓨즈영역을 나타낸다.

도1의 도시된 바와 같이, 반도체 장치의 셀영역은 기판(10) 상부에 소자분리막(11), 활성영역(13), 게이트 패턴(14), 제1 및 제2 스토리지 노드 콘택플러그(15a,17), 비트라인 콘택플러그(15b), 비트라인(16), 층간절연막(12,17,22)과 캐패시터를 형성하는 스토리지 노드 콘택플러그(19), 유전체박막(20), 플레이트전극(23,24)을 구비한다. 플레이트 전극(23,24)는 폴리실리콘 막(23)과, TiN막(24)으로 구성되어 있다.

한편 반도체 장치의 퓨즈영역은 기판상에 층간절연막(11',17',22')과, 폴리실리콘막(23')과 TiN막(24')으로 구성된 퓨즈와, 퓨즈상부에 형성된 층간절연막(26)과 수분침투를 방지하기 위한 가드링(27)을 구비한다. 또한, 도면부호 26은 리페어 공정시 퓨즈절단을 위해 퓨즈상부의 층간절연막(21)을 일정두께만큼 제거하여 형성된 퓨즈박스를 나타낸다. 여기서 층간절연막(11',17',22')은 따로 형성되는 것이 아니고, 셀영역에서의 층간절연막(11,17,22)이 형성될 때 각각 같이 형성되는 막이다.

퓨즈는 전술한 바와 같이 반도체 소자의 결함(Fail)이 발생한 경우에 결함이 발생한 부분을 리페어하기 위한 것으로, 통상 추가적인 공정으로 따로 형성하는 것은 아니고 셀영역의 비트 라인(Bit Line) 또는 워드 라인(Word line)을 이루는 도전층(예컨대 폴리실리콘)을 이용하여 형성한다.

특히 최근에 반도체 장치의 집적도가 높아지면서 반도체 장치의 구조물의 높이도 높아지게 되었다, 이로 인하여 비교적 하부구조인 워드라인이나 비트라인을 이용해서 퓨즈를 형성하게 되면 이후 퓨즈박스를 형성하기 위해서 많은 층간절연막을 제거해야하는 어려움이 생기게 되었다. 따라서 최근에는 반도체 장치의 높은 위치에서 형성되는 도전층을 퓨즈라인으로 이용하고 있는데, 금속배선이나 캐패시터의 전극용 도전막을 퓨즈라인으로 이용하고 있다.

도1에 도시된 퓨즈(23',24')는 셀영역에 형성된 캐패시터의 플레이트 전극(23,24)을 형성하는 도전막으로 형성한 것이다.

도2는 도1에 도시된 퓨즈박스의 평면도이다. 도2를 참조하여 퓨즈박스(26)의 단면도를 살펴보면, 가드링(27)과, 폴리실리콘막(23')과, TiN막(24')으로 형성된 퓨즈라인이 층간절연막(25') 하부에 형성되어 있음을 알 수 있다.

도3은 레페어공정에서의 퓨즈 절단시 퓨즈박스에서의 문제점을 보여주는 도면이다.

도3을 참조하여 살펴보면, 리페어 공정시에 결함셀을 구제하기 위하여 레이저를 X영역에 조사하여 해당되는 퓨즈를 블로잉(blowing)하게 된다. 이 때, 블로잉하게된 퓨즈의 단면, 특히 TiN막(23')이 노출되는데, 이 상태로 후속 테스트를 고온, 고압, 수분상태에서 실시하게 되면, 노출된 TiN막(24')에서 산화가 일어난다.

금속인 TiN막(23')의 단면에 수분이 침투되면 TiO₂가 형성되며, 이 때 TiN막(24')의 표면에 생긴 산화는 하부에 형성된 폴리실리콘막(23')과의 계면을 따라 진행되어 TiN막(24')과 폴리실리콘막(23') 사이에 리프팅(lifting)이 발생하면서 주변의 층간절연막에 크렉(crack)을 발생시키거나 또는 레이저 조사로 인해 생긴 크랙을 더욱 크게 형성시킨다.

이 때 생기는 크랙 현상으로 인해 이웃한 퓨즈까지 데미지 또는 블로잉(blowing)이 발생하여 반도체 장치가 에러를 유발할 수 있다.

또한 금속막을 사용하지 않고 폴리실리콘막만을 이용해서 퓨즈를 형성하게 되면 레이저 조사등의 인한 금속막의 노출이 없게되어 퓨즈 산화등의 문제가 없게되지만, 이 경우에는 폴리실리콘막의 높은 저항으로 인해 반도체 장치의 고속동작 에 방해를 받게 된다. 즉 최근의 반도체 장치에서는 고속동작을 위해 노멀회로에서를 도전층을 폴리실리콘막과 금속막을 같이 사용하게 되는데, 퓨즈를 사용하지 않는 노멀 회로와 퓨즈를 사용한 결함이구제된 회로의 동작속도가 현저하게 차이를 가질 수 있다

본 발명은 상기의 문제점을 해결하기 위해 제안된 것으로 리페어 공정에서 퓨즈의 레이저 컷팅시 노출되는 금속의 산화를 방지할 수 있는 반도체 장치 및 그 제조방법을 제공함을 목적으로 한다.

상기의 목적을 달성하기 위하여, 이를 위해 본 발명은 기판상에 퓨즈가 형성될 영역에 금속막을 형성하는 단계; 상기 금속막을 선택적으로 제거하여 상기 금속막을 레이저 조사로 블로잉될 부분과 나머지 부분으로 분리하는 단계; 상기 퓨즈가 형성될 영역에 폴리실리콘막을 형성하는 단계; 및 상기 폴리실리콘막 상에 층간절연막을 형성하는 단계를 포함하며, 상기 금속막과 상기 폴리실리콘막이 퓨즈를 이루는 반도체 장치의 제조방법을 제공한다.

또한 본 발명은 퓨즈가 형성될 영역중의 레이저 조사로 블로잉될 영역에 구비된 제1 금속막;상기 퓨즈가 형성될 영역중에 상기 제1 금속막과 소정 간격을 두고 구비된 제2 금속막; 및 상기 제1 및 제2 금속막을 덮도록 상기 퓨즈가 형성될 영역에 배치된 단일 패턴의 폴리실리콘막을 구비하며, 상기 제1 및 제2 금속막과 상기 폴리실리콘막이 퓨즈를 이루는 반도체 장치를 제공한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도4a 내지 도4e는 본 발명의 바람직한 일실시예에 따른 반도체 제조방법을 나타내는 도면이다. 여기서 좌측의 도면은 가드링까지 포함한 퓨즈박스의 평면도이고, 우측의 도면은 가드링의 표시를 생략한 퓨즈박스의 단면도를 나타낸다.

본 발명의 일실시예에 따른 반도체 제조방법은 먼저, 도4a에 도시된 바와 같이 기판(30)상에 소자분리막(31)을 형성하고, 그 상부에 제1 층간절연막(32)을 형성한다. 여기서 소자분리막(31)은 STI(Shallow trench isolation)형 소자분리막으로 형성한다.

이어서 도4b에 도시된 바와 같이, 제1 층간절연막(32)상의 퓨즈가 형성될 영역에 금속막(33)을 형성하고, 이어서 선택적으로 금속막(33)을 제거하여 레이저 조사시 퓨즈가 블로잉될 영역의 금속막(33b)과 가드링영역상의 금속막(33a)을 서로 분리시킨다. 여기서 블로잉될 영역의 금속막(33b)의 크기는 레이저 조사로 퓨즈가 플로잉될때 절단되어 떨어져 나가는 크기 만큼 형성시킨다.

이어서 도4c에 도시된 바와 같이, 금속막이 형성된 영역에 폴리실리콘막(34)을 형성시킨다. 이 때 블로잉될 영역의 금속막(33b)과 가드링영역상의 금속막(33a)의 사이에도 폴리실리콘막(34)이 형성되도록한다.

즉, 본 실시예에서는 금속막(33)을 퓨즈의 형태로 형성시킨 다음, 레이저 조사에 의해 블로잉될 부분과 나머지 부분을 분리시키고, 그 금속막상에 폴리실리콘막을 형성시켜 퓨즈의 완성하는 것이다.

이어서 도4d에 도시된 바와 같이, 금속막(33)과 폴리실리콘막(34)으로 형성된 퓨즈를 덮을 수 있도록 제2 층간절연막(35)를 형성한다. 이어서 퓨즈상부의 제2 층간절연막이 일정두께만 남도록 제2 층간절연막(35)를 선택적으로 제거하여 퓨즈박스(37)를 형성한다. 여기서 제1 및 제2 층간절연막(32,36)은 USG(Undoped-Silicate Glass), PSG(Phospho-Silicate Glass), BPSG(Boro-Phospho-Silicate Glass), HDP(High density Plasma) 산화막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(high densigy plasma)를 이용한 산화막등을 사용하거나 열적 산화막(Thermal Oxide; 퍼니스에서 600~1,100℃사이의 고온으로 실리콘 기판을 산화시켜 형성하는 막)으로 형성할 수 있다. 또한 제1 및 제2 퓨즈용 도전막(33,36)는 폴리실리콘막 또는 금속배선을 이용하여 형성한다.

이어서 도4e에 도시된 바와 같이, 리페어 공정시에 결함셀을 구제하기 위하여 해당되는 퓨즈에 레이저를 조사하여 블로잉시킨다. 레이저 조사로 블로잉된 퓨즈를 살펴보면, 도시된 바와 같이 블로잉될 영역의 금속막과 그 주변 폴리실리콘막이 제거된 것을 알 수 있다. 따라서 레이저 조사로 퓨즈가 블로잉더라도 퓨즈를 이루는 금속막은 노출이 되지 않고, 폴리실리콘막(34)만이 노출되어 후속 산소의 침투등으로 인한 산화등이 방지된다.

전술한 실시예에서 만약 폴리실리콘막(34)만으로 퓨즈를 형성 하게 되면, 폴리실리콘막(34)의 특성상 큰 저항성분으로 인해 반도체 장치의 고속 동작을 하는데 지장이 생긴다. 즉, 노멀회로영역에서는 모스트랜지스터의 워드라인드에 폴리실리콘막상에 금속막을 형성하여 고속으로 동작되도록 하고 있는데, 퓨즈를 폴리실리콘막만으로 형성하게 되면, 결함이 구제된 셀을 억세스할 때와 결함이 구제되지 않은 셀을 억세스할 때에 동작속도차이가 크게 발생하는 것이다.

따라서 본 발명에서와 같이 폴리실리콘막과 금속막을 이용하여 퓨즈를 형성하게 되면, 금속막이 레이저 조사로 인해 노출되지 않아서 후속공정을 산소나 수분분위기에서 진행시켜도 퓨즈가 산화되는 것을 방지할 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

본 발명에 의해 제조된 반도체 장치는 리페어 공정과 그 후속 공정을 진행한 할 때에 금속으로 된 퓨즈가 노출되지 않아서 퓨즈의 산화를 방지할 수 있어, 반도체 제조 공정의 신뢰성을 향상시킬 수 있다.

Claims (4)

1. 기판상에 퓨즈가 형성될 영역에 금속막을 형성하는 단계;

   상기 금속막을 선택적으로 제거하여 상기 금속막을 레이저 조사로 블로잉될 부분과 나머지 부분으로 분리하는 단계;

   상기 퓨즈가 형성될 영역에 폴리실리콘막을 형성하는 단계; 및

   상기 폴리실리콘막 상에 층간절연막을 형성하는 단계

   를 포함하며, 상기 금속막과 상기 폴리실리콘막이 퓨즈를 이루는 반도체 장치의 제조방법.
2. 제 1 항에 있어서,

   상기 폴리실리콘막상의 상기 층간절연막이 소정 두께만 남도록 상기 층간절연막이 선택적으로 제거하여 퓨즈박스를 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
3. 제 1 항에 있어서,

   상기 층간절연막은,

   HDP막, USG막, BPSG막, PSG막 또는 HLD막중에서 선택된 하나인 것을 특징으 로 하는 반도체 장치의 제조방법.
4. 퓨즈가 형성될 영역중에서 레이저 조사로 블로잉될 영역에 구비된 제1 금속막;

   상기 퓨즈가 형성될 영역중에 상기 제1 금속막과 소정 간격을 두고 구비된 제2 금속막; 및

   상기 제1 및 제2 금속막을 덮도록 상기 퓨즈가 형성될 영역에 배치된 단일 패턴의 폴리실리콘막

   을 구비하며, 상기 제1 및 제2 금속막과 상기 폴리실리콘막이 퓨즈를 이루는 반도체 장치.

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