KR20040059959A - 반도체 장치의 제조방법 - Google Patents

반도체 장치의 제조방법 Download PDF

Info

Publication number
KR20040059959A
KR20040059959A KR1020020086467A KR20020086467A KR20040059959A KR 20040059959 A KR20040059959 A KR 20040059959A KR 1020020086467 A KR1020020086467 A KR 1020020086467A KR 20020086467 A KR20020086467 A KR 20020086467A KR 20040059959 A KR20040059959 A KR 20040059959A
Authority
KR
South Korea
Prior art keywords
fuses
fuse
film
guard ring
interlayer insulating
Prior art date
Application number
KR1020020086467A
Other languages
English (en)
Inventor
장헌용
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020020086467A priority Critical patent/KR20040059959A/ko
Publication of KR20040059959A publication Critical patent/KR20040059959A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/564—Details not otherwise provided for, e.g. protection against moisture
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/62—Protection against overvoltage, e.g. fuses, shunts

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

본 발명은 상기의 문제점을 해결하기 위해 제안된 것으로 리페어 공정에서 퓨즈의 레이저 컷팅시 퓨즈 주변구조에 가해지는 데미지를 방지하는 반도체 장치 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판상에 제1 층간절연막을 형성하는 단계; 상기 제1 층간절연막 상에 다수의 퓨즈를 형성하는 단계; 상기 다수의 퓨즈를 덮을 수 있도록 제2 층간절연막을 형성하는 단계; 상기 다수의 퓨즈 사이에 형성된 제2 층간절연막을 선택적으로 식각하여 가드링 영역을 형성하는 단계; 및 상기 다수의 퓨즈의 사이마다 형성된 가드링영역에 수분침투에 강한 막으로 가드링을 형성하는 단계를 포함하는 반도체 장치의 제조방법을 제공한다. 또한 본 발명은 기판상에 구비된 다수의 퓨즈; 및 상기 다수의 퓨즈 사이마다 배치된 가드링을 구비하는 반도체 장치을 제공한다.

Description

반도체 장치의 제조방법{Method for fabricating semiconductor device}
본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 반도체 장치의 리페어 공정시 사용되는 퓨즈를 형성하는 방법에 관한 것이다.
반도체 장치, 특히 메모리장치 제조시 수많은 미세 셀 중에서 한 개라도 결함이 있으면 메모리로서의 기능을 수행 하지 못하므로 불량품으로 처리된다. 그러나 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고 장치 전체를 불량품으로 폐기하는 것은 수율(yield)측면에서 비효율적인 처리방법이다.
따라서, 현재는 메모리장치 내에 미리 설치해둔 예비 메모리 셀(이하 리던던시(redundancy) 셀이라 함)을 이용하여 불량 셀을 대체함으로써, 전체 메모리를 되살려 주는 방식으로 수율 향상을 이루고 있다.
리던던시 셀을 이용한 리페어 작업은 통상, 일정 셀 어레이(cell array)마다 스페어 로우(spare low)와 스페어 칼럼(sparecolumn)을 미리 설치해 두어 결함이 발생된 불량 메모리 셀을 로우/컬럼 단위로 스페어 메모리 셀로 치완해 주는 방식으로 진행된다.
이를 자세히 살펴보면, 웨이퍼 가공 완료후 테스트를 통해 불량 메모리 셀을 골라내면 그에 해당하는 어드레스(address)를 스페어 셀의 어드레스 신호로 바꾸어 주는 프로그램을 내부회로에 행하게 된다. 따라서, 실제 사용시에는 불량 라인에 해당하는 어드레스 신호가 입력되면 이 대신 예비 라인으로 선택이 바뀌게 되는 것이다.
전술한 프로그램 방식 중에서, 가장 널리 사용되는 방식이 레이저 빔으로 퓨즈를 태워 끊어버리는 방식인데, 레이저의 조사에 의해 끊어지는 배선을 퓨즈라 하고, 그 끊어지는 부위와 이를 둘러싸는 영역을 퓨즈 박스라 한다. 통상적으로 퓨즈라인 상부에는 일정한 두께의 절연막을 남겨, 이후 리페어 공정시 레이저 조사에 의해 퓨즈가 끊어 지는 공정에 완충역할을 하도록 하고 있다.
그러나 공정 환경 또는 웨이퍼 상에서 장치의 위치, 퓨즈의 넓이 등에 따라 퓨즈 상부에 남겨지는 절연막의 두께 변화가 심하여, 레이저 조사로 퓨즈를 절연시키더라도 주변 퓨즈와의 단락문제, 퓨즈 미절연 또는 레이저 조사로 인하 하부구조의 데미지가 문제점으로 되고 있다.
도1a는 종래기술에 의한 다층 금속 배선구조를 채택한 반도체 장치에서 퓨즈를 도시한 단면도이다.
종래기술에 의해 퓨즈가 형성된 반도체 장치의 단면은, 도1의 도시된 바와 같이, 기판(10) 상부에 장치분리막(11), 게이트 패턴(12), 콘택플러그(14), 제1 및 제2 비아플러그(17,21), 제1,2 금속배선(16,19) 및 퓨즈(20a,20b)과, 층간절연막들(13,15,18) 및 패드(pad)(22)가 형성된다. 여기서, 편의상 각각의 층간절연막들(13,15,18)은 각각 하나의 층으로 도시하였지만 실제로는 여러 층의 절연막들이 적층된 막으로 이루어질 수 있다.
여기서 퓨즈(20a,20b)는 제2 금소배선(19)을 형성할 때에 같이 형성되는 구조를 취하고 있으나, 퓨즈는 메모리 장치의 비트라인 또는 워드라인이 될 수도 있고, 다른 금속배선이 될 수도 있다. 이러한 사항들은 추후에 후술되는 본 발명의 실시예에도 그대로 적용된다. 또한, 도면부호 '23'은 리페어 공정시 퓨즈절단을 위해 퓨즈상부의 층간절연막(21)을 일정두께만큼 제거하여 형성하게 되는 퓨즈박스이다. 이 때 퓨즈상부의 층간절연막(21)은 약 3000Å 정도 형성시키는 공정을 진행한다.
이어서 도1b에 도시된 바와 같이, 반도체 장치의 테스트시에 결함이 발생한 경우에 리페어를 위해서 레이저를 이용하여 퓨즈(20a)를 절단하게 된다.
그러나, 레이저를 조사하여 퓨즈(20a)를 절단하게되면 주변의 층간절연막과 이웃한 퓨즈(20b)에도 데이미를 입히게 된다.
더구나 퓨즈박스를 형성할 때에 퓨즈(20a,20b)의 상부에 남아 있는 층간절연막(18)의 두께는 제어가 쉽지않고 웨이퍼상의 장치의 위치에 따라 그 두께가 달라져, 일정한 에너지로 레이저를 퓨즈로 조사하여도 컷팅 불량이 쉽게 발생되며, 퓨즈주변 구조에 데미지를 주는 크랙(Crack)현상이 일어나게 되는 것이다.
여기서 발생한 크랙은 후속 환경테스트들인 고온, 고압, 수분상태에서 테스트측정시에 수분침투와 같은 현상에 의하여 퓨즈의 산화가 발생하면서 에러를 유발할 수 있다.
도2a는 퓨즈박스 및 퓨즈를 나타내는 전자현미경 사진이고, 도2b는 퓨즈 절단시 문제점을 보여주는 전자현미경 사진이다.
도2b는 도2a에 도시된 퓨즈를 레이져 조사하여 절단할 때 주변 층간절연막(실리콘 산화막에 크랙된 부분과, 이로 인해 이웃한 퓨즈까지 데미지가 가해진 것이나타나 있다.
전술한 바와 같이 하나의 퓨즈를 레이저 조사하여 절단하는 리페어 공정에서 주변의 층간절연막과 이웃한 퓨즈에 데이미가 가해져 반도체 장치의 신뢰성 및 수율에 문제를 가져오고 있다.
본 발명은 상기의 문제점을 해결하기 위해 제안된 것으로 리페어 공정에서 퓨즈의 레이저 컷팅시 퓨즈 주변구조에 가해지는 데미지를 방지하는 반도체 장치 제조방법을 제공함을 목적으로 한다.
도1a 및 1b는 종래 기술에 의한 반도체 장치의 퓨즈를 나타내는 단면도.
도2a는 퓨즈박스 및 퓨즈를 나타내는 전자현미경 사진이다.
도2b는 퓨즈 절단시 문제점을 보여주는 전자현미경 사진이다.
도3a 내지 도3d는 본 발명의 바람직한 일실시예에 따른 반도체 제조방법을 나타내는 도면.
** 도면의 주요 부분에 대한 부호 설명
30 : 기판
31 : 소자분리막
32 : 제1 층간절연막
33 : 퓨즈
34 : 제2 층간절연막
35 : 가드링 형성 영역
36 : 가드링
상기의 목적을 달성하기 위하여, 이를 위해 본 발명은 기판상에 제1 층간절연막을 형성하는 단계; 상기 제1 층간절연막 상에 다수의 퓨즈를 형성하는 단계; 상기 다수의 퓨즈를 덮을 수 있도록 제2 층간절연막을 형성하는 단계; 상기 다수의 퓨즈 사이에 형성된 제2 층간절연막을 선택적으로 식각하여 가드링 영역을 형성하는 단계; 및 상기 다수의 퓨즈의 사이마다 형성된 가드링영역에 수분침투에 강한 막으로 가드링을 형성하는 단계를 포함하는 반도체 장치의 제조방법을 제공한다.
또한 본 발명은 기판상에 구비된 다수의 퓨즈; 및 상기 다수의 퓨즈 사이마다 배치된 가드링을 구비하는 반도체 장치을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도3a 내지 도3d는 본 발명의 바람직한 일실시예에 따른 반도체 제조방법을 나타내는 도면이다.
본 발명의 일실시예에 따른 반도체 제조방법은 먼저, 도3a에 도시된 바와 같이 기판(30)상의 퓨즈가 형성될 영역에 소자분리막(31)을 형성하고, 그 상부에 제1 층간절연막(32)를 형성한다. 여기서 소자분리막(31)은 STI(Shallow trench isolation)형 소자분리막으로 형성한다. 이어서 소자분리막(31)상에 제1 층간절연막(32)을 형성하고, 그 상부에 다수의 퓨즈(33)를 형성한다.
이어서 도3b에 도시된 바와 같이, 퓨즈(33)를 덮을 수 있도록 제2 층간절연막(34)을 형성한다.
이어서 도3c에 도시된 바와 같이, 퓨즈와 퓨즈사이의 제2 층간절연막(34)을 선택적으로 제거하여 가드링 영역을 형성한다.
이어서 도3d에 도시된 바와 같이 가드링 영역에 폴리실리콘막 또는 금속으로 가드링을 형성한다. 여기서 가드링이란 상대적으로 하부영역이 더 많이 노출된 퓨즈박스의 측벽을 통해 수분등이 반도체 장치내부로 침투하는 것을 방지하게 위해 퓨즈박스 영역 주변을 수분에 강한 물질로 형성하게 되는 막을 말한다. 또한 전기적으로는 가드링은 플로팅(floating)상태를 유지하고 있다.
전술한 바와 같이 본 발명에서는 퓨즈박스내의 각 퓨즈의 사이사이 마다 가드링을 형성하게 함으로서 이후 리페어 공정시 레이저 조사등으로 퓨즈조각이 떨어져 나가더라도 이웃한 플로팅상태의 가드링에 달라붙게 되어 전기적으로 에러가 발생되지 않는다.
여기서 제1 내지 제2 층간절연막(32,34)은 USG(Undoped-Silicate Glass), PSG(Phospho-Silicate Glass), BPSG(Boro-Phospho-Silicate Glass), HDP(High density Plasma) 산화막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(high densigy plasma)를 이용한 산화막등을 사용하거나 열적 산화막(Thermal Oxide; 퍼니스에서 600~1,100℃사이의 고온으로 실리콘 기판을 산화시켜 형성하는 막)으로 형성할 수 있다. 또한 제1 및 제2 퓨즈용 도전막(33,36)는 폴리실리콘막 또는 금속배선을 이용하여 형성한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명에 의해 리페어 공정에서, 퓨즈 컷팅시 떨어져 나간 퓨즈조각이 이웃한 퓨즈에 달라붙지 않아서 에러를 유발하지 않아서 수율 향상을 기대할 수 있다.

Claims (6)

  1. 기판상에 제1 층간절연막을 형성하는 단계;
    상기 제1 층간절연막 상에 다수의 퓨즈를 형성하는 단계;
    상기 다수의 퓨즈를 덮을 수 있도록 제2 층간절연막을 형성하는 단계;
    상기 다수의 퓨즈 사이에 형성된 제2 층간절연막을 선택적으로 식각하여 가드링 영역을 형성하는 단계; 및
    상기 다수의 퓨즈의 사이마다 형성된 가드링영역에 수분침투에 강한 막으로 가드링을 형성하는 단계
    를 포함하는 반도체 장치의 제조방법.
  2. 제 1 항에 있어서,
    상기 제1 층간절연막 또는 상기 제2 층간절연막은,
    HDP막, USG막, BPSG막, PSG막 또는 HLD막중에서 선택된 하나인 것을 특징으로 하는 반도체 장치의 제조방법.
  3. 제 1 항에 있어서,
    상기 다수의 퓨즈는
    폴리실리콘막 또는 금속배선을 이용해서 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  4. 기판상에 구비된 다수의 퓨즈; 및
    상기 다수의 퓨즈 사이마다 배치된 가드링
    을 구비하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 가드링은 전기적으로 플로팅 상태인 것을 특징으로 하는 반도체 장치.
  6. 제 4 항에 있어서,
    상기 가드링은 메탈 또는 폴리실리콘막을 이용하는 것을 특징으로 하는 반도체 장치.
KR1020020086467A 2002-12-30 2002-12-30 반도체 장치의 제조방법 KR20040059959A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020020086467A KR20040059959A (ko) 2002-12-30 2002-12-30 반도체 장치의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020086467A KR20040059959A (ko) 2002-12-30 2002-12-30 반도체 장치의 제조방법

Publications (1)

Publication Number Publication Date
KR20040059959A true KR20040059959A (ko) 2004-07-06

Family

ID=37351914

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020086467A KR20040059959A (ko) 2002-12-30 2002-12-30 반도체 장치의 제조방법

Country Status (1)

Country Link
KR (1) KR20040059959A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7671443B2 (en) 2006-06-16 2010-03-02 Samsung Electronics Co., Ltd. Integrated circuit fuse structures including spatter shields within opening of an insulating layer and spaced apart from a sidewall of the opening

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7671443B2 (en) 2006-06-16 2010-03-02 Samsung Electronics Co., Ltd. Integrated circuit fuse structures including spatter shields within opening of an insulating layer and spaced apart from a sidewall of the opening

Similar Documents

Publication Publication Date Title
KR100745910B1 (ko) 반도체 소자의 퓨즈 형성방법
KR20040059959A (ko) 반도체 장치의 제조방법
KR20040059821A (ko) 반도체 장치의 제조방법
KR100921829B1 (ko) 반도체 장치 및 그 제조방법
KR100889336B1 (ko) 반도체 장치 및 그 제조방법
KR20040059778A (ko) 반도체 장치의 제조방법
KR100799131B1 (ko) 불순물 영역의 퓨즈를 갖는 반도체 장치
KR100605608B1 (ko) 반도체 메모리 장치 및 그 제조방법
KR100904478B1 (ko) 반도체 장치 및 그 제조방법
KR100578224B1 (ko) 반도체 메모리 장치의 제조방법
KR100492905B1 (ko) 반도체 장치 및 그 제조방법
KR100605599B1 (ko) 반도체 장치 및 그 제조방법
KR100799130B1 (ko) 이중 퓨즈 구조를 가진 반도체 소자 제조방법
KR100570067B1 (ko) 반도체 메모리 장치 및 그 제조방법
KR100583144B1 (ko) 반도체 메모리 장치의 제조방법
KR20040059789A (ko) 반도체 장치의 제조방법
KR101087799B1 (ko) 반도체 소자의 퓨즈 및 그 형성 방법
KR20030058306A (ko) 반도체 메모리 소자의 리페어 방법
KR20040008706A (ko) 반도체 장치의 제조방법
KR100909753B1 (ko) 반도체소자의 퓨즈 및 그 형성방법
KR20040008707A (ko) 반도체 장치 및 그 제조방법
KR20080005720A (ko) 반도체 소자의 퓨즈박스 형성 방법
KR20090088678A (ko) 퓨즈 및 그 제조 방법
KR20060075257A (ko) 반도체 메모리 장치 및 그 제조방법
KR20030058281A (ko) 반도체 장치 및 그 제조방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination