KR20030058281A - 반도체 장치 및 그 제조방법 - Google Patents

Abstract

본 발명은 반도체 소자의 리페어시에 주변 퓨즈와 하부구조에 데미지가 없는 반도체 장치 및 그 제조방법을 제공하기 위한 것으로, 이를 위한 본 발명의 일측면에 따르면, 절연막 상부에 배치된 퓨즈용 도전층; 및 상기 도전층과 상기 절연막 사이에 개재되어 퓨즈 융단 데미지를 완충시켜 주는 제1 완충막을 구비하는 반도체 장치가 제공된다. 또한 본 발명의 타측면에 따르면, 소정 하부구조가 형성된 기판 상부에 절연막을 형성하는 단계; 퓨즈가 형성될 영역의 상기 절연막을 선택적으로 식각하는 단계; 식각된 상기 절연막 상에 퓨즈융단 완충을 위한 완충막을 형성하는 단계; 및 상기 완충막 상부에 퓨즈를 형성하는 단계을 포함하는 반도체 장치 제조방법이 제공된다.

Description

반도체 장치 및 그 제조방법{Semiconductor device and method for fabricating the same}

본 발명은 반도체 장치 및 그 제조기술 에 관한 것으로, 특히 반도체 장치의 퓨즈 및 리페어 퓨즈 제조 공정에 관한 것이다.

반도체 소자 제조시 수많은 미세 셀 중에서 한 개라도 결함이 있으면 메모리로서의 기능을 수행 하지 못하므로 불량품으로 처리된다. 그러나 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고 소자 전체를 불량품으로 폐기하는 것은 수율(yield)측면에서 비효율적인 처리방법이다.

따라서, 현재는 메모리 내에 미리 설치해둔 예비 메모리 셀(이하 리던던시(redundancy) 셀이라 함)을 이용하여 불량 셀을 대체함으로써, 전체 메모리를 되살려 주는 방식으로 수율 향상을 이루고 있다.

리던던시 셀을 이용한 리페어 작업은 통상, 일정 셀 어레이(cell array)마다 스페어 로우(spare low)와 스페어 칼럼(sparecolumn)을 미리 설치해 두어 결함이 발생된 불량 메모리 셀을 로우/컬럼 단위로 스페어 메모리 셀로 치완해 주는 방식으로 진행되는데, 이를 구체적으로 기술하면 다음과 같다.

즉, 웨이퍼 가공 완료후 테스트를 통해 불량 메모리 셀을 골라내면 그에 해당하는 어드레스(address)를 스페어 셀의 어드레스 신호로 바꾸어 주는 프로그램을 내부회로에 행하게 된다. 따라서, 실제 사용시에 불량 라인에 해당하는 어드레스 신호가 입력되면 이 대신 예비 라인으로 선택이 바뀌게 되는 것이다.

전술한 프로그램 방식 중의 하나가 바로 레이저 빔으로 퓨즈를 태워 끊어버리는 방식인데, 이렇게 레이저의 조사에 의해 끊어지는 배선을 퓨즈라인이라 하고, 그 끊어지는 부위와 이를 둘러싸는 영역을 퓨즈 박스라 한다.

따라서 퓨즈라인 상부에는 일정한 두께의 절연막을 남겨, 이후 리페어 공정시 레이저 조사에 의해 퓨즈가 끊어 지도록 하고 있다. 그러나 공정 환경 또는 웨이퍼 상에서 소자의 위치, 퓨즈의 넓이 등에 따라 퓨즈 상부에 남겨지는 절연막의 두께 변화가 심하여 레이저 조사로 퓨즈를 절연시키는 것이 문제가 되고 있다.

도1은 종래기술의 의한 다층 금속 배선구조를 채택한 반도체 소자에서 퓨즈를 도시한 단면도이다.

종래기술에 의해 퓨즈의 형성된 반도체 소자의 단면은, 도1의 도시된 바와 같이, 기판(10)상에 소자분리막(10), 게이트 패턴(12), 콘택플러그(14), 제1 2 비아플러그(17,21), 다층 금속 배선(16,19)과, 퓨즈(20), 층간절연막들(13,15,18)이 형성되 있고, 최종적으로 패드(22)가 형성되 있으며, 패시베이션막(23)이 그 상부에 형성된다. 여기서, 편의상 각각의 층간절연막들(13,15,18)은 각각 하나의 층으로 도시하였지만 실제로는 여러 층의 절연막들이 적층된 막으로 이루어질 수 있다.

아울러, 퓨즈(20)은 제2 금속배선과 같이 형성된 것으로 도시되고 있지만,퓨즈는 메모리 소자의 비트라인 또는 워드라인이 될수도 있고, 다른 배선이 될 수도 있다. 이러한 사항들은 추후에 후술되는 본 발명의 실시예에도 그대로 적용된다.

반도체 소자의 결함이 발생한 경우에 레이저를 이용하여 퓨즈를 절단하게 되는데, 레이저에 의한 퓨즈(20)의 절단이 용이하게 이루어지기 위해서는 퓨즈(20)의 상부에 남아있는 절연막이 일정 두께를 유지해야 한다.

그러나, 퓨즈(20) 상부에 남아 있는 절연막의 두께는 제어가 쉽지않고 웨이퍼별, 웨이퍼상의 위치에 따라 달라져퓨즈 컷팅(cutting) 장비의 컷팅 최적 조건 셋업이 대단히 어렵다. 따라서 일정한 에너지로 레이저를 퓨즈로 조사하여도 컷팅 불량이 쉽게 일어 발생된다.

도1b는 도1a의 퓨즈를 절단시 불량유형을 보여주는 도면이고, 도2은 1b의 불량유형에 대한 전자현미경사진이다.

도1b에 도시된 바와 같이, 퓨즈에 조사된 레이저로 인해 하부 기판에 크랙(Crack)이 일어남을 보여주고 있고, 도2에 퓨즈부에 실제 크랙이 발생된 것을 보여주고 있다.

즉, 퓨즈박스에 남아있는 절연막의 두께를 일정하게 제어하기가 어려움에 따라, 리페어 공정시 퓨즈절단을 위한 레이저가 조사되어도 퓨즈 컷팅오류가 유발되거나 이웃한 퓨즈간에 전기적 단락현상이 일어나고, 퓨즈주변 산화막에 데미지가 가해지는 크랙현상이 일어나게 되어 반도체 소자의 수율 및 신뢰성 향상에 문제점을 가지게 된다.

본 발명은 반도체 소자의 리페어시에 주변 퓨즈와 하부구조에 데미지가 없는 반도체 장치 및 그 제조방법을 제공함을 목적으로 한다.

도1a은 종래 기술에 의한 반도체 소자에서 퓨즈부를 나타내는 공정단면도.

도1b는 도1a의 퓨즈를 절단시 불량유형을 보여주는 도면.

도2은 1b의 불량유형에 대한 전자현미경사진.

도3a 내지 도3c는 본 발명의 바람직한 일실시예에 따른 반도체 제조방법을 나타내는 도면.

* 도면의 주요 부분에 대한 부호 설명

30 : 기판

31 : 소자분리막

32 : 워드라인 패턴

33 : 제1 층간절연막

34 : 콘택플러그

35 : 제2 층간절연막

36 : 제1 메탈라인

39 : 완충질화막

41 : 퓨즈

42 : 퓨즈 스페이서

상기의 목적을 달성하기 위하여, 이를 위한 본 발명의 일측면에 따르면, 절연막 상부에 배치된 퓨즈용 도전층; 및 상기 도전층과 상기 절연막 사이에 개재되어 퓨즈 융단 데미지를 완충시켜 주는 제1 완충막을 구비하는 반도체 장치가 제공된다.

또한 본 발명의 타측면에 따르면, 소정 하부구조가 형성된 기판 상부에 절연막을 형성하는 단계; 퓨즈가 형성될 영역의 상기 절연막을 선택적으로 식각하는 단계; 식각된 상기 절연막 상에 퓨즈융단 완충을 위한 완충막을 형성하는 단계; 및 상기 완충막 상부에 퓨즈를 형성하는 단계을 포함하는 반도체 장치 제조방법이 제공된다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도3a 내지 도3c는 본 발명의 바람직한 일실시예에 따른 반도체 제조방법을나타내는 도면이다.

본 발명의 일실시에에 따른 반도체 제조방법은 먼저, 도1에 도시된 바와 같이 기판(30)상에 소자분리막을 형성하고 게이트 패턴(32)을 형성한다. 이어서, 제1 층간절연막(33)을 형성하고, 제1 층간절연막(33) 상에 기판의 불순물영역(도시안됨)과 연결되는 콘택플러그(34)를 형성하다.

이어서 콘택플러그(34)와 연결되는 제1 금속배선(36)을 형성하고, 제2 층간절연막(35)을 형성한다. 제2 층간절연막(35)은 바람직하게는 TEOS(Tetra Ethyl Ortho Silicate)산화막으로 1000Å을 증착하고, 무기 SOG(spin on glass)막을 4500Å 증착하고, 다시 TEOS 산화막으로 8000Å의 두께로 증착한 다음, 5500Å두께 정도를 화학기계적 연마한다.

이어서 감광막을 기판전면에 도포하고, 퓨즈가 형성될 영역의 감광막을 사진식가공정을 진행하여 제거하여 감광막패턴(37)을 형성한다. 이어서 감광막패턴(37)을 이용하여 제2 층간절연막(35)를 2000Å 정도로 식각한다.

이어서, 도3b에 도시된 바와같이, 감광막패턴(37)를 제거하고 퓨즈융단 완충을 위한 완충용 실리콘질화막을 3000Å 정도를 증착하고, 퓨즈가 생성되지 않는 영역의 완충용 실리콘질화막(39)을 화학기계적 연마공정을 진행하여 제거한다.

이어서, 제2 층간절연막(35)을 선택적으로 식각하여 제1 금속배선(40)과 연결되는 제1 비아플러그(38)를 형성한다.

이어서 제2 층간절연막(35) 상에 제2 금속배선(40)과 퓨즈(41)를 동시에 형성한다. 이 때 퓨즈(41)는 완충용 실리콘질화막(39)상에 형성된다.

이어서 도3c에 도시된 바와 같이, 제2 금속배선(40)과 퓨즈(41)가 형성된 기판전면에 실리콘산화막으로, 바람직하게는 TEOS 산화막을 1000Å로 증착하고, 이어서 실리콘질화막을 4000Å 정도로 증착한다. 이어서 마스크없이 실리콘질화막을 4000Å를 건식식각하면, 퓨즈 측벽에 실리콘산화막/실리콘질화막으로 이루어진 완충용 측벽스페이서(42)가 형성된다. 완충용 측벽스페이스(42)는 퓨즈(41) 컷팅시 이웃한 퓨즈로의 데미지를 완화시켜주기 위한 것이다.

이어서, 제3 층간절연막(43)을 제2 금속배선(40)과 퓨즈(41) 및 완충용 측벽스페이서(42)가 형성된 기판에 형성하고, 제2 금속배선(40)과 연결되도록 제2 비아 플러그(45)를 형성한다.

이어서, 제2 비아플러그(45)와 연결되도록 패드(46)을 형성하고, 이어서 페시베이션막(47)을 패드(46) 및 제3 층간절연막(43)을 덮도록 형성한다.

전술한 실시예서와 같이 퓨즈 하부에 완충용 질화막을 형성하면, 퓨즈 절단시 하부로 크랙이 전달되는 것을 막을 수 있고, 또한 완충용 질화막은 흡습을 방지하는 효과도 있어 반도체 소자의 신뢰성 측면에 개선효과를 기대할 수 있다.

또한 퓨즈 측벽에 완충용 측벽스페이서로 인해 퓨즈 절단시 이웃 퓨즈에 데미지를 방지할 수 있고, 이렇게 구성함으로써 퓨즈를 종래보다 더욱 고집적으로 형성할 수 있다.

또한, 전술한 본발명의 실시예로 인해 리페어공정시 퓨즈 컷팅 레이져 장비의 에너지와 빔 스팟(spot) 사이즈 조건 설정에 보다 많은 마진을 줄 수 있으며, 퓨즈 상부의 절연막의 컨트롤 마진도 더 확보 할 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

본 발명에 의해 리페어시 하부구조 및 주변 퓨즈에 데미지가 가해지지 않아 반도체 소자의 신뢰성 향상을 기대할 수 있다.

Claims (8)

1. 절연막 상부에 배치된 퓨즈용 도전층; 및

   상기 도전층과 상기 절연막 사이에 개재되어 퓨즈 융단 데미지를 완충시켜 주는 제1 완충막

   을 구비하는 반도체 장치.
2. 제 1 항에 있어서,

   상기 도전층의 측벽에 형성되어 퓨즈 융단 데미지를 완충시키는 제2 완충막을 더 포함하는 것을 특징으로 하는 반도체 장치.
3. 제 2 항에 있어서,

   상기 제2 완충막은 스페이서 형상을 갖는 것을 특징으로 하는 반도체 장치.
4. 제 2 항에 있어서,

   상기 도전층은 금속배선, 워드라인, 비트라인중에서 선택된 하나를 포함하는 것을 특징으로 하는 반도체 장치.
5. 제 2 항에 있어서,

   상기 제1, 2 완충막은 질화막을 포함하는 것을 특징으로 하는 반도체 장치.
6. 소정 하부구조가 형성된 기판 상부에 절연막을 형성하는 단계;

   퓨즈가 형성될 영역의 상기 절연막을 선택적으로 식각하는 단계;

   식각된 상기 절연막 상에 퓨즈융단 완충을 위한 완충막을 형성하는 단계; 및

   상기 완충막 상부에 퓨즈를 형성하는 단계

   을 포함하는 반도체 장치 제조방법.
7. 제 5 항에 있어서,

   퓨즈의 측벽에 퓨즈 융단 완충을 위한 완충 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조방법.
8. 제 6 항에 있어서,

   상기 완충막 및 상기 완충 스페이서는 질화막인 것을 특징으로 하는 반도체장치 제조방법.