KR100799130B1 - 이중 퓨즈 구조를 가진 반도체 소자 제조방법 - Google Patents
이중 퓨즈 구조를 가진 반도체 소자 제조방법 Download PDFInfo
- Publication number
- KR100799130B1 KR100799130B1 KR1020010087776A KR20010087776A KR100799130B1 KR 100799130 B1 KR100799130 B1 KR 100799130B1 KR 1020010087776 A KR1020010087776 A KR 1020010087776A KR 20010087776 A KR20010087776 A KR 20010087776A KR 100799130 B1 KR100799130 B1 KR 100799130B1
- Authority
- KR
- South Korea
- Prior art keywords
- fuse
- interlayer insulating
- forming
- semiconductor device
- teos
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 7
- 239000004065 semiconductor Substances 0.000 title abstract description 17
- 239000011229 interlayer Substances 0.000 claims abstract description 18
- 239000010410 layer Substances 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 5
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 7
- 239000002184 metal Substances 0.000 claims description 5
- 238000004519 manufacturing process Methods 0.000 abstract description 8
- 230000008439 repair process Effects 0.000 abstract description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 11
- 229910052814 silicon oxide Inorganic materials 0.000 description 11
- 230000002950 deficient Effects 0.000 description 6
- 239000005360 phosphosilicate glass Substances 0.000 description 4
- 238000002955 isolation Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
- H01L23/5258—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive the change of state resulting from the use of an external beam, e.g. laser beam or ion beam
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/50—Peripheral circuit region structures
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 보다 적은 면적으로 다수의 퓨즈를 형성할 수 있는 반도체 소자 제조방법을 제공하기 위한 것으로, 이를 위한 본 발명은 기판상에 제1 층간절연막을 형성하는 단계; 상기 제1 층간절연막 상부에 소정의 셀 어드레스에 대응되는 제1 퓨즈를 형성하는 단계; 상기 제1 퓨즈 상부에 제2 층간절연막을 형성하는 단계; 및 상기 제2 층간절연막 상부에 상기 셀 어드레스 보다 하위 셀어드레스에 대응되는 제2 퓨즈를 형성하는 단계를 포함하는 반도체 소자 제조방법이 제공된다.
반도체, 리페어, 퓨즈, 트랜치
Description
도1은 종래기술에 의한 퓨즈를 나타내는 반도체 소자의 단면도.
도2a내지 도2f은 본 발명의 바람직한 일실시예에 따른 반도체 소자 제조방법을 나타내는 공정단면도.
* 도면의 주요 부분에 대한 부호 설명
110 : 기판
111 : 트랜치 소자 분리막
112 : 제1 실리콘 산화막
113 : 제1 퓨즈레이어
114 : 제2 실리콘 산화막
115 : 제2 퓨즈레이어
116 : 제3 실리콘 산화막
본 발명은 반도체 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 퓨즈를 2층으로 제조하는 반도체 기술에 관한 것이다.
반도체 소자, 특히 메모리소자 제조시 수많은 미세 셀 중에서 한 개라도 결함이 있으면 메모리로서의 기능을 수행 하지 못하므로 불량품으로 처리된다. 그러나 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고 소자 전체를 불량품으로 폐기하는 것은 수율(yield)측면에서 비효율적인 처리방법이다.
따라서, 현재는 메모리소자 내에 미리 설치해둔 예비 메모리 셀(이하 리던던시(redundancy) 셀이라 함)을 이용하여 불량 셀을 대체함으로써, 전체 메모리를 되살려 주는 방식으로 수율 향상을 이루고 있다.
리던던시 셀을 이용한 리페어 작업은 통상, 일정 셀 어레이(cell array)마다 스페어 로우(spare low)와 스페어 칼럼(spare column)을 미리 설치해 두어 결함이 발생된 불량 메모리 셀을 로우/컬럼 단위로 스페어 메모리 셀로 치완해 주는 방식으로 진행된다.
이를 자세히 살펴보면, 웨이퍼 가공 완료후 테스트를 통해 불량 메모리 셀을 골라내면 그에 해당하는 어드레스(address)를 스페어 셀의 어드레스 신호로 바꾸어 주는 프로그램을 내부회로에 행하게 된다. 따라서, 실제 사용시에는 불량 라인에 해당하는 어드레스 신호가 입력되면 이 대신 예비 라인으로 선택이 바뀌게 되는 것이다.
전술한 프로그램 방식 중에서, 가장 널리 사용되는 방식이 레이저 빔으로 퓨즈를 태워 끊어버리는 방식인데, 레이저의 조사에 의해 끊어지는 배선을 퓨즈라 하고, 그 끊어지는 부위와 이를 둘러싸는 영역을 퓨즈 박스라 한다. 따라서 퓨즈라인 상부에는 일정한 두께의 절연막을 남겨, 이후 리페어 공정시 레이저 조사에 의해 퓨즈가 끊어 지도록 하고 있다.
도1은 종래의 반도체 소자 특히, 다층 금속 배선구조를 채택한 반도체 메모리 소자의 셀 일부와 그 퓨즈부를 도시한 단면도이다.
도1의 왼쪽 부분은 셀 어레이 영역을 도시한 것으로서, 셀 어레이 영역은 게이트전극(14), 소오스(16), 드레인(18)으로 이루어진 트랜지스터와 제1 전극(30), 유전체(32), 제2 전극(34)으로 이루어진 커패시터에 의해 메모리 셀이 구성되고, 다층 금속 배선(38, 42)을 구성하는 도전층들 간에는 층간절연막들(20, 26, 36, 40)이 형성된다. 최종 금속배선(42)이 완료되면 패시베이션막(44)이 그 상부에 형성된다.
또한, 도1의 오른쪽 부분은 퓨즈부를 도시한 것으로서, 트랜지스터의 드레인 영역(16)과 비트라인 컨택(22)에 의해 연결되는 비트라인(24)이 퓨즈라인을 구성하게 된다. 퓨즈라인(24) 상부에 적층된 층간절연막(36, 40) 및 패시베이션막(44)을 소정의 폭으로 식각하면 퓨즈 박스(50)가 형성된다. 이 퓨즈 박스(50)를 통하여 레이저가 조사되고 그 하부의 퓨즈라인(비트라인,24)이 끊어지게 된다.
여기서, 편의상 각각의 층간절연막들(20, 26, 36, 40)은 각각 하나의 층으로 도시하였지만 실제로는 여러 층의 절연막들이 적층된 막으로 이루어질 수 있다. 또한, 트랜지스터의 드레인 영역(18)과 커패시터의 제1 하부전극(30)을 전기적으로 연결하는 컨택(28)은, 비트라인(24)과는 다른 평면상에 존재하는 것으로 서로 만나지 않는다.
아울러, 여기서 비트라인(24)이 퓨즈라인이 되는 것으로 도시되고 설명되지만, 앞에서 상술한 바와 같이 퓨즈라인은 비트라인에 한하지 않고, 예컨대, 워드라인(14)이 될수도 있고, 메모리 소자가 아닌 다른 반도체 소자에서는 다른 배선이 될 수도 있다. 이러한 사항들은 추후에 후술되는 본 발명의 실시예에도 그대로 적용된다.
종래에는 하나의 퓨즈박스에 대략 25개의 퓨즈를 위치하도록 구성되었다.
그러나 반도체 메모리 소자가 점점더 고집적화 되면서 효율성 측면에서 퓨즈가 차지하는 칩의 면적도 최소화 될 필요성을 갖게 되었다.
본 발명은 보다 적은 면적으로 다수의 퓨즈를 형성할 수 있는 반도체 소자 제조방법을 제공함을 목적으로 한다.
상기의 목적을 달성하기 위하여, 이를 위한 본 발명은 기판상에 제1 층간절연막을 형성하는 단계; 상기 제1 층간절연막 상부에 소정의 셀 어드레스에 대응되는 제1 퓨즈를 형성하는 단계; 상기 제1 퓨즈 상부에 제2 층간절연막을 형성하는 단계; 및 상기 제2 층간절연막 상부에 상기 셀 어드레스 보다 하위 셀어드레스에 대응되는 제2 퓨즈를 형성하는 단계를 포함하는 반도체 소자 제조방법이 제공된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도2a내지 도2f은 본 발명의 바람직한 일실시예에 따른 반도체 소자 제조방법을 나타내는 공정단면도이다.
본 발명의 일실시에에 따른 반도체 소자의 제조방법은 우선, 도2a에 도시된 바와 같이, 기판(110)상에 셀로우 트랜치(Shalow Trench Isolation) 형태로 소자분리막(111)을 형성한다.
이어서 도2b에 도시된 바와 같이, 소자분리막(111) 상부에 층간절연막으로 제1 실리콘산화막(112)를 형성한다. 제1 실리콘 산화막은 HDP(High Density Plasma), SOG(Spin On Glass), USG(undoped silicate glass), TEOS(Tetra Ethyl Ortho Silicate), PSG(phospho silicate glass), LP-TEOS(Low pressure TEOS), PE-TEOS(Plasma Enhanced TEOS)등을 이용하여 형성할 수 있다
이어서 도2c에 도시된 바와 같이, 제1 실리콘산화막(112) 상부에 제1 퓨즈(113)를 형성한다. 여기서 퓨즈는 메모리소자의 워드라인 또는 비트라인으로 형성할 수도 있고, 또는 다층 금속배선중 하나를 이용하여 형성할 수 있다.
이어서 도2d에 도시된 바와 같이, 제1 퓨즈(113) 상부에 제2 실리콘산화막(114)를 형성한다. 제2 실리콘 산화막은 HDP, SOG, USG, TEOS, PSG, LP-TEOS, PE-TEOS등을 이용하여 형성할 수 있다.
이어서 도2e에 도시된 바와 같이, 제2 실리콘산화막(114) 상부에 제2 퓨즈(115)를 제1 퓨즈(113)과 같은 폭을 가지도록 형성한다. 여기서도 퓨즈는 메모리소자의 워드라인 또는 비트라인으로 형성할 수도 있고, 또는 다층 금속배선중 하나를 이용하여 형성할 수 있다.
이어서 도2f에 도시된 바와 같이, 제2 퓨즈(115) 상부에 제3 실리콘산화막(116)을 형성한다. 제3 실리콘 산화막은 HDP, SOG, USG, TEOS, PSG, LP-TEOS, PE-TEOS등을 이용하여 형성할 수 있다.
전술한 바와 같이 퓨즈를 같은 영역에서 다층으로 형성함으로서 적은 면적으로 보다 많은 퓨즈를 형성할 수 있다.
여기서 제1 퓨즈(113)은 리페어될 어드레스중에서 상위어드레스와 연결되도록 구성하고, 제2 퓨즈(115)는 하위 어드레스와 연결되도록 한다.
이후에 레이저 리페어 공정시 하위 어드레스를 리페어 해야 할 때에는 제2 퓨즈(115)만 절연될 수 있도록 레이저 조사 에너지를 맞추고, 상위 어드레스를 리페어해야 할 때에는 제1 퓨즈(113)까지 절연될 수 있도록 레이저 조사 에너지를 맞추어 리페어 공정을 진행한다.
이 때에 제1 퓨즈(113)가 상위 어드레스와 연결되어 있기 때문에 제1 퓨즈(113) 상부의 제2 퓨즈(115)는 같이 절연되어도 리페어 공정을 진행는데에는 문제가 없다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명에 의한 다층구조의 퓨즈로 인하여 동일면적에서 보다 많은 셀의 리페어 선택 효율을 높일 수 있어 반도체 메모리 소자의 신뢰도를 높일 수 있다.
Claims (3)
- 기판상에 제1 층간절연막을 형성하는 단계;상기 제1 층간절연막 상부에 리페어될 셀 어드레스 중에서 상위 어드레스와 대응되는 제1 퓨즈를 형성하는 단계;상기 제1 퓨즈를 덮도록 상기 제1 퓨즈 상부에 제2 층간절연막을 형성하는 단계; 및상기 제2 층간절연막 상부에 상기 셀 어드레스 중에서 하위 어드레스와 대응되는 제2 퓨즈를 형성하는 단계를 포함하되,상기 제1 및 제2 퓨즈는 서로 중첩되도록 형성하는 반도체 소자 제조방법.
- 제 1 항에 있어서,상기 제1 및 제2 퓨즈는 금속배선, 워드라인 또는 비트라인 중에서 선택된 어느 하나인 반도체 소자 제조방법.
- 제 1 항에 있어서,상기 제1 및 제2 층간절연막은 HDP, SOG, USG, TEOS, PSG, LP-TEOS, PE-TEOS 중에서 선택된 하나를 이용하여 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010087776A KR100799130B1 (ko) | 2001-12-29 | 2001-12-29 | 이중 퓨즈 구조를 가진 반도체 소자 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010087776A KR100799130B1 (ko) | 2001-12-29 | 2001-12-29 | 이중 퓨즈 구조를 가진 반도체 소자 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030057700A KR20030057700A (ko) | 2003-07-07 |
| KR100799130B1 true KR100799130B1 (ko) | 2008-01-29 |
Family
ID=32215462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010087776A KR100799130B1 (ko) | 2001-12-29 | 2001-12-29 | 이중 퓨즈 구조를 가진 반도체 소자 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100799130B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101046229B1 (ko) * | 2009-03-17 | 2011-07-04 | 주식회사 하이닉스반도체 | 퓨즈를 포함하는 반도체 장치 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0529464A (ja) * | 1991-07-23 | 1993-02-05 | Nec Corp | 半導体装置 |
| KR19990037561A (ko) * | 1997-10-31 | 1999-05-25 | 니시무로 타이죠 | 반도체 메모리 장치 |
| KR20000067305A (ko) * | 1999-04-27 | 2000-11-15 | 김영환 | 반도체 메모리의 퓨즈부 구조 |
| KR20010048331A (ko) * | 1999-11-26 | 2001-06-15 | 윤종용 | 반도체소자의 퓨즈부 형성방법 |
-
2001
- 2001-12-29 KR KR1020010087776A patent/KR100799130B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0529464A (ja) * | 1991-07-23 | 1993-02-05 | Nec Corp | 半導体装置 |
| KR19990037561A (ko) * | 1997-10-31 | 1999-05-25 | 니시무로 타이죠 | 반도체 메모리 장치 |
| KR20000067305A (ko) * | 1999-04-27 | 2000-11-15 | 김영환 | 반도체 메모리의 퓨즈부 구조 |
| KR20010048331A (ko) * | 1999-11-26 | 2001-06-15 | 윤종용 | 반도체소자의 퓨즈부 형성방법 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101046229B1 (ko) * | 2009-03-17 | 2011-07-04 | 주식회사 하이닉스반도체 | 퓨즈를 포함하는 반도체 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030057700A (ko) | 2003-07-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100271746B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| US20060131690A1 (en) | Fuse box of semiconductor device and fabrication method thereof | |
| KR100799130B1 (ko) | 이중 퓨즈 구조를 가진 반도체 소자 제조방법 | |
| KR100853478B1 (ko) | 반도체 장치 및 그 제조방법 | |
| KR100878496B1 (ko) | 반도체 장치 및 그 제조방법 | |
| KR100799131B1 (ko) | 불순물 영역의 퓨즈를 갖는 반도체 장치 | |
| KR100578224B1 (ko) | 반도체 메모리 장치의 제조방법 | |
| KR100492905B1 (ko) | 반도체 장치 및 그 제조방법 | |
| KR100605599B1 (ko) | 반도체 장치 및 그 제조방법 | |
| KR100853460B1 (ko) | 반도체 장치 제조방법 | |
| KR100583144B1 (ko) | 반도체 메모리 장치의 제조방법 | |
| KR100605608B1 (ko) | 반도체 메모리 장치 및 그 제조방법 | |
| KR100921829B1 (ko) | 반도체 장치 및 그 제조방법 | |
| KR100334388B1 (ko) | 반도체소자의 안티퓨즈 제조방법 | |
| KR100570066B1 (ko) | 퓨즈회로부의 면적이 감소된 반도체 메모리 및 그 제조방법 | |
| KR20040008706A (ko) | 반도체 장치의 제조방법 | |
| KR20040059821A (ko) | 반도체 장치의 제조방법 | |
| KR100570067B1 (ko) | 반도체 메모리 장치 및 그 제조방법 | |
| KR20060075233A (ko) | 반도체 메모리 장치 및 그 제조방법 | |
| KR100904478B1 (ko) | 반도체 장치 및 그 제조방법 | |
| KR20040059778A (ko) | 반도체 장치의 제조방법 | |
| KR20010087496A (ko) | 반도체소자의 퓨즈 형성방법 | |
| KR20040001877A (ko) | 반도체 소자의 퓨즈박스 형성방법 | |
| KR20040059789A (ko) | 반도체 장치의 제조방법 | |
| KR20060011475A (ko) | 반도체 메모리 장치 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| G170 | Re-publication after modification of scope of protection [patent] | ||
| FPAY | Annual fee payment |
Payment date: 20101224 Year of fee payment: 4 |
|
| LAPS | Lapse due to unpaid annual fee |