KR100921829B1 - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

본 발명은 상기의 문제점을 해결하기 위해 제안된 것으로 반도체 장치의 리페어 공정시에 떨어져 나간 퓨즈조각으로 인한 에러를 방지할 수 있는 반도체 장치 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명의 기판상에 제1 층간절연막을 형성하는 단계; 상기 제1 층간절연막 상의 퓨즈가 형성될 다수의 영역중에서 다수의 일측영역과, 상기 퓨즈가 형성될 다수의 영역중에서 상기 다수의 일측영역에 엇갈리는 다수의 타측영역에 다수의 제1 퓨즈용 전도막을 형성하는 단계; 상기 제1 퓨즈용 전도막을 덮을 수 있도록 제2 층간절연막을 형성하는 단계;상기 제2 층간절연막을 관통하여 상기 제1 퓨즈용 전도막의 소정부분과 연결되는 다수의 콘택플러그를 형성하는 단계; 및 상기 제2 층간절연막상의 상기 퓨즈가 형성될 다수의 영역에 상기 제1 퓨즈용 전도막과 엇갈리며, 상기 다수의 콘택프럴그와 연결되는 다수의 제2 퓨즈용 전도막을 형성하는 단계를 포함하며, 상기 다수의 제1 및 제2 퓨즈용 전도막이 다수의 퓨즈를 형성하는 반도체 장치의 제조방법을 제공한다.
Figure R1020020086510
반도체, 퓨즈, 퓨즈박스, 레이저 조사.

Description

반도체 장치 및 그 제조방법{Semiconductor device and method for fabricating the same}
도1는 종래 기술에 의한 제조된 반도체 장치의 단면도.
도2는 도1에 도시된 퓨즈를 절단하는 경우에 나타나는 불량유형을 보여주는 평면도.
도4a 내지 도4d는 본 발명의 바람직한 일실시예에 따른 반도체 제조방법을 나타내는 도면.
삭제
* 도면의 주요 부분에 대한 부호 설명
30 : 기판
31 : 소자분리막
32 : 제1 층간절연막
33a : 제1 퓨즈용 전도막
33b : 제2 퓨즈용 전도막
34 : 가드링
35 : 제2 층간절연막
36 : 콘택홀
37 : 콘택플러그
38a : 제3 퓨즈용 전도막
38b : 제4 퓨즈용 전도막
본 발명은 반도체 장치 및 그 제조기술에 관한 것으로, 특히 반도체 장치의 퓨즈 제조 공정에 관한 것이다.
반도체 장치, 특히 메모리장치는 제조시 수많은 미세 셀 중에서 한 개라도 결함이 있으면 메모리로서의 기능을 수행 하지 못하므로 불량품으로 처리된다. 그러나 메모리 장치 내의 일부 셀에만 결함이 발생하였는데도 불구하고 장치 전체를 불량품으로 폐기하는 것은 수율(yield)측면에서 비효율적인 처리방법이다.
따라서, 현재는 메모리 내에 미리 설치해둔 예비 메모리 셀(이하 리던던시(redundancy) 셀이라 함)을 이용하여 불량 셀을 대체함으로써, 전체 메모리를 되살려 주는 방식으로 수율 향상을 이루고 있다.
리던던시 셀을 이용한 리페어 작업은 통상, 일정 셀 어레이(cell array)마다 스페어 로우(spare low)와 스페어 칼럼(spare column)을 미리 설치해 두어 결함이 발생된 불량 메모리 셀을 로우/컬럼 단위로 스페어 메모리 셀로 치완해 주는 방식으로 진행되는데, 이를 구체적으로 기술하면 다음과 같다.
즉, 웨이퍼 가공 완료후 테스트를 통해 불량 메모리 셀을 골라내면 그에 해당하는 어드레스(address)를 스페어 셀의 어드레스 신호로 바꾸어 주는 프로그램을 내부회로에 행하게 된다. 따라서, 실제 사용시에 불량 라인에 해당하는 어드레스 신호가 입력되면 이 대신 예비 라인으로 선택이 바뀌게 되는 것이다.
전술한 프로그램 방식 중의 하나가 바로 레이저 빔으로 퓨즈를 태워 끊어버리는 방식인데, 이렇게 레이저의 조사에 의해 끊어지는 배선을 퓨즈라인이라 하고, 그 끊어지는 부위와 이를 둘러싸는 영역을 퓨즈 박스라 한다.
메모리 장치가 점점 더 고집적화 되면서 퓨즈박스와 퓨즈도 점점 미세패턴으로 제조되고 있다.
도1는 종래 기술에 의한 제조된 반도체 장치의 단면도이다.
도1의 도시된 바와 같이, 종래기술에 의해 반도체 장치의 단면은 기판(10) 상에 소자분리막(12), 게이트 패턴(14), 콘택플러그(15a, 15b, 18), 비트라인(16), 커패시터(19, 20), 제1, 2 비아플러그(27), 퓨즈(23', 24'), 패드(23, 24)가 형성되어 있다. 각 층의 도전막들은 층간절연막들(11, 17, 22, 25)에 의해 절연된다. 편의상 각각의 층간절연막들(11, 17, 22, 25)은 각각 하나의 층으로 도시하였지만 실제로는 여러 층의 절연막들이 적층된 막으로 이루어질 수 있다. 여기서, 퓨즈(23', 24')는 패드(23, 24)를 구성하는 금속배선를 형성할 때 같이 형성된 것으로 도시되고 있지만, 퓨즈는 메모리 장치의 비트라인 또는 워드라인을 이용하여 형성하거나 다른 금속배선을 이용하여 형성할 수도 있다.
도면부호 '26'은 퓨즈박스를 나타내는 것으로 레이저 조사를 하기위해 퓨즈상부의 층간절연막(25)을 소정깊이만큼 제거하여 형성한다. 따라서 퓨즈박스의 상부에는 다른 영역보다 층간절연막(25)의 두께가 얇게 되는데, 리페어 공정시 해당되는 퓨즈가 있는 영역에 레이저를 조사하여 퓨즈가 절단되도록 한다.
한편, 반도체 장치가 고집적화되면서 퓨즈와 퓨즈박스를 형성하는 패턴도 미세화되는데, 레이저로 조사하여 미세화된 퓨즈를 절단하는 공정에서 퓨즈에서 절단된 조각이 제거되지 못하고 다른 퓨즈에 달라붙게 되면 이웃한 퓨즈간에 단락(short)가 발생하여 동작상의 에러를 하게 된다.
도2는 도1에 도시된 퓨즈를 절단하는 경우에 나타나는 불량유형을 보여주는 평면도이다. 도2를 참조하여 살펴보면, 리페어 공정시 떨어져 나간 퓨즈조각(B)이 이웃한 퓨즈에 달라 붙어 퓨즈간에 단락(short)이 유발된 것을 볼 수 있다.
따라서 퓨즈와 퓨즈사이의 간격이 점점더 미세화되어 가는 추세에서 리페어공정의 레이져 조사시에 떨어져 나간 퓨즈조각으로 인한 에러를 방지할 수 있는 반도체 제조공정이 필요하다.
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본 발명은 상기의 문제점을 해결하기 위해 제안된 것으로 반도체 장치의 리페어 공정시에 떨어져 나간 퓨즈조각으로 인한 에러를 방지할 수 있는 반도체 장치 및 그 제조방법을 제공함을 목적으로 한다.
상기의 목적을 달성하기 위하여, 본 발명의 기판상에 제1 층간절연막을 형성하는 단계; 상기 제1 층간절연막 상의 퓨즈가 형성될 다수의 영역중에서 다수의 일측영역과, 상기 퓨즈가 형성될 다수의 영역중에서 상기 다수의 일측영역에 엇갈리는 다수의 타측영역에 다수의 제1 퓨즈용 전도막을 형성하는 단계; 상기 제1 퓨즈용 전도막을 덮을 수 있도록 제2 층간절연막을 형성하는 단계;상기 제2 층간절연막을 관통하여 상기 제1 퓨즈용 전도막의 소정부분과 연결되는 다수의 콘택플러그를 형성하는 단계; 및 상기 제2 층간절연막상의 상기 퓨즈가 형성될 다수의 영역에 상기 제1 퓨즈용 전도막과 엇갈리며, 상기 다수의 콘택플러그와 연결되는 다수의 제2 퓨즈용 전도막을 형성하는 단계를 포함하며, 상기 다수의 제1 및 제2 퓨즈용 전도막이 다수의 퓨즈를 형성하는 반도체 장치의 제조방법을 제공한다.
또한 본 발명의 타측면에 따르면, 퓨즈가 형성될 다수의 영역중에서 다수의 일측영역과, 상기 퓨즈가 형성될 다수의 영역중에서 상기 다수의 일측영역에 엇갈리는 다수의 타측영역에 배치된 다수의 제1 퓨즈용 전도막; 상기 제1 퓨즈용 전도막상의 층간절연막; 상기 층간절연막을 관통하여 상기 다수의 제1 퓨즈용 전도막의 소정부분과 각각 연결되는 다수의 콘택플러그; 및 상기 다수의 콘택플러그와 연결되며, 상기 층간절연막상의 상기 퓨즈가 형성될 다수의 영역에 상기 제1 퓨즈용 전도막과 엇갈리며 배치되는 다수의 제2 퓨즈용 전도막를 구비하는 반도체 장치을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도4a 내지 도4d는 본 발명의 바람직한 일실시예에 따른 반도체 제조방법을 나타내는 도면이다. 도4a 내지 도4d의 도면에서 좌측부분은 퓨즈부의 평면도이며, 우측부분은 가드링영역이 생략된 단면도이다.
본 발명의 일실시에에 따른 반도체 제조방법은 먼저, 도4a에 도시된 바와 같이 기판(30)상에 소자분리막(31)을 형성하고, 그 상부에 제1 층간절연막(32)를 형성한다. 여기서 소자분리막(31)은 STI(Shallow trench isolation)형 소자분리막으로 형성한다. 제1 층간절연막(32)은 USG(Undoped-Silicate Glass), PSG(Phospho-Silicate Glass), BPSG(Boro-Phospho-Silicate Glass), HDP(High density Plasma) 산화막, SOG(spin on glass)막 또는 HDP(high densigy plasma)를 이용한 산화막등을 사용하거나 열적 산화막(Thermal Oxide; 퍼니스에서 600~1,100℃사이의 고온으로 실리콘 기판을 산화시켜 형성하는 막)으로 형성할 수 있다.
이어서 제1 층간절연막(32)상의 퓨즈가 형성될 다수의 영역중에서 다수의 일 측영역에 교대로 제1 퓨즈용 전도막(33a)을 형성하고, 다수의 타측영역에 교대로 형성하되, 다수의 일측영역과 엇갈리게 제2 퓨즈용 전도막(33b)을 형성한다.
이어서 도4b에 도시된 바와 같이, 제1 및 제2 퓨즈용 전도막(33a,33b)를 덮을 수 있도록 제2 층간절연막(35)을 형성한다. 제2 층간절연막(35)은 USG(Undoped-Silicate Glass), PSG(Phospho-Silicate Glass), BPSG(Boro-Phospho-Silicate Glass), HDP(High density Plasma) 산화막, SOG(spin on glass)막 또는 HDP(high densigy plasma)를 이용한 산화막등을 사용하거나 열적 산화막(Thermal Oxide; 퍼니스에서 600~1,100℃사이의 고온으로 실리콘 기판을 산화시켜 형성하는 막)으로 형성할 수 있다.
이어서 제1 및 제2 퓨즈용 전도막(33a,33b)이 마주보는 영역-퓨즈박스의 가운데 영역-상의 제2 층간절연막(35)를 선택적으로 제거하여 제1 및 제2 퓨즈용 전도막(33a,33b)의 소정영역이 노출되는 다수의 콘택홀(36)을 형성한다.
이어서 도4c에 도시된 바와 같이, 다수의 콘택홀(36)을 전도성막을 매립하여 콘택플러그(37)을 형성한다.
이어서 도4d에 도시된 바와 같이, 제2 층간절연막(35)상에서 퓨즈가 형성될 다수의 영역중에서 다수의 일측영역에 교대로 제3 퓨즈용 전도막(38a)을 형성하고, 다수의 타측영역에 교대로 형성하되, 다수의 일측영역과 엇갈리게 제4 퓨즈용 전도막(38b)을 형성한다. 이 때 형성되는 제3 및 제4 퓨즈용 전도막(38a,38b)은 다수의 콘택홀(36)과 연결되도록 형성한다. 여기서 제3 및 제4 퓨즈용 전도막(38a,38b)이 결함셀을 구제하기 위한 리페어 공정시 레이저 조사되어 블로잉될 부분이다.
제1 내지 제4 퓨즈용 전도막(33a,33b,38a,38b)은 폴리실리콘막이거나 금속막 또는 이들이 적층된 막을 사용한다.
상기와 같이 퓨즈를 형성하게 되면 퓨즈와 퓨즈간의 간격이 이전보다 2배더 증가하였으므로 레이저가 조사되어 퓨즈가 블로잉되더라도 블로잉된 부분이 이웃한 퓨즈에 달라붙는 현상이 제거된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명에 의해서 형성된 퓨즈는 레이저 조사시에 조각나 퓨즈조각이 다른 퓨즈에 달라붙을 염려가 없어서 리페어 공정을 신뢰성있게 실시할 수가 있게 되고, 이로 인해 기판상의 수율이 향상된다.

Claims (5)

  1. 기판상에 제1 층간절연막을 형성하는 단계;
    상기 제1 층간절연막 상의 퓨즈가 형성될 다수의 영역중에서 다수의 일측영역과, 상기 퓨즈가 형성될 다수의 영역중에서 상기 다수의 일측영역에 엇갈리는 다수의 타측영역에 다수의 제1 퓨즈용 전도막을 형성하는 단계;
    상기 제1 퓨즈용 전도막을 덮을 수 있도록 제2 층간절연막을 형성하는 단계;
    상기 제2 층간절연막을 관통하여 상기 제1 퓨즈용 전도막의 소정부분과 연결되는 다수의 콘택플러그를 형성하는 단계; 및
    상기 제2 층간절연막상의 상기 퓨즈가 형성될 다수의 영역에 상기 제1 퓨즈용 전도막과 엇갈리며, 상기 다수의 콘택플러그와 각각 연결되는 다수의 제2 퓨즈용 전도막을 형성하는 단계
    를 포함하며, 상기 다수의 제1 및 제2 퓨즈용 전도막이 다수의 퓨즈를 형성하는 반도체 장치의 제조방법.
  2. 제 1 항에 있어서,
    상기 제1 층간절연막 또는 제2 층간절연막은
    HDP막, USG막, BPSG막, PSG막 또는 HLD막중에서 선택된 하나인 것을 특징으로 하는 반도체 장치의 제조방법.
  3. 제 1 항에 있어서,
    상기 제1 또는 제2 퓨즈용 전도막은,
    폴리실리콘막이거나 금속막 또는 이들이 적층된 막인 것을 특징으로 하는 반도체 장치의 제조방법.
  4. 퓨즈가 형성될 다수의 영역중에서 다수의 일측영역과, 상기 퓨즈가 형성될 다수의 영역중에서 상기 다수의 일측영역에 엇갈리는 다수의 타측영역에 배치된 다수의 제1 퓨즈용 전도막;
    상기 제1 퓨즈용 전도막상의 층간절연막;
    상기 층간절연막을 관통하여 상기 다수의 제1 퓨즈용 전도막의 소정부분과 각각 연결되는 다수의 콘택플러그; 및
    상기 다수의 콘택플러그와 연결되며, 상기 층간절연막상의 상기 퓨즈가 형성될 다수의 영역에 상기 제1 퓨즈용 전도막과 엇갈리며 배치되는 다수의 제2 퓨즈용 전도막
    을 구비하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 제1 또는 제2 퓨즈용 전도막은,
    폴리실리콘막이거나 금속막 또는 이들이 적층된 막인 것을 특징으로 하는 반도체 장치.
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