KR20060075257A - 반도체 메모리 장치 및 그 제조방법 - Google Patents

반도체 메모리 장치 및 그 제조방법 Download PDF

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Abstract

본 발명은 퓨즈박스를 형성하는 공정에서 모든 퓨즈의 상단에 일정한 두께의 절연막이 남을 수 있는 반도체 메모리 장치 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 소정공정이 형성된 기판상에 퓨즈를 형성하는 단계; 상기 퓨즈상에 소정두께의 제1 절연막을 형성하는 단계; 퓨즈박스가 형성될 영역에서 상기 퓨즈가 형성되지 않는 영역의 상기 제1 절연막상에 버퍼층을 형성하는 단계; 상기 버퍼층을 덮을 수 있도록 제2 절연막을 형성하는 단계; 및 상기 퓨즈가 형성될 영역의 상기 제2 절연막을 선택적으로 제거하되, 상기 버퍼층이 노출되도록 퓨즈박스를 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법을 제공한다.
반도체, 메모리, 리페어, 퓨즈, 퓨즈박스.

Description

반도체 메모리 장치 및 그 제조방법{SEMICONDUCTOR MEMORY DEVICE METHOD FOR FABRICATING THE SAME}
도1은 통상적인 반도체 메모리 장치의 단면도.
도2는 종래기술에 의한 반도체 메모리 장치의 퓨즈박스를 나타내는 평면도.
도3은 종래기술에 의해 제조된 퓨즈박스의 문제점을 나타내는 단면도.
도4a 및 도4b는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 제조방법을 나타내는 공정단면도.
도5는 도4a 및 도4b에 도시된 방법에 의해 제조된 반도체 메모리 장치의 퓨즈박스를 나타내는 평면도.
도6은 본 발명의 바람직한 제2 실시예에 따른 반도체 메모리 장치의 제조방법을 나타내는 공정단면도.
도7은 도6에 도시된 방법에 의해 제조된 반도체 메모리 장치의 퓨즈박스를 나타내는 평면도.
* 도면의 주요 부분에 대한 부호 설명 *
30 : 기판 31 : 퓨즈
32,34 : 층간절연막 33 : 퓨즈박스용 완충막
35 : 퓨즈박스
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 리페어 공정시 사용되는 퓨즈가 형성된 영역의 상단에 일정한 두께의 절연막을 남길 수 있는 반도체 메모리 장치의 제조방법에 관한 것이다.
반도체 메모리 장치, 특히 메모리장치 제조시 수많은 미세 셀 중에서 한 개라도 결함이 있으면 메모리로서의 기능을 수행 하지 못하므로 불량품으로 처리된다. 그러나 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고 장치 전체를 불량품으로 폐기하는 것은 수율(yield)측면에서 비효율적인 처리방법이다.
따라서, 현재는 메모리장치 내에 미리 설치해둔 예비셀( 리던던시(redundancy) 셀이라고도 함)을 이용하여 불량 셀을 대체함으로써, 전체 메모리를 되살려 주는 방식으로 수율 향상을 이루고 있다.
리던던시 셀을 이용한 리페어 작업은 통상, 일정 셀 어레이(cell array)마다 스페어 로우(spare low) 어레이와 스페어 칼럼(sparecolumn) 어레이를 미리 설치해 두어 결함이 발생된 불량 메모리 셀을 로우/컬럼 단위로 스페어 메모리 셀로 치완해 주는 방식으로 진행된다.
이를 자세히 살펴보면, 웨이퍼 상태로 완료된 후에 테스트를 통해 불량 메모리 셀을 골라내면 그에 해당하는 어드레스(address)를 예비셀의 어드레스 신호로 바꾸어 주는 프로그램을 내부회로에 행하게 된다. 따라서, 실제 사용시에는 불량 라인에 해당하는 어드레스 신호가 입력되면 불량셀 대신에 예비셀로 선택이 바뀌게 되는 것이다.
전술한 프로그램 방식 중에서, 가장 널리 사용되는 방식이 레이저 빔으로 퓨즈를 태워 끊어버리는 방식인데, 레이저의 조사에 의해 끊어지는 배선을 퓨즈라 하고, 그 끊어지는 부위와 이를 둘러싸는 영역을 퓨즈 박스라 한다.
도1은 통상적인 반도체 메모리 장치를 나타내는 단면도로서, 좌측은 셀영역의 단면을 나타내고 우측은 퓨즈영역을 나타낸다.
도1의 도시된 바와 같이, 반도체 메모리 장치의 셀영역은 기판(10) 상부에 소자분리막(11), 활성영역(13), 게이트 패턴(14), 제1 및 제2 스토리지 노드 콘택플러그(15a,17), 비트라인 콘택플러그(15b), 비트라인(16), 층간절연막(12,17,22)과 캐패시터를 형성하는 스토리지 노드 콘택플러그(19), 유전체박막(20), 플레이트전극(23,24)을 구비한다. 플레이트 전극(23,24)는 폴리실리콘막(23)과, TiN막(24)으로 구성된다.
한편 반도체 메모리 장치의 퓨즈영역은 기판상에 층간절연막(11',17',22')과, 폴리실리콘막(23')과 TiN막(24')으로 구성된 퓨즈와, 퓨즈상부에 형성된 층간절연막(26)을 구비한다. 또한, 도면부호 26은 리페어 공정시 레이저 조사에 의한 퓨즈절단을 위해 퓨즈상부의 층간절연막(21)을 일정두께만큼 제거하여 형성하는 퓨 즈박스를 나타낸다. 여기서 층간절연막(11',17',22')은 따로 형성되는 것이 아니고, 셀영역에서의 층간절연막(11,17,22)이 형성될 때 각각 같이 형성되는 막이다.
퓨즈는 전술한 바와 같이 반도체 소자의 결함(Fail)이 발생한 경우에 결함이 발생한 부분을 리페어하기 위한 것으로, 통상 퓨즈는 추가적인 공정으로 따로 형성하는 것은 아니고 셀영역의 비트 라인(Bit Line) 또는 워드 라인(Word line)등의 도전층을 이용하여 형성한다.
특히 최근에 반도체 메모리 장치의 집적도가 높아지면서 반도체 메모리 장치의 구조물의 높이도 높아지게 되었다, 이로 인하여 비교적 하부구조인 워드라인이나 비트라인을 이용해서 퓨즈를 형성하게 되면 이후 퓨즈박스를 형성하기 위해서 많은 층간절연막을 제거해야하는 어려움이 생기게 되었다. 따라서 최근에는 반도체 메모리 장치의 높은 위치에서 형성되는 도전층을 퓨즈라인으로 이용하고 있는데, 금속배선이나 캐패시터의 전극용 도전막을 퓨즈라인으로 이용하고 있다.
도1에 도시된 퓨즈(23',24')는 셀영역에 형성된 캐패시터의 플레이트 전극(23,24)을 형성하는 도전막을 이용하여 형성한 것이다.
도2는 종래기술에 의한 반도체 메모리 장치의 퓨즈박스를 나타내는 평면도이다.
도2에 도시된 바와 같이 퓨즈박스를 가로지르면 다수의 퓨즈가 배치되는데, 퓨즈의 가운데 부분이 리페어 공정시 레이저가 조사되어 블로잉된 부분이다.
그런데, 퓨즈박스를 형성하기 위해 퓨즈의 상단에 일정한 두께의 절연막을 남겨 두고 모두 제거하는 퓨즈박스 제조공정에서, 반도체 메모리 장치가 고집적화 되면서 퓨즈의 상단에 다층으로 형성되는 층간절연막이 상당히 많아서 많은 절연막을 제거해 내야 하기 때문에 매우 어려운 공정으로 되고 있다.
특히 반도체 제조공정중 식각공정은 그 특성상 식각되는 가운데 영역은 많이 식각되고, 가장자리 영역은 상대적으로 덜 식각되기 때문에, 퓨즈 상당에 남게 되는 절연막의 두께도 일정하지 않게 된다.
퓨즈박스에서 가운데 있는 퓨즈의 상단에 있는 절연막은 상대적으로 얇게 되고, 가장자리에 있는 퓨즈의 상단에 있는 절연막은 상대적을 두껍게 되는 것이다.
도3은 종래기술에 의해 제조된 퓨즈박스의 문제점을 나타내는 단면도이다.
도3을 참조하여 살펴보면, 퓨즈박스 가운데 있는 퓨즈의 상단에는 상대적으로 얇은 절연막이 남아있고(A), 퓨즈박스 가장자리에 있는 퓨즈의 상단에는 상대적으로 두꺼운 절연막이 남아있는 것을 알 수 있다.(B,C)
이렇게 퓨즈상단에 남아 있는 잔류 절연막의 두께가 서로 다르게 되면, 리페어 공정시 일정한 에너지로 조사되는 레이저에 모든 퓨즈가 신뢰성있게 블로잉지되지 않는 문제점이 발생한다.
이렇게 되면, 리페어 공정을 거치더라도 여전히 메모리 장치가 불량으로 남아 있기 때문에 수율이 저하된다.
본 발명은 전술한 문제점을 해결하기 위해 제안된 것으로, 퓨즈박스를 형성하는 공정에서 모든 퓨즈의 상단에 일정한 두께의 절연막이 남을 수 있는 반도체 메모리 장치 및 그 제조방법을 제공함을 목적으로 한다.
본 발명은 소정공정이 형성된 기판상에 퓨즈를 형성하는 단계; 상기 퓨즈상에 소정두께의 제1 절연막을 형성하는 단계; 퓨즈박스가 형성될 영역에서 상기 퓨즈가 형성되지 않는 영역의 상기 제1 절연막상에 버퍼층을 형성하는 단계; 상기 버퍼층을 덮을 수 있도록 제2 절연막을 형성하는 단계; 및 상기 퓨즈가 형성될 영역의 상기 제2 절연막을 선택적으로 제거하되, 상기 버퍼층이 노출되도록 퓨즈박스를 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법을 제공한다.
본 발명은 소정공정이 형성된 기판상에 퓨즈를 형성하는 단계; 상기 퓨즈상에 소정두께의 제1 절연막을 형성하는 단계; 퓨즈박스가 형성될 영역에서 상기 퓨즈가 형성된 영역의 상기 제1 절연막상에 형성하되, 리페어 공정시 상기 퓨즈에 레이저가 조사될 영역을 제외한 영역에 버퍼층을 형성하는 단계; 상기 버퍼층을 덮을 수 있도록 제2 절연막을 형성하는 단계; 및 상기 퓨즈가 형성될 영역의 상기 제2 절연막을 선택적으로 제거하되, 상기 버퍼층이 노출되도록 퓨즈박스를 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법을 제공한다.
본 발명은 다수의 퓨즈; 및 상기 퓨즈의 상부영역에 배치되되, 레이저가 조사될 영역을 제외하고 배치된 다수의 버퍼용 조각를 구비하는 반도체 메모리 장치를 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도4a 및 도4b는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 제조방법을 나타내는 공정단면도이다.
도4a에 도시된 바와 같이, 먼저 본 실시예에 의한 반도체 메모리 장치의 제조방법은 소정공정이 완료된 기판(30)상게 퓨즈(32)를 형성한다. 여기서 퓨즈는 전술한 바와 같이 별도의 도전층으로 형성하는 것이 아니고, 메모리 장치의 셀영역이나 주변영역에서 도전층으로 사용되는 막중 하나를 선택하여 그 도전층이 형성될 때에 퓨즈가 형성될 영역에도 형성하는 것이다.
퓨즈용 도전막은 워드라인 또는 비트라인영 도전막으로 할 수 있으며, 캐패시터의 전극막 또는 그 상부에 형성되는 다층의 배선중 하나를 선택하여 퓨즈용 도전막으로 할 수 있다.
이어서 그 상부에 층간절연막(31)을 형성한다.
여기서 층간절연막(31)은 USG(Undoped-Silicate Glass)막, PSG(Phospho-Silicate Glass)막, BSG(Boro-Silicate Glass)막, BPSG(Boro-Phospho-Silicate Glass)막, HDP(High density Plasma) 산화막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(high densigy plasma)를 이용한 산화막등을 사용하거나 열적 산화막(Thermal Oxide; 퍼니스에서 600~1,100℃사이의 고온으로 실리콘 기판을 산화시켜 형성하는 막)을 이용한다.
이어서 버퍼막(32)을 퓨즈박스 영역에서 퓨즈가 형성되지 않은 영역의 층간절연막(31)상부에 형성한다.
버퍼막(32)은 융점이 높은 물질로 구현하면 되는데, 도전성 패턴 또는 절연성 패턴 어떤 것으로 사용가능하다.
버퍼막(32)은 퓨즈 상부의 절연막을 제거하는 퓨즈박스 형성공정에서 완충막 역할을 하며, 퓨즈박스에 구비되는 모든 퓨즈의 상부에 일정한 두께의 절연막이 남도록 하는 역할을 한다.
이어서 도4b에 도시된 바와 같이, 퓨즈 상단의 절연막을 일정 두께만을 남기고 제거하여 퓨즈박스(35)를 형성한다.
이렇게 퓨즈박스(35)를 형성하는 공정에서 버퍼막(32)이 있기 때문에 버퍼막(32)이 노출되도록 절연막(34)를 제거하는 공정을 진행하게 되면, 퓨즈박스의 가운데 있는 퓨즈나 가장자리에 있는 퓨즈 모두 상단에 일정한 두께의 절연막이 남게된다.
도5는 도4a 및 도4b에 도시된 방법에 의해 제조된 반도체 메모리 장치의 퓨즈박스를 나타내는 평면도이다.
도5에 도시된 바와 같이, 퓨즈박스의 가장자리영역의 퓨즈상단에 버퍼층이 구비되어 있기 때문에 퓨즈박스를 제조하는 공정에서 퓨즈박스를 형성하고 난 이후에 가운데 배치된 퓨즈나 가장자리에 배치된 퓨즈 모두 상단에 일정한 두께의 절연막이 남게 된다.
가운데 점선부분은 리페어 공정시 레이저가 조사될 영역을 나타낸다. 레이저 가 조사될 영역을 피해서 버퍼층이 형성되면 되는 것이다.
도6은 본 발명의 바람직한 제2 실시예에 따른 반도체 메모리 장치의 제조방법을 나타내는 공정단면도이며, 도7은 도6에 도시된 방법에 의해 제조된 반도체 메모리 장치의 퓨즈박스를 나타내는 평면도이다.
도6에 도시된 바와 같이 본 실시예에 따른 반도체 메모리 장치는 전술한 버퍼층이 퓨즈의 상단면에 구비된다. 그러나, 도7에서와 같이 리페어 공정시 레이저가 조사될 영역에는 버퍼층을 형성시키기 않게 된다.
제1 실시예에서와는 달리, 퓨즈박스에서 레이저가 조사될 영역을 퓨즈의 가운데로 하는 것이 아니라 이웃한 퓨즈끼리는 레이저가 조사될 영역을 얼라인시키지 않는 것이다.
도7에 도시된 바와 같이, 지그제그로 레이저가 조사될 영역을 둠으로서, 레이저가 조사되어 퓨즈가 블로잉될 때에도 이웃한 퓨즈에 데미지가 최소로 가게된다.
또한, 제1 실시예에서와 같이 퓨즈박스를 형성할 때에는 버퍼층이 있으므로 퓨즈박스를 형성할 때에 퓨즈의 상단에 균일한 두께의 절연막을 남길수 있게 된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명에 의해서 퓨즈박스를 형성하면, 퓨즈박스의 가장자리와 가운데 있는 퓨즈의 상단부분에 일정한 두께의 절연막을 남길 수 있다.
이로 인해 리페어 공정시 레이저가 조사될 때에 퓨즈가 블로잉되는 신뢰도를 크게 향상시킬 수 있기 때문에, 리페어 공정시 구제되는 반도체 메모리 장치가 증가되어 제조공정상의 웨이퍼당 수율이 향상된다.

Claims (7)

  1. 소정공정이 형성된 기판상에 퓨즈를 형성하는 단계;
    상기 퓨즈상에 소정두께의 제1 절연막을 형성하는 단계;
    퓨즈박스가 형성될 영역에서 상기 퓨즈가 형성되지 않는 영역의 상기 제1 절연막상에 버퍼층을 형성하는 단계;
    상기 버퍼층을 덮을 수 있도록 제2 절연막을 형성하는 단계; 및
    상기 퓨즈가 형성될 영역의 상기 제2 절연막을 선택적으로 제거하되, 상기 버퍼층이 노출되도록 퓨즈박스를 형성하는 단계
    를 포함하는 반도체 메모리 장치의 제조방법.
  2. 제 1 항에 있어서,
    상기 버퍼층은 각각이 박스 모양을 가지는 다수의 조각으로 형성되는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  3. 소정공정이 형성된 기판상에 퓨즈를 형성하는 단계;
    상기 퓨즈상에 소정두께의 제1 절연막을 형성하는 단계;
    퓨즈박스가 형성될 영역에서 상기 퓨즈가 형성된 영역의 상기 제1 절연막상 에 형성하되, 리페어 공정시 상기 퓨즈에 레이저가 조사될 영역을 제외한 영역에 버퍼층을 형성하는 단계;
    상기 버퍼층을 덮을 수 있도록 제2 절연막을 형성하는 단계; 및
    상기 퓨즈가 형성될 영역의 상기 제2 절연막을 선택적으로 제거하되, 상기 버퍼층이 노출되도록 퓨즈박스를 형성하는 단계
    를 포함하는 반도체 메모리 장치의 제조방법.
  4. 제 3 항에 있어서,
    상기 버퍼층은 각이 박스 모양을 가지는 다수의 조각으로 형성되는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  5. 제 4 항에 있어서,
    상기 퓨즈에 레이저가 조사될 영역은 이웃한 퓨즈와 얼라인되지 않도록 지그재그로 배치되는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  6. 다수의 퓨즈; 및
    상기 퓨즈의 상부영역에 배치되되, 레이저가 조사될 영역을 제외하고 배치된 다수의 버퍼용 조각
    를 구비하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 레이저가 조사될 영역은 이웃한 퓨즈와 얼라인되지 않도록 지그재그로 배치되는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
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