KR100587634B1 - 반도체 메모리 장치 - Google Patents
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Abstract
본 발명은 퓨즈가 형성된 영역에 형성된 전원공급용 금속배선에 가해지는 스트레스를 최소화할 수 있는 반도체 메모리 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 다수의 퓨즈; 상기 다수의 퓨즈가 형성된 영역의 주변에 형성된 퓨즈가드링; 및 상기 퓨즈 및 상기 퓨즈가드링의 상단부를 지나가며 형성되되, 상기 퓨즈가 형성된 영역은 오픈된 형태로 형성된 금속배선을 구비하며, 상기 퓨즈 가드링 외각의 이웃영역에 형성된 상기 금속배선은 적어도 한군데 이상이 천공된 형태로 구비되는 것을 특징으로 하는 반도체 메모리 장치를 제공한다.
반도체, 리페어, 퓨즈,
Description
도1은 통상적인 반도체 메모리 장치의 단면도.
도2는 도1에 도시된 메모리 장치에서 퓨즈가 형성된 영역의 평면도.
도3은 실제 메모리 장치에서 도2의 퓨즈가 형성된 영역을 나타내는 전자현미경사진.
도4a 내지 도4c는 종래기술에 의한 반도체 메모리 장치의 문제점을 나타내는 전자현미경사진.
도5은 본 발명의 바람직한 일실시예에 따른 반도체 메모리 장치를 나타내는 도면.
도6은 본 발명의 바람직한 제2 실시예에 따른 반도체 메모리 장치를 나타내는 도면.
도7은 본 발명의 바람직한 제3 실시예에 따른 반도체 메모리 장치를 나타내는 도면.
* 도면의 주요 부분에 대한 부호 설명
30 : 전원공급용 금속배선
31 ~ 33 : 스트레스 완충용 홀
fuse : 퓨즈
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 리페어 공정시 사용되는 퓨즈가 형성된 영역에 안정적인 동작이 가능하도록 한 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치, 특히 메모리장치 제조시 수많은 미세 셀 중에서 한 개라도 결함이 있으면 메모리로서의 기능을 수행 하지 못하므로 불량품으로 처리된다. 그러나 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고 장치 전체를 불량품으로 폐기하는 것은 수율(yield)측면에서 비효율적인 처리방법이다.
따라서, 현재는 메모리장치 내에 미리 설치해둔 예비셀( 리던던시(redundancy) 셀이라고도 함)을 이용하여 불량 셀을 대체함으로써, 전체 메모리를 되살려 주는 방식으로 수율 향상을 이루고 있다.
리던던시 셀을 이용한 리페어 작업은 통상, 일정 셀 어레이(cell array)마다 스페어 로우(spare low) 어레이와 스페어 칼럼(sparecolumn) 어레이를 미리 설치해 두어 결함이 발생된 불량 메모리 셀을 로우/컬럼 단위로 스페어 메모리 셀로 치완해 주는 방식으로 진행된다.
이를 자세히 살펴보면, 웨이퍼 상태로 완료된 후에 테스트를 통해 불량 메모리 셀을 골라내면 그에 해당하는 어드레스(address)를 예비셀의 어드레스 신호로 바꾸어 주는 프로그램을 내부회로에 행하게 된다. 따라서, 실제 사용시에는 불량 라인에 해당하는 어드레스 신호가 입력되면 불량셀 대신에 예비셀로 선택이 바뀌게 되는 것이다.
전술한 프로그램 방식 중에서, 가장 널리 사용되는 방식이 레이저 빔으로 퓨즈를 태워 끊어버리는 방식인데, 레이저의 조사에 의해 끊어지는 배선을 퓨즈라 하고, 그 끊어지는 부위와 이를 둘러싸는 영역을 퓨즈 박스라 한다.
도1은 통상적인 반도체 메모리 장치를 나타내는 단면도로서, 좌측은 셀영역의 단면을 나타내고 우측은 퓨즈영역을 나타낸다.
도1의 도시된 바와 같이, 반도체 메모리 장치의 셀영역은 기판(10) 상부에 소자분리막(11), 활성영역(13), 게이트 패턴(14), 제1 및 제2 스토리지 노드 콘택플러그(15a,17), 비트라인 콘택플러그(15b), 비트라인(16), 층간절연막(12,17,22)과 캐패시터를 형성하는 스토리지 노드 콘택플러그(19), 유전체박막(20), 플레이트전극(23,24)을 구비한다. 플레이트 전극(23,24)는 폴리실리콘막(23)과, TiN막(24)으로 구성된다.
한편 반도체 메모리 장치의 퓨즈영역은 기판상에 층간절연막(11',17',22')과, 폴리실리콘막(23')과 TiN막(24')으로 구성된 퓨즈와, 퓨즈상부에 형성된 층간절연막(25')을 구비한다. 또한, 도면부호 26은 리페어 공정시 레이저 조사에 의한 퓨즈절단을 위해 퓨즈상부의 층간절연막(21)을 일정두께만큼 제거하여 형성하는 퓨즈박스를 나타낸다. 여기서 층간절연막(11',17',22')은 따로 형성되는 것이 아니고, 셀영역에서의 층간절연막(11,17,22)이 형성될 때 각각 같이 형성되는 막이다.
퓨즈는 전술한 바와 같이 반도체 소자의 결함(Fail)이 발생한 경우에 결함이 발생한 부분을 리페어하기 위한 것으로, 통상 퓨즈는 추가적인 공정으로 따로 형성하는 것은 아니고 셀영역의 비트 라인(Bit Line) 또는 워드 라인(Word line)등의 도전층을 이용하여 형성한다.
특히 최근에 반도체 메모리 장치의 집적도가 높아지면서 반도체 메모리 장치의 구조물의 높이도 높아지게 되었다, 이로 인하여 비교적 하부구조인 워드라인이나 비트라인을 이용해서 퓨즈를 형성하게 되면 이후 퓨즈박스를 형성하기 위해서 많은 층간절연막을 제거해야하는 어려움이 생기게 되었다. 따라서 최근에는 반도체 메모리 장치의 높은 위치에서 형성되는 도전층을 퓨즈라인으로 이용하고 있는데, 금속배선이나 캐패시터의 전극용 도전막을 퓨즈라인으로 이용하고 있다.
도1에 도시된 퓨즈(23',24')는 셀영역에 형성된 캐패시터의 플레이트 전극(23,24)을 형성하는 도전막을 이용하여 형성한 것이다.
도2는 도1에 도시된 메모리 장치에서 퓨즈가 형성된 영역의 평면도이다.
도2를 참조하여 살펴보면, 리페어공정시에 에러가 발생한 노멀셀에 대한 어드레스 경로를 예비셀로 치환하기 위한 다수의 퓨즈(fuse)는 퓨즈박스(26)를 가로지르며 형성된다. 퓨즈박스(26)의 주변으로는 전원공급용 금속배선(27)이 도시된 바와 같이 지나가게 된다. 또한, 퓨즈가 형성된 영역의 주변은 금속등의 수분침투에 강한 물질로 가드링(미도시)이 형성되기 때문에, 전원공급용 금속배선(27)의 하단부에는 퓨즈 가드링이 형성되어 있다.
반도체 메모리 장치에서 전원를 공급받는 금속배선은 다른 회로의 금속배선보다는 넓고 길게 형성되는데, 퓨즈가 형성된 주변에 형성될 때에는 필연적으로 퓨즈가 형성된 영역은 남겨두고 도2에 도시된 바와 같이 형성되어야 한다. 이는 리페어 공정시에 퓨즈를 단락시키기 위한 레이저 조사를 위해서이다. 리페어 공정시 레이저가 조사되면, 조사된 부분은 파괴가 되기 때문이다.
도3은 실제 메모리 장치에서 도2의 퓨즈가 형성된 영역을 나타내는 전자현미경사진이다. 도3을 참조하면, 퓨즈가 형성된 영역의 주변에 전원공급용 금속배선이 형성되어 있음을 알 수 있다.
도4a 내지 도4c는 종래기술에 의한 반도체 메모리 장치의 문제점을 나타내는 전자현미경사진이다.
전술한바와 같이, 전원공급용 금속배선은 다른 회로의 금속배선과는 달리 상대적으로 폭은 넓고 길이는 길게 형성되는데, 퓨즈가 형성된 영역에서 퓨즈의 상단부는 제외하고 형성되어야 한다.
따라서 퓨즈가 형성된 영역의 주변부에 형성된 전원공급용 금속배선은 상대적을 스트레스에 취약할 수 밖에 없다. 퓨즈가 형성된 부분 주변에 형성된 전원공급용 금속배선으로 계속 스트레스가 가해지면, 크랙이 발생하고, 이 때 발생하는 크랙으로 인해 퓨즈 주변을 감싸고 있는 가드링부분까지 데미지를 입을 수 있다.
도4a 내지 도4c의 전자현미경사진을 살펴보면, 퓨즈가 형성된 주변영역을 지나가는 전원공급용 금속배선이 계속되는 스트레스로 인해 파괴되어 있는 것을 알 수 있다. 이는 퓨즈가 형성된 영역의 주변부는 상대적으로 다른 부분보다 전원공급용 금속배선의 폭이 좁을 수 밖에 없기 때문이다.
본 발명은 상기의 문제점을 해결하기 위한 것으로, 퓨즈가 형성된 영역에 형성된 전원공급용 금속배선에 가해지는 스트레스를 최소화할 수 있는 반도체 메모리 장치를 제공함을 목적으로 한다.
본 발명은 상기의 목적을 달성하기 위하여, 다수의 퓨즈; 상기 다수의 퓨즈가 형성된 영역의 주변에 형성된 퓨즈가드링; 및 상기 퓨즈 및 상기 퓨즈가드링의 상단부를 지나가며 형성되되, 상기 퓨즈가 형성된 영역은 오픈된 형태로 형성된 금속배선을 구비하며, 상기 퓨즈 가드링 외각의 이웃영역에 형성된 상기 금속배선은 적어도 한군데 이상이 천공된 형태로 구비되는 것을 특징으로 하는 반도체 메모리 장치를 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도5은 본 발명의 바람직한 일실시예에 따른 반도체 제조방법을 나타내는 도 면이다.
도5를 참조하여 살펴보면, 본 실시예에 따른 반도체 제조방법은 다수의 퓨즈와, 다수의 퓨즈가 형성된 영역의 주변에 형성된 퓨즈가드링과, 퓨즈 및 상기 퓨즈가드링의 상단부를 지나가며 형성되되, 상기 퓨즈가 형성된 영역은 오픈된 형태로 형성된 금속배선을 구비하며, 퓨즈 가드링 외각의 이웃영역에 형성된 상기 금속배선은 적어도 한군데 이상이 천공된 형태로 구비되는 것을 특징으로 한다.
또한,금속배선은 전원공급용 금속배선인것을 특징으로 한다.
또한, 금속배선에 하나의 라인 형태로 적어도 한군데 이상이 천공된 것을 특징으로 한다.
이상에서 살펴본 바와 같이 본 실시예에 따른 반도체 메모리 장치는 퓨즈 가드링 외각의 이웃영역에 형성된 금속배선에 적어도 한군데 이상이 천공된 형태로 존재한다.
따라서, 종래기술과 같이 하나의 금속판으로 형성할 때와는 달리 본 실시예에 의한 반도체 메모리 장치는 외부의 스트레스에도 퓨즈가드링 주변의 금속배선이 파괴되지 않고 유지될 수 있게 되는 것이다.
본 실시예에서와 같이 금속배선에 적어도 하나 이상의 홀이 천공된 형태로 존재하게 되면, 외부충격이 판의 여러곳으로 분산되어 스트레스에 강하게 되는 것이다.
도6은 본 발명의 바람직한 제2 실시예에 따른 반도체 메모리 장치를 나타내는 도면이다.
도6을 참조하여 살펴보면, 제2 실시예에 따른 반도체 메모리 장치는 퓨즈 가드링 주변의 금속배선에 지그재그 형태로 적어도 한군데 이상이 천공된 형태로 존재하는 경우이다.
도7은 본 발명의 바람직한 제3 실시예에 따른 반도체 메모리 장치를 나타내는 도면이다.
도7을 참조하여 살펴봅면, 제3 실시예에 따른 반도체 메모리 장치는 퓨즈 가드링 주변의 금속배선에 라인 형태로 적어도 한군데 이상이 천공된 형태로 존재하는 경우이다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명에 의해서 반도체 메모리 장치는 퓨즈 가드링 외각의 이웃영역에 형성된 금속배선을 적어도 한군데 이상이 천공된 형태로 형성하여 외부 스트레스를 최소화 할 수 있다. 따라서, 외부에서 스트레스가 가해져도 퓨즈가드링 주변의 금속배선이 파괴되지 않고 유지될 수 있다.
Claims (5)
- 다수의 퓨즈;상기 다수의 퓨즈가 형성된 영역의 주변에 형성된 퓨즈가드링; 및상기 퓨즈 및 상기 퓨즈가드링의 상단부를 지나가며 형성되되, 상기 퓨즈가 형성된 영역은 오픈된 형태로 형성된 금속배선을 구비하며,상기 퓨즈 가드링 외각의 이웃영역에 형성된 상기 금속배선은 적어도 한군데 이상이 천공된 형태로 구비되는 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서,상기 금속배선은전원공급용 금속배선인것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서,상기 금속배선은 상기 퓨즈 가드링 외각의 일측과 타측 이웃영역에 적어도 한군데 이상이 천공된 것을 특징으로 하는 반도체 메모리 장치.
- 제 3 항에 있어서,상기 금속배선에 지그재그 형태로 적어도 한군데 이상이 천공된 것을 특징으로 하는 반도체 메모리 장치.
- 제 3 항에 있어서,상기 금속배선에 하나의 라인 형태로 적어도 한군데 이상이 천공된 것을 특징으로 하는 반도체 메모리 장치.
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