KR20050067541A - 반도체 메모리 장치 - Google Patents

Abstract

본 발명은 퓨즈를 이용하여 리페어 공정을 수행하는 반도체 메모리 장치에 있어서, 퓨즈 주변의 형성되는 퓨즈가드링을 보다 안적적인 형태로 구성하여, 신뢰성있게 제조할 수있는 반도체 메모리 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 다수의 퓨즈; 및 상기 퓨즈에 대한 가드링이 형성될 영역에 기둥 형태로 형성된 다수의 단위 퓨즈가드링을 지그재그로 배치되하는 것을 특징으로 하는 반도체 메모리 장치를 제공한다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}

본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 반도체 장치의 리페어 공정시 사용되는 퓨즈를 보호하기 위한 퓨즈가드링에 관한 것이다.

반도체 메모리 장치, 특히 메모리장치 제조시 수많은 미세 셀 중에서 한 개라도 결함이 있으면 메모리로서의 기능을 수행 하지 못하므로 불량품으로 처리된다. 그러나 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고 반도체 메모리 장치 전체를 불량품으로 폐기하는 것은 수율(yield)측면에서 비효율적인 처리방법이다.

따라서, 현재는 메모리장치 내에 미리 설치해둔 예비셀(리던던시(redundancy) 셀이라고도 함)을 이용하여 불량이 발생한 노멀셀을 대체함으로써, 전체 메모리를 되살려 주는 방식으로 수율 향상을 이루고 있다.

예비셀을 이용한 리페어 작업은 통상, 일정 셀 어레이(cell array)마다 스페어 로우(spare low)와 스페어 칼럼(sparecolumn)을 미리 설치해 두어 결함이 발생된 불량이 발생하 노멀셀을 로우/컬럼 단위로 예비셀로 치환해 주는 방식으로 진행된다.

이를 자세히 살펴보면, 웨이퍼 가공 완료후 테스트를 통해 불량이 발생한 노멀셀을 골라내면 그에 해당하는 어드레스(address)를 스페어 셀의 어드레스 신호로 바꾸어 주는 프로그램을 내부회로에 행하게 된다. 따라서, 실제 사용시에는 불량 이 발생한 노멀셀에 해당하는 어드레스 신호가 입력되면, 예비셀로 선택이 바뀌게 되는 것이다.

전술한 프로그램 방식 중에서, 가장 널리 사용되는 방식이 레이저 빔으로 퓨즈를 태워 끊어버리는 방식인데, 레이저의 조사에 의해 끊어지는 배선을 퓨즈라 하고, 그 끊어지는 부위와 이를 둘러싸는 영역을 퓨즈 박스라 한다.

도1은 통상적인 반도체 메모리 장치의 퓨즈를 나타내는 단면도이다.

도1은 종래 기술에 의한 반도체 메모리 장치를 나타내는 단면도로서, 좌측영역은 셀영역의 단면을 나타내고 우측영역은 퓨즈영역을 나타낸다.

도1의 도시된 바와 같이, 반도체 메모리 장치의 셀영역은 기판(10) 상부에 소자분리막(11), 활성영역(13), 게이트 패턴(14), 제1 및 제2 스토리지 노드 콘택플러그(15a,17), 비트라인 콘택플러그(15b), 비트라인(16), 층간절연막(12,17,22)과 캐패시터를 형성하는 스토리지 노드 콘택플러그(19), 유전체박막(20), 플레이트전극(23,24)을 구비한다. 플레이트 전극(23,24)는 폴리실리콘막(23)과, TiN막(24)으로 구성되어 있다.

한편 반도체 장치의 퓨즈영역은 기판상에 층간절연막(12',17',22')과, 폴리실리콘막(23')과 TiN막(24')으로 구성된 퓨즈와, 퓨즈상부에 형성된 층간절연막(26)과 수분침투를 방지하기 위한 가드링(27)을 구비한다. 또한, 도면부호 26은 리페어 공정시 퓨즈블로잉(blowing)을 위해 퓨즈상부의 층간절연막(21)을 일정두께만큼 제거하여 형성된 퓨즈박스를 나타낸다. 여기서 층간절연막(12',17',22')은 따로 형성되는 것이 아니고, 셀영역에서의 층간절연막(12,17,22)이 형성될 때 각각 같이 형성되는 막이다.

퓨즈는 전술한 바와 같이 반도체 소자의 결함(Fail)이 발생한 경우에 결함이 발생한 부분을 리페어하기 위한 것으로, 통상 추가적인 공정으로 따로 형성하는 것은 아니고 셀영역의 비트 라인(Bit Line) 또는 워드 라인(Word line)을 이루는 도전층(예컨대 폴리실리콘)을 이용하여 형성한다.

특히 최근에 반도체 장치의 집적도가 높아지면서 반도체 장치의 구조물의 높이도 높아지게 되었다, 이로 인하여 비교적 하부구조인 워드라인이나 비트라인을 이용해서 퓨즈를 형성하게 되면 이후 퓨즈박스를 형성하기 위해서 많은 층간절연막을 제거해야하는 어려움이 생기게 되었다. 따라서 최근에는 반도체 장치의 높은 위치에서 형성되는 도전층을 퓨즈라인으로 이용하고 있는데, 금속배선이나 캐패시터의 전극용 도전막을 퓨즈라인으로 이용하고 있다.

도1에 도시된 퓨즈(23',24')는 셀영역에 형성된 캐패시터의 플레이트 전극(23,24)을 형성하는 도전막으로 형성한 것이다.

도2는 종래기술에 의한 반도체 메모리 장치에서 퓨즈박스를 나타내는 평면도이다.

도2를 참조하여 살펴보면, 퓨즈박스는 퓨즈가드링(27)과 퓨즈(f)를 구비하게 된다. 퓨즈가드링(27)은 퓨즈 가드링영역(40)상에 퓨즈가 형성된 나머지 영역에 형성된다.

도3은 도2에 도시된 퓨즈박스를 나타내는 단면도이다.

도3에 도시된 단면도는 도2에 도시된 퓨즈박스로서, 퓨즈가드링(27a,27b,27c27d)은 하나의 막으로 형성하는 것이 아니라 반도체 메모리 장치가 구조물이 적층됨에 따라 같은 층에 형성되는 금속층을 이용하여 퓨즈 가드링영역(40)에 형성되는 것이다.

퓨즈가드링이 하는 역할은 퓨즈박스를 형성하기 위해서 퓨즈상단의 절연막을 일정부분 제거함으로서, 상대적으로 다른 곳보다 반도체 장치의 내부구조가 노출되어 수분이 침투하는 것을 방지하기 위한 막이다.

따라서 퓨즈가드링은 퓨즈박스 주변영역에 형성된다.

그러나, 도2에 도시된 바와 같이 퓨즈가드링을 형성함으로서, 제조공정중에 가해지는 스트레스로 인해 퓨즈가드링의 일부분이 파괴되는 크랙현상이 일어난다. 퓨즈가드링은 금속이고 비교적 이웃한 구조물 보다 길게 형성되어 있지 때문에 작은 스트레스에도 쉽게 갈라지게 되는 것이다.

도4a는 도2의 메모리 장치에 도시된 퓨즈박스의 평면도를 나타내는 전자현미경 사진으로서, 전술한 퓨즈가드링의 크랙현상을 나타내고 있는 사진이다.

도4a에 도시된 바와 같이, 퓨즈박스의 측면에 형성되며, 비교적 긴 바(bar)형태로 형성된 퓨즈가드링부분에 크렉이 생긴 것을 알 수 있다.

도4b는 도3에 도시된 퓨즈박스의 단면도를 나타내는 전자현미경 사진이며,도4c는 도4b에 도시된 전자현미경사진을 보다 자세히 나타낸 전자현미경 사진이다.

도4b와 도4c를 참조하여 살펴보면, 퓨즈박스의 주변에 형성된 퓨즈가드링부분이 스트레스로 인한 손상된 것을 알 수 있다.

퓨즈가드링은 금속성 물질로 형성되고, 수분침투를 완전히 막기 위해서 주변의 구조물보다 비교적 높이가 높게 형성되기 때문에, 외부에서 침투되는 수분은 막을 수 있지만, 구조물 자체는 상당히 취약하다. 특히 퓨즈박스의 측면에 형성되는 퓨즈가드링은 길이도 길고, 높이도 상당히 높게 형성되어 작은 충격에도 크랙이 발생되는 문제점이 자주 발생된다.

도5는 종래기술에 의한 퓨즈 가드링을 입체적으로 나타낸 도면이다.

전술한 바와 같이 도5에 도시된 바와 같은 형태로 퓨즈 가드링을 만들게 되면, 자체적인 강도가 매우 약하여 신뢰성 있는 반도체 장치를 제조하는데 큰 걸림돌이 되고 있다.

본 발명은 퓨즈를 이용하여 리페어 공정을 수행하는 반도체 메모리 장치에 있어서, 퓨즈 주변의 형성되는 퓨즈가드링을 보다 안적적인 형태로 구성하여, 신뢰성있게 제조할 수있는 반도체 메모리 장치를 제공함을 목적을 한다.

상기의 목적을 달성하기 위하여, 본 발명은 다수의 퓨즈; 및 상기 퓨즈에 대한 가드링이 형성될 영역에 기둥 형태로 형성된 다수의 단위 퓨즈가드링을 지그재그로 배치되하는 것을 특징으로 하는 반도체 메모리 장치를 제공한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도6은 본 발명의 바람직한 실시예에 따른 반도체 장치의 퓨즈가드링을 나타내는 평면도이고, 도7은 도6에 도시된 퓨즈가드링을 입체적으로 나타내는 도면이다.

도6과 도7을 참조하여 살펴보면, 본 실시예에 따른 반도체 장치는 퓨즈가드링이 형성될 영역(100a, 100b)에 지그재그로 배치되는 다수의 단위 퓨즈 가드링(200)이 퓨즈 주변에 배치된다. 하나의 단위 퓨즈 가드링은 4각 기둥의 형태로 구비되는데, 이는 원형이든 또는 다른 다각형 기둥형태로 형성되어도 된다. 여기서 각각의 단위 퓨즈가드링은 비아콘택플러그가 형성되는 최소한의 공정마진을 가지고 지그재그로 형성된다.

다만 퓨즈가드링이 형성되는 영역에서 지그 재그로 형성되어야 한다. 이는 퓨즈 가드링이 형성되는 영역중에서 측면부분(100a) 뿐만 아니라, 중심부분인 퓨즈와 퓨즈 사이 영역(100b)에도 같은 형태로 단위 퓨즈 가드링이 형성된다.

종래에는 퓨즈 주변에 퓨즈 가드링을 형성할 때에 적층구조로 라인형태의 금속막으로 형성하였다. 이 경우에는 온도 및 습도관련 특성은 만족하나 퓨즈 가드링 차체에 가해지는 작은 스트레스에도 쉽게 크렉이 발생되었다.

그러나, 본 발명에 의한 퓨즈 가드링은 다수의 단위 퓨즈 가드링이 기둥형태로 형성되되, 지그재그로 퓨즈가드링영역에 배치됨으로서, 쉽게 크랙이 발생되지 않는다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

본 발명에 의해서 퓨즈 주변에 형성되는 퓨즈가드링에 대한 강도가 종전보다 크게 향상되어 반도체 메모리 장치를 보다 신뢰성 있게 제조할 수 있다.

도1은 통상적인 반도체 메모리 장치의 퓨즈를 나타내는 단면도.

도2는 종래기술에 의한 반도체 메모리 장치에서 퓨즈박스를 나타내는 평면도.

도3은 도2에 도시된 퓨즈박스를 나타내는 단면도.

도4a는 도2의 메모리 장치에 도시된 퓨즈박스의 평면도를 나타내는 전자현미경 사진.

도4b는 도3에 도시된 퓨즈박스의 단면도를 나타내는 전자현미경 사진.

도4c는 도4b에 도시된 전자현미경사진을 보다 자세히 나타낸 전자현미경 사진.

도5는 종래기술에 의한 퓨즈 가드링을 나타내는 도면.

도6은 본 발명의 바람직한 실시예에 따른 반도체 장치의 퓨즈가드링을 나타내는 평면도.

도7은 도6에 도시된 퓨즈가드링을 입체적으로 나타내는 도면.

* 도면의 주요 부분에 대한 부호 설명

200 : 퓨즈 가드링

Claims (2)

1. 다수의 퓨즈; 및

   상기 퓨즈에 대한 가드링이 형성될 영역에 기둥 형태로 형성된 다수의 단위 퓨즈가드링을 지그재그로 배치되하는 것을 특징으로 하는 반도체 메모리 장치.
2. 제 1 항에 있어서,

   상기 단위 퓨즈 가드링의 단면적은 원형 또는 사각형 형태로 형성되는 것을 특징으로 하는 반도체 메모리 장치.