KR100578224B1 - 반도체 메모리 장치의 제조방법 - Google Patents

Abstract

본 발명은 다수의 퓨즈를 구비하는 반도체 메모리 장치에 있어서, 퓨즈의 상단에 일정한 두께의 절연막을 남겨, 신뢰성있는 리페어공정을 진행할 수 있는 반도체 메모리 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 기판상에 적어도 하나이상의 퓨즈를 형성하는 단계; 상기 퓨즈상에 제1 층간절연막을 형성하는 단계; 상기 퓨즈가 형성된 영역위의 상기 제1 층간절연막상에 금속배선을 형성하는 단계; 상기 금속배선위에 제2 층간절연막을 형성하는 단계; 상기 퓨즈가 형성된 영역상의 상기 제2 층간절연막을 제거하는 단계; 및 상기 금속배선을 제거하는 단계를 포함하는 반도체 메모리 장치의 제조방법를 제공한다.

반도체, 리페어, 퓨즈, 가드링, 메탈배선.

Description

반도체 메모리 장치의 제조방법{MTEHOD FOR FABRICATING SEMICONDUCTOR MEMORY DEVICE}

도1은 통상적인 반도체 메모리 장치의 단면도.

도2는 반도체 메모리 장치에서 퓨즈부를 나타내는 전자현미경사진.

도3은 퓨즈부 상단의 절연막 두께가 일정지 않아서 리페어 공정후에 블로잉된 퓨즈의 이웃에 구비된 퓨즈가 데미지를 입은 모습을 나타내는 전자현미경사진.

도4a 내지 도4g는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 제조방법을 나타내는 공정단면도.

* 도면의 주요 부분에 대한 부호 설명

43 : 퓨즈

41, 44, 47 : 층간절연막

46 : 금속배선

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 리페어 공정시 사용되는 퓨즈가 형성된 영역의 상단에 일정한 두께의 절연막을 남길 수 있는 반도체 메모리 장치의 제조방법에 관한 것이다.

반도체 메모리 장치, 특히 메모리장치 제조시 수많은 미세 셀 중에서 한 개라도 결함이 있으면 메모리로서의 기능을 수행 하지 못하므로 불량품으로 처리된다. 그러나 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고 장치 전체를 불량품으로 폐기하는 것은 수율(yield)측면에서 비효율적인 처리방법이다.

따라서, 현재는 메모리장치 내에 미리 설치해둔 예비셀( 리던던시(redundancy) 셀이라고도 함)을 이용하여 불량 셀을 대체함으로써, 전체 메모리를 되살려 주는 방식으로 수율 향상을 이루고 있다.

리던던시 셀을 이용한 리페어 작업은 통상, 일정 셀 어레이(cell array)마다 스페어 로우(spare low) 어레이와 스페어 칼럼(sparecolumn) 어레이를 미리 설치해 두어 결함이 발생된 불량 메모리 셀을 로우/컬럼 단위로 스페어 메모리 셀로 치완해 주는 방식으로 진행된다.

이를 자세히 살펴보면, 웨이퍼 상태로 완료된 후에 테스트를 통해 불량 메모리 셀을 골라내면 그에 해당하는 어드레스(address)를 예비셀의 어드레스 신호로 바꾸어 주는 프로그램을 내부회로에 행하게 된다. 따라서, 실제 사용시에는 불량 라인에 해당하는 어드레스 신호가 입력되면 불량셀 대신에 예비셀로 선택이 바뀌게 되는 것이다.

전술한 프로그램 방식 중에서, 가장 널리 사용되는 방식이 레이저 빔으로 퓨즈를 태워 끊어버리는 방식인데, 레이저의 조사에 의해 끊어지는 배선을 퓨즈라 하고, 그 끊어지는 부위와 이를 둘러싸는 영역을 퓨즈 박스라 한다.

도1은 통상적인 반도체 메모리 장치를 나타내는 단면도로서, 좌측은 셀영역의 단면을 나타내고 우측은 퓨즈영역을 나타낸다.

도1의 도시된 바와 같이, 반도체 메모리 장치의 셀영역은 기판(10) 상부에 소자분리막(11), 활성영역(13), 게이트 패턴(14), 제1 및 제2 스토리지 노드 콘택플러그(15a,17), 비트라인 콘택플러그(15b), 비트라인(16), 층간절연막(12,17,22)과 캐패시터를 형성하는 스토리지 노드 콘택플러그(19), 유전체박막(20), 플레이트전극(23,24)을 구비한다. 플레이트 전극(23,24)는 폴리실리콘막(23)과, TiN막(24)으로 구성된다.

한편 반도체 메모리 장치의 퓨즈영역은 기판상에 층간절연막(11',17',22')과, 폴리실리콘막(23')과 TiN막(24')으로 구성된 퓨즈와, 퓨즈상부에 형성된 층간절연막(26)을 구비한다. 또한, 도면부호 26은 리페어 공정시 레이저 조사에 의한 퓨즈절단을 위해 퓨즈상부의 층간절연막(21)을 일정두께만큼 제거하여 형성하는 퓨즈박스를 나타낸다. 여기서 층간절연막(11',17',22')은 따로 형성되는 것이 아니고, 셀영역에서의 층간절연막(11,17,22)이 형성될 때 각각 같이 형성되는 막이다.

퓨즈는 전술한 바와 같이 반도체 소자의 결함(Fail)이 발생한 경우에 결함이 발생한 부분을 리페어하기 위한 것으로, 통상 퓨즈는 추가적인 공정으로 따로 형성하는 것은 아니고 셀영역의 비트 라인(Bit Line) 또는 워드 라인(Word line)등의 도전층을 이용하여 형성한다.

특히 최근에 반도체 메모리 장치의 집적도가 높아지면서 반도체 메모리 장치의 구조물의 높이도 높아지게 되었다, 이로 인하여 비교적 하부구조인 워드라인이나 비트라인을 이용해서 퓨즈를 형성하게 되면 이후 퓨즈박스를 형성하기 위해서 많은 층간절연막을 제거해야하는 어려움이 생기게 되었다. 따라서 최근에는 반도체 메모리 장치의 높은 위치에서 형성되는 도전층을 퓨즈라인으로 이용하고 있는데, 금속배선이나 캐패시터의 전극용 도전막을 퓨즈라인으로 이용하고 있다.

도1에 도시된 퓨즈(23',24')는 셀영역에 형성된 캐패시터의 플레이트 전극(23,24)을 형성하는 도전막을 이용하여 형성한 것이다.

도2는 반도체 메모리 장치에서 퓨즈부를 나타내는 전자현미경사진이다.

도2를 참조하여 퓨즈부의 주변에는 퓨즈가드링이 형성되어 있고, 퓨즈가드링을 가로지르게 다수의 퓨즈가 형성되어 있다.

전술한 바와 같이 메모리 장치는 리페어 공정시에 퓨즈에 레이저를 조사하여 블로잉시킴으로서 에러가 발견된 단위셀은 예비로 구비된 예비셀이 대신 억세스될 수 있도록 한다.

이를 위해 다수의 퓨즈가 구비된 영역의 상단은 메모리 장치의 다른 부분과는 다르게 일정정도의 절연막만을 남기고 제거하게 된다. 그러나 메모리 장치가 고집적화되면서 다수의 퓨즈의 상단부분을 모두 일정한 두께의 절연막을 남기기가 무척 어렵다.

통상 도2의 퓨즈부에서 가장자리는 상대적으로 절연막이 두껍고 경사지게 남 고, 퓨즈부의 가운데부분은 상대적으로 절연막이 얇게 남게 된다. 따라서 같은 에너지로 퓨즈에 레이저를 조사하더라도 퓨즈부의 가장자리에 있는 퓨즈인지 가운데 있는 퓨즈인지에 따라서 받게 되는 에너지의 정도차가 매우 크게 발생한다.

특히 퓨즈부의 가장자리에 있는 퓨즈들은 레이저를 조사받게 되면 상대적으로 두껍고, 경사진 절연막이 파괴되면서 이웃한 퓨즈에도 데미지를 입기게 된다. 원하지 않는 퓨즈가 데미지를 받아 블로잉되면, 리페어되는 어드레스가 달라지게 되고, 이로 인해 메모리장치가 오동작하게 되는 것이다.

도3은 퓨즈부 상단의 절연막 두께가 일정지 않아서 리페어 공정후에 블로잉된 퓨즈의 이웃에 구비된 퓨즈가 데미지를 입은 모습을 나타내는 전자현미경사진이다. 도3을 참조하면 하나의 퓨즈에 레이저를 조사하였는데, 이웃한 퓨즈도 데미지를 받아 블로딩된 모습을 볼수 있다.

본 발명은 다수의 퓨즈를 구비하는 반도체 메모리 장치에 있어서, 퓨즈의 상단에 일정한 두께의 절연막을 남겨, 신뢰성있는 리페어공정을 진행할 수 있는 반도체 메모리 장치를 제공함을 목적으로 한다.

본 발명은 상기의 목적을 달성하기 위하여, 퓨즈가 형성될 퓨즈영역이 정의된 기판을 제공하는 단계와, 상기 퓨즈영역의 상기 기판 내에 완충막을 형성하는 단계와, 상기 기판 상에 제1 층간 절연막을 증착하는 단계와, 상기 제1 층간 절연막을 식각하여 상기 퓨즈영역 측면의 상기 기판이 노출되는 제1 컨택홀을 형성하는 단계와, 상기 제1 컨택홀이 매립되도록 제1 가드링을 형성하는 단계와, 상기 제1 가드링을 덮도록 제2 층간 절연막을 증착하는 단계와, 상기 완충막과 대응되도록 상기 제2 층간 절연막 상부에 퓨즈를 형성하는 단계와, 상기 퓨즈를 덮도록 제3 층간 절연막을 증착하는 단계와, 상기 제2 및 제3 층간 절연막을 식각하여 상기 제1 가드링이 노출되는 제2 컨택홀을 형성하는 단계와, 상기 제2 컨택홀이 매립되어 상기 퓨즈를 가로지르는 방향으로 상기 제3 층간 절연막 상부를 통해 이웃하는 상기 제1 가드링을 서로 연결하도록 금속배선을 형성하는 단계와, 상기 금속배선을 덮도록 제4 층간 절연막을 증착하는 단계와, 상기 제4 층간 절연막을 식각하여 상기 제1 가드링과 대응되는 부위의 상기 금속배선을 노출시키는 제3 컨택홀을 형성하는 단계와, 상기 제3 컨택홀이 매립되어 상기 금속배선과 연결된 제2 가드링을 형성하는 단계와, 상기 제2 가드링을 덮도록 제5 층간 절연막을 증착하는 단계와, 상기 제4 및 제5 층간 절연막을 식각하여 상기 완충막과 대응되는 부위 상기 금속배선을 노출시키는 단계와, 상기 금속배선을 식각하여 상기 제3 층간 절연막을 노출시키는 단계를 포함하는 반도체 메모리 장치의 제조방법을 제공한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도4a 내지 도4g는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 제조방법을 나타내는 공정단면도이다.

도4a에 도시된 바와 같이, 먼저 본 실시예에 따른 반도체 메모리 장치의 제조방법은 기판(40)상의 퓨즈가 형성될 영역에 레이저 조사를 위한 완충막(35)을 형성한다. 이어서 층간절연막(41)을 형성하고, 퓨즈가 형성될 영역의 측면부분에 형성된 층간절연막(41)을 제거하고, 비트라인과 비트라인콘택이 형성될 때에 사용되는 도전체를 층간절연막(41)이 제거된 영역에 매립하여 제1 가드링(42)을 형성한다.

이어서 도4b에 도시된 바와 같이, 퓨즈(43)를 완충막이 형성된 영역의 층간절연막(41)상에 형성한다. 이 때 퓨즈는 전술한 바와 같이 워드라인 또는 비트라인등의 도전체를 이용하여 형성할 수 있으나, 여기서는 메모리 장치의 단위셀을 구성하는 캐패시터의 플레이트(plate)를 형성할 때의 도전체를 이용한다.

이어서 도4c에 도시된 바와 같이, 퓨즈(43)가 덮일 수 있도록 층간절연막(44)을 형성한다. 이어서 퓨즈가 형성된 영역의 가장자리에 해당되는 층간절연막(44)을 선택적으로 제거한다.

이어서 도4d에 도시된 바와 같이, 금속배선(46)을 층간절연막(44)이 제거된 영역과 층간절연막(44)상에 형성한다. 여기서 퓨즈(43)의 측면에 형성된 금속배선(46)은 제2 가드링역할을 한다.

이어서 도4e에 도시된 바와 같이, 층간절연막(47)을 금속배선(46)상에 형성하고, 제1 가드링(42) 상단에 형성된 금속배선(46)이 노출되도록 층간절연막(47)을 제거하고, 금속막으로 채워 제3 가드링(48)을 형성한다.

이어서 도4f에 도시된 바와 같이 층간절연막(49)를 형성하고, 금속배선(43)이 노출되도록 층간절연막(49, 47)을 제거한다.

이어서 도4g에 도시된 바와 같이 금속배선(43)을 제거하여, 퓨즈상단에 일정한 두께의 층간절연막(44)이 남도록 한다.

이상에서 살펴본 바와 같이 본 실시예에 따른 반도체 메모리 장치의 제조방법은 퓨즈의 상단에 층간절연막(44)/금속배선(46)/층간절연막(47,49)을 형성한 후에 이후 층간절연막(47,49)를 제거하고, 금속배선(46)을 제거함으로서 다수 구비되는 퓨즈의 상단에 일정한 두께의 층간절연막을 남길 수 있다.

이로 인하여, 리페어 공정시에 일정한 에너지를 가지는 레이저를 퓨즈에 조사하여 블로잉시킬 때에 이웃한 퓨즈에 데미지가 가해지지 않는다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

본 발명에 의해서 반도체 메모리 장치는 퓨즈상단의 절연막이 일정한 두께로 형성되어 리페어 공정시 레이저가 퓨즈에 조사되어 블로잉될 때에 주변의 퓨즈가 데미지를 입지 않게 된다. 따라서 신뢰성있는 리페어 공정을 진행 할 수 있고, 이로 인해 반도체 메모리 장치의 제조공정 수율이 향상된다.

Claims (4)

1. 퓨즈가 형성될 퓨즈영역이 정의된 기판을 제공하는 단계;

   상기 퓨즈영역의 상기 기판 내에 완충막을 형성하는 단계;

   상기 기판 상에 제1 층간 절연막을 증착하는 단계;

   상기 제1 층간 절연막을 식각하여 상기 퓨즈영역 측면의 상기 기판이 노출되는 제1 컨택홀을 형성하는 단계;

   상기 제1 컨택홀이 매립되도록 제1 가드링을 형성하는 단계;

   상기 제1 가드링을 덮도록 제2 층간 절연막을 증착하는 단계;

   상기 완충막과 대응되도록 상기 제2 층간 절연막 상부에 퓨즈를 형성하는 단계;

   상기 퓨즈를 덮도록 제3 층간 절연막을 증착하는 단계;

   상기 제2 및 제3 층간 절연막을 식각하여 상기 제1 가드링이 노출되는 제2 컨택홀을 형성하는 단계;

   상기 제2 컨택홀이 매립되어 상기 퓨즈를 가로지르는 방향으로 상기 제3 층간 절연막 상부를 통해 이웃하는 상기 제1 가드링을 서로 연결하도록 금속배선을 형성하는 단계;

   상기 금속배선을 덮도록 제4 층간 절연막을 증착하는 단계;

   상기 제4 층간 절연막을 식각하여 상기 제1 가드링과 대응되는 부위의 상기 금속배선을 노출시키는 제3 컨택홀을 형성하는 단계;

   상기 제3 컨택홀이 매립되어 상기 금속배선과 연결된 제2 가드링을 형성하는 단계;

   상기 제2 가드링을 덮도록 제5 층간 절연막을 증착하는 단계;

   상기 제4 및 제5 층간 절연막을 식각하여 상기 완충막과 대응되는 부위 상기 금속배선을 노출시키는 단계; 및

   상기 금속배선을 식각하여 상기 제3 층간 절연막을 노출시키는 단계

   를 포함하는 반도체 메모리 장치의 제조방법.
2. 삭제
3. 삭제
4. 제 1 항에 있어서,

   상기 퓨즈는 비트라인 또는 캐패시터의 전극막이 형성될 때에 같은 도전체로 형성하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.

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