KR100878496B1 - 반도체 장치 및 그 제조방법 - Google Patents

Abstract

본 발명은 형성 면적이 줄어든 안티퓨즈와 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판상의 활성영역; 상기 활성영역상에 적층된 게이트용 절연막 및 게이트용 전도막 패턴; 상기 전도막 패턴 상의 층간절연막; 상기 층간절연막을 관통하여 상기 활성영역과 상기 게이트용 전도막 패턴을 각각 연결하는 금속배선; 상기 층간절연막을 관통하여 상기 활성영역과 연결되는 콘택플러그; 상기 콘택플러그와 연결되는 스토리지 노드용 전도막 패턴; 상기 스토리지 노드용 전도막 패턴상에 구비된 캐패시터용 유전체 박막; 및상기 캐패시터용 유전체 박막상에 구비된 플레이트용 전극용 패턴을 구비하며, 상기 게이트용 전도막 패턴/상기 게이트용 절연막 패턴/상기 활성영역이 제1 안티퓨즈를 형성하고, 상기 스토리지 노드용 전도막패턴/상기 캐패시터용 유전체 박막/상기 플레이트 전극용 전도막 패턴이 제2 안티퓨즈를 형성하는 반도체 장치을 제공한다.

반도체, 퓨즈, 안티퓨즈, 리페어, 층간절연막.

Description

반도체 장치 및 그 제조방법{Semiconductor device and Method for fabricating the same}

도1 내지 도6은 본 발명의 바람직한 실시예에 따른 반도체 장치 제조방법을 나타내는 공정단면도.

* 도면의 주요 부분에 대한 부호 설명

10 : 기판

11 : 활성영역

12 : 게이트용 절연막

13 : 게이트용 전도막

14 : 제1 층간절연막

15a,15b,18 : 콘택플러그

16a,16b : 금속배선

17 : 제2 층간절연막

19 : 스토리지 노드용 도전막

20 : 캐패시터용 유전체박막

21 : 플레이트 전극용 도전막

본 발명은 반도체 기술에 관한 것으로, 특히 반도체 장치의 리페어 공정(repair)을 위한 안티퓨즈(antifuse)와 그 제조방법 및 관한 것이다.

반도체 장치, 특히 메모리 장치 제조시 수많은 미세 셀 중에서 한 개라도 결함이 있으면 메모리로서의 기능을 수행 하지 못하므로 불량품으로 처리되어야 한다. 그러나 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고 장치 전체를 불량품으로 폐기하는 것은 수율(yield)측면에서 비효율적인 처리방법이다.

따라서, 현재는 메모리 내에 미리 설치해둔 예비 메모리 셀(이하 리던던시(redundancy) 셀이라 함)을 이용하여 불량 셀을 대체함으로써, 전체 메모리를 되살려 주는 방식으로 수율 향상을 이루고 있다.

리던던시 셀을 이용한 리페어 작업은 통상, 일정 셀 어레이(cell array)마다 스페어 로우(spare low)와 스페어 칼럼(sparecolumn)을 미리 설치해 두어 결함이 발생된 불량 메모리 셀을 로우/컬럼 단위로 스페어 메모리 셀로 치완해 주는 방식으로 진행되는데, 이를 구체적으로 기술하면 다음과 같다.

즉, 웨이퍼 가공 완료후 테스트를 통해 불량 메모리 셀을 골라내면 그에 해당하는 어드레스(address)를 스페어 셀의 어드레스 신호로 바꾸어 주는 프로그램을 내부회로에 행하게 된다. 따라서, 실제 사용시에 불량 라인에 해당하는 어드레스 신호가 입력되면 이 대신 예비 라인으로 선택이 바뀌게 되는 것이다. 이 프로그램 방식 중의 하나가 바로 레이저 빔으로 퓨즈를 태워 끊어버리는 방식이다.

한편, 퓨즈는 추가적인 공정으로 따로 형성하는 것은 아니고 비트 라인(Bit Line) 또는 워드 라인(Word line)를 이루는 도전층(예컨대 폴리실리콘)을 이용하여 형성한다.

그러나, 퓨즈를 이용하여 반도체 장치를 리페어하는 경우에는 웨이퍼 상태에서 리페어를 하기 때문에 패키기까지 된 상태에서 불량셀이 발견될 시에는 사용할 수 없다. 따라서 이를 보완하기 위해서 개발된 것이 안티퓨즈 방식이다.

기본적인 안티퓨즈 장치는 일반적으로 저항성 퓨즈 장치로써, 초기에 프로그램되지 않은 상태에서는 매우 높은 저항(100Mohm)을 가지며, 적절한 프로그램 동작 이후에는 매우 낮은 저항(〈10Kohm)을 지니게 된다. 안티퓨즈 장치는, 일반적으로 이산화규소(SiO₂), 실리콘 나이트라이드(silicon nitride), 탄탈륨 옥사이드(tantalum oxide) 또는 ONO(silicondioxide-silicon nitride-silicon dioxide)와 같은 유전체가 두 개의 도전체 사이에 끼여 있는 캐패시터 형태로 구성된다.

안티퓨즈는 충분한 시간 동안 안티퓨즈의 양단자를 통해 고전압을 인가하여 양 단자사이의 유전체를 파괴하여 단락시킴으로서 프로그래밍 한다. 그러나 안티퓨즈는 퓨즈에 비해 그 특성상 큰 면적을 필요로 하는 단점을 가지고 있다.

따라서 퓨즈를 사용하여 결함셀을 리페어하는 방법을 취하게 되면 패키지 이후의 결함셀을 리페어할 수 없는 취약점이 있으며, 안티퓨즈를 사용하여 결함셀을 리페어하는 방법을 사용하게 되면 패키지후에도 결함셀을 리페어할 수 있으나 안티퓨즈 특성상 큰 면적을 필요로 한다는 문제점을 가지고 있다.

현재는 적은 면적을 차지하는 퓨즈를 이용하여 웨이퍼레벨에서 레이저 조사를 이용하여 리페어 공정을 실시하고, 패키지 상태에서 발생되는 소수의 비트페일만을 리페어하는데 안티퓨즈를 사용하고 있다.

본 발명은 형성 면적이 줄어든 안티퓨즈와 그 제조방법을 제공하는 것을 목적으로 한다.

상기의 목적을 달성하기 위하여 본 발명은 기판상의 안티퓨즈가 형성될 영역에 활성영역을 형성하는 단계; 상기 활성영역상에 게이트용 절연막 및 게이트용 도전막을 적층하여 형성하는 단계; 상기 활성영역과 상기 게이트용 도전막을 각각 연결하는 제1 금속배선을 형성하는 단계; 상기 제1 금속배선을 덮을 수 있도록 제1 층간절연막을 형성하는 단계; 상기 제1 층간절연막을 관통하여 상기 활영영역과 연결되는 콘택플러그를 형성하는 단계; 상기 콘택플러그상에 스토리지 노드용 전도막 패턴을 형성하는 단계; 상기 스토리지 노드용 전도막 패턴상에 캐패시터용 유전체 박막을 형성하는 단계; 및 상기 캐패시터용 유전체 박막상에 플레이트 전극용 전도막 패턴을 형성하는 단계를 포함하며, 상기 게이트용 도전막/상기 게이트용 절연막/상기 활성영역이 제1 안티퓨즈를 형성하고, 상기 스토리지 노드용 전도막패턴/상기 캐패시터용 유전체 박막/ 상기 플레이트 전극용 전도막 패턴이 제2 안티퓨즈를 형성하는 반도체 장치의 제조방법을 제공한다.

또한 본 발명은 기판상의 활성영역; 상기 활성영역상에 적층된 게이트용 절연막 및 게이트용 전도막 패턴; 상기 전도막 패턴 상의 층간절연막; 상기 층간절연막을 관통하여 상기 활성영역과 상기 게이트용 전도막 패턴을 각각 연결하는 금속배선; 상기 층간절연막을 관통하여 상기 활성영역과 연결되는 콘택플러그; 상기 콘택플러그와 연결되는 스토리지 노드용 전도막 패턴; 상기 스토리지 노드용 전도막 패턴상에 구비된 캐패시터용 유전체 박막; 및상기 캐패시터용 유전체 박막상에 구비된 플레이트용 전극용 패턴을 구비하며, 상기 게이트용 전도막 패턴/상기 게이트용 절연막 패턴/상기 활성영역이 제1 안티퓨즈를 형성하고, 상기 스토리지 노드용 전도막패턴/상기 캐패시터용 유전체 박막/상기 플레이트 전극용 전도막 패턴이 제2 안티퓨즈를 형성하는 반도체 장치을 제공한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도1 내지 도6은 본 발명의 바람직한 실시예에 따른 반도체 장치 제조방법을 나타내는 공정단면도이다.

본 실시예에 따른 반도체 장치의 제조방법은 도1에 도시된 바와 같이, 먼저 P형 기판(10)상의 안티퓨즈를 형성할 영역에 임플란트(Implant) 공정을 이용하여 N+형 불순물을 이용하여 활성영역(11)을 형성한다.

이어서 도2에 도시된 바와 같이, 활성영역(11) 상에 게이트용 절연막(12)과 게이트용 전도막(13)을 형성한다. 여기서 게이트용 절연막(12)과 게이트용 전도막(13)은 따로 안티퓨즈를 위해 형성하는 것이 아니고, 노멀회로의 모스트랜지스터를 형성하기 위해 사용되는 층을 안티퓨즈가 형성될 영역에도 형성시키는 것이다.

이어서 도3에 도시된 바와 같이, 제1 층간절연막(14)을 게이트용 전도막(13)을 덮을 수 있도록 형성한 다음, 게이트용 전도막(13)의 일정영역과 활성영역(11)의 일정영역이 각각 노출되도록 2개의 콘택홀을 형성한다. 이어서 2개의 콘택홀을 전도성막으로 매립하여 콘택플러그(15a,15b)를 형성하고 각각의 콘택홀과 연결되는 금속배선(16a,16b)을 형성한다. 이때, 금속배선(16a,16b)은 비트라인용 금속배선을 이용한다.

여기서 활성영역(11)과 게이트용 절연막(12), 게이트용 전도막(13)이 하나의 안티퓨즈를 형성하게 된다. 후속 리페어 공정시 금속배선(16a,16b)를 통해 고전압을 인가하게 되면, 게이트용 전도막(13)과, 활성영역(11)의 사이에 구비된 게이트용 절연막(12)의 유전성질이 파괴되어 단락이 되는 것이다. 이 때에는 게이트 절연막의 가장자리(A 부분) 전기장이 크게 형성되어 절연막(12)의 유전성질이 파괴되어 프로그래밍되는 것이다.

이어서 도4에 도시된 바와 같이, 금속배선(16a,16b)을 덮을 수 있도록 제2 층간절연막(17)을 형성하고, 활성영역(11)이 노출되도록 제1 및 제2 층간절연막(14,17)을 선택적으로 제거하여 콘택홀을 형성한다. 이어서 콘택홀을 전도성막으로 매립하여 콘택플러그(18)를 형성한다.

이어서 콘택플러그(18)과 연결되도록 스토리지 노드용 도전막(19)을 형성하고, 그 상부에 캐패시터용 유전체박막(20)과 플레이트 전극용 도전막(21)을 형성한다.

여기서 스토리지 노드용 도전막(19), 캐패시터용 유전체박막(20), 플레이트 전극용 도전막(21)이 또하나의 안티퓨즈를 형성하게 되는데, 여기의 막들(19,20,21)은 추가적으로 형성하는 것이 아니고 노멀회로영역에서의 캐패시터를 형성할 때 안티퓨즈영역에도 각각 동시에 생성되는 것이다. 리페어 공정시에는 플레이트 전극용 도전막(21)과 금속배선(16b)를 통해 고전압을 인가하게 되면, 캐패시터용 유전체박막(20)의 일정부분(예컨대 B 영역)에 고 전기장이 형성되어 캐패시터용 유전체박막(20)의 유전특성이 파괴되어 단락이 되어 프로그래밍되는 것이다.

이어서 도5에 도시된 바와 같이, 플레이트 전극용 도전막(21)을 덮을 수 있도록 제3 층간절연막(22)을 형성한다. 제1 내지 제3 층간절연막(14,17,22))은 PSG(Phospho-Silicate Glass)막, BPSG(Boro-Phospho-Silicate Glass)막, BSG(Boro-Silicate Glass)막 또는 TEOS막( Tetraethylorthosilicate)등의 산화막계열을 사용한다.

이어서 도6에 도시된 바와 같이, 제3 층간절연막(22)을 선택적으로 제거하여 플레이트 전극용 도전막(21)이 노출되는 콘택홀을 형성한 다음 콘택홀을 전도성막으로 매립하여 콘택플러그(23)를 형성하고 콘택플러그(23)와 연결되는 금속배선(24)을 형성한다.

전술한 실시예에서와 같이 본 발명에서는 금속배선(16a,16b)와 각각 연결되는 게이트용 도전막(13), 활성영역과 그 사이에 제공된 게이트용 절연막(12)이 제1 안티퓨즈를 형성하고, 스토리지 노드용 도전막(19)과 캐패시터용 유전체박막(20)과 플레이트 전극용 도전막(21)이 또하나의 제2 안티퓨즈를 형성하게 되는 것이다.

따라서 활성영역을 공유하는 형태로 2개의 안티퓨즈가 형성되기 때문에 보다 많은 안티퓨즈를 제한된 면적에서 형성할 수 있다. 후속 리페어공정에서는 제1 안티퓨즈를 로우어드레스를 리페어하는 데 사용하고, 제2 안티퓨즈를 컬럼어드레스를 리페어하는 데 사용할 수 있는 것이다.

종래에 패키기 공정을 진행한 상태에서는 소수의 비트페일만을 위해 안티퓨즈를 이용해서 리페어공정을 실시하던 것을 보다 많은 비트페일을 패키지 상태에서 리페어할 수가 있는 것이다. 웨이퍼상태에서는 퓨즈를 레이저 조사하여 리페어 공정을 진행하는 것보다는 패키지 상태에서 리페어하는 것이 수율이 더 높게 된다. 이는 웨이퍼상태에서 리페어 공정을 실시해도 패키지 공정에서 다시 불량이 발생할 수 있기 때문이다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치 환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

본 발명에 의해서 최소한의 면적으로 다수의 안티퓨즈를 형성할 수 있기 때문에, 효율적으로 웨이퍼면적을 사용할 수 있다. 또한 본 발명에 의한 면적이 줄어든 안티퓨즈를 리페어공정에 사용하게 됨으로서 패키지 상태에서 리페어공정을 실시할 수 있게 되어, 웨이퍼이후의 에러에 대해서 리페어가 가능하게 되어 수율이 향상되는 효과를 기대할 수 있다.

Claims (5)

1. 기판상의 안티퓨즈가 형성될 영역에 활성영역을 형성하는 단계;

   상기 활성영역상에 게이트용 절연막 및 게이트용 도전막을 적층하여 형성하는 단계;

   상기 활성영역과 상기 게이트용 도전막을 각각 연결하는 제1 금속배선을 형성하는 단계;

   상기 제1 금속배선을 덮을 수 있도록 제1 층간절연막을 형성하는 단계;

   상기 제1 층간절연막을 관통하여 상기 활성영역과 연결되는 콘택플러그를 형성하는 단계;

   상기 콘택플러그상에 스토리지 노드용 전도막 패턴을 형성하는 단계;

   상기 스토리지 노드용 전도막 패턴상에 캐패시터용 유전체 박막을 형성하는 단계; 및

   상기 캐패시터용 유전체 박막상에 플레이트 전극용 전도막 패턴을 형성하는 단계

   를 포함하며, 상기 게이트용 도전막, 상기 게이트용 절연막 및 상기 활성영역이 제1 안티퓨즈를 형성하고, 상기 스토리지 노드용 전도막패턴, 상기 캐패시터용 유전체 박막 및 상기 플레이트 전극용 전도막 패턴이 제2 안티퓨즈를 형성하는 반도체 장치의 제조방법.
2. 제 1 항에 있어서,

   상기 제1 금속배선을 형성하는 단계는,

   상기 게이트용 절연막 및 상기 게이트용 도전막을 덮을 수 있도록 제2 층간절연막을 형성하는 단계;

   상기 제2 층간절연막을 선택적으로 제거하여 상기 활성영역 및 상기 게이트용 도전막을 노출시키는 제1 및 제2 콘택홀을 형성하는 단계; 및

   상기 제1 및 제2 콘택홀을 도전성막으로 매립하여 콘택플러그를 형성하고 각각의 콘택홀과 연결되는 상기 제1 금속배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
3. 제 2 항에 있어서,

   상기 플레이트 전극용 전도막 패턴상에 제3 층간절연막을 형성하는 단계;

   상기 제3 층간절연막을 선택적으로 제거하여 상기 플레이트 전극용 전도막을 노출시키는 제3 콘택홀을 형성하는 단계;

   상기 제3 콘택홀을 도전성막으로 매립하여 콘택플러그를 형성하고 상기 콘택플러그와 연결되는 제2 금속배선을 형성하는 단계를 더 포함하는 것을 특징으로하는 반도체 장치의 제조방법.
4. 제 3 항에 있어서

   상기 제1 금속배선은 비트라인용 금속배선을 이용하는 것을 특징으로 하는 반도체 장치의 제조방법.
5. 기판상의 활성영역;

   상기 활성영역상에 적층된 게이트용 절연막 및 게이트용 전도막 패턴;

   상기 게이트용 전도막 패턴 상의 층간절연막;

   상기 층간절연막을 관통하여 상기 활성영역과 상기 게이트용 전도막 패턴을 각각 연결하는 금속배선;

   상기 층간절연막을 관통하여 상기 활성영역과 연결되는 콘택플러그;

   상기 콘택플러그와 연결되는 스토리지 노드용 전도막 패턴;

   상기 스토리지 노드용 전도막 패턴상에 구비된 캐패시터용 유전체 박막; 및

   상기 캐패시터용 유전체 박막상에 구비된 플레이트 전극용 패턴

   을 구비하며, 상기 게이트용 전도막 패턴, 상기 게이트용 절연막 패턴 및 상기 활성영역이 제1 안티퓨즈를 형성하고, 상기 스토리지 노드용 전도막패턴, 상기 캐패시터용 유전체 박막 및 상기 플레이트 전극용 패턴이 제2 안티퓨즈를 형성하는 반도체 장치.

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