KR20030058307A - 반도체 장치 및 그 제조방법 - Google Patents

Abstract

본 발명은 반도체 메모리 소자의 부식방지 기능이 향상된 퓨즈부 및 퓨즈부를 갖는 반도체장치 및 그 제조방법을 제공하기 위한 것으로, 이를 위한 본 발명의 일측면에 따르면, 기판상에 제1 층간절연막을 형성하는 단계; 상기 제1 층간절연막 상부에 퓨즈레이어를 형성하는 단계; 상기 퓨즈레이어 상부에 제2 층간절연막을 형성하는 단계; 상기 퓨즈레이어 양 끝단에 제1 콘택플러그를 형성하는 단계: 상기 제1 콘택플러그 사이에 상기 제1 층간절연막, 상기 퓨즈레이어, 상기 제2 층간절연막을 관통하는 제2 콘택플러그를 형성하는 단계; 및 상기 퓨즈레이어의 상부 제2 층간절연막이 일정부분 남도록 상기 제2 콘택플러그 사이의 상기 제2 층간절연막을 선택적으로 식각하여 퓨즈박스를 형성하는 단계를 포함하는 반도체 소자 제조방법을 제공한다. 또한 본 발명의 타측면에 따르면, 퓨즈; 상기 퓨즈 양단부에 배치되어 금속배선과 상기 퓨즈를 연결하기 위한 콘택플러그; 및 리페어 식각 영역과 상기 콘택플러그 사이에 제공되며, 내산화성을 가진 도전성물질로 이루어진 부식방지용 더미 콘택플러그를 구비하는 반도체 장치가 제공된다.

Description

반도체 장치 및 그 제조방법{Semiconductor device and Method for fabricating the same}

본 발명은 반도체 메모리 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 리페어 퓨즈(repair fuse)부의 제조공정에 관한 것이다.

메모리 소자 제조시 수많은 미세 셀 중에서 한 개라도 결함이 있으면 메모리로서의 기능을 수행 하지 못하므로 불량품으로 처리된다. 그러나 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고 소자 전체를 불량품으로 폐기하는 것은 수율(yield)측면에서 비효율적인 처리방법이다.

따라서, 현재는 메모리 내에 미리 설치해둔 예비 메모리 셀(이하리던던시(redundancy) 셀이라 함)을 이용하여 불량 셀을 대체함으로써, 전체 메모리를 되살려 주는 방식으로 수율 향상을 이루고 있다.

리던던시 셀을 이용한 리페어 작업은 통상, 일정 셀 어레이(cell array)마다 스페어 로우(spare low)와 스페어 칼럼(sparecolumn)을 미리 설치해 두어 결함이 발생된 불량 메모리 셀을 로우/컬럼 단위로 스페어 메모리 셀로 치완해 주는 방식으로 진행되는데, 이를 구체적으로 기술하면 다음과 같다.

즉, 웨이퍼 가공 완료후 테스트를 통해 불량 메모리 셀을 골라내면 그에 해당하는 어드레스(address)를 스페어 셀의 어드레스 신호로 바꾸어 주는 프로그램을 내부회로에 행하게 된다. 따라서, 실제 사용시에 불량 라인에 해당하는 어드레스 신호가 입력되면 이 대신 예비 라인으로 선택이 바뀌게 되는 것이다. 이 프로그램 방식 중의 하나가 바로 레이저 빔으로 퓨즈를 태워 끊어버리는 방식인데, 이렇게 레이저의 조사에 의해 끊어지는 배선을 퓨즈라인이라 하고, 그 끊어지는 부위와 이를 둘러싸는 영역을 퓨즈 박스라 한다.

반도체 소자의 결함(Fail)이 발생한 경우에 결함이 발생한 부분을 리페어하기 위하여 퓨즈를 사용하고 있는데, 퓨즈는 추가적인 공정으로 따로 형성하는 것은 아니고 비트 라인(Bit Line) 또는 워드 라인(Word line)를 이루는 도전층(예컨대 폴리실리콘)을 이용하여 형성한다. 통상, 리페어 퓨즈 박스 영역 상부의 절연막의 일부를 반도체 소자의 패드(Pad) 식각과 함께 식각하고 있기 때문에 패드/리페어 식각이라 한다. 또한, 최근에는 반도체 메모리 소자의 집적도 및 속도가 증가하면서 퓨즈레이어를 메탈계열을 사용하고 있다.

도1은 종래기술에 의해 반도체 소자의 퓨즈부를 나타낸 평면도이고, 도2a는 도1에 도시된 퓨즈부의 단면도를 나타낸 것이다.

이하 도2a을 참조하여 종래기술에 의해 반도체 소자의 퓨즈부를 제조하는 과정을 설명한다. 또한 도1은 도2a의 퓨즈부를 나타낸 평면도이고, 도면부호도 같이 표기되어 있으므로 도2a의 설명으로 그 설명을 생략한다.

먼저 반도체 기판(10)상에 제1 층간절연막(11)을 형성하고, 제1 층간절연막(11) 상부에 이후 콘택공정시에 블럭킹 역할을 콘택블럭킹 레이어 패턴(13)을 형성하고 제2 층간절연막(12)을 형성한다. 여기서 콘택블럭킹 레이어 패턴(13)은 이후 공정에서 퓨즈레이어를 뚫고 형성되는 콘택플러그의 멈춤막으로 사용되며, 여기서는 비트라인으로 사용된 도전성막을 퓨즈부에 패터닝하여 형성한다.

이어서, 퓨즈 레이어(14)를 제2 층간절연막(12)상부에 형성하고, 퓨즈 레이어(14)상부에 제3 층간절연막을 형성한다. 이 때 퓨즈 레이어(14)는 새로운 도전층을 형성하는 것이 아니고 반도체 메모리소자에 사용되는 도전층, 예컨대 비트라인(bit line) 또는 워드라인(word line)등을 형성할 때에 함께 형성되는 레이어이다.

이어서, 제3 층간절연막(15)을 선택적으로 식각하여 콘택홀을 형성하고, 콘택홀을 도전성 물질로 매립하여 콘택 플러그(16)를 형성한다. 콘택홀 형성은 제3 층간절연막(15)을 선택적으로 식각하며, 이어서 퓨즈레이어(14)와 제2 층간절연막(12)까지 식각하여 콘택블럭킹 레이어 패턴(13)에서 멈추게 한다.

이어서, 메탈 배선(17)을 콘택플러그(16)와 연결되도록 형성하고, 메탈배선(17) 상부에 패시베이션막(Passivation)(18)을 형성한다. 이어서, 퓨즈부 상부에 절연막이 일정정도의 두께가 남도록 식각하여 퓨즈박스(50)를 형성한다.

도2b는 퓨즈박스(50)에 레이저를 조사하여 퓨즈부를 절연시키는 것을 나타내는 도면이고, 도2c는 레이저 조사로 인해 퓨즈부가 절연된 것을 나타내는 도면이다.

이 때, 퓨즈박스(50)로 노출되는 층간절연막들(12,15)은 보통 실리콘 산화막 계열의 절연막으로 형성되는데, 특히,셀 어레이 영역에서의 큰 단차를 완화하기 위해 단차도포성이 우수한 BPSG(Boron phosphorous silicate glass),PSG(Phosphorous silicate glass), SOG(Spin on glass), TEOS(Tetra ethyl ortho silicate), USG(Undoped silicateglass)막 등을 사용하게 된다. 그러나, BPSG, PSG, SOG, TEOS 등의 막은 습기에 약하여, 이러한 막을 통해 습기가 침투하게 되면, 퓨즈레이어(14)는 물론이고 내부 메탈배선(18) 또는 콘택플러그(16)가 부식하게 되어 반도체 장치의 신뢰성에 치명적인 악영향을 미친다.

따라서 퓨즈부분의 산화에 의한 불량억제를 위하여 산화에 강한 레이어를 이용하여 퓨즈 레이어를 별도로 추가하거나, 퓨즈부분 리페어공정을 진행한 후 공정을 따로 추가하여 퓨즈부분을 차단되도록 하는 방법등을 사용하였다.

이 때 발생되는 문제점은 산화에 강한 레이어를 별도로 사용할 경우 추가 레이어 사용에 따른 원가 상승 요인이 발생하며, 이미 사용중인 레이어중에서 산화에 강한 레이어를 부식방지를 위해 퓨즈부에 사용할 수 있으나, 이 때에도 산화에 강한 레이어의 제조 공정이 퓨즈부 형성공정에 부합하지 않는 경우가 발생되어 공정 진행에 어려움이 있다.

또한 공정을 추가하여 페시베이션막이 퓨즈부분을 차단하도록 하는 방법의 경우에도 공정추가에 의한 원가상승 요인이 발생하게 된다.

본 발명은 종래 퓨즈부의 공정을 유지하면서도 부식방지 기능이 향상된 퓨즈부 및 퓨즈부를 갖는 반도체장치 및 그 제조방법을 제공하는 것을 목적으로 한다.

도1은 종래기술에 의해 반도체 소자의 퓨즈부를 나타낸 평면도.

도2a는 도1에 도시된 퓨즈부의 단면도.

도2b는 도2a의 퓨즈박스에 레이저를 조사하여 퓨즈를 절연시키는 것을 나타내는 도면.

도2c는 퓨즈부를 절연시킬 때 퓨즈부의 부식문제를 나타내는 도면.

도3은 본발명에 의한 바람직한 실시에에 따른 퓨즈부를 나타내는 평면도.

도4a는 도3에 도시된 퓨즈부의 단면도.

도4b는 도4a의 퓨즈박스에 레이저를 조사하여 퓨즈를 절연시키는 것을 나타내는 도면.

도4c는 퓨즈부의 부식문제가 해결됨을 나타내는 도면.

* 도면의 주요 부분에 대한 부호 설명

30 : 기판

31 : 제1 층간절연막

32 : 콘택 블럭킹 레이어

33 : 제2 층간절연막

34 : 제1 콘택플러그

35 : 제2 콘택플러그

36 : 제3 층간절연막

37 : 페시베이션막

38 : 퓨즈레이어

39 : 금속배선

100 : 퓨즈박스

상기의 목적을 달성하기 위하여, 본 발명의 일측면에 따르면, 기판상에 제1 층간절연막을 형성하는 단계; 상기 제1 층간절연막 상부에 퓨즈레이어를 형성하는 단계; 상기 퓨즈레이어 상부에 제2 층간절연막을 형성하는 단계; 상기 퓨즈레이어 양 끝단에 제1 콘택플러그를 형성하는 단계: 상기 제1 콘택플러그 사이에 상기 제1 층간절연막, 상기 퓨즈레이어, 상기 제2 층간절연막을 관통하는 제2 콘택플러그를 형성하는 단계; 및 상기 퓨즈레이어의 상부 제2 층간절연막이 일정부분 남도록 상기 제2 콘택플러그 사이의 상기 제2 층간절연막을 선택적으로 식각하여 퓨즈박스를 형성하는 단계를 포함하는 반도체 소자 제조방법을 제공한다.

또한 본 발명의 타측면에 따르면, 퓨즈; 상기 퓨즈 양단부에 배치되어 금속배선과 상기 퓨즈를 연결하기 위한 콘택플러그; 및 리페어 식각 영역과 상기 콘택플러그 사이에 제공되며, 내산화성을 가진 도전성물질로 이루어진 부식방지용 더미 콘택플러그를 구비하는 반도체 장치가 제공된다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도3은 본발명에 의한 바람직한 실시에에 따른 퓨즈부를 나타내는 평면도이고, 도4a는 도3에 도시된 퓨즈부의 단면도이다.

이하 도4a을 참조하여 종래기술에 의해 반도체 소자의 퓨즈부를 제조하는 과정을 설명한다. 또한 도3은 도4a의 퓨즈부를 나타낸 평면도이고, 도면부호도 같이 표기되어 있으므로 도4a의 설명으로 그 설명을 생략한다.

먼저 반도체 기판(30)상에 제1 층간절연막(31)을 형성하고, 제1 층간절연막(31) 상부에 이후 콘택공정시에 블럭킹 역할을 하는 콘택블럭킹 레이어 패턴(32)을 형성하고 제2 층간절연막(33)을 형성한다. 여기서 콘택블럭킹 레이어 패턴은 이후 공정에서 퓨즈레이어를 뚫고 형성되는 콘택홀의 멈춤막으로 사용되며, 여기서는 비트라인으로 사용된 도전성막을 퓨즈부에 패터닝하여 형성한다.

이어서, 퓨즈 레이어(38)를 제2 층간절연막(33)상부에 형성하고, 퓨즈 레이어(38)상부에 제3 층간절연막(36)을 형성한다. 이 때 퓨즈 레이어(38)는 새로운 도전층을 형성하는 것이 아니고 반도체 메모리소자에 이미 사용되는 도전층, 예컨대 비트라인(bit line) 또는 워드라인(word line)등을 형성할 때에 함께 형성되는 레이어이다.

이어서, 제3 층간절연막(36)을 선택적으로 식각하여 퓨즈레이어와 메탈을 연결하기 위한 제1 콘택홀과, 부식방지를 위하여 제2 콘택홀을 형성한다. 제1,2 콘택홀 형성은 제3 층간절연막(36)을 선택적으로 식각하며, 이어서 퓨즈레이어(38)와 제2 층간절연막(32)까지 식각하여 콘택블럭킹 레이어 패턴(13)에서 멈추게 한다.

이어서, 제1 콘택홀은 도전성 물질을 매립하여 제1 콘택 플러그(34)를 형성하고, 제2 콘택홀은(35)은 텅스텐등 부식에 강한 도전성물질을 매립하여 제2 콘택플러그(35)를 형성한다.

이어서, 메탈 배선(39)을 제1 콘택플러그(34)와 연결되도록 형성하고, 메탈배선(39) 상부에 패시베이션막(37)을 형성한다. 이어서, 퓨즈부 상부에 제3 층간절연막(36)이 일정정도의 두께가 남도록 패시베이션막(37) 및 제3 층간절연막(36)을 식각하여 퓨즈박스(50)를 형성한다.

도4b는 도4a의 퓨즈박스에 레이저를 조사하여 퓨즈를 절연시키는 것을 나타내는 도면이다. 도4c는 퓨즈부의 부식문제가 해결됨을 나타내는 도면이다.

도4b를 참조하여 살펴보면, 레이저를 조사하여 퓨즈레이어(38)를 절연시킨다. 이어서, 도4c를 참조하여 살펴보면, 레이저 조사에 의해 퓨즈부가 절연되고, 이로 인해 퓨즈라인을 따라 부식이 진행되다가, 텅스텐으로 형성된 제2 콘택플러그에서 부식이 멈추게 된다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

본 발명에 의해 퓨즈부를 형성하면 퓨즈 리페어시 부식방지에 탁월한 효과를 가져 반도체 소자의 리페어 수율을 크게 향상시킬 수 있다.

Claims (7)

1. 기판상에 제1 층간절연막을 형성하는 단계;

   상기 제1 층간절연막 상부에 퓨즈레이어를 형성하는 단계;

   상기 퓨즈레이어 상부에 제2 층간절연막을 형성하는 단계;

   상기 퓨즈레이어 양 끝단에 제1 콘택플러그를 형성하는 단계:

   상기 제1 콘택플러그 사이에 상기 제1 층간절연막, 상기 퓨즈레이어, 상기 제2 층간절연막을 관통하는 제2 콘택플러그를 형성하는 단계; 및

   상기 퓨즈레이어의 상부 제2 층간절연막이 일정부분 남도록 상기 제2 콘택플러그 사이의 상기 제2 층간절연막을 선택적으로 식각하여 퓨즈박스를 형성하는 단계

   를 포함하는 반도체 소자 제조방법.
2. 제 1 항에 있어서,

   상기 제2 콘택플러그 하부에 상기 제1,2 층간절연막과 식각선택비가 다른 식각정지층을 형성하는 단계를 더 포함하는 것을 특징으로 반도체 소자 제조방법.
3. 제 2 항에 있어서, 상기 콘택플러그는 텅스텐을 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
4. 퓨즈;

   상기 퓨즈 양단부에 배치되어 금속배선과 상기 퓨즈를 연결하기 위한 콘택플러그; 및

   리페어 식각 영역과 상기 콘택플러그 사이에 제공되며, 내산화성을 가진 도전성물질로 이루어진 부식방지용 더미 콘택플러그

   를 구비하는 반도체 장치.
5. 제 4 항에 있어서,

   상기 퓨즈는,

   층간절연막 사이에 배치된 것을 특징으로 하는 반도체 장치.
6. 제 5 항에 있어서,

   상기 더미 콘택플러그는 상기 퓨즈 및 상기 층간절연막을 관통하여 배치된 것을 특징으로 하는 반도체 장치.
7. 제 6 항에 있어서,

   상기 더미 콘택플러그는 식각멈춤용 패턴 상부에 배치된 것을 특징으로 하는 반도체 장치.