KR20040059821A - 반도체 장치의 제조방법 - Google Patents

반도체 장치의 제조방법 Download PDF

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Abstract

본 발명은 리페어 공정에서 퓨즈의 레이저 컷팅시 노출되는 금속으로 인한 산화를 방지할 수 있는 반도체 장치 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판상에 다수의 퓨즈를 형성하는 단계; 상기 다수의 퓨즈상에 제1 층간절연막을 형성하는 단계; 상기 다수의 퓨즈영역상의 제1 층간절연막이 소정 두께만 남도록 제1 층간절연막을 선택적으로 제거하여 퓨즈박스를 형성하는 단계; 결함셀을 구제하기 위해 상기 다수의 퓨즈중 선택된 퓨즈를 블로잉하는 단계: 및 상기 블로잉된 퓨즈의 절단면을 밀폐시키기 위해 상기 퓨즈박스에 페시베이션막을 형성하는 단계를 포함하는 반도체 장치를 제공한다.

Description

반도체 장치의 제조방법{Method for fabricating semiconductor device}
본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 반도체 장치의 리페어 공정시 사용되는 퓨즈와 퓨즈박스를 형성하는 방법에 관한 것이다.
반도체 장치, 특히 메모리장치 제조시 수많은 미세 셀 중에서 한 개라도 결함이 있으면 메모리로서의 기능을 수행 하지 못하므로 불량품으로 처리된다. 그러나 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고 장치 전체를 불량품으로 폐기하는 것은 수율(yield)측면에서 비효율적인 처리방법이다.
따라서, 현재는 메모리장치 내에 미리 설치해둔 예비 메모리 셀(이하 리던던시(redundancy) 셀이라 함)을 이용하여 불량 셀을 대체함으로써, 전체 메모리를 되살려 주는 방식으로 수율 향상을 이루고 있다.
리던던시 셀을 이용한 리페어 작업은 통상, 일정 셀 어레이(cell array)마다 스페어 로우(spare low)와 스페어 칼럼(sparecolumn)을 미리 설치해 두어 결함이 발생된 불량 메모리 셀을 로우/컬럼 단위로 스페어 메모리 셀로 치완해 주는 방식으로 진행된다.
이를 자세히 살펴보면, 웨이퍼 가공 완료후 테스트를 통해 불량 메모리 셀을 골라내면 그에 해당하는 어드레스(address)를 스페어 셀의 어드레스 신호로 바꾸어 주는 프로그램을 내부회로에 행하게 된다. 따라서, 실제 사용시에는 불량 라인에 해당하는 어드레스 신호가 입력되면 이 대신 예비 라인으로 선택이 바뀌게 되는 것이다.
전술한 프로그램 방식 중에서, 가장 널리 사용되는 방식이 레이저 빔으로 퓨즈를 태워 끊어버리는 방식인데, 레이저의 조사에 의해 끊어지는 배선을 퓨즈라 하고, 그 끊어지는 부위와 이를 둘러싸는 영역을 퓨즈 박스라 한다. 통상적으로 퓨즈라인 상부에는 일정한 두께의 절연막을 남겨, 이후 리페어 공정시 레이저 조사에 의해 퓨즈가 끊어 지는 공정에 완충역할을 하도록 하고 있다.
그러나 공정 환경 또는 웨이퍼 상에서 장치의 위치, 퓨즈의 넓이 등에 따라 퓨즈 상부에 남겨지는 절연막의 두께 변화가 심하여, 레이저 조사로 퓨즈를 절연시키더라도 주변 퓨즈와의 단락문제, 퓨즈 미절연 또는 레이저 조사로 인한 퓨즈의 주변구조물의 데미지가 문제점으로 되고 있다.
도1은 종래 기술에 의한 반도체 장치를 나타내는 단면도로서, 좌측은 셀영역의 단면을 나타내고 우측은 퓨즈영역을 나타낸다.
도1의 도시된 바와 같이, 반도체 장치의 셀영역은 기판(10) 상부에 소자분리막(11), 활성영역(13), 게이트 패턴(14), 제1 및 제2 스토리지 노드 콘택플러그(15a,17), 비트라인 콘택플러그(15b), 비트라인(16), 층간절연막(12,17,22)과 캐패시터를 형성하는 스토리지 노드 콘택플러그(19), 유전체박막(20), 플레이트전극(23,24)을 구비한다. 플레이트 전극(23,24)는 폴리실리콘막(23)과, TiN막(24)으로 구성되어 있다.
한편 반도체 장치의 퓨즈영역은 기판상에 층간절연막(11',17',22')과, 폴리실리콘막(23')과 TiN막(24')으로 구성된 퓨즈와, 퓨즈상부에 형성된층간절연막(26)을 구비한다. 또한, 도면부호 26은 리페어 공정시 퓨즈절단을 위해 퓨즈상부의 층간절연막(21)을 일정두께만큼 제거하여 형성하는 퓨즈박스를 나타낸다. 여기서 층간절연막(11',17',22')은 따로 형성되는 것이 아니고, 셀영역에서의 층간절연막(11,17,22)이 형성될 때 각각 같이 형성되는 막이다.
퓨즈는 전술한 바와 같이 반도체 소자의 결함(Fail)이 발생한 경우에 결함이 발생한 부분을 리페어하기 위한 것으로, 통상 퓨즈는 추가적인 공정으로 따로 형성하는 것은 아니고 셀영역의 비트 라인(Bit Line) 또는 워드 라인(Word line)을 이루는 도전층(예컨대 폴리실리콘)을 이용하여 형성한다.
특히 최근에 반도체 장치의 집적도가 높아지면서 반도체 장치의 구조물의 높이도 높아지게 되었다, 이로 인하여 비교적 하부구조인 워드라인이나 비트라인을 이용해서 퓨즈를 형성하게 되면 이후 퓨즈박스를 형성하기 위해서 많은 층간절연막을 제거해야하는 어려움이 생기게 되었다. 따라서 최근에는 반도체 장치의 높은 위치에서 형성되는 도전층을 퓨즈라인으로 이용하고 있는데, 금속배선이나 캐패시터의 전극용 도전막을 퓨즈라인으로 이용하고 있다.
도1에 도시된 퓨즈(23',24')는 셀영역에 형성된 캐패시터의 플레이트 전극(23,24)을 형성하는 도전막으로 형성한 것이다.
도2는 도1에 도시된 퓨즈박스의 평면도이다. 도2를 참조하여 퓨즈박스(26)의 단면도를 살펴보면, 폴리실리콘막(23')과, TiN막(24')으로 형성된 퓨즈라인이 층간절연막(25') 하부에 형성되어 있음을 알 수 있다.
도3은 레페어공정에서의 퓨즈 절단시 퓨즈박스에서의 문제점을 보여주는 도면이다.
도3을 참조하여 살펴보면, 리페어 공정시에 결함셀을 구제하기 위하여 레이저를 X영역에 조사하여 해당되는 퓨즈를 블로잉(blowing)하게 된다. 이 때, 블로잉하게된 퓨즈의 단면, 특히 TiN막(23')이 노출되는데, 이 상태로 후속 테스트를 고온, 고압, 수분상태에서 실시하게 되면, 노출된 TiN막(24')에서 산화가 일어난다.
TiN막(24')의 산화는 하부에 형성된 폴리실리콘막(23')과의 계면을 따라 진행되어 TiN막(24')과 폴리실리콘막(23') 사이에 리프팅(lifting)이 발생하면서 주변의 층간절연막에 크렉(crack)을 발생시킨다.
이 때 생기는 크랙현상으로 인해 이웃한 퓨즈까지 데미지 또는 블로잉(blowing)이 발생하여 반도체 장치가 에러를 유발할 수 있다.
본 발명은 상기의 문제점을 해결하기 위해 제안된 것으로 리페어 공정에서 퓨즈의 레이저 컷팅시 노출되는 금속으로 인한 산화를 방지할 수 있는 반도체 장치 제조방법을 제공함을 목적으로 한다.
도1은 종래 기술에 의한 반도체 장치의 퓨즈를 나타내는 단면도.
도2는 도1에도시된 퓨즈박스의 평면도.
도3은 레페어공정에서의 퓨즈 절단시 퓨즈박스에서의 문제점을 보여주는 도면.
도4a 내지 도4e는 본 발명의 바람직한 일실시예에 따른 반도체 제조방법을 나타내는 도면.
* 도면의 주요 부분에 대한 부호 설명
30 : 기판
31 : 소자분리막
32 : 제1 층간절연막
33 : 퓨즈
35 : 제2 층간절연막
36 : 퓨즈박스
37 : 페시베이션용 실리콘질화막
상기의 목적을 달성하기 위하여, 이를 위해 본 발명은 기판상에 다수의 퓨즈를 형성하는 단계; 상기 다수의 퓨즈상에 제1 층간절연막을 형성하는 단계; 상기 다수의 퓨즈영역상의 제1 층간절연막이 소정 두께만 남도록 제1 층간절연막을 선택적으로 제거하여 퓨즈박스를 형성하는 단계; 결함셀을 구제하기 위해 상기 다수의 퓨즈중 선택된 퓨즈를 블로잉하는 단계: 및 상기 블로잉된 퓨즈의 절단면을 밀폐시키기 위해 상기 퓨즈박스에 페시베이션막을 형성하는 단계를 포함하는 반도체 장치를 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도4a 내지 도4e는 본 발명의 바람직한 일실시예에 따른 반도체 제조방법을 나타내는 도면이다.
본 발명의 일실시예에 따른 반도체 제조방법은 먼저, 도4a에 도시된 바와 같이 기판(30)상에 소자분리막(31)을 형성하고, 그 상부에 제1 층간절연막(32)를 형성한다. 여기서 소자분리막(31)은 STI(Shallow trench isolation)형 소자분리막으로 형성한다. 이어서 제1 층간절연막(32)상에 셀영역의 플레이트 전극용 도전막으로 사용되는 폴리실리콘막(33a)과 TiN막(33b)을 퓨즈로 형성한다.
이어서 도4b에 도시된 바와 같이, 퓨즈(33)를 덮을 수 있도록 제2 층간절연막(35)를 형성한다.
이어서 도4c에 도시된 바와 같이, 퓨즈(33)가 형성된 영역의 상부에 형성된 제2 층간절연막(35)를 선택적으로 제거하여 퓨즈박스(36)를 형성한다. 여기서 퓨즈상부에 제2 층간절연막(35)는 3000 ~ 5000Å 남도록 한다.
이어서 도4d에 도시된 바와 같이, 리페어 공정시에 결함셀을 구제하기 위하여 해당되는 퓨즈에 레이저를 조사하여 전달시킨다. 도4d의 우측에 도시된 도면을참조하여 살펴보면, 레이저 조사로 인하여 해당되는 퓨즈가 블로잉(blowing)되어 TiN막(32)이 노출되어 있다.
이어서 도4e에 도시된 바와 같이, 노출된 TiN막(32)으로 인한 수분침투를 방지하기 위한 페시베이션막(37)으로 실리콘질화막을 형성한다.
따라서 본 실시예에서와 같이 리페어 공정후에 퓨즈박스영역에 페시베이션막(37)을 형성함으로써 후속 공정이 수분 또는 산소분위기에서 진행되어도 블로잉된 퓨즈의 단면이 노출되지 않아서 산소 또는 수분등으로 부터 퓨즈를 보호할 수 있다.
여기서 제1 및 제2 층간절연막(32,35,37)은 USG(Undoped-Silicate Glass), PSG(Phospho-Silicate Glass), BPSG(Boro-Phospho-Silicate Glass), HDP(High density Plasma) 산화막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(high densigy plasma)를 이용한 산화막등을 사용하거나 열적 산화막(Thermal Oxide; 퍼니스에서 600~1,100℃사이의 고온으로 실리콘 기판을 산화시켜 형성하는 막)으로 형성할 수 있다. 또한 제1 및 제2 퓨즈용 도전막(33,36)는 폴리실리콘막 또는 금속배선을 이용하여 형성한다.
통상 반도체 장치에서는 모든 구조물을 형성한 후에 형성된 구조물을 보호하기 위한 페시베이션막을 실리콘질화막등으로 최상층에 형성하게 된다. 그러나 퓨즈영역에서는 리페어공정을 위해서 퓨즈위 일정정도의 두께의 층간절연막만을 남기고나머지는 제거해야 한다. 따라서 페시베이션막이 반도체 제조공정중에 퓨즈의 상부에 형성되었다 하더라도 퓨즈박스를 형성하는 공정에서 퓨즈영역에는 제거가 된다.
이 상태로 리페어 공정 및 그 후속공정을 진행하게 되면 블로잉된 퓨즈로 인해 노출되는 퓨즈의 단면을 통해 수분 또는 산소가 침투하여 여러 문제를 발생시켰다. 그러나 본 발명에서 제안한 페시베이션막 형성공정을 리페어 공정후에 추가함으로써 퓨즈의 단면을 통해 수분 또는 산소의 침투를 방지할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명에 의해 제조된 반도체 장치는 리페어 공정과 그 후속 공정을 진행한 할 때에 퓨즈로 산소 및 수분이 침투하는 것이 방지되어, 퓨즈의 산화 및 수분침투로 인한 크랙이 생기지 않아서 반도체 제조 공정의 신뢰성을 향상시킬 수 있다.ㄴ

Claims (4)

  1. 기판상에 다수의 퓨즈를 형성하는 단계;
    상기 다수의 퓨즈상에 제1 층간절연막을 형성하는 단계;
    상기 다수의 퓨즈영역상의 제1 층간절연막이 소정 두께만 남도록 제1 층간절연막을 선택적으로 제거하여 퓨즈박스를 형성하는 단계;
    결함셀을 구제하기 위해 상기 다수의 퓨즈중 선택된 퓨즈를 블로잉하는 단계: 및
    상기 블로잉된 퓨즈의 절단면을 밀폐시키기 위해 상기 퓨즈박스에 페시베이션막을 형성하는 단계
    를 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    다수의 퓨즈는 금속막을 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항
    상기 페시베이션막은 실리콘질화막을 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제1 층간절연막은
    HDP막, USG막, BPSG막, PSG막 또는 HLD막중에서 선택된 하나인 것을 특징으로 하는 반도체 장치의 제조방법.
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* Cited by examiner, † Cited by third party
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KR20220040299A (ko) * 2020-09-23 2022-03-30 주식회사 유라코퍼레이션 연성 인쇄 회로 기판의 설치 구조
KR20220040300A (ko) * 2020-09-23 2022-03-30 주식회사 유라코퍼레이션 연성 인쇄 회로 기판 및 그의 제조 방법

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