KR100483540B1 - 씨모스 이미지센서의 리던던시 모듈 및 그 제조방법 - Google Patents
씨모스 이미지센서의 리던던시 모듈 및 그 제조방법 Download PDFInfo
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Abstract
본 발명은 면적증가를 야기시키는 것 없이 리페어 패일을 효과적으로 방지하여 리페어 효율 향상 및 고집적화를 용이하게 달성할 수 있는 CMOS 이미지센서의 리던던시 모듈 및 그 제조방법을 제공한다.
본 발명은 접속라인에 의해 서로 접속되고 소정간격으로 이격되어 배치된 제 1 내지 제 4 퓨즈패턴; 제 1 퓨즈패턴을 오픈시키는 퓨즈창; 및 제 1 퓨즈패턴과 인접한 제 2 퓨즈패턴에 접속된 보정용 퓨즈패턴을 포함하는 CMOS 이미지센서의 리던던시 모듈에 의해 달성될 수 있다. 여기서, 보정용 퓨즈패턴은 액티브 영역 상부에 형성된 금속-샐리사이드막으로 이루어진다.
Description
본 발명은 CMOS 이미지센서의 리던던시 모듈 및 그 제조방법에 관한 것으로, 특히 리페어 패일(rapair fail) 보정이 가능한 CMOS 이미지센서의 리던던시 모듈 및 그 제조방법에 관한 것이다.
일반적으로, CMOS(Complementary Metal Oxide Semiconductor) 이미지센서 (image sensor)는 광학영상(optical image)을 전기적 신호로 변환시키는 반도체 소자로서, 빛을 감지하는 광감지 부분과 감지된 빛을 전기적 신호로 처리하여 데이터화하는 로직회로 부분으로 구성되어 있으며, CMOS 기술을 이용하여 화소 수만큼 MOS 트랜지스터를 만들고 이것을 이용하여 차례차례 출력을 검출하는 스위칭 방식을 채용한다. 또한, 광감도를 높이기 위하여 전체 이미지센서 소자에서 광감지 부분의 면적이 차지하는 비율(fill factor)을 크게 하려는 노력을 진행하고 있으나, 근본적으로 로직회로 부분을 제거할 수 없기 때문에 제한된 면적하에서 이러한 노력에는 한계가 있다. 따라서, 광감도를 높이기 위하여 광감지 부분 이외의 영역으로 입사하는 빛의 경로를 변경하여 광감지 부분으로 모아주는 집광기술이 등장하였는데, 이 기술이 바로 마이크로 렌즈 형성 기술이다. 또한, 칼라 이미지를 구현하기 위한 이미지센서는 외부로부터의 빛을 받아 광전하를 생성 및 축적하는 광감지부분 상부에 칼러필터가 어레이되어 있으며, 이러한 칼라 필터 어레이(CFA : Color Filter Array)는 일반적으로 레드(Red), 그린(Green) 및 블루(Blue)의 3가지 칼라필터로 이루어진다.
또한, CMOS 이미지센서의 화소수가 증가함에 따라 제조공정상의 문제로 인해 불량화소(defect pixel)의 발생도 증가하게 되므로 CMOS 이미지센서에도 리페어(repair)를 위한 퓨즈(fuse)를 구비한 리던던시 모듈(redundancy module)을 탑재하여 불량화소를 보상해주고 있다.
도 1 및 도 2는 종래의 CMOS 이미지센서의 리던던시 모듈을 나타낸 도면으로서, 도 1 및 도 2에 나타낸 바와 같이, 기판(10)에 형성된 필드산화막(11) 상부에 제 1 내지 제 4 퓨즈패턴(12A∼12D)이 소정간격으로 이격되어 배치되어 있고, 제 1 내지 제 4 퓨즈패턴(12A∼12D)은 접속라인(20)에 의해 서로 접속되면서 보호막(13)에 의해 덮여있고, 제 1 퓨즈패턴(12A)만이 퓨즈창(W1)을 통하여 오픈되어 있다.
여기서, 퓨즈창(W1)은 레이저 리페어를 위하여 패드(미도시) 오픈 공정시 동시에 보호막(13)을 식각하여 형성하는데, 이때 반응성이온(reactive ion)의 굴절 내지는 반사에 의해 도 2에서와 같이 퓨즈창(W1)의 측벽손상이 야기되어, 제 1 퓨즈패턴(12A)과 인접한 제 2 퓨즈패턴(12B)까지 오픈된다. 이에 따라, 리페어를 위한 제 1 퓨즈패턴(12A)의 절단시 제 2 퓨즈패턴(12B)까지 절단되어 리페어 패일을 유발함으로써, 결국 CMOS 이미지센서의 리페어 효율을 저하시키게 된다.
따라서, 이러한 리페어 패일을 방지하기 위해서는 퓨즈패턴들 사이의 간격 및 퓨즈창 크기 등을 증가시켜야 하나, 이 경우 리던던시 모듈의 면적을 증가시키기 때문에 CMOS 이미지센서의 고집적화에 대응하기가 어렵게 된다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 면적증가를 야기시키는 것 없이 리페어 패일을 효과적으로 방지하여 리페어 효율 향상 및 고집적화를 용이하게 달성할 수 있는 CMOS 이미지센서의 리던던시 모듈 및 그 제조방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상기의 본 발명의 목적은 접속라인에 의해 서로 접속되고 소정간격으로 이격되어 배치된 제 1 내지 제 4 퓨즈패턴; 제 1 퓨즈패턴을 오픈시키는 퓨즈창; 및 제 1 퓨즈패턴과 인접한 제 2 퓨즈패턴에 접속된 보정용 퓨즈패턴을 포함하는 CMOS 이미지센서의 리던던시 모듈에 의해 달성될 수 있다.
여기서, 보정용 퓨즈패턴은 액티브 영역 상부에 형성된 금속-샐리사이드막으로 이루어진다.
또한, 상기의 본 발명의 목적은 필드산화막에 의해 액티브 영역이 정의된 반도체 기판 상에 게이트 절연막을 형성하는 제 1 단계; 게이트 절연막 상부에 소정 간격으로 이격된 제 1 내지 제 4 퓨즈패턴을 형성하되, 제 1, 제 3 및 제 4 퓨즈패턴은 필드산화막 상부에 형성하고, 제 1 퓨즈패턴과 인접한 상기 제 2 퓨즈패턴은 필드산화막과 액티브 영역에 걸쳐서 형성하는 제 2 단계; 제 1 내지 제 4 퓨즈패턴 측벽에 스페이서를 형성하는 제 3 단계; 제 1 내지 제 4 퓨즈패턴 상부에 제 1 내지 제 4 금속-샐리사이드막을 형성함과 동시에 액티브 영역 상부에 제 5 금속-샐리사이드막으로 이루어진 보정용 퓨즈패턴을 형성하는 제 4 단계; 및 제 2 퓨즈패턴과 보정용 퓨즈패턴을 연결시키는 제 5 단계를 포함하는 CMOS 이미지센서의 리던던시 모듈 제조방법에 의해 달성될 수 있다.
또한, 제 4 단계와 상기 제 5 단계 사이에 보정용 퓨즈패턴을 덮도록 캡핑층을 형성하는 단계를 포함하고, 제 5 단계는 기판 전면 상에 절연막을 형성하는 단계; 절연막 및 캡핑층을 순차적으로 식각하여 제 2 퓨즈패턴 상의 제 2 금속-샐리사이드막과 보정용 퓨즈패턴의 일부를 각각 노출시키는 콘택홀을 형성하는 단계; 및 콘택홀에 배선용 금속막을 증착한 후 패터닝하여 배선을 형성하는 단계를 포함한다. 또한, 제 5 단계는 부팅콘택에 의한 배선형성 공정으로 수행하거나, 선택적 샐리사이드 공정에 의해 제 2 퓨즈패턴과 보정용 퓨즈패턴 사이에 금속-샐리사이드막 브리징을 형성하는 공정으로 수행한다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 3은 본 발명의 실시예에 따른 CMOS 이미지센서의 리던던시 모듈을 나타낸 도면으로서, 도 3에 나타낸 바와 같이, 접속라인(40)에 의해 서로 접속된 제 1 내지 제 4 퓨즈패턴(32A∼32D)이 소정간격으로 이격되어 배치되고, 리페어를 위하여 제 1 퓨즈패턴(32A)만이 퓨즈창(W2)을 통하여 오픈되어 있으며, 제 1 퓨즈패턴 (32A)과 인접한 제 2 퓨즈패턴(32B)에는 보정용 퓨즈패턴(35E)이 접속되어 있다. 여기서, 보정용 퓨즈패턴(35E)은 실리콘 기판의 액티브영역 상부에 형성된 금속-샐리사이드(Salicide; Self-Aligned Silicide)막으로 이루어진다. 즉, 보정용 퓨즈패턴(35E)은 제 1 퓨즈패턴(42A)을 오픈시키는 퓨즈창(W2)의 형성시 인접한 제 2 퓨즈패턴(32B)이 오픈되어 레이저 리페어시 제 2 퓨즈패턴(32B)이 절단되는 경우에도 배선기능이 유효하도록 하여 리페어 패일을 보상하는 역할을 수행한다.
이러한 구성의 리던던시 모듈의 제조방법을 도 4a 내지 도 4c를 참조하여 설명한다.
도 4a를 참조하면, 필드산화막(31)에 의해 액티브 영역이 정의된 반도체 기판(30) 상에 게이트 절연막(33)을 형성하고, 게이트 절연막(33) 상부에 폴리실리콘막을 증착하고 패터닝하여 소정 간격으로 이격된 제 1 내지 제 4 퓨즈패턴 (32A∼32D)을 형성한다. 이때, 제 2 퓨즈패턴(32B)은 필드산화막(31)과 액티브 영역에 걸쳐서 형성하고, 다른 퓨즈패턴들(32A, 32C, 32D)은 필드산화막(31) 상부에 형성한다. 그 다음, 제 1 내지 제 4 퓨즈패턴(32A∼32D) 측벽에 질화막 스페이서 (34)를 형성한다.
도 4b를 참조하면, 샐리사이드 공정에 의해 제 1 내지 제 4 퓨즈패턴 (32A∼32D) 상부에 제 1 내지 제 4 금속-샐리사이드막(35A∼35D)을 형성함과 동시에 액티브 영역 상부에 제 5 금속-샐리사이드막으로 이루어진 보정용 퓨즈패턴 (35E)을 형성한다. 여기서, 금속은 코발트(Co) 또는 티타늄(Ti)으로 이루어진다. 즉, 폴리실리콘막에 고농도 N형 불순물이 도핑된 경우, 금속-샐리사이드막에 의해 보정용 퓨즈패턴(35E)과 제 1 내지 제 4 퓨즈패턴(32A∼32D)의 저항이 약 7Ω/□ 정도로 거의 동일하기 때문에 보정용 퓨즈패턴(32E)이 퓨즈패턴과 동일한 배선기능을 수행할 수 있게 된다. 그 다음, 기판 전면 상에 질화막을 증착하고 퓨즈용 마스크를 이용하여 제 2 및 제 3 퓨즈패턴(32B, 32C) 사이에만 남도록 패터닝하여 보정용 퓨즈패턴(35E)을 덮는 캡핑층(36)을 형성한다. 여기서, 캡핑층(36)은 패드오픈을 위한 오버식각시 보정용 퓨즈패턴(35E)이 식각되는 것을 방지한다.
도 4c를 참조하면, 기판 전면 상에 절연막(37)을 형성하고, 제 2 퓨즈패턴 (32B) 상의 금속-샐리사이드막(35B) 및 보정용 퓨즈패턴(35E)의 일부가 각각 노출되도록 절연막(37)과 캡핑층(36)을 순차적으로 식각하여 콘택홀을 형성한 후, 콘택홀에 배리어금속막(38) 및 배선용 금속막(39)을 순차적으로 증착한 후 패터닝하여 제 2 퓨즈패턴(32B)과 보정용 퓨즈패턴(35E)을 연결하는 배선(100A)을 형성한다. 그 후, 도시되지는 않았지만, 제 1 퓨즈패턴(32A)을 오픈시키는 퓨즈창(W)을 형성하고 리페어를 수행한다. 이때, 제 1 퓨즈패턴(32A)과 이웃하는 제 2 퓨즈패턴 (32B)이 절단되면 보정용 퓨즈패턴(35E)이 제 2 퓨즈패턴(32B)과 동일한 배선기능을 수행하기 때문에 리페어 패일이 보상될 수 있게 된다.
상기 실시예에 의하면, 퓨즈창을 통하여 오픈되는 제 1 퓨즈패턴과 인접한 제 2 퓨즈패턴에 보정용 퓨즈패턴을 연결시켜 리페이시 원치않게 제 2 퓨즈패턴이 절단되는 경우 보정용 퓨즈패턴이 제 2 퓨즈패턴과 동일한 배선기능을 수행하도록 하여 리페어 패일을 보상함으로써 리페어 효율을 향상시킬 수 있게 된다. 또한, 이러한 보정용 퓨즈패턴을 퓨즈패턴 사이의 액티브 영역 상부에 형성된 금속-샐리사이드막으로 구성하기 때문에 리던던시 모듈의 면적을 증가시킬 필요가 없으므로 CMOS 이미지센서의 고집적화에 용이하게 대응하는 것이 가능해진다.
한편, 상기 실시예와는 달리 제 2 퓨즈패턴(32B)과 보정용 퓨즈패턴(35E)을 도 5에 도시된 바와 같이 부팅콘택(butting contact)에 의한 배선(100B)으로 서로 연결시키거나, 도 6에 도시된 바와 같이, 선택적 샐리사이드 공정에 의해 제 2 퓨즈패턴(32B)과 보정용 퓨즈패턴(35E) 사이에 금속-샐리사이드막 브리징(bridging; 35F)을 형성하여 이들을 연결시키는 것도 가능하다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 퓨즈창을 통하여 오픈되는 제 1 퓨즈패턴과 인접한 제 2 퓨즈패턴에 액티브 영역 상부에 형성된 금속-샐리사이드막으로 이루어진 보정용 퓨즈패턴을 연결시킴으로써 면적증가를 야기시키는 것 없이 리페어 패일을 효과적으로 방지할 수 있으므로 리페어 효율 향상 및 고집적화를 용이하게 달성할 수 있다.
도 1은 종래의 CMOS 이미지센서의 리던던시 모듈을 나타낸 도면.
도 2는 종래의 CMOS 이미지센서의 리던던시 모듈의 단면도.
도 3은 본 발명의 실시예에 따른 CMOS 이미지센서의 리던던시 모듈을 나타낸 도면.
도 4a 내지 도 4c는 본 발명의 실시예에 따른 CMOS 이미지센서의 리던던시 모듈 제조방법을 설명하기 위한 단면도.
도 5는 본 발명의 다른 실시예에 따른 CMOS 이미지센서의 리던던시 모듈을 나타낸 단면도.
도 6은 본 발명의 또 다른 실시예에 따른 CMOS 이미지센서의 리던던시 모듈을 나타낸 단면도.
※도면의 주요부분에 대한 부호의 설명
30 : 반도체 기판 31 : 필드산화막
32A, 32B, 32C, 32D : 제 1 내지 제 4 퓨즈패턴
33 : 게이트 절연막 34 : 스페이서
35A, 35B, 35C, 35D : 제 1 내지 제 4 금속샐리사이드막
35E : 보정용 퓨즈패턴 35F : 금속-샐리사이드막 브리징
36 : 캡핑층 37 : 절연막
38 : 배리어금속막 39 : 배선용 금속막
100A, 100B : 배선 40 : 접속라인
W2 : 퓨즈창
Claims (8)
- 접속라인에 의해 서로 접속되고 소정간격으로 이격되어 배치된 제 1 내지 제 4 퓨즈패턴;상기 제 1 퓨즈패턴을 오픈시키는 퓨즈창; 및상기 제 1 퓨즈패턴과 인접한 상기 제 2 퓨즈패턴에 접속된 보정용 퓨즈패턴을 포함하는 CMOS 이미지센서의 리던던시 모듈.
- 제 1 항에 있어서,상기 보정용 퓨즈패턴은 액티브 영역 상부에 형성된 금속-샐리사이드막으로 이루어진 것을 특징으로 하는 CMOS 이미지센서의 리던던시 모듈.
- 필드산화막에 의해 액티브 영역이 정의된 반도체 기판 상에 게이트 절연막을 형성하는 제 1 단계;상기 게이트 절연막 상부에 소정 간격으로 이격된 제 1 내지 제 4 퓨즈패턴을 형성하되, 상기 제 1, 제 3 및 제 4 퓨즈패턴은 상기 필드산화막 상부에 형성하고, 상기 제 1 퓨즈패턴과 인접한 상기 제 2 퓨즈패턴은 상기 필드산화막과 액티브 영역에 걸쳐서 형성하는 제 2 단계;상기 제 1 내지 제 4 퓨즈패턴 측벽에 스페이서를 형성하는 제 3 단계;상기 제 1 내지 제 4 퓨즈패턴 상부에 제 1 내지 제 4 금속-샐리사이드막을 형성함과 동시에 상기 액티브 영역 상부에 제 5 금속-샐리사이드막으로 이루어진 보정용 퓨즈패턴을 형성하는 제 4 단계; 및상기 제 2 퓨즈패턴과 상기 보정용 퓨즈패턴을 연결시키는 제 5 단계를 포함하는 CMOS 이미지센서의 리던던시 모듈 제조방법.
- 제 3 항에 있어서,상기 제 4 단계와 상기 제 5 단계 사이에 상기 보정용 퓨즈패턴을 덮도록 캡핑층을 형성하는 단계를 포함하는 CMOS 이미지센서의 리던던시 모듈 제조방법.
- 제 4 항에 있어서,상기 캡핑층은 질화막으로 이루어진 것을 특징으로 하는 CMOS 이미지센서의 리던던시 모듈 제조방법.
- 제 4 항 또는 제 5 항에 있어서,상기 제 5 단계는 상기 기판 전면 상에 절연막을 형성하는 단계;상기 절연막 및 캡핑층을 순차적으로 식각하여 상기 제 2 퓨즈패턴 상의 제 2 금속-샐리사이드막과 상기 보정용 퓨즈패턴의 일부를 각각 노출시키는 콘택홀을 형성하는 단계; 및상기 콘택홀에 배선용 금속막을 증착한 후 패터닝하여 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 CMOS 이미지센서의 리던던시 모듈 제조방법.
- 제 4 항 또는 제 5 항에 잇어서,상기 제 5 단계는 부팅콘택에 의한 배선형성으로 수행하는 것을 특징으로 하는 CMOS 이미지센서의 리던던시 모듈 제조방법.
- 제 3 항에 있어서,상기 제 5 단계는 선택적 샐리사이드 공정에 의해 상기 제 2 퓨즈패턴과 상기 보정용 퓨즈패턴 사이에 금속-샐리사이드막 브리징을 형성하는 공정으로 수행하는 것을 특징으로 하는 CMOS 이미지센서의 리던던시 모듈 제조방법.
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| KR10-2003-0026936A KR100483540B1 (ko) | 2003-04-29 | 2003-04-29 | 씨모스 이미지센서의 리던던시 모듈 및 그 제조방법 |
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Family Applications (1)
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| KR19990085774A (ko) * | 1998-05-21 | 1999-12-15 | 윤종용 | 퓨즈노출용 윈도우를 구비하는 반도체소자 및 그 제조방법 |
| KR20000051280A (ko) * | 1999-01-20 | 2000-08-16 | 김영환 | 반도체장치의 퓨즈 형성방법 |
| JP2001035185A (ja) * | 1999-07-16 | 2001-02-09 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR20040059821A (ko) * | 2002-12-30 | 2004-07-06 | 주식회사 하이닉스반도체 | 반도체 장치의 제조방법 |
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2003
- 2003-04-29 KR KR10-2003-0026936A patent/KR100483540B1/ko not_active IP Right Cessation
Patent Citations (4)
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|---|---|---|---|---|
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