JP2001035185A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 不良アドレスを記憶するプログラム素子に欠
陥が生じた場合においても、冗長救済を正常に実行する
ことが可能な半導体記憶装置の構成を提供する。 【解決手段】 アドレス置換判定回路１００は、予備メ
モリセルを活性化するスペアイネーブル信号ＳＥを出力
するノード１１０と、アドレスデコード信号ＡＤ０〜Ａ
Ｄｎの各ビットにそれぞれ対応して設けられる正規ヒュ
ーズ１２０−１〜１２０−ｎと、欠陥が生じた正規ヒュ
ーズを置換するためのスペアヒューズ１５０を含む。ス
ペアヒューズ１５０と接地配線１１３との間には、判定
トランジスタ２３０が接続される。判定トランジスタ２
３０のゲートには、アドレス設定ヒューズ２２５−１〜
２２５−ｎのいずれかを介して、アドレスデコード信号
ＡＤ０〜ＡＤｎのうちの選択的かつ不揮発的に指定され
た１ビットの信号が伝達される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関し、より特定的には、欠陥が生じたメモリセルを救
済する冗長回路を有する半導体記憶装置に関する。

【０００２】

【従来の技術】メモリセルアレイ中に、予備メモリセル
を設けておき、欠陥によって不良になったメモリセル
を、メモリセル単位あるいは行および列単位で予備メモ
リセルによって置換して救済する、いわゆる冗長救済技
術が広く用いられている。

【０００３】冗長救済技術においては、ウエハテスト時
に判明した不良メモリセルのアドレスを内部回路に不揮
発的に記憶しておき、実際の使用時に入力されるアドレ
ス信号と、内部回路に記憶された不良アドレスとの間で
一致比較を実行し、不良メモリセルを選択するアドレス
信号が入力された場合には、予備メモリセルに選択を切
換える。

【０００４】図５は、冗長救済方式に用いられる従来の
技術のアドレス置換判定回路５００の構成を示す回路図
である。

【０００５】図５を参照して、アドレス置換判定回路５
００は、予備メモリセルあるいは予備ラインごとに設け
られ、メモリセルあるいはラインを選択するためのｎビ
ット（ｎ：自然数）のアドレスデコード信号ＡＤ０〜Ａ
Ｄｎと、記憶された不良アドレスとが一致した場合に、
スペア活性化信号ＳＥＤを活性化（Ｈレベル）し、ノー
マル活性化信号ＮＲＥを非活性化（Ｌレベル）する回路
である。

【０００６】アドレス置換判定回路５００は、スペアイ
ネーブル信号ＳＥを出力するノード５１０と、ノーマル
活性化信号ＮＲＥを出力するノード５１５と、ノード５
１０の電圧レベルを反転してノード５１５に出力するイ
ンバータＩＶ１０と、ノード５１０の電圧レベルを反転
してスペア活性化信号ＳＥＤを出力するインバータＩＶ
１１とを備える。

【０００７】アドレス置換判定回路５００は、さらに、
ノード５１０と接地配線５１３との間に接続される電気
ヒューズ５２０−１〜５２０−ｎと、判定トランジスタ
５３０−１〜５３０−ｎとを備える。

【０００８】電気ヒューズ５２０−１〜５２０−ｎは、
アドレスデコード信号ＡＤ０〜ＡＤｎの各ビットに対応
してそれぞれ設けられる。同様に、判定トランジスタ５
３０−１〜５３０−ｎは、電気ヒューズ５２０−１〜５
２０−ｎと接地配線５１３の間に各々設けられる。判定
トランジスタ５３０−１〜５３０−ｎのゲートには、ア
ドレスデコード信号の各ビットＡＤ０〜ＡＤｎがそれぞ
れ与えられる。また、配線間の接続は、配線間コンタク
ト５４０を通じて行なわれる。

【０００９】アドレス置換判定回路５００は、さらに、
ゲートにスペアプリチャージ信号／ＳＰＲＥを受けて電
源配線５１１と内部ノード５１０とを電気的に結合する
ために設けられるプリチャージトランジスタ５７０と、
ノード５１５の電圧レベルがＬレベルである場合に電源
配線５１１と内部ノード５１０とを電気的に結合するた
めに設けられるラッチトランジスタ５７５とを備える。

【００１０】まず、アドレス信号が伝達される前のスタ
ンバイ状態においては、スペアプリチャージ信号／ＳＰ
ＲＥが活性化（Ｌレベル）されているので、トランジス
タ５７０のオンにより、スペアイネーブル信号ＳＥはＨ
レベルとされ、ノーマル活性化信号ＮＲＥも非活性状態
（Ｌレベル）とされる。

【００１１】アドレス選択の開始に先立って、スペアプ
リチャージ信号／ＳＰＲＥが非活性化（Ｈレベル）され
て、ノード５１０と電源配線５１１とは切り離される。
アドレス選択が実行されると、外部から入力されたアド
レス信号に応じて設定されるアドレスデコード信号ＡＤ
０〜ＡＤｎが伝達される。

【００１２】正規メモリセルアレイ中に欠陥メモリセル
が存在する場合には、電気ヒューズ５２０−１〜５２０
−ｎを外部から電気的入力によって切断することによ
り、欠陥メモリセルのアドレスである不良アドレスを不
揮発的に記憶することができる。具体的には、不良アド
レスに対応してＨレベルに設定されるアドレスデコード
信号の各ビットに対応するヒューズが切断される。

【００１３】このような構成とすることにより、欠陥メ
モリセルが存在しない場合、すなわち予備メモリセルの
活性化を必要としない場合においては、電気ヒューズに
カットが施されていないので、判定トランジスタ５３０
−１〜５３０−ｎのいずれかがオンすることにより、未
切断のヒューズを介して内部ノード５１０の電圧レベル
がＬレベル（接地電位ＧＮＤ）に変化する。

【００１４】一方、電気ヒューズが不良アドレスを記憶
するために切断されており、その不良アドレスに対応す
るアドレスが選択された場合には、判定トランジスタ５
３０−１〜５３０−ｎの一部がアドレスデコード信号Ａ
Ｄ０〜ＡＤｎに対応してオンした場合においても、オン
した判定トランジスタとノード５１０との間に配置され
る電気ヒューズが切断されているため、ノード５１０と
接地配線５１３とは接続されない。よって、スペアイネ
ーブル信号ＳＥは、プリチャージ状態のままＨレベルに
維持される。これに応じて、ノーマル活性化信号ＮＲＥ
は非活性化（Ｌレベル）され、スペア活性化信号ＳＥＤ
は活性化（Ｈレベル）される。

【００１５】このように、アドレス置換判定回路５００
は、記憶する不良アドレスと入力されたアドレス信号と
の間で一致判定を実行し、両者が一致した場合には、ス
ペアメモリセルの活性化を指示することができる。

【００１６】

【発明が解決しようとする課題】しかしながら、アドレ
ス置換判定回路５００においては、ウエハプロセスのパ
ターン欠陥や、配線間コンタクト５４０における高抵抗
異常、あるいは電気ヒューズが最初から切断状態となっ
ている等のトラブルの発生によって、アドレスデコード
信号の信号レベルに関わらずノード５１０と接地配線５
１３との間に電流経路が形成されない場合には、切断す
る必要のない電気ヒューズに対しても、ヒューズカット
を施したのと同様の状態が生じてしまう。この場合に
は、アドレスデコード信号の信号レベルに関わらず、内
部ノード５１０の電圧レベルがＬレベルに設定されなく
なってしまい、冗長救済が必要でないケースにおいて
も、スペア活性化信号を活性化してしまうケースが発生
する。したがって、正常な置換が行なえなかったり、正
規メモリセルとスペアメモリセルとが同時に重複して選
択されるなどの不良が生じてしまうおそれがある。

【００１７】たとえば、図５中に示す配線間コンタクト
５４０の一部が未開口となってしまった場合には、不良
アドレスと一致しないアドレスデコード信号が入力され
たときでも、スペアイネーブル信号ＳＥを活性化（Ｌレ
ベル）することができくなりスペアセルを選択してしま
う。このとき、正規メモリセルと予備メモリセルとの間
で期待値が逆データであれば、データ破壊を生じてしま
う。

【００１８】このような不良のために、ウエハテストに
おける救済率が低下して、製品歩留まりが低下したり、
完成品における最終検査テストにおいて、不良が発見さ
れるといったような問題点が生じてしまう。

【００１９】この発明は、このような問題点を解決する
ためになされたものであって、アドレス置換判定回路内
に、ヒューズ異常や配線間コンタクト異常といった不具
合が生じた場合においても、不良アドレスと入力アドレ
ス信号との間の一致比較を正常に行ない、冗長救済動作
を正常に実行することが可能な半導体記憶装置の構成を
提供するものである。

【００２０】

【課題を解決するための手段】請求項１記載の半導体記
憶装置は、アドレス信号に応答して、データ信号の授受
を行なう半導体記憶装置であって、行列状に配置される
正規メモリセルを有する正規メモリセルアレイと、正規
メモリセルアレイに生じた不良メモリセルを救済するた
めの冗長回路と、アドレス信号によって不良メモリセル
が選択された場合に、冗長回路を活性化するアドレス判
定回路とを備え、アドレス判定回路は、不良メモリセル
に対応するアドレス信号を不揮発的に記憶するための複
数のアドレスプログラム回路と、欠陥が生じたアドレス
プログラム回路を置換するために設けられるスペアプロ
グラム回路とを含む。

【００２１】請求項２記載の半導体記憶装置は、請求項
１記載の半導体記憶装置であって、各正規メモリセル
は、アドレス信号に応じて生成される複数ビットを有す
る内部アドレス信号に応じて選択され、アドレスプログ
ラム回路は、内部アドレス信号の各ビットごとに設けら
れ、アドレス判定回路は、各アドレスプログラム回路お
よびスペアプログラム回路と電気的に結合する出力ノー
ドと、出力ノードを第１の電圧にプリチャージするプリ
チャージ回路と、アドレスプログラム回路ごとに設けら
れる第１のスイッチ回路とをさらに含み、各第１のスイ
ッチ回路は、内部アドレス信号のうちの対応するそれぞ
れのビットの信号レベルに応じて、対応するアドレスプ
ログラム回路と第２の電圧とを電気的に結合し、アドレ
ス判定回路は、さらに、スペアプログラム回路と第２の
電圧との間に設けられ、内部アドレス信号のビットのう
ち、選択的かつ不揮発的に指定された１ビットの信号レ
ベルに応じて、スペアプログラム回路と第２の電圧とを
電気的に結合する第２のスイッチ回路を含み、冗長回路
は、出力ノードの電圧レベルに応じて活性化される。

【００２２】請求項３記載の半導体記憶装置は、請求項
２記載の半導体記憶装置であって、内部アドレス信号
は、Ｍビットを有し、半導体記憶装置は、さらに、内部
アドレス信号の各ビットをそれぞれ伝達するＭ本の内部
アドレス伝達線を備え、第２のスイッチ回路は、スペア
プログラム回路と第２の電圧とを電気的に結合するため
に設けられるトランジスタと、トランジスタのゲートと
Ｍ本の内部アドレス伝達線の各々との間に設けられるＭ
個の電気ヒューズ素子を有する。

【００２３】請求項４記載の半導体記憶装置は、請求項
１記載の半導体記憶装置であって、各複数のアドレスプ
ログラム回路およびスペアプログラム回路は、外部から
印加される電気信号によって切断される電気ヒューズ素
子を有する。

【００２４】請求項５記載の半導体記憶装置は、請求項
１記載の半導体記憶装置であって、アドレス判定回路
は、出力ノードと電気的に結合され、外部から出力ノー
ドの電圧レベルを監視することが可能な監視用パッドを
さらに含む。

【００２５】請求項６記載の半導体記憶装置は、請求項
２記載の半導体記憶装置であって、アドレス判定回路
は、アドレスプログラム回路およびスペアプログラム回
路の各々と内部ノードおよび第２の電圧のいずれか一方
との間に、電気的に結合されるテストスイッチ回路をさ
らに含み、各テストスイッチ回路は、対応するテスト制
御信号によってオンオフすることが可能である。

【００２６】請求項７記載の半導体記憶装置は、請求項
６記載の半導体記憶装置であって、テスト制御信号は、
通常時には各テストスイッチ回路をオンし、テスト時に
は必要に応じてテストスイッチ回路のうちの少なくとも
一つをオフする。

【００２７】

【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳しく説明する。なお、図中
における同一符号は同一または相当部分を示す。

【００２８】［実施の形態１］図１は、本発明の実施の
形態１の半導体記憶装置１０００の構成を示す概略ブロ
ック図である。

【００２９】図１を参照して、半導体記憶装置１０００
は、アドレス信号Ａ０〜Ａｉ（ｉ：自然数）を受けるア
ドレス入力端子１０と、ロウアドレスストローブ信号／
ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳおよび
ライトイネーブル信号／ＷＥ等の制御信号を受ける制御
信号入力端子１２と、入出力データを授受するデータ入
出力端子１４とを備える。

【００３０】半導体記憶装置１０００はさらに、制御信
号入力端子１２制御信号を受けて、半導体記憶装置１０
００内部の動作を制御する内部制御信号を発生する制御
回路２０と、行列状に配置された複数のメモリセルを有
するメモリセルアレイ６０とを備える。メモリセルアレ
イ６０は、メモリセルの各行ごとに設けられるワード線
ＷＬと、メモリセルの各列ごとに設けられるビット線Ｂ
Ｌとを含む。

【００３１】メモリセルアレイ６０は、正規メモリセル
を有する正規メモリセルアレイ７０と、正規メモリセル
に生じた欠陥を置換するために設けられる予備メモリセ
ルアレイ７５とを備える。

【００３２】半導体記憶装置１０００は、さらに、正規
メモリセルの行を選択的に活性化する行デコーダ４０
と、正規メモリセルの列を選択的に活性化する列デコー
ダ５０とを備える。アドレスバッファ２０は、アドレス
信号入力端子から受けたアドレス信号Ａ０〜Ａｉを行デ
コーダ４０および列デコーダ５０に伝達する。

【００３３】ワード線ＷＬは、行デコーダ４０によって
選択的に活性化される。列デコーダ５０によって選択さ
れた列に対応するビット線のデータは、センスアンプ８
０で増幅されＩ／Ｏ線８５を介して入出力回路９０へ伝
達される。

【００３４】メモリセルから読出されたデータは、入出
力回路９０からデータ入出力端子１４を介して外部に読
出される。入出力データ端子１４から入力された書込デ
ータは、入出力回路９０およびセンスアンプ回路８０を
経て、行デコーダおよび列デコーダによって選択された
メモリセルに書込まれる。

【００３５】半導体記憶装置１０００は、さらに、アド
レス信号によって、正規メモリセルアレイ中の欠陥メモ
リセルが選択された場合に、予備メモリセルを活性化す
るためのアドレス置換判定回路１００を備える。

【００３６】図１においては、予備メモリセルアレイ７
０が、予備行および予備列に分割して配置されており、
アドレス置換判定回路１００は、行デコーダ４０の生成
する行アドレスデコード信号に応じて、予備行を活性化
する必要があるかどうかを判定する行アドレス置換判定
回路１０１と、列デコーダ５０の生成する列アドレスデ
コード信号に応じて、予備列を活性化する必要があるか
どうかを判定する列アドレス置換判定回路１０２とに分
割される構成を示しているが、予備メモリセルの選択
を、行と列とに分割して行なわず、予備メモリセルごと
にアドレスの一致比較を行なう構成とすることも可能で
ある。

【００３７】実施の形態１においては、アドレス置換判
定回路１００内において、不良が発生した場合において
も、アドレス置換判定を正常に行なって、冗長救済を適
切に実行することが可能なアドレス判定置換回路の構成
について説明する。

【００３８】図２は、本発明の実施の形態１のアドレス
置換判定回路１００の構成を示す回路図である。アドレ
ス置換判定回路１００は、予備メモリセルあるいは予備
ラインごとに設けられ、メモリセルあるいはラインを選
択するためのｎビット（ｎ：自然数）のアドレスデコー
ド信号ＡＤ０〜ＡＤｎと、記憶された不良アドレスとが
一致した場合に、スペア活性化信号ＳＥＤを活性化（Ｈ
レベル）し、ノーマル活性化信号ＮＲＥを非活性化（Ｌ
レベル）する回路である。

【００３９】図２を参照して、アドレス置換判定回路１
００は、スペアイネーブル信号ＳＥを出力する内部ノー
ド１１０と、アドレス置換判定に先立って内部ノード１
１０をＨレベル（電源電圧Ｖｃｃ）にプリチャージする
ためのプリチャージトランジスタ１７０と、ノード１１
５の電圧レベルがＬレベルである場合に電圧レベルをラ
ッチするためのラッチトランジスタ１７５とを含む。

【００４０】アドレス置換判定回路１００は、さらに、
内部ノード１１０の電圧レベルを反転してノーマル活性
化信号ＮＲＥを出力するインバータＩＶ１０と、ノード
１１５の電圧レベルを反転してスペア活性化信号ＳＥＤ
を出力するインバータＩＶ１２とを含む。

【００４１】入力されたアドレス信号とアドレス置換判
定回路に記憶された不良アドレスとが一致しない場合に
は、ノーマル活性化信号ＮＲＥが活性化（Ｈレベル）さ
れ、予備メモリセルへのアクセスは実行されない。一
方、入力されたアドレス信号と不良アドレスとが一致す
る場合には、スペア活性化信号ＳＥＤが活性化（Ｈレベ
ル）され、ノーマル活性化信号ＮＲＥは非活性化（Ｌレ
ベル）される。これにより、正規メモリセルにはアクセ
スが行なわれず、これを置換するために予備メモリセル
が選択される。

【００４２】アドレス置換判定回路１００は、アドレス
信号の各ビットに応じて生成されるアドレスデコード信
号ＡＤ０〜ＡＤｎに応じて、不良アドレスとの一致判定
を行なう。

【００４３】アドレス置換判定回路１００は、さらに、
不良アドレスに対応するアドレスデコード信号ＡＤ０〜
ＡＤｎを記憶するための正規ヒューズ素子１２０−１〜
１２０ｎと、正規ヒューズ素子１２０−１〜１２０−ｎ
と接地配線１１３との間に各々接続される判定トランジ
スタ１３１−１〜１３１−ｎを含む。これにより、アド
レス信号に応じて生成されたアドレスデコード信号ＡＤ
０〜ＡＤｎが、記憶された不良アドレスと一致する場合
には、正規ヒューズ素子が切断されていることにより、
ノード１１０の電圧レベルは、プリチャージレベルであ
るＨレベルに維持される。一方、不良アドレスと一致し
ない場合においては、アドレスデコード信号に応じてオ
ンする判定トランジスタと未切断の正規ヒューズとによ
って内部ノード１１０と接地配線１１３との間に電流経
路が形成されることから、内部ノード１１０の電圧レベ
ルはＬレベルに設定され、これに対応してノーマル活性
化信号ＮＲＥが活性化され、予備メモリセルは選択され
ない。

【００４４】アドレス置換判定回路１００は、従来の技
術のアドレス置換判定回路５００と比較して、さらに、
スペアヒューズ１５０および判定回路２２０を備える点
で異なる。

【００４５】スペアヒューズ１５０は、内部ノード１１
０と接地配線１１３との間に接続される。

【００４６】判定回路２２０は、スペアヒューズ１５０
と接地配線１１３との間に接続される判定トランジスタ
２３０と、アドレスデコード信号の各ビットをそれぞれ
伝達する配線１１７−１〜１１７−ｎと判定トランジス
タ２３０のゲートとの間に各々設けられるアドレス設定
ヒューズ２２５−１〜２２５−ｎを有する。

【００４７】これにより、正規ヒューズもしくは配線間
コンタクトの不良や、ウエハプロセスのパターン欠陥等
により、正規ヒューズ１２０−１〜１２０−ｎのいずれ
かに対して、アドレスデコード信号の信号レベルに関わ
らず、内部ノード１１０と接地配線１１３との間に電流
経路が形成されないといったトラブルが生じた場合に、
この電流経路を、スペアヒューズ１５０および判定回路
２２０によって置換して形成することが可能となる。

【００４８】一例として、正規ヒューズ１２０−１に不
良が生じた、あるいはこれに対応する配線間コンタクト
１４０に不良が発生し、アドレスデコード信号ＡＤ０の
信号レベルに関わらず、電気ヒューズ１２０−１を介す
る内部ノード１１０と接地配線１１３との間に電流経路
が形成されなくなった場合を考える。

【００４９】この場合においては、正規ヒューズ１２０
−１を切断するとともに、判定回路２２０内のアドレス
設定ヒューズ２２５−２〜２２５−ｎを切断する。これ
により、スペアヒューズ１５０と判定トランジスタ２３
０と未切断のアドレス設定ヒューズ２２５−１とで形成
される回路によって、アドレスデコード信号ＡＤ０に対
するアドレス一致判定を、正規ヒューズ１２０−１およ
び対応する配線間コンタクトが正常である場合と同様に
実行することが可能である。

【００５０】したがって、アドレス置換判定回路内に、
ヒューズ関連の異常が発生した場合においても、これを
スペアヒューズ回路と置換して救済することが可能とな
るので、入力されたアドレス信号と不良アドレスとのア
ドレス置換判定を正常に実行することができ、冗長救済
動作を正常に機能させることができる。これにより、製
品の救済率を向上し、歩留まりの向上を図ることが可能
となる。

【００５１】［実施の形態２］図３は、本発明の実施の
形態２のアドレス置換判定回路２００の構成を示す回路
図である。

【００５２】図３を参照して、アドレス置換判定回路２
００は、実施の形態１のアドレス置換判定回路１００と
比較して、内部ノード１１０に接続されたモニタパッド
１６０をさらに備える点で異なる。その他の回路構成お
よび動作についてはアドレス置換判定回路１００の場合
と同様であるので説明は繰返さない。

【００５３】モニタパッド１６０によって、ヒューズカ
ット後における内部ノード１１０の電圧レベルすなわち
スペアイネーブル信号ＳＥの状態を、外部から監視する
ことが可能となる。

【００５４】したがって、ヒューズカット後においてア
ドレス置換判定が正常に行なわれ、冗長救済が正常に機
能するかどうかを外部からチェックすることが可能とな
る。

【００５５】［実施の形態３］図４は、本発明の実施の
形態３のアドレス置換判定回路３００の構成を示す回路
図である。

【００５６】図４を参照して、アドレス置換判定回路３
００は、実施の形態２のアドレス置換判定回路２００と
比較して、各電気ヒューズと直列に接続される切断テス
ト用トランジスタ１８０−１〜１８０−ｎ，２８０をさ
らに含む点で異なる。

【００５７】切断テスト用トランジスタ１８０−１〜１
８０−ｎおよび２８０は、ゲートに、擬似切断テスト信
号／ＴＭ１〜ＴＭｎおよび／ＴＭＳをそれぞれ受ける。

【００５８】通常動作時には、擬似切断テスト信号／Ｔ
Ｍ１〜ＴＭｎおよび／ＴＭＳは、非活性化（Ｈレベル）
され、切断テスト用トランジスタ１８０−１〜１８０−
ｎをオンする。一方、テストモード時には、擬似切断テ
スト信号／ＴＭ１〜ＴＭｎおよび／ＴＭＳは、選択的に
活性化（Ｌレベル）することが可能な信号である。擬似
切断テスト信号を選択的に活性化（Ｌレベル）すること
によって、対応する切断テスト用トランジスタをオフさ
せることができ、擬似的に電気ヒューズが切断された状
態を作り出すことができる。

【００５９】これにより、各ヒューズとその周辺回路と
の欠陥のチェック、およびスペアメモリセルを活性化す
る場合のヒューズ部の動作確認とを、実際にヒューズカ
ットを施す前にチェックすることが可能となる。

【００６０】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【００６１】

【発明の効果】請求項１、２および３記載の半導体記憶
装置は、不良アドレスを記憶するプログラム回路に不良
が生じた場合に置換するためのスペアプログラム回路を
有するので、プログラム回路に不良が生じた場合にも救
済して製品化することができる。

【００６２】請求項４記載の半導体記憶装置は、電気ヒ
ューズ素子によって不良アドレスを記憶するので、請求
項１記載の半導体記憶装置が奏する効果に加えて、不良
アドレスを外部から容易に入力することができる。

【００６３】請求項５記載の半導体記憶装置は、内部ノ
ードの電圧レベルを外部から監視できるので、請求項１
記載の半導体記憶装置が奏する効果に加えて、アドレス
プログラム回路に不良アドレスを記憶させた後におい
て、冗長救済が正常に機能するかどうかを外部からチェ
ックすることが可能でなる。

【００６４】請求項６および７記載の半導体記憶装置
は、各アドレスプログラム回路と直列に接続されるテス
トスイッチ回路を有するので、請求項１記載の半導体記
憶装置が奏する効果に加えて、擬似的にプログラム回路
に不良アドレスが記憶された状態を作り出すことがで
き、アドレス判定回路の動作確認を実際に不良アドレス
を不揮発的に記憶する前にチェックすることが可能であ
る。

【図面の簡単な説明】

【図１】 実施の形態１の半導体記憶装置１０００の全
体構成を示す概略ブロック図である。

【図２】 実施の形態１のアドレス置換判定回路１００
の構成を示す回路図である。

【図３】 実施の形態２のアドレス置換判定回路２００
の構成を示す回路図である。

【図４】 実施の形態３のアドレス置換判定回路３００
の構成を示す回路図である。

【図５】 冗長救済方式に用いられる従来の技術のアド
レス置換判定回路５００の構成を示す回路図である。

【符号の説明】

１２０−１〜１２０−ｎ 正規ヒューズ、１３０−１〜
１３０−ｎ，２３０判定トランジスタ、１４０ 配線間
コンタクト、１５０ スペアヒューズ、１６０ モニタ
パッド、２２０ 判定回路、２２５−１〜２２５−ｎ
アドレス設定ヒューズ、２８０ 切断テスト用トランジ
スタ。

フロントページの続き Ｆターム(参考） 5F038 AV15 DF05 DF14 DF17 DT02 DT04 DT12 DT14 DT18 DT20 EZ20 5F064 BB12 BB16 BB31 BB33 CC09 DD39 DD46 FF02 FF13 FF24 FF27 FF46 FF52 5F083 GA30 LA10 ZA10 5L106 CC04 CC13 CC17 CC21 CC24 CC32 EE07 GG07

Claims (7)

【特許請求の範囲】
1. 【請求項１】 アドレス信号に応答して、データ信号の
   授受を行なう半導体記憶装置であって、 行列状に配置される正規メモリセルを有する正規メモリ
   セルアレイと、 前記正規メモリセルアレイに生じた不良メモリセルを救
   済するための冗長回路と、 前記アドレス信号によって前記不良メモリセルが選択さ
   れた場合に、前記冗長回路を活性化するアドレス判定回
   路とを備え、 前記アドレス判定回路は、 前記不良メモリセルに対応するアドレス信号を不揮発的
   に記憶するための複数のアドレスプログラム回路と、 欠陥が生じた前記アドレスプログラム回路を置換するた
   めに設けられるスペアプログラム回路とを含む、半導体
   記憶装置。
2. 【請求項２】 各前記正規メモリセルは、前記アドレス
   信号に応じて生成される複数ビットを有する内部アドレ
   ス信号に応じて選択され、 前記アドレスプログラム回路は、前記内部アドレス信号
   の各ビットごとに設けられ、 前記アドレス判定回路は、 各前記アドレスプログラム回路および前記スペアプログ
   ラム回路と電気的に結合する出力ノードと、 前記出力ノードを第１の電圧にプリチャージするプリチ
   ャージ回路と、 前記アドレスプログラム回路ごとに設けられる第１のス
   イッチ回路とをさらに含み、 各前記第１のスイッチ回路は、前記内部アドレス信号の
   うちの対応するそれぞれのビットの信号レベルに応じ
   て、対応する前記アドレスプログラム回路と第２の電圧
   とを電気的に結合し、 前記アドレス判定回路は、さらに、前記スペアプログラ
   ム回路と前記第２の電圧との間に設けられ、前記内部ア
   ドレス信号のビットのうち、選択的かつ不揮発的に指定
   された１ビットの信号レベルに応じて、前記スペアプロ
   グラム回路と前記第２の電圧とを電気的に結合する第２
   のスイッチ回路を含み、 前記冗長回路は、前記出力ノードの電圧レベルに応じて
   活性化される、請求項１記載の半導体記憶装置。
3. 【請求項３】 前記内部アドレス信号は、Ｍビットを有
   し、 前記半導体記憶装置は、さらに、前記内部アドレス信号
   の各ビットをそれぞれ伝達するＭ本の内部アドレス伝達
   線を備え、 前記第２のスイッチ回路は、 前記スペアプログラム回路と前記第２の電圧とを電気的
   に結合するために設けられるトランジスタと、 前記トランジスタのゲートと前記Ｍ本の内部アドレス伝
   達線の各々との間に設けられるＭ個の電気ヒューズ素子
   を有する、請求項２記載の半導体記憶装置。
4. 【請求項４】 各前記複数のアドレスプログラム回路お
   よび前記スペアプログラム回路は、外部から印加される
   電気信号によって切断される電気ヒューズ素子を有す
   る、請求項１記載の半導体記憶装置。
5. 【請求項５】 前記アドレス判定回路は、前記出力ノー
   ドと電気的に結合され、外部から前記出力ノードの電圧
   レベルを監視することが可能な監視用パッドをさらに含
   む、請求項１記載の半導体記憶装置。
6. 【請求項６】 前記アドレス判定回路は、 前記アドレスプログラム回路および前記スペアプログラ
   ム回路の各々と前記内部ノードおよび前記第２の電圧の
   いずれか一方との間に、電気的に結合されるテストスイ
   ッチ回路をさらに含み、 各前記テストスイッチ回路は、対応するテスト制御信号
   によってオンオフすることが可能である、請求項２記載
   の半導体記憶装置。
7. 【請求項７】 前記テスト制御信号は、通常時には各前
   記テストスイッチ回路をオンし、テスト時には必要に応
   じて前記テストスイッチ回路のうちの少なくとも一つを
   オフする、請求項６記載の半導体記憶装置。