WO2007110927A1 - 半導体メモリ - Google Patents

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WO2007110927A1
WO2007110927A1 PCT/JP2006/306267 JP2006306267W WO2007110927A1 WO 2007110927 A1 WO2007110927 A1 WO 2007110927A1 JP 2006306267 W JP2006306267 W JP 2006306267W WO 2007110927 A1 WO2007110927 A1 WO 2007110927A1
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WO
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redundant
line
column
semiconductor memory
circuit
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Application number
PCT/JP2006/306267
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French (fr)
Inventor
Hiroyuki Kobayashi
Original Assignee
Fujitsu Limited
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Publication date
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Priority to PCT/JP2006/306267 priority patent/WO2007110927A1/ja
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Priority to EP06730215A priority patent/EP2006859B1/en
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    • G11—INFORMATION STORAGE
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    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
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    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
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    • G11C29/848—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability by adjacent switching
    • G—PHYSICS
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    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
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    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells

Definitions

  • the present invention relates to a semiconductor memory having a redundant circuit for relieving a defect.
  • a semiconductor memory has a redundant circuit in order to relieve defects caused by lattice defects in a substrate and foreign matters generated in a manufacturing process and improve yield.
  • a semiconductor memory such as a DRAM has a redundant word line and a redundant bit line in addition to a regular word line and a bit line.
  • the fuse circuit formed on the semiconductor memory is programmed to replace the defective word line or bit line with the redundant word line or redundant bit line. .
  • the yield of semiconductor memory is improved by relieving defective memory cells using a redundant circuit.
  • Fuse circuits are required corresponding to redundant word lines and redundant bit lines, respectively.
  • each fuse circuit must be provided with a fuse for each bit of the address in order to program a defective address. For this reason, the fuse circuit is a factor that increases the chip size of the semiconductor memory.
  • the redundant word line or the redundant bit line is defective, the corresponding fuse circuit cannot be used, so that the relief efficiency is lowered.
  • the chip area is reduced by reducing the number of fuse circuits, and each fuse circuit can be used for a plurality of redundant word lines or a plurality of redundant bit lines.
  • Patent Document 1 JP-A-6-44795
  • Patent Document 2 Japanese Patent Laid-Open No. 2000-11680
  • the degree of freedom in selecting a redundant word line or redundant bit line used for repairing a defect is increased, and the repair efficiency is improved.
  • the fuse Complex logic circuits are required to make the circuit correspond to the desired redundant word line or desired redundant bit line.
  • the circuit scale increases.
  • the access time when using redundant word lines or redundant bit lines becomes longer, and the performance of the semiconductor memory deteriorates.
  • An object of the present invention is to remedy a defect with a simple circuit without degrading the performance and remedy efficiency of a semiconductor memory.
  • a cell array includes a memory cell and a node line and a bit line connected to the memory cell.
  • Regular redundant lines are provided for each redundant fuse circuit in which defective addresses are programmed.
  • the reserve redundant line is provided in common with the redundant fuse circuit.
  • the address comparison circuit compares the defective address programmed in the redundancy fuse circuit with the access address, and outputs a redundancy signal when the comparison results match.
  • the switch circuit is controlled to be switched according to the redundant selection signal output from the selected fuse circuit, and enables the corresponding regular redundant line or reserved redundant line! /, In response to the redundant signal.
  • the difference in signal propagation delay time can be reduced and the difference in access time can be reduced when a redundant line is used (when a defect is repaired) and when a redundant line is not used (non-defective product). That is, a simple circuit can repair a defect without degrading the performance and repair efficiency of the semiconductor memory.
  • the memory core includes a memory cell, a control line driven by a driver to access the memory cell, and a plurality of memory cells for repairing a defective memory cell or a defective control line. Redundant control lines.
  • the selection switch circuit selectively connects the driver to one of the redundant control lines.
  • the redundant switch circuit connects the output of each driver to a control line or selection switch circuit excluding the control line corresponding to the defective address programmed in the redundant fuse circuit. In other words, this form employs a shift redundancy system.
  • the selection fuse circuit outputs a redundant selection signal for controlling switching of the selection switch circuit.
  • the redundant fuse circuit can be associated with any one of a plurality of redundant control lines. Therefore, the difference in signal propagation delay time can be reduced and the difference in access time can be reduced when the redundant line is used (when repairing a defect) and when the redundant line is not used (good product). In other words, a simple circuit can repair a defect without degrading the performance and repair efficiency of the semiconductor memory.
  • FIG. 1 is a block diagram showing a semiconductor memory according to a first embodiment of the present invention.
  • FIG. 2 is a block diagram showing details of the row decoder shown in FIG.
  • FIG. 3 is a block diagram showing details of the column decoder shown in FIG. 1.
  • FIG. 4 is a circuit diagram showing details of the redundant word decoder shown in FIG. 2 and the redundant column decoder shown in FIG. 3.
  • FIG. 5 is a block diagram showing a semiconductor memory according to a second embodiment of the present invention.
  • FIG. 6 is a block diagram showing a semiconductor memory according to a third embodiment of the present invention.
  • FIG. 7 is a block diagram showing a semiconductor memory according to a fourth embodiment of the present invention.
  • FIG. 8 is a block diagram showing details of the row decoder shown in FIG.
  • FIG. 9 is a block diagram showing details of the column decoder shown in FIG. 7.
  • FIG. 10 is a block diagram showing a semiconductor memory according to a fifth embodiment of the present invention.
  • FIG. 11 is a block diagram showing details of the row decoder shown in FIG.
  • FIG. 12 is a block diagram showing details of the column decoder shown in FIG.
  • FIG. 13 is a block diagram showing a semiconductor memory according to a sixth embodiment of the present invention.
  • FIG. 14 is a block diagram showing a semiconductor memory according to a seventh embodiment of the present invention.
  • the signal lines indicated by bold lines are composed of a plurality of lines. Some of the blocks to which the thick lines are connected are composed of multiple circuits. Use the same symbol as the signal name for the signal line that carries the signal.
  • the Double circles in the figure indicate external terminals.
  • FIG. 1 shows a semiconductor memory according to a first embodiment of the present invention.
  • the semiconductor memory MEM is, for example, a DRAM having dynamic memory cells.
  • Memory MEM consists of command input unit 10, address input unit 12, data input / output unit 14, redundant fuse unit 16, 18, address comparison unit 20, 22, array control unit 24, selection fuse unit 26, 28 and memory core 24 have.
  • the command input unit 10 receives a command CMD (external access command) supplied to the command terminal CMD, and outputs the received command CMD to the array control unit 24.
  • a command CMD external access command
  • a read command, a write command, and a refresh command force command CMD are supplied to the command input unit 10.
  • the address input unit 12 receives the external address AD supplied to the address terminal AD, and outputs the received external address AD to the memory core 30 as a row address RAD (upper address) and a column address CAD (lower address).
  • the external address AD indicates the memory cell MC to be accessed.
  • the row address RAD is used to select the word line WL.
  • the column address CAD is used to select the bit lines BL and ZBL.
  • the row address RAD and the column address CAD are simultaneously supplied to the address terminal AD.
  • the data input / output unit 14 outputs the read data output from the memory core 30 via the data bus DB to the data terminal DT (DT0-7) via the data bus DB during the read operation, and receives it at the data terminal DT during the write operation.
  • Write data is output to the memory core 30 via the data bus DB.
  • the data terminal DT is a common terminal for read data and write data.
  • the redundant fuse section 16 has two redundant fuse circuits 17 for programming the redundant row address RRAD1-2 indicating the defective word line WL.
  • Redundant fuse section 18 has two redundant fuse circuits 19 for programming redundant column addresses RC AD 1-2 indicating defective bit line pairs BL and ZBL, respectively. Therefore, the memory MEM of this embodiment can relieve up to four defects.
  • the address comparison unit 20 has an address comparison circuit 21 for comparing the row address RAD received at the address terminal AD with the redundant row address RRAD1-2. Ad The less comparison circuit 21 activates the row redundancy signals RRED1-2 when the comparison results match.
  • the address comparison unit 22 has an address comparison circuit 23 for comparing the column address CAD received at the address terminal AD with the redundant column address RCAD1-2. The address comparison circuit 22 activates the column redundancy signal C RED12 when the comparison results match.
  • the array control unit 24 outputs a control signal CNT for accessing the cell array ARY in response to the command CMD in order to execute the access operation of the memory core 30.
  • control signal CNT word line control signal WLZ for selecting word line WL
  • sense amplifier control signal SAZ for activating sense amplifier SA
  • column line control signal CLZ for selecting column switch
  • PREZ precharge control signal
  • the selection fuse unit 26 has a selection fuse circuit 27 for programming whether or not to replace the regular redundant word lines RWL1-2 shown in FIG. 2 to be described later with the reserved redundant word line RSVWL. .
  • the selection fuse circuit 27 outputs a row redundancy selection signal RSEL1-2 according to the program state.
  • the selection fuse unit 28 has a selection fuse circuit 29 for programming whether or not to replace a regular redundant column line RCL1-2 shown in FIG. 3 to be described later with a reserve redundant column line RSVCL.
  • the selection fuse circuit 29 outputs a column redundancy selection signal CSEL1-2 according to the program state.
  • the memory core 30 has a row decoder RDEC, a column decoder CDEC, a sense amplifier SA, a column switch CSW, a read amplifier RA, a write amplifier WA, and a cell array ARY.
  • the cell array ARY has a dynamic memory cell MC and a word line WL and a bit line pair BL, / BL connected to the dynamic memory cell MC.
  • Memory cell MC is formed at the intersection of word line WL and bit line pair BL, ZBL.
  • the cell array ARY includes a redundant memory cell RMC, three redundant word lines RWL (RWL1-2, RSVWL shown in FIG. 2) and three sets of redundant bit lines connected to the redundant memory cell RMC. It has a pair of RBL and / RBL (bit lines corresponding to RCL1-2 and RSVCL shown in Fig. 3). In the figure, the redundant bit line pair RBL, ZRBL is represented by one signal line. Redundancy The memory cell RMC is formed at the intersection between the redundant word line RWL and the bit line pair BL, / BL, RBL, / RBL, and at the intersection between the redundant bit line pair RBL, ZRBL and the word line WL, RWL.
  • the row decoder RDEC decodes the row address RAD in response to the access command CMD during the inactivation of the row redundancy signal RRED1-2, and selects the word line WL!
  • the row decoder RDEC prohibits the decoding of the input address RAD during the activation of any of the row redundancy signals RRED1-2, and at least one of the redundant word lines RWL is connected to the logic of the input redundancy selection signal RSEL1-2. Select according to the level.
  • the column decoder CDEC decodes the column address CAD in response to the access command CMD during the deactivation of the column redundancy signal CRED1-2, and sets eight bit lines corresponding to the number of bits of the data terminal DT. Select BL, ZBL. Column decoder CDEC disables column address CAD decoding during column redundancy signal CRED1-2 !, and any one of redundant bit line pairs RBL and ZRBL is selected as column redundancy selection signal. Select according to the logic level of CSEL1 2.
  • the sense amplifier SA amplifies the difference in the signal amount of the data signal read to the bit line pair BL, ZBL.
  • the column switch CSW connects the bit lines BL and / BL to the data bus line DB according to the column address CAD.
  • the read amplifier RA amplifies complementary read data output via the column switch CSW during a read operation.
  • the write amplifier WA amplifies complementary write data supplied via the data bus DB during a write operation and supplies it to the bit line pair BL, ZBL.
  • FIG. 2 shows details of the row decoder RDEC shown in FIG.
  • the row decoder RDEC is supplied to the row address decoder RADEC that decodes the row address RAD, the word line WDRV for supplying a high level voltage to the word line WL, the regular redundant node line RWL1-2, and the reserved redundant word line RSVWL. It has a redundant word driver RWDRV to supply a high level voltage!
  • the word drivers WDRV and RWDRV operate in synchronization with the word line control signal WLZ, and are accessed word lines WL, regular redundant word lines RWL1-2, and reserved redundant word lines. One of the RSVWLs is changed to a high level for a predetermined period. When one of the redundant word lines RWL1-2 and RSVWL is used, at least one of the row redundant signals RRED1-2 is activated in response to the access command CMD for the defective word line WL. The word dry signal WDRV is deactivated during the activation of the row redundancy signal RRED1-2, and the drive operation of the word line WL is stopped.
  • the redundant word driver RWDRV supplies a high level voltage to either the regular redundant word line RWL1 or the reserved redundant word line RSVWL in response to the activation of the row redundant signal RRED1.
  • the redundant word driver RWDRV supplies a high level voltage to the regular redundant word line RWL2 or the reserved redundant word line RSVWL in response to the activation of the row redundant signal RRED2. If there is a defect in the regular redundant word line RWL1—2 !, the misalignment is programmed in the selection fuse circuit 27 shown in FIG. 1 and the low redundancy level row redundancy selection signal RSEL1 or RSEL2 is output. It is.
  • the redundant word driver RWDRV has a switch circuit function that enables either the corresponding regular redundant word line RWL1-2 or reserved redundant word line RSVWL in response to the row redundant selection signal RSEL1-2. is doing. Then, an access operation is performed using the redundant word lines RWL1-2 and RSVWL instead of the defective word line WL, and the defect of the cell array ARY is relieved.
  • FIG. 3 shows details of the column decoder CDEC shown in FIG.
  • the column decoder CD EC is high for the column address decoder CADEC for decoding the column address CAD, the column driver CDRV for supplying a high voltage level to the column line CL, the regular redundant column line RCL1-2, and the reserved redundant column line RSVCL. It has a redundant column driver RCDRV to supply the level voltage.
  • the column line CL is connected to the column switch CSW connected to the bit line pair BL, / BL, and the regular redundant column line RCL1-2
  • the reserved redundant column line RSVCL is connected to the redundant column switch CSW connected to the redundant bit line pair RBL, ZRBL.
  • the column driver CDRV operates in synchronization with the column line control signal CLZ, and changes any of the column lines CL for controlling on / off of the column switch CSW to a high level for a predetermined period.
  • the column dryer RCDRV operates in synchronization with the column line control signal CLZ, and controls either the regular redundant column line RCL1-2 or the reserved redundant column line RSVCL that controls the ON / OFF of the redundant column switch CSW. Change to high level for period.
  • the redundant column driver RCDRV supplies a high level voltage to either the regular redundant column line RCL1 or the reserved redundant column line RSVCL in response to the activation of the column redundant signal CRED1.
  • the redundant column driver RCDRV supplies a high level voltage to the regular redundant column line RCL2 or the reserved redundant column line RSV CL! In response to the activation of the column redundant signal CRED2. If there is an error in the redundancy column line RCL1-2 !, the error is programmed in the selection fuse circuit 29 shown in Fig. 1, and the column redundancy selection signal CSEL1 or CSEL2 of low logic level is output.
  • the redundant column driver RCDRV has a switch circuit function that enables either the corresponding regular redundant column line RCL2 or the reserved redundant column line RSVCL in response to the column redundant signal CRED1-2. Yes.
  • FIG. 4 shows details of the redundant word driver RWDRV shown in FIG. 2 and the redundant column driver RCDRV shown in FIG. Since the main parts of redundant word driver RWDRV and redundant column driver RCDRV have the same logical configuration, redundant word driver RWDRV will be described here.
  • the redundant word driver RWDRV has a buffer BUF1-2 for driving the regular redundant word lines RWL1-2, and a buffer BUFR for driving the reserved redundant word line RSVWL.
  • the noffer BUF1 is used when the row redundancy selection signal RSEL1 is at a high logic level
  • the noffer BUF2 is used when the row redundancy selection signal RSEL2 is at a high logic level.
  • the nofer BUFR is used when one of the row redundancy selection signals RSEL1-2 is at a low logic level. It is prohibited by the program specifications of the selection fuse circuits 27 and 29 that the row redundancy selection signal RSEL 1-2 (or column redundancy selection signal CSEL1-2) is simultaneously set to a low logic level.
  • each redundant fuse circuit 17 can correspond to either the redundant word line RWL1-2 or RSVWL by a simple redundant word driver RWDRV (switch circuit).
  • RWDRV switch circuit
  • FIG. 5 shows a semiconductor memory according to the second embodiment of the present invention.
  • the same elements as those described in the first embodiment are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • the semiconductor memory MEM of this embodiment is configured by adding a mode register 32A and defective address selectors 34A and 36A to the first embodiment. Other configurations are the same as those in the first embodiment. That is, the semiconductor memory MEM is formed as DRAM.
  • the mode register 32A includes a storage unit for invalidating the outputs of the redundant fuse units 16 and 18, a temporary redundant row address RRAD1-2, and a temporary redundant column address RCAD. And a storage unit for holding a value of 1-2 (defective address).
  • the storage unit is rewritable and is set according to the external address AD or data DT supplied with the mode register setting command.
  • the mode register 32A outputs a row fuse invalid signal, a column fuse invalid signal, a temporary redundant row address RRAD1-2, and a temporary redundant column address RCAD1-2 according to the values set in the storage unit.
  • the defective address selection unit 34A disables the output of the redundant fuse unit 16 in response to the row fuse invalid signal output from the mode register 32A, and the temporary redundant row address RRAD1-2 set in the mode register 32A. Is output to the address comparison unit 20.
  • the defective address selector 36A disables the output of the redundant fuse 18 in response to the column fuse invalid signal output from the mode register 32A, and addresses the temporary redundant column address RCAD1-2 set in the mode register 32A. Output to the comparison unit 22.
  • the defective address selectors 34A and 36A select either the defective address programmed in each redundant fuse unit 16 or 18 or the temporary defective address held in the mode register 32A as the corresponding address comparison circuit 12 or 23. Output to.
  • the temporary redundant row address RRAD1-2 and the temporary redundant column address RCAD1-2 are output to the address comparing sections 20 and 22, and the regular redundant word is output.
  • the word line WL or the column line CL can be temporarily relieved by using the line RWL 1-2 or the regular redundant column line RCL1-2. Therefore, it is possible to detect whether or not the regular redundant word line RWL1-2 and the regular redundant column line RCL1-2 are defective before the redundant fuse portions 16 and 18 are programmed.
  • An LSI tester or the like that tests the memory MEM can determine whether to use the reserved redundant word line RSVWL and the reserved redundant column line RSVCL based on the detection result. Therefore, after the failure of the redundant word line RWL1-2 and the redundant column line RCL1-2 is confirmed without using the redundant fuse parts 16 and 18, the selected fuse parts 26 and 28 can be programmed. As a result, the redundant fuse sections 16 and 18 and the selected fuse sections 26 and 28 can be implemented in one test process.
  • the same effect as in the first embodiment described above can be obtained.
  • the redundant fuse portions 16, 18 and the selection fuse portion 26 and 28 programs can be implemented in one test process.
  • the simple circuit can improve the repair efficiency without degrading the performance of the memory MEM and reduce the test cost.
  • FIG. 6 shows a semiconductor memory according to the third embodiment of the present invention.
  • the same elements as those described in the first embodiment are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • the semiconductor memory MEM of this embodiment has selection fuse portions 26B and 28B instead of the selection fuse portions 26 and 28 of the first embodiment. Further, the semiconductor memory MEM has a mode register 32B. Other configurations are the same as those of the first embodiment. That is, the semiconductor memory MEM is formed as DRAM.
  • the mode register 32B is a storage unit that holds the values of the output invalid signals for invalidating the outputs of the selection signals RSEL1-2 and CSEL1-2 corresponding to the values programmed in the selection fuse circuits 27B and 29B. And a storage unit for holding the values of temporary selection signals RSEL1-2 and CSEL1-2, and a program setting unit for writing program information for programming each of the selected fuse circuits 27B and 29B. And then.
  • the storage unit and program setting unit are set according to the external address AD or data DT supplied together with the mode register setting command when the operation mode of the memory MEM is the test mode.
  • the mode register 32B selects the output invalid signal and temporary selection signals RSEL1-2 and CSEL1-2 as program signals RPRG1 and CPRG1 according to the values set in the storage unit. Output.
  • the mode register 32B outputs the corresponding program signals RPRG2 and C PRG2 (electrical signals) when program information is written in the program setting section.
  • the memory MEM has a current generation circuit or a voltage generation circuit (not shown) for supplying a large current or a high voltage to the program signal lines RPRG2 and CPRG2.
  • the selection fuse circuits 27B and 29B of the selection fuse sections 26B and 28B are programmed by the large current or high voltage of the program signal lines RPRG2 and CPRG2. That is, the mode register 32B functions as a program control circuit that outputs the electrical signals RPRG 2 and CPRG2 for programming the selection fuse circuits 27B and 29B in accordance with the program information supplied from the memory MEM.
  • the selection fuse section 26B is a selection fuse circuit for pro- gramming whether or not to replace the regular redundant word lines RWL1-2 (Fig. 2) with the reserved redundant word lines RSVWL. Has 27B.
  • Each selected fuse circuit 27B is programmed according to the electrical signal RPRG2, so that it is blown by a current (using a metal-elect port migration phenomenon), or a fuse that is conducted or insulated by a voltage (acid oxide). The pressure resistance of the film or the like is used).
  • the selection fuse circuit 27B outputs a row redundancy selection signal RSEL1-2 according to the program state. However, the selection fuse unit 26B prohibits the output of the selection signal row redundancy RSEL1-2 from the fuse circuit 27B according to the output invalid signal output from the mode register 32B, and the mode register 32B output is also output.
  • the row redundancy selection signal RSEL1-2 is output to the memory core 30.
  • the selection fuse portion 28B is provided with a regular redundant column line RCL1.
  • the selection fuse circuit 29B for programming whether or not to replace reserve redundant column line RSVCL.
  • Each selected fuse circuit 29B is programmed according to the electrical signal CPRG2, so it can be blown by a current (using a metal-elect port migration phenomenon), or a fuse that is conductive or insulated by a voltage (acidic). The pressure resistance of the film or the like is used).
  • the selection fuse circuit 29B outputs the column redundancy selection signal CSEL1-2 according to the program state. However, the selection fuse unit 28B prohibits the output of the column redundancy selection signal CSEL1-2 from the selection fuse circuit 29B according to the output invalid signal output from the mode register 32C and is output from the mode register 32B.
  • the temporary column redundancy selection signal CSEL1-2 is output to the memory core 30.
  • the selection fuse circuits 27B and 29B can be programmed by writing program information in the program setting section of the mode register 32B.
  • the reserved redundant word line RSVWL can be used in place of the regular redundant word line RWL1-2
  • the reserved redundant column line RSVCL can be used in place of the regular redundant column line RCL1-2.
  • the same effect as in the first and second embodiments described above can be obtained. That is, it is possible to prevent the selection fuse sections 26B and 28B from being wasted and to reduce the test cost. In addition, after the test process is completed, it is possible to relieve a defect that has occurred in the redundant lines RWL1-2 and RCL1-2. As a result, the simple circuit can improve the repair efficiency without degrading the performance of the memory MEM and reduce the test cost.
  • FIG. 7 shows a semiconductor memory according to the fourth embodiment of the present invention.
  • the same elements as those described in the first embodiment are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • the semiconductor memory MEM of this embodiment includes the redundant fuse sections 16 and 18, the selective fuse circuits 26 and 28, and the redundant fuse sections 16C and 18C and the selective fuse circuits 26C and 28C instead of the memory core 30 of the first embodiment. And a memory core 30C. Further, the semiconductor memory MEM does not have the address comparison units 20 and 22 of the first embodiment. Other configurations are the same as those in the first embodiment. That is, the semiconductor memory MEM is formed as DRAM.
  • the memory MEM of this embodiment employs a so-called shift redundancy system.
  • the shift redundancy type memory MEM has a redundant switch circuit RRSW as shown in FIG.
  • the redundant switch circuit RRSW operates during the power-on sequence of the memory MEM and connects the word driver WDRV to the word lines WL and RWL.
  • the shift redundancy type memory MEM has a redundancy switch circuit CRSW as shown in FIG. 9 described later.
  • the redundant switch circuit CRSW operates during the power-on sequence of the memory MEM, and connects the column driver CDRV to the column lines CL and RCL. For this reason, an external address is No address comparison unit is needed to compare the AD and the defective address.
  • the redundant fuse section 16C has a fuse circuit 17C for programming a redundant row address RRAD indicating a defective word line WL, and outputs a programmed redundant row address R RAD.
  • the redundant fuse section 18C has a fuse circuit 19C for programming a redundant column address RCAD indicating a defective bit line pair BL, / BL, and outputs a programmed redundant column address RCAD.
  • the selection fuse section 26C includes a selection fuse circuit 27C for programming which of the regular redundant word lines RWL1-2 shown in FIG.
  • the selection fuse circuit 27C outputs a row redundancy selection signal RSEL of a logic level corresponding to the program state.
  • the selection fuse section 28C has a selection fuse circuit 29C for programming which one of the regular redundant column lines RCL 12 shown in FIG.
  • the selection fuse circuit 29C outputs a column redundancy selection signal CSEL at a logic level according to the program state.
  • the memory core 30C is different from the first embodiment in the row decoder RDEC, the column decoder CDEC, and the cell array ARY.
  • Cell array ARY has two redundant word lines RWL (RWL 1-2 shown in FIG. 8) and two redundant bit line pairs RBL and / RBL (bit lines corresponding to RCL 1-2 shown in FIG. 9). is doing.
  • Other configurations are the same as those in the first embodiment.
  • FIG. 8 shows details of the row decoder RDEC shown in FIG.
  • the row decoder RDEC has a row address decoder RADEC, a word driver WDRV, a redundant switch circuit RRSW, and a selection switch circuit RSSW.
  • the redundant word driver RWDRV dedicated to the redundant word line is not formed.
  • the redundant switch circuit RRSW and the selection switch circuit RSSW are composed of, for example, CMOS transmission gates, so that the circuit scale is small and the propagation delay time is short.
  • the switch circuit RRSW avoids the defective word line WL (indicated by X in the figure) indicated by the redundant row address RRAD, the word driver WDRV is connected to the word line WL, and the selection switch circuit RSS W (redundant word line RWL1 — Connect to one of 2). If there is no defect, word dry The WDRV is connected to the normal word line WL and is not connected to the redundant word line RWL1-2 (redundant control line).
  • the selection switch circuit RSSW connects the word driver WDRV to the redundant word line RWL1 when the row redundancy selection signal RSEL is at a low logic level, and the word driver WDRV when the row redundancy selection signal RSEL is at a high logic level. Is connected to the redundant word line RWL2. Thereby, when the redundant word line RWL2 is defective, the repair can be performed using the redundant word line RWL1, and when the redundant word line RWL1 is defective, the repair can be performed using the redundant word line RWL2.
  • FIG. 9 shows details of the column decoder CDEC shown in FIG.
  • the column decoder CD EC includes a column address decoder CADEC, a column driver CDRV, a redundant switch circuit C RSW, and a selection switch circuit CSSW.
  • the column line CL is connected to the column switch CSW connected to the bit line pair BL, / BL, and the regular redundant column line RCL1 —2 is connected to the redundant column switch CSW connected to the redundant bit line pair RBL, ZRBL. It is.
  • the redundant column decoder RCD RV dedicated to the redundant column line is not formed! Since the redundant switch circuit CRSW and the selection switch circuit CSSW are composed of, for example, CMOS transmission gates, the circuit scale is small and the propagation delay time is short.
  • the switch circuit CRSW avoids the column line CL corresponding to the defective bit line pair BL, / BL (indicated by X in the figure) indicated by the redundant column address RCAD, and the column driver CDRV is replaced with the column line CL and the selection switch circuit. Connect to CSSW (redundant column line RCL1—2). If there is no fault, the column driver CDRV is connected to the normal column line CL and not to the redundant column line RCL1-2 (redundant control line)!
  • the column driver CDRV operates in synchronization with the column line control signal CLZ and controls any of the column lines CL for controlling on / off of the column switch CSW. Is changed to a high level for a predetermined period.
  • the column driver RCDRV operates in synchronization with the column line control signal CLZ, and changes the level of the redundant column line RCL1-2 that controls ON / OFF of the redundant column switch CSW to a high level for a predetermined period.
  • the selection switch circuit CSSW connects the column driver CDRV to the redundancy column line RCL1, and when the row redundancy selection signal RSEL is at a high logic level, the column driver CDRV Is connected to the redundant column line RCL2.
  • the redundant column line RCL2 when the redundant column line RCL2 is defective, the redundant column line RCL1 can be used for repair, and when the redundant column line RCL1 is defective, the redundant column line RCL2 can be used for repair.
  • the same effect as in the first embodiment described above can be obtained. Furthermore, in this embodiment, even in the semiconductor memory MEM adopting the shift redundancy method, the defect can be remedied without degrading the performance and the remedy efficiency of the semiconductor memory MEM from the simple redundant switch circuits RRSW and CRSW. .
  • FIG. 10 shows a semiconductor memory according to the fifth embodiment of the present invention.
  • the same elements as those described in the first and second embodiments are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • the semiconductor memory MEM of this embodiment includes the redundant fuse parts 16C, 18C, the selective fuse parts 26C, 28C and the memory core 30C instead of the redundant fuse parts 16, 18, the selective fuse parts 26, 28 and the memory of the fourth embodiment. It has a core 30D. Other configurations are the same as those of the fourth embodiment. That is, the semiconductor memory MEM is formed as DRAM.
  • the redundant fuse sections 16 and 18 store two redundant row addresses RRA D1-2 and two redundant column addresses RCAD1-2, respectively, as in the first embodiment.
  • the selection fuse units 26 and 28 output the row redundancy selection signal RSEL 1-2 and the column redundancy selection signal CSEL1-2, respectively.
  • the memory core 30D is different from the redundant switch circuit RRSW and selection switch circuit RSSW of the row decoder RDEC, and the redundancy switch circuit CRSW and selection switch circuit CSSW of the column decoder CDEC in the fourth embodiment. Other configurations are the same as those of the second embodiment.
  • FIG. 11 shows details of the row decoder RDEC shown in FIG.
  • the switch circuit RRSW avoids the defective word line WL (indicated by the X in the figure) indicated by the redundant row address RRAD1-2, and connects the word driver WDRV to the word line WL. Connect to circuit RSSW Continue. If there is only one word line failure, only one of the word dryno WDRVs is connected to the power selection switch circuit RSSW. When there is no word line defect, the word line WDRV is connected to the normal word line WL and not to the selection switch circuit RSSW.
  • the selection switch circuit RSSW connects the word line WDRV to the regular redundancy word line RWL1 and when the row redundancy selection signal RSEL1 is at a high logic level. Connect the word driver WDRV to the reserved redundant word line RS VWL.
  • the selection switch circuit RSSW connects the word driver WDRV to the regular redundant word line RWL2 when the row redundancy selection signal RSEL2 is at a low logic level, and the word driver WDRV when the input redundancy selection signal RSEL2 is at a high logic level. Reserved Connect to redundant word line RSVWL.
  • Each regular redundant word line RWL1-2 is driven only by the corresponding word driver WDRV, and the reserved redundant word line RSVWL is commonly used by the two word drivers WDRV corresponding to the regular redundant word line RWL1-2. Driven by one of two word drivers WDRV. As a result, when any one of the regular redundant word lines RWL1-2 has a defect, the reserved redundant word line RSV WL can be used for repair.
  • FIG. 12 shows details of the column decoder CDEC shown in FIG.
  • the switch circuit CRSW uses the bit line pair BL, / BL corresponding to the defective column line CL indicated by the redundant column address RCAD1-2 (indicated by an X on the column line CL in the figure).
  • the column driver CD RV is connected to the column line CL and the selection switch circuit RSSW. If there is only one bit line defect, only one column driver CDRV is connected to the power selection switch circuit CSSW. If there is no bit line defect, the column driver CDRV is connected to the normal column line CL and not to the selection switch circuit CSSW.
  • the selection switch circuit CSSW connects the column driver CDRV to the regular redundancy column line RCL1 when the column redundancy selection signal CSEL1 is at a low logic level, and the column driver CDRW when the row redundancy selection signal RSEL1 is at a high logic level. Connect CDRV to reserve redundant column line RSV CL.
  • the select switch circuit CSSW connects the column driver CDRV to the regular redundant column line RCL2 when the column redundant select signal CSEL2 is at a low logic level, When the redundancy selection signal RSEL2 is at a high logic level, the column driver CDRV is connected to the reserve redundant column line RSVCL.
  • Each regular redundant column line RCL1-2 is driven only by the corresponding column driver CDRV, and the reserved redundant column line RSVCL is commonly used for two column drivers CDRV corresponding to the regular single redundant column line RCL1-2. It is driven by one of the two column drivers CDRV. As a result, when one of the regular redundant column lines RCL1-2 has a defect, the reserve redundant column line RSVCL can be used for repair.
  • the selection switch circuit CSSW replaces the column driver C DRV with the regular redundant column line. Connect to reserve redundant column line RSVC L without connecting to RCL2.
  • the same effect as in the first and second embodiments described above can be obtained.
  • the defects of the regular redundant lines RWL1-2 and RCL1-2 can be remedied by simple selection switch circuits RSSW and CSSW.
  • a simple circuit can improve the relief efficiency without degrading the performance of the memory MEM.
  • FIG. 13 shows a semiconductor memory according to the sixth embodiment of the present invention.
  • the same elements as those described in the first, second, and fourth embodiments are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • the semiconductor memory MEM of this embodiment is configured by adding a mode register 32E and defective address selectors 34E and 36E to the fourth embodiment. Other configurations are the same as those of the fourth embodiment. That is, the semiconductor memory MEM is formed as DRAM.
  • the mode register 32E holds a storage unit for invalidating the outputs of the redundant fuse units 16A and 18A, and the values (defective addresses) of the temporary redundant row address RRAD and the temporary redundant column address RCAD. And a storage unit.
  • the storage unit is rewritable and is set according to the external address AD or data DT supplied with the mode register setting command. According to the value set in the storage unit, the mode register 32E stores the input invalid signal, column fuse invalid signal, temporary redundant row address RRAD, and temporary Output redundant column address RCAD of.
  • the defective address selection unit 34E disables the output of the redundant fuse unit 16C according to the row fuse invalid signal output from the mode register 32E, and stores the temporary redundant row address RRAD set in the mode register 32E as a memory. Output to core 30C.
  • the defective address selector 36E invalidates the output of the redundant fuse 18C in response to the column fuse invalid signal output from the mode register 32E, and outputs the temporary redundant column address RCAD set in the mode register 32E to the memory core 30C. To do.
  • the defective address selectors 34E and 36E use either the defective address programmed in each redundant fuse unit 16C or 18C or the temporary defective address held in the mode register 32E as a redundant switch circuit for the row decoder RDEC. Output to RRS W (Fig. 8) and redundant switch circuit CRSW (Fig. 9) of column decoder CDEC.
  • the temporary redundant row address RRAD and the temporary redundant column address RCAD are used before the redundant fuse sections 16C and 18C are programmed.
  • Column line CL can be temporarily relieved. Therefore, it is possible to detect whether or not the redundant word line RWL12 (FIG. 8) and the redundant column line RCL1-2 (FIG. 9) are defective before the redundant fuse portions 16C and 18C are programmed.
  • the same effects as those of the first, second, and fourth embodiments described above can be obtained.
  • FIG. 14 shows a semiconductor memory according to the seventh embodiment of the present invention.
  • the same elements as those described in the first, third and fourth embodiments are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • the semiconductor memory MEM of this embodiment has selection fuse portions 26F and 28F instead of the selection fuse portions 26C and 28C of the fourth embodiment. Further, the semiconductor memory MEM has a mode register 32F. Other configurations are the same as those of the fourth embodiment. That is, the semiconductor memory MEM is formed as DRAM.
  • the mode register 32F includes a storage unit that holds values of output invalid signals for invalidating the outputs of the selection signals RSEL and CSEL corresponding to values programmed in the selection fuse units 26F and 28F, and a temporary Memory for holding the values of the selection signals RSEL and CSEL And a program setting unit in which program information for programming each of the selected fuse circuits 27F and 29F is written.
  • the storage unit and the program setting unit are set according to the external address AD or data DT supplied together with the mode register setting command when the operation mode of the memory MEM is the test mode.
  • the mode register 32F outputs the output invalid signal and the temporary selection signals RSEL and CSEL1 to the selection fuse units 26F and 28F as program signals RPRG1 and CPRG1, respectively, according to the values set in the storage unit.
  • the mode register 32F receives program signals RPRG2 and CPRG2 (electrical signals) for programming the selected fuse circuits 27F and 29F when program information is written in the program setting unit. Output. That is, the mode register 32F functions as a program control circuit that outputs the electrical signals RPRG2 and CPRG2 in accordance with program information supplied from the external power of the memory MEM.
  • the memory MEM has a current generation circuit or a voltage generation circuit (not shown) for supplying a large current or a high voltage to the program signal lines RPRG2 and CPRG2.
  • the selection fuse circuits 27F and 29F are programmed according to the electric signal RPRG1-2, they have a fuse blown by a current or a fuse conducted or insulated by a voltage.
  • the selection fuse circuit 27F outputs a row redundancy selection signal RSEL corresponding to the program state in order to use one of the regular redundancy word lines RWL1-2 (FIG. 8).
  • the selection fuse circuit 29F outputs the column redundancy selection signal CSEL corresponding to the program status in order to use either V or deviation of the regular redundancy column line RCL1-2 (Fig. 9).
  • the selection fuse unit 26F prohibits the output of the row redundancy selection signal RSEL of the selection fuse circuit 27F according to the output invalid signal output from the mode register 32F, and the temporary fuse output from the mode register 32F.
  • the row redundancy selection signal RSEL is output to the memory core 30C.
  • the selection fuse unit 28F prohibits the output of the column redundancy selection signal CSEL from the selection fuse circuit 29F according to the output invalid signal output from the mode register 32F, and the provisional column redundancy output from the mode register 32F.
  • Select signal CSEL is output to memory core 30C.
  • the present invention is applied to the DRAM.
  • the invention is not limited to the powerful embodiments.
  • the present invention may be applied to pseudo SRAM, SRAM, flash memory, or the like.
  • Pseudo SRAM is a memory that has DRAM memory cells, has the same input / output interface as SRAM, and automatically executes the refresh operation of memory cells internally.
  • the semiconductor memory to which the present invention is applied may be a clock asynchronous type or a clock synchronous type.
  • one reserved word line RSVWL is formed for two regular redundant word lines RWL1-2, and two regular redundant column lines RCL 1 —
  • An example of forming one reserved redundant column line RSVCL for 2 was described.
  • the invention is not limited to the powerful embodiments.
  • one reserved word line RSVWL may be formed for three regular redundant word lines RWL, and one reserved redundant column line RSVCL may be formed for three regular redundant column lines RCL.
  • the present invention is applied to both the redundant circuit of the word line WL and the redundant circuit of the column line CL.
  • the invention is not limited to the powerful embodiments.
  • the present invention may be applied to one of the redundant circuit of the word line WL and the redundant circuit of the column line CL.
  • the example in which the selection fuse portions 26B, 28B, 26F, and 28F are programmed after the test process using the mode registers 32B and 32F has been described.
  • the present invention is not limited to such embodiments.
  • the redundant fuse sections 16, 18, 16C, and 18C may be configured to be programmed after the test process using the mode registers 32B and 32F. In this case, it is possible to relieve the defect of the normal word line WL and the defect of the bit lines BL and ZBL occurring after the test process.
  • the function of enabling programming after the test process and the function of invalidating the contents programmed in the selected fuse circuits 27B, 29B, 27F, and 29F are stored in the memory.
  • the example provided in MEM was described.
  • the present invention is limited to such an embodiment. Is not to be done.
  • one of the above functions may be provided in the memory MEM.
  • the features of the third embodiment may be added to the second embodiment. Further, the features of the seventh embodiment may be added to the sixth embodiment.
  • the defect may be temporarily remedied using a temporary redundant address and a temporary selection signal. In this case, a defect that cannot be remedied even if a fuse circuit is used can be determined in advance. As a result, it is not necessary to program the fuse circuit wastefully, and the test cost can be reduced.
  • the present invention may be applied to a semiconductor memory mounted on a silicon substrate together with a CPU or a memory controller that may be applied to a semiconductor memory molded in a single package (SOC; system On-chip). Alternatively, it may be applied to a semiconductor memory molded in one package together with a CPU or memory controller (SIP; system in package).
  • SOC semiconductor memory molded in a single package
  • SIP CPU or memory controller
  • the present invention can be applied to a semiconductor memory having a redundant circuit for relieving a defect.

Landscapes

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  • Dram (AREA)

Abstract

　レギュラー冗長線は、不良アドレスがプログラムされる冗長ヒューズ回路にそれぞれ対応して専用に設けられている。リザーブ冗長線は、冗長ヒューズ回路に共通に設けられている。アドレス比較回路は、冗長ヒューズ回路にプログラムされた不良アドレスをアクセスアドレスと比較し、比較結果が一致するときに冗長信号を出力する。スイッチ回路は、選択ヒューズ回路から出力される冗長選択信号に応じて切り替え制御され、対応するレギュラー冗長線またはリザーブ冗長線のいずれかを、冗長信号に応答して有効にする。冗長線をレギュラー冗長線とリザーブ冗長線とに分類することで、簡易なスイッチ回路により、各冗長ヒューズ回路を複数の冗長線のいずれかに対応させることができる。したがって、不良の救済時と、不良がない時とで、信号の伝搬遅延時間の差を小さくでき、アクセス時間の差を小さくできる。

Description

明 細 書
半導体メモリ 技術分野
[0001] 本発明は、不良を救済するための冗長回路を有する半導体メモリに関する。
背景技術
[0002] 一般に、半導体メモリは、基板中の格子欠陥および製造工程で発生する異物に起 因して発生する不良を救済し、歩留を向上するために、冗長回路を有している。具体 的には、 DRAM等の半導体メモリは、正規のワード線およびビット線に加えて冗長ヮ ード線および冗長ビット線を有している。そして、テスト工程において、メモリセルの不 良が検出された場合、不良のワード線またはビット線を冗長ワード線または冗長ビット 線に置き換えるために、半導体メモリ上に形成されたヒューズ回路がプログラムされる 。冗長回路を使用して不良のメモリセルを救済することで、半導体メモリの歩留は向 上する。
[0003] ヒューズ回路は、冗長ワード線および冗長ビット線に対応してそれぞれ必要である。
さらに、各ヒューズ回路は、不良アドレスをプログラムするために、アドレスのビット毎 にヒューズを設ける必要がある。このため、ヒューズ回路は、半導体メモリのチップサイ ズを増加させる要因になっている。一方、冗長ワード線または冗長ビット線に不良が ある場合、対応するヒューズ回路は使用できないため、救済効率は低下する。例えば 、特許文献 1 2等には、ヒューズ回路の数を少なくすることでチップ面積を削減する とともに、各ヒューズ回路を、複数の冗長ワード線または複数の冗長ビット線に対して 使用可能にすることで、救済効率を向上する手法が記載されている。
特許文献 1：特開平 6— 44795号公報
特許文献 2：特開 2000— 11680号公報
発明の開示
発明が解決しょうとする課題
[0004] 上述の手法を採用することにより、不良を救済するために使用する冗長ワード線ま たは冗長ビット線の選択の自由度は高くなり、救済効率は向上する。しかし、ヒューズ 回路を所望の冗長ワード線または所望の冗長ビット線に対応させるために、複雑な 論理回路が必要である。この結果、回路規模が増加する。さらに、回路の遅延が大き くなると、冗長ワード線または冗長ビット線を使用する時のアクセス時間が長くなり、半 導体メモリの性能は低下する。
[0005] 本発明の目的は、簡易な回路により、半導体メモリの性能および救済効率を低下さ せることなく不良を救済することである。
課題を解決するための手段
[0006] 本発明の一形態では、セルアレイは、メモリセルおよびメモリセルに接続されたヮー ド線、ビット線を有する。レギュラー冗長線は、不良アドレスがプログラムされる冗長ヒ ユーズ回路にそれぞれ対応して専用に設けられている。リザーブ冗長線は、冗長ヒュ ーズ回路に共通に設けられている。アドレス比較回路は、冗長ヒューズ回路にプログ ラムされた不良アドレスをアクセスアドレスと比較し、比較結果が一致するときに冗長 信号を出力する。スィッチ回路は、選択ヒューズ回路力 出力される冗長選択信号に 応じて切り替え制御され、対応するレギュラー冗長線またはリザーブ冗長線の!/、ずれ かを、冗長信号に応答して有効にする。冗長線をレギュラー冗長線とリザーブ冗長線 とに分類することで、簡易なスィッチ回路により、各冗長ヒューズ回路を複数の冗長線 のいずれかに対応させることができる。したがって、冗長線を使用するとき（不良の救 済時)と、冗長線を使用しないとき（良品）とで、信号の伝搬遅延時間の差を小さくで き、アクセス時間の差を小さくできる。すなわち、簡易な回路により、半導体メモリの性 能および救済効率を低下させることなく不良を救済できる。
[0007] 本発明の別の形態では、メモリコアは、メモリセルと、メモリセルをアクセスするため にドライバにより駆動される制御線と、不良のメモリセルまたは不良の制御線を救済 するための複数の冗長制御線とを有する。選択スィッチ回路は、ドライバを冗長制御 線のいずれかに選択的に接続する。冗長スィッチ回路は、各ドライバの出力を、冗長 ヒューズ回路にプログラムされた不良アドレスに対応する制御線を除く制御線または 選択スィッチ回路に接続する。すなわち、この形態では、シフト冗長方式が採用され る。選択ヒューズ回路は、選択スィッチ回路の切り替えを制御するための冗長選択信 号を出力する。このため、シフト冗長方式を採用する半導体メモリにおいて、簡易な 冗長スィッチ回路により、冗長ヒューズ回路を複数の冗長制御線のいずれかに対応 させることができる。したがって、冗長線を使用するとき (不良の救済時)と、冗長線を 使用しないとき（良品）とで、信号の伝搬遅延時間の差を小さくでき、アクセス時間の 差を小さくできる。すなわち、簡易な回路により、半導体メモリの性能および救済効率 を低下させることなく不良を救済できる。
発明の効果
[0008] 簡易な回路により、半導体メモリの性能および救済効率を低下させることなく不良を 救済できる。
図面の簡単な説明
[0009] [図 1]本発明の第 1の実施形態の半導体メモリを示すブロック図である。
[図 2]図 1に示したロウデコーダの詳細を示すブロック図である。
[図 3]図 1に示したコラムデコーダの詳細を示すブロック図である。
[図 4]図 2に示した冗長ワードデコーダおよび図 3に示した冗長コラムデコーダの詳細 を示す回路図である。
[図 5]本発明の第 2の実施形態の半導体メモリを示すブロック図である。
[図 6]本発明の第 3の実施形態の半導体メモリを示すブロック図である。
[図 7]本発明の第 4の実施形態の半導体メモリを示すブロック図である。
[図 8]図 7に示したロウデコーダの詳細を示すブロック図である。
[図 9]図 7に示したコラムデコーダの詳細を示すブロック図である。
[図 10]本発明の第 5の実施形態の半導体メモリを示すブロック図である。
[図 11]図 10に示したロウデコーダの詳細を示すブロック図である。
[図 12]図 10に示したコラムデコーダの詳細を示すブロック図である。
[図 13]本発明の第 6の実施形態の半導体メモリを示すブロック図である。
[図 14]本発明の第 7の実施形態の半導体メモリを示すブロック図である。
発明を実施するための最良の形態
[0010] 以下、本発明の実施形態を図面を用いて説明する。図中、太線で示した信号線は 、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の 回路で構成されている。信号が伝達される信号線には、信号名と同じ符号を使用す る。図中の二重丸は、外部端子を示している。
図 1は、本発明の第 1の実施形態の半導体メモリを示している。半導体メモリ MEM は、例えば、ダイナミックメモリセルを有する DRAMである。メモリ MEMは、コマンド 入力部 10、アドレス入力部 12、データ入出力部 14、冗長ヒューズ部 16、 18、ァドレ ス比較部 20、 22、アレイ制御部 24、選択ヒューズ部 26、 28およびメモリコア 24を有 している。
[0011] コマンド入力部 10は、コマンド端子 CMDに供給されるコマンド CMD (外部アクセス コマンド)を受け、受けたコマンド CMDをアレイ制御部 24に出力する。この実施形態 では、読み出しコマンド、書き込みコマンドおよびリフレッシュコマンド力 コマンド CM Dとしてコマンド入力部 10に供給される。
アドレス入力部 12は、アドレス端子 ADに供給される外部アドレス ADを受け、受け た外部アドレス ADをロウアドレス RAD (上位アドレス）およびコラムアドレス CAD (下 位アドレス）としてメモリコア 30に出力する。外部アドレス ADは、アクセスするメモリセ ル MCを示す。ロウアドレス RADは、ワード線 WLを選択するために使用される。コラ ムアドレス CADは、ビット線 BL、 ZBLを選択するために使用される。ロウアドレス RA Dおよびコラムアドレス CADは、アドレス端子 ADに同時に供給される。
[0012] データ入出力部 14は、読み出し動作時にデータバス DBを介してメモリコア 30から 出力される読み出しデータをデータ端子 DT(DT0— 7)に出力し、書き込み動作時 にデータ端子 DTで受ける書き込みデータを、データバス DBを介してメモリコア 30に 出力する。データ端子 DTは、読み出しデータおよび書き込みデータに共通の端子 である。
冗長ヒューズ部 16は、不良のワード線 WLを示す冗長ロウアドレス RRAD1— 2をそ れぞれプログラムするための 2つの冗長ヒューズ回路 17を有している。冗長ヒューズ 部 18は、不良のビット線対 BL、 ZBLを示す冗長コラムアドレス RC AD 1—2をそれ ぞれプログラムするための 2つの冗長ヒューズ回路 19を有している。このため、この実 施形態のメモリ MEMは、最大 4つの不良を救済できる。
[0013] アドレス比較部 20は、アドレス端子 ADで受けるロウアドレス RADと冗長ロウアドレ ス RRAD1— 2とをそれぞれ比較するためのアドレス比較回路 21を有している。アド レス比較回路 21は、比較結果が一致するときに、ロウ冗長信号 RRED1— 2をそれぞ れ活性ィ匕する。アドレス比較部 22は、アドレス端子 ADで受けるコラムアドレス CADと 冗長コラムアドレス RCAD1— 2とをそれぞれ比較するためのアドレス比較回路 23を 有している。アドレス比較回路 22は、比較結果が一致するときに、コラム冗長信号 C RED1 2をそれぞれ活性化する。
[0014] アレイ制御部 24は、メモリコア 30のアクセス動作を実行するために、コマンド CMD に応答してセルアレイ ARYをアクセスするための制御信号 CNTを出力する。制御信 号 CNTとして、ワード線 WLの選択するためのワード線制御信号 WLZ、センスアンプ SAを活性ィ匕するためのセンスアンプ制御信号 SAZ、コラムスィッチを選択するため のコラム線制御信号 CLZ、ビット線 BL、 ZBLをプリチャージするためのプリチャージ 制御信号 PREZ等がある。
[0015] 選択ヒューズ部 26は、後述する図 2に示すレギュラー冗長ワード線 RWL1— 2をリ ザーブ冗長ワード線 RSVWLに置き換えるカゝ否かをそれぞれプログラムするための 選択ヒューズ回路 27を有している。選択ヒューズ回路 27は、プログラム状態に応じて ロウ冗長選択信号 RSEL1— 2をそれぞれ出力する。
選択ヒューズ部 28は、後述する図 3に示すレギュラー冗長コラム線 RCL1— 2をリザ ーブ冗長コラム線 RSVCLに置き換えるカゝ否かをそれぞれプログラムするための選択 ヒューズ回路 29を有している。選択ヒューズ回路 29は、プログラム状態に応じてコラ ム冗長選択信号 CSEL1— 2をそれぞれ出力する。
[0016] メモリコア 30は、ロウデコーダ RDEC、コラムデコーダ CDEC、センスアンプ SA、コ ラムスイッチ CSW、リードアンプ RA、ライトアンプ WAおよびセルアレイ ARYを有して いる。セルアレイ ARYは、ダイナミックメモリセル MCと、ダイナミックメモリセル MCに 接続されたワード線 WLおよびビット線対 BL、 /BLを有している。メモリセル MCは、 ワード線 WLとビット線対 BL、 ZBLとの交差部分に形成される。
[0017] また、セルアレイ ARYは、冗長メモリセル RMCと、冗長メモリセル RMCに接続され た 3本の冗長ワード線 RWL (図 2に示す RWL1— 2、 RSVWL)および 3組の冗長ビ ット線対 RBL、 /RBL (図 3に示す RCLl— 2、 RSVCLに対応するビット線）を有して いる。図では、冗長ビット線対 RBL、 ZRBLを 1本の信号線により表している。冗長メ モリセル RMCは、冗長ワード線 RWLとビット線対 BL、 /BL、 RBL、 /RBLとの交 差部分、および冗長ビット線対 RBL、 ZRBLとワード線 WL、 RWLとの交差部分に 形成される。
[0018] ロウデコーダ RDECは、ロウ冗長信号 RRED1— 2の非活性化中に、アクセスコマン ド CMDに応答してロウアドレス RADをデコードし、ワード線 WLの!、ずれかを選択す る。ロウデコーダ RDECは、ロウ冗長信号 RRED1— 2のいずれかの活性化中に、口 ゥアドレス RADのデコードを禁止し、冗長ワード線 RWLの少なくともいずれかを、口 ゥ冗長選択信号 RSEL1— 2の論理レベルに応じて選択する。
[0019] コラムデコーダ CDECは、コラム冗長信号 CRED1— 2の非活性化中に、アクセスコ マンド CMDに応答してコラムアドレス CADをデコードし、データ端子 DTのビット数に 対応する 8組のビット線対 BL、 ZBLを選択する。コラムデコーダ CDECは、コラム冗 長信号 CRED1— 2の!、ずれかの活性化中に、コラムアドレス CADのデコードを禁 止し、冗長ビット線対 RBL、 ZRBLの少なくとも 1組を、コラム冗長選択信号 CSEL1 2の論理レベルに応じて選択する。
[0020] センスアンプ SAは、ビット線対 BL、 ZBLに読み出されたデータ信号の信号量の 差を増幅する。コラムスィッチ CSWは、コラムアドレス CADに応じて、ビット線 BL、 / BLをデータバス線 DBに接続する。
リードアンプ RAは、読み出し動作時に、コラムスィッチ CSWを介して出力される相 補の読み出しデータを増幅する。ライトアンプ WAは、書き込み動作時に、データバ ス DBを介して供給される相補の書き込みデータを増幅し、ビット線対 BL、 ZBLに供 給する。
[0021] 図 2は、図 1に示したロウデコーダ RDECの詳細を示している。ロウデコーダ RDEC は、ロウアドレス RADをデコードするロウアドレスデコーダ RADEC、ワード線 WLに 高レベル電圧をそれぞれ供給するためのワードドライノく WDRV、レギュラー冗長ヮー ド線 RWL1— 2およびリザーブ冗長ワード線 RSVWLに高レベル電圧を供給するた めの冗長ワードドライバ RWDRVを有して!/、る。
[0022] ワードドライバ WDRV、 RWDRVは、ワード線制御信号 WLZに同期して動作し、ァ クセスされるワード線 WL、レギュラー冗長ワード線 RWL1— 2、リザーブ冗長ワード線 RSVWLのいずれかを、所定の期間高レベルに変化させる。冗長ワード線 RWL1— 2、 RSVWLのいずれかが使用される場合、不良のワード線 WLに対するアクセスコ マンド CMDに応答してロウ冗長信号 RRED1— 2の少なくともいずれかが活性ィ匕さ れる。ワードドライノく WDRVは、ロウ冗長信号 RRED1— 2の活性ィ匕中に非活性ィ匕さ れ、ワード線 WLのドライブ動作を停止する。
[0023] 冗長ワードドライバ RWDRVは、ロウ冗長信号 RRED1の活性化に応答して、レギ ユラ一冗長ワード線 RWL1またはリザーブ冗長ワード線 RSVWLのいずれかに高レ ベル電圧を供給する。また、冗長ワードドライバ RWDRVは、ロウ冗長信号 RRED2 の活性ィ匕に応答して、レギュラー冗長ワード線 RWL2またはリザーブ冗長ワード線 R SVWLの!、ずれかに高レベル電圧を供給する。レギュラー冗長ワード線 RWL1— 2 の!、ずれかに不良が存在する場合、図 1に示した選択ヒューズ回路 27の 、ずれかが プログラムされ、低論理レベルのロウ冗長選択信号 RSEL1または RSEL2が出力さ れる。
[0024] ロウ冗長選択信号 RSEL1が低論理レベルのときに、不良のレギュラー冗長ワード 線 RWL1の活性化は禁止され、リザーブ冗長ワード線 RSVWLの活性ィ匕が許可され る。ロウ冗長選択信号 RSEL2が低論理レベルのときに、不良のレギュラー冗長ヮー ド線 RWL2の活性化は禁止され、リザーブ冗長ワード線 RSVWLの活性ィ匕が許可さ れる。このように、冗長ワードドライバ RWDRVは、ロウ冗長選択信号 RSEL1— 2に 応答して、対応するレギュラー冗長ワード線 RWL1— 2またはリザーブ冗長ワード線 RSVWLのいずれかを有効にするスィッチ回路の機能を有している。そして、不良の ワード線 WLの代わりに冗長ワード線 RWL1— 2、 RSVWLを用いてアクセス動作が 実行され、セルアレイ ARYの不良が救済される。
[0025] 図 3は、図 1に示したコラムデコーダ CDECの詳細を示している。コラムデコーダ CD ECは、コラムアドレス CADをデコードするコラムアドレスデコーダ CADEC、コラム線 CLに高電圧レベルをそれぞれ供給するためのコラムドライバ CDRV、レギュラー冗 長コラム線 RCL1— 2およびリザーブ冗長コラム線 RSVCLに高レベル電圧を供給す るための冗長コラムドライバ RCDRVを有している。コラム線 CLは、ビット線対 BL、 / BLに接続されたコラムスィッチ CSWに接続され、レギュラー冗長コラム線 RCL1 - 2 およびリザーブ冗長コラム線 RSVCLは、冗長ビット線対 RBL、 ZRBLに接続された 冗長コラムスィッチ CSWに接続されて 、る。
[0026] コラムドライバ CDRVは、コラム線制御信号 CLZに同期して動作し、コラムスィッチ CSWのオン Zオフを制御するコラム線 CLのいずれかを所定の期間高レベルに変化 させる。コラムドライノ RCDRVは、コラム線制御信号 CLZに同期して動作し、冗長コ ラムスイッチ CSWのオン Zオフを制御するレギュラー冗長コラム線 RCL1— 2および リザーブ冗長コラム線 RSVCLのいずれかを、所定の期間高レベルに変化させる。
[0027] 冗長コラム線 RCL1— 2、 RSVCLのいずれかが使用される場合、不良のビット線対 BL、 /BLまたはコラム線 CLに対するアクセスコマンド CMDに応答してコラム冗長 信号 CRED1— 2の少なくともいずれかが活性ィ匕される。コラムドライバ CDRVは、コ ラム冗長信号 CRED1— 2の活性ィ匕中に非活性化され、コラム線 CLのドライブ動作 を停止する。
[0028] 冗長コラムドライバ RCDRVは、コラム冗長信号 CRED1の活性ィ匕に応答して、レギ ユラ一冗長コラム線 RCL1またはリザーブ冗長コラム線 RSVCLのいずれかに高レべ ル電圧を供給する。また、冗長コラムドライバ RCDRVは、コラム冗長信号 CRED2の 活性ィ匕に応答して、レギュラー冗長コラム線 RCL2またはリザーブ冗長コラム線 RSV CLの!、ずれかに高レベル電圧を供給する。冗長コラム線 RCL1— 2の!、ずれかに不 良が存在する場合、図 1に示した選択ヒューズ回路 29の 、ずれかがプログラムされ、 低論理レベルのコラム冗長選択信号 CSEL1または CSEL2が出力される。
[0029] コラム冗長選択信 CSEL1が低論理レベルのとき、不良のレギュラー冗長コラム線 R CL1の活性化は禁止され、リザーブ冗長コラム線 RSVCLの活性ィ匕が許可される。コ ラム冗長選択信 CSEL2が低論理レベルのとき、不良のレギュラー冗長コラム線 RCL 2の活性化は禁止され、リザーブ冗長コラム線 RSVCLの活性ィ匕が許可される。この ように、冗長コラムドライバ RCDRVは、コラム冗長信号 CRED1— 2に応答して、対 応するレギュラー冗長コラム線 RCL2またはリザーブ冗長コラム線 RSVCLのいずれ かを有効にするスィッチ回路の機能を有している。そして、不良のコラム線 CLの代わ りに冗長コラム線 RCLl— 2、 RSVCLを用いてアクセス動作が実行され、セルアレイ ARYの不良が救済される。 [0030] 図 4は、図 2に示した冗長ワードドライバ RWDRVおよび図 3に示した冗長コラムドラ ィバ RCDRVの詳細を示して!/、る。冗長ワードドライバ RWDRVおよび冗長コラムドラ ィバ RCDRVの要部は、同じ論理構成のため、ここでは、冗長ワードドライバ RWDR Vについて説明する。
冗長ワードドライバ RWDRVは、レギュラー冗長ワード線 RWL1— 2をそれぞれドラ イブするバッファ BUF1— 2と、リザーブ冗長ワード線 RSVWLをドライブするバッファ BUFRを有している。ノ ッファ BUF1は、ロウ冗長選択信号 RSEL1が高論理レベル のとき使用され、ノ ッファ BUF2は、ロウ冗長選択信号 RSEL2が高論理レベルのとき に使用される。ノ ッファ BUFRは、ロウ冗長選択信号 RSEL1— 2のいずれかが低論 理レベルのときに使用される。ロウ冗長選択信号 RSEL 1 - 2 (またはコラム冗長選択 信号 CSEL1— 2)が同時に低論理レベルに設定されることは、選択ヒューズ回路 27 、 29のプログラム仕様で禁止されている。
[0031] 以上、第 1の実施形態では、 2つの冗長ヒューズ回路 17にそれぞれ対応するレギュ ラー冗長ワード線 RWL1— 2と、 2つの冗長ヒューズ回路 17に共通のリザーブ冗長ヮ ード線 RSVWLとを設けることで、簡易な冗長ワードドライバ RWDRV (スィッチ回路） により、各冗長ヒューズ回路 17を冗長ワード線 RWL1— 2、 RSVWLのいずれかに対 応させることができる。これにより、不良の救済時と、不良を救済しないとき（良品）とで 、信号の伝搬遅延時間の差を小さくできるため、アクセス時間の差を小さくできる。す なわち、簡易な回路により、半導体メモリ MEMの性能および救済効率を低下させる ことなく不良を救済できる。
[0032] 図 5は、本発明の第 2の実施形態の半導体メモリを示している。第 1の実施形態で 説明した要素と同一の要素については、同一の符号を付し、これ等については、詳 細な説明を省略する。この実施形態の半導体メモリ MEMは、第 1の実施形態にモー ドレジスタ 32Aおよび不良アドレス選択部 34A、 36Aをカ卩えて構成されている。その 他の構成は、第 1の実施形態と同じである。すなわち、半導体メモリ MEMは、 DRA Mとして形成されている。
[0033] モードレジスタ 32Aは、冗長ヒューズ部 16、 18の出力をそれぞれ無効にするため の記憶部と、仮の冗長ロウアドレス RRAD1— 2および仮の冗長コラムアドレス RCAD 1—2の値 (不良アドレス）を保持するための記憶部とを有している。記憶部は、書き 換え可能であり、モードレジスタ設定コマンドとともに供給される外部アドレス ADまた はデータ DTに応じて設定される。モードレジスタ 32Aは、記憶部に設定された値に 応じて、ロウヒューズ無効信号、コラムヒューズ無効信号、仮の冗長ロウアドレス RRA D1— 2および仮の冗長コラムアドレス RCAD1— 2を出力する。
[0034] 不良アドレス選択部 34Aは、モードレジスタ 32Aから出力されるロウヒューズ無効信 号に応じて冗長ヒューズ部 16の出力を無効にし、モードレジスタ 32Aに設定された 仮の冗長ロウアドレス RRAD1— 2をアドレス比較部 20に出力する。不良アドレス選 択部 36Aは、モードレジスタ 32Aから出力されるコラムヒューズ無効信号に応じて冗 長ヒューズ部 18の出力を無効にし、モードレジスタ 32Aに設定された仮の冗長コラム アドレス RCAD1— 2をアドレス比較部 22に出力する。すなわち、不良アドレス選択 部 34A、 36Aは、各冗長ヒューズ部 16、 18にプログラムされた不良アドレスまたはモ ードレジスタ 32Aに保持された仮の不良アドレスのいずれかを、対応するアドレス比 較回路 12、 23に出力する。
[0035] この実施形態では、冗長ヒューズ部 16、 18のプログラム前に、仮の冗長ロウアドレ ス RRAD1— 2および仮の冗長コラムアドレス RCAD1— 2をアドレス比較部 20、 22 に出力し、レギュラー冗長ワード線 RWL 1—2あるいはレギュラー冗長コラム線 RCL1 —2を使用してワード線 WLあるいはコラム線 CLを一時的に救済できる。このため、レ ギュラー冗長ワード線 RWL1— 2、レギュラー冗長コラム線 RCL1— 2に不良があるか 否かを、冗長ヒューズ部 16、 18がプログラムされる前に検出できる。
[0036] メモリ MEMをテストする LSIテスタ等は、上記検出結果に基づいて、リザーブ冗長 ワード線 RSVWLおよびリザーブ冗長コラム線 RSVCLを使用するか否かを判断でき る。したがって、冗長ワード線 RWL1— 2および冗長コラム線 RCL1— 2の不良を、冗 長ヒューズ部 16、 18を用いることなく確認した後に、選択ヒューズ部 26、 28をプログ ラムできる。この結果、冗長ヒューズ部 16、 18および選択ヒューズ部 26、 28のプログ ラムを 1つのテスト工程で実施できる。
[0037] 以上、第 2の実施形態においても、上述した第 1の実施形態と同様の効果を得るこ とができる。さらに、この実施形態では、冗長ヒューズ部 16、 18および選択ヒューズ部 26、 28のプログラムを 1つのテスト工程で実施できる。この結果、簡易な回路により、 メモリ MEMの性能を低下させることなぐ救済効率を向上でき、テストコストを削減で きる。
[0038] 図 6は、本発明の第 3の実施形態の半導体メモリを示している。第 1の実施形態で 説明した要素と同一の要素については、同一の符号を付し、これ等については、詳 細な説明を省略する。この実施形態の半導体メモリ MEMは、第 1の実施形態の選択 ヒューズ部 26、 28の代わりに選択ヒューズ部 26B、 28Bを有している。また、半導体メ モリ MEMは、モードレジスタ 32Bを有している。その他の構成は、第 1の実施形態と 同じである。すなわち、半導体メモリ MEMは、 DRAMとして形成されている。
[0039] モードレジスタ 32Bは、選択ヒューズ回路 27B、 29Bにプログラムされる値に対応す る選択信号 RSEL1— 2、 CSEL1— 2の出力を無効するための出力無効信号の値を それぞれ保持する記憶部と、仮の選択信号 RSEL1— 2、 CSEL1— 2の値をそれぞ れ保持するための記憶部と、各選択ヒューズ回路 27B、 29Bをプログラムするための プログラム情報が書き込まれるプログラム設定部とを有して 、る。記憶部およびプログ ラム設定部は、メモリ MEMの動作モードがテストモードのときに、モードレジスタ設定 コマンドとともに供給される外部アドレス ADまたはデータ DTに応じて設定される。
[0040] モードレジスタ 32Bは、記憶部に設定された値に応じて、出力無効信号および仮の 選択信号 RSEL1— 2、 CSEL1— 2を、プログラム信号 RPRG1、 CPRG1として選択 ヒューズ部 26B、 28Bにそれぞれ出力する。また、モードレジスタ 32Bは、プログラム 設定部にプログラム情報が書き込まれたときに、対応するプログラム信号 RPRG2、 C PRG2 (電気信号）を出力する。メモリ MEMは、プログラム信号線 RPRG2、 CPRG2 に大電流または高電圧を供給するための図示しない電流生成回路または電圧生成 回路を有している。
[0041] プログラム信号線 RPRG2、 CPRG2の大電流または高電圧により、選択ヒューズ部 26B、 28Bの選択ヒューズ回路 27B、 29Bは、プログラムされる。すなわち、モードレ ジスタ 32Bは、選択ヒューズ回路 27B、 29Bをプログラムするための電気信号 RPRG 2、 CPRG2を、メモリ MEMの外部力 供給されるプログラム情報に応じて出力する プログラム制御回路として機能する。 [0042] 選択ヒューズ部 26Bは、第 1の実施形態と同様に、レギュラー冗長ワード線 RWL1 — 2 (図 2)をリザーブ冗長ワード線 RSVWLに置き換える力否かをそれぞれプロダラ ムするための選択ヒューズ回路 27Bを有している。各選択ヒューズ回路 27Bは、電気 信号 RPRG2に応じてプログラムされるために、電流によりブローされるヒューズ (金属 のエレクト口マイグレーション現象を利用）、あるいは、電圧により導通または絶縁され るヒューズ (酸ィ匕膜等の耐圧を利用）を有している。選択ヒューズ回路 27Bは、プログ ラム状態に応じてロウ冗長選択信号 RSEL1— 2をそれぞれ出力する。但し、選択ヒュ ーズ部 26Bは、モードレジスタ 32Bから出力される出力無効信号に応じて、ヒューズ 回路 27Bからの選択信号ロウ冗長 RSEL1— 2の出力を禁止し、モードレジスタ 32B 力も出力される仮のロウ冗長選択信号 RSEL1— 2をメモリコア 30に出力する。
[0043] 選択ヒューズ部 28Bは、第 1の実施形態と同様に、レギュラー冗長コラム線 RCL1
2 (図 3)をリザーブ冗長コラム線 RSVCLに置き換える力否かをそれぞれプログラム するための選択ヒューズ回路 29Bを有している。各選択ヒューズ回路 29Bは、電気信 号 CPRG2に応じてプログラムされるために、電流によりブローされるヒューズ (金属の エレクト口マイグレーション現象を利用）、あるいは、電圧により導通または絶縁される ヒューズ (酸ィ匕膜等の耐圧を利用）を有している。選択ヒューズ回路 29Bは、プロダラ ム状態に応じてコラム冗長選択信号 CSEL1— 2をそれぞれ出力する。但し、選択ヒ ユーズ部 28Bは、モードレジスタ 32Cから出力される出力無効信号に応じて、選択ヒ ユーズ回路 29Bからのコラム冗長選択信号 CSEL1— 2の出力を禁止し、モードレジ スタ 32Bから出力される仮のコラム冗長選択信号 CSEL1— 2をメモリコア 30に出力 する。
[0044] この実施形態では、選択ヒューズ部 26B、 28Bのプログラム前に、図 2に示したリザ ーブ冗長ワード線 RSVWLおよび図 3に示したリザーブ冗長コラム線 RSVCLに不良 がある力否かを検出できる。これにより、例えば、レギュラー冗長ワード線 RWL1とリ ザーブ冗長ワード線 RSVWLに不良があり、かつ救済すべきワード線 WLが 2つある 場合に、半導体メモリをテストする LSIテスタ等は、選択ヒューズ部 26B、 28Bのプロ グラムすることなぐこのメモリ MEMの不良を救済できないと判断できる。したがって、 選択ヒューズ部 26B、 28Bを無駄にプログラムすることを防止できる。 [0045] さらに、テスト工程が完了した後でも、モードレジスタ 32Bのプログラム設定部にプロ グラム情報を書き込むことにより、選択ヒューズ回路 27B、 29Bをプログラムできる。こ れにより、メモリ MEMが出荷された後でも、レギュラー冗長ワード線 RWL1— 2の代 わりにリザーブ冗長ワード線 RSVWLを使用でき、レギュラー冗長コラム線 RCL1— 2 の代わりにリザーブ冗長コラム線 RSVCLを使用できる。これにより、テスト工程を完 了した後に、レギュラー冗長ワード線 RWL1— 2およびレギュラー冗長コラム線 RCL 1—2に発生した不良の救済をすることが可能である。
[0046] 以上、第 3の実施形態においても、上述した第 1および第 2の実施形態と同様の効 果を得ることができる。すなわち、選択ヒューズ部 26B、 28Bを無駄にプログラムする ことを防止でき、テストコストを削減できる。さらに、テスト工程を完了した後に、冗長線 RWL1— 2、 RCL 1—2に発生した不良を救済できる。この結果、簡易な回路により、 メモリ MEMの性能を低下させることなぐ救済効率を向上でき、テストコストを削減で きる。
[0047] 図 7は、本発明の第 4の実施形態の半導体メモリを示している。第 1の実施形態で 説明した要素と同一の要素については、同一の符号を付し、これ等については、詳 細な説明を省略する。この実施形態の半導体メモリ MEMは、第 1の実施形態の冗長 ヒューズ部 16、 18、選択ヒューズ回路 26、 28およびメモリコア 30の代わりに冗長ヒュ ーズ部 16C、 18C、選択ヒューズ回路 26C、 28Cおよびメモリコア 30Cを有している。 また、半導体メモリ MEMは、第 1の実施形態のアドレス比較部 20、 22を有していな い。その他の構成は、第 1の実施形態と同じである。すなわち、半導体メモリ MEMは 、 DRAMとして形成されている。
[0048] この実施形態のメモリ MEMは、いわゆるシフト冗長方式を採用している。シフト冗 長方式のメモリ MEMは、後述する図 8に示すように、冗長スィッチ回路 RRSWを有し ている。冗長スィッチ回路 RRSWは、メモリ MEMのパワーオンシーケンス時に動作 し、ワードドライバ WDRVをワード線 WL、 RWLに接続する。同様に、シフト冗長方式 のメモリ MEMは、後述する図 9に示すように、冗長スィッチ回路 CRSWを有している 。冗長スィッチ回路 CRSWは、メモリ MEMのパワーオンシーケンス時に動作し、コラ ムドライバ CDRVをコラム線 CL、 RCLに接続する。このため、アクセス毎に外部アド レス ADと不良アドレスとを比較するアドレス比較部は必要ない。
[0049] 冗長ヒューズ部 16Cは、不良のワード線 WLを示す冗長ロウアドレス RRADをプロ グラムするためのヒューズ回路 17Cを有しており、プログラムされた冗長ロウアドレス R RADを出力する。冗長ヒューズ部 18Cは、不良のビット線対 BL、 /BLを示す冗長コ ラムアドレス RCADをプログラムするためのヒューズ回路 19Cを有しており、プログラ ムされた冗長コラムアドレス RCADを出力する。冗長ヒューズ部 16C、 18Cを用いる ことにより、セルアレイ ARYに発生した不良を 2つまで救済できる。
[0050] 選択ヒューズ部 26Cは、図 8に示すレギュラー冗長ワード線 RWL1— 2のいずれを 使用して不良を救済するかをプログラムするための選択ヒューズ回路 27Cを有してい る。選択ヒューズ回路 27Cは、プログラム状態に応じた論理レベルのロウ冗長選択信 号 RSELを出力する。選択ヒューズ部 28Cは、図 9に示すレギュラー冗長コラム線 RC L 1 2のいずれを使用して不良を救済するかをプログラムするための選択ヒューズ 回路 29Cを有している。選択ヒューズ回路 29Cは、プログラム状態に応じた論理レべ ルのコラム冗長選択信号 CSELを出力する。
[0051] メモリコア 30Cは、ロウデコーダ RDEC、コラムデコーダ CDECおよびセルアレイ A RYが、第 1の実施形態と相違する。セルアレイ ARYは、 2本の冗長ワード線 RWL ( 図 8に示す RWL 1 - 2)および 2組の冗長ビット線対 RBL、 /RBL (図 9に示す RCL 1—2に対応するビット線)を有している。その他の構成は、第 1の実施形態と同じであ る。
[0052] 図 8は、図 7に示したロウデコーダ RDECの詳細を示している。ロウデコーダ RDEC は、ロウアドレスデコーダ RADEC、ワードドライバ WDRV、冗長スィッチ回路 RRSW 、および選択スィッチ回路 RSSWを有している。シフト冗長方式のメモリ MEMでは、 冗長ワード線専用の冗長ワードドライバ RWDRVは形成されない。冗長スィッチ回路 RRSWおよび選択スィッチ回路 RSSWは、例えば、 CMOS伝達ゲートにより構成さ れるため、回路規模は小さぐ伝搬遅延時間も短い。
[0053] スィッチ回路 RRSWは、冗長ロウアドレス RRADが示す不良のワード線 WL (図に X 印で示す）を避けて、ワードドライバ WDRVをワード線 WLと、選択スィッチ回路 RSS W (冗長ワード線 RWL1— 2のいずれか）に接続する。不良がない場合、ワードドライ バ WDRVは、通常のワード線 WLに接続され、冗長ワード線 RWL1— 2 (冗長制御 線）には接続されない。
[0054] 選択スィッチ回路 RSSWは、ロウ冗長選択信号 RSELが低論理レベルのときに、ヮ ードドライバ WDRVを冗長ワード線 RWL1に接続し、ロウ冗長選択信号 RSELが高 論理レベルのときに、ワードドライバ WDRVを冗長ワード線 RWL2に接続する。これ により、冗長ワード線 RWL2に不良があるとき、冗長ワード線 RWL1を用いて救済を 実施でき、冗長ワード線 RWL1に不良があるとき、冗長ワード線 RWL2を用いて救済 を実施できる。
[0055] 図 9は、図 7に示したコラムデコーダ CDECの詳細を示している。コラムデコーダ CD ECは、コラムアドレスデコーダ CADEC、コラムドライバ CDRV、冗長スィッチ回路 C RSW、および選択スィッチ回路 CSSWを有している。コラム線 CLは、ビット線対 BL、 /BLに接続されたコラムスィッチ CSWに接続され、レギュラー冗長コラム線 RCL1 —2は、冗長ビット線対 RBL、 ZRBLに接続された冗長コラムスィッチ CSWに接続さ れている。
[0056] シフト冗長方式のメモリ MEMでは、冗長コラム線専用の冗長コラムデコーダ RCD RVは形成されな!、。冗長スィッチ回路 CRSWおよび選択スィッチ回路 CSSWは、 例えば、 CMOS伝達ゲートにより構成されるため、回路規模は小さぐ伝搬遅延時間 も短い。
スィッチ回路 CRSWは、冗長コラムアドレス RCADが示す不良のビット線対 BL、 / BL (図に X印で示す）に対応するコラム線 CLを避けて、コラムドライバ CDRVをコラム 線 CLと、選択スィッチ回路 CSSW (冗長コラム線 RCL1— 2のいずれか）に接続する 。不良がない場合、コラムドライバ CDRVは、通常のコラム線 CLに接続され、冗長コ ラム線 RCL1— 2 (冗長制御線）には接続されな!、。
[0057] コラムドライバ CDRVは、第 1の実施形態（図 3)と同様に、コラム線制御信号 CLZ に同期して動作し、コラムスィッチ CSWのオン/オフを制御するコラム線 CLのいず れかを所定の期間高レベルに変化させる。コラムドライバ RCDRVは、コラム線制御 信号 CLZに同期して動作し、冗長コラムスィッチ CSWのオン Zオフを制御する冗長 コラム線 RCL1— 2の!、ずれかを、所定の期間高レベルに変化させる。 [0058] 選択スィッチ回路 CSSWは、コラム冗長選択信号 CSELが低論理レベルのときに、 コラムドライバ CDRVを冗長コラム線 RCL1に接続し、ロウ冗長選択信号 RSELが高 論理レベルのときに、コラムドライバ CDRVを冗長コラム線 RCL2に接続する。これに より、冗長コラム線 RCL2に不良があるとき、冗長コラム線 RCL1を用いて救済を実施 でき、冗長コラム線 RCL1に不良があるとき、冗長コラム線 RCL2を用いて救済を実 施できる。
[0059] 以上、第 4の実施形態においても、上述した第 1の実施形態と同様の効果を得るこ とができる。さらに、この実施形態では、シフト冗長方式が採用される半導体メモリ M EMにおいても、簡易な冗長スィッチ回路 RRSW、 CRSW〖こより、半導体メモリ ME Mの性能および救済効率を低下させることなく不良を救済できる。
図 10は、本発明の第 5の実施形態の半導体メモリを示している。第 1および第 2の 実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等につ いては、詳細な説明を省略する。この実施形態の半導体メモリ MEMは、第 4の実施 形態の冗長ヒューズ部 16C、 18C、選択ヒューズ部 26C、 28Cおよびメモリコア 30C の代わりに冗長ヒューズ部 16、 18、選択ヒューズ部 26、 28およびメモリコア 30Dを有 している。その他の構成は、第 4の実施形態と同じである。すなわち、半導体メモリ M EMは、 DRAMとして形成されている。
[0060] 冗長ヒューズ部 16、 18は、第 1の実施形態と同様に、 2つの冗長ロウアドレス RRA D1 - 2および 2つの冗長コラムアドレス RCAD1— 2をそれぞれ記憶する。選択ヒュ ーズ部 26、 28は、第 1の実施形態と同様に、ロウ冗長選択信号 RSEL 1—2およびコ ラム冗長選択信号 CSEL1— 2をそれぞれ出力する。メモリコア 30Dは、ロウデコーダ RDECの冗長スィッチ回路 RRSWと選択スィッチ回路 RSSW、およびコラムデコー ダ CDECの冗長スィッチ回路 CRSWと選択スィッチ回路 CSSW力 第 4の実施形態 と相違している。その他の構成は、第 2の実施形態と同じである。
[0061] 図 11は、図 10に示したロウデコーダ RDECの詳細を示している。この実施形態で は、 2つまでのワード線不良を救済できる。ワード線不良が 2つある場合、スィッチ回 路 RRSWは、冗長ロウアドレス RRAD1— 2が示す不良のワード線 WL (図に X印で 示す）を避けて、ワードドライバ WDRVをワード線 WLと選択スィッチ回路 RSSWに接 続する。ワード線不良が 1つしかない場合、ワードドライノ WDRVの 1つのみ力 選択 スィッチ回路 RSSWに接続される。ワード線不良がない場合、ワードドライノく WDRV は、通常のワード線 WLに接続され、選択スィッチ回路 RSSWには接続されない。
[0062] 選択スィッチ回路 RSSWは、ロウ冗長選択信号 RSEL1が低論理レベルのときに、 ワードドライノく WDRVをレギュラー冗長ワード線 RWL1に接続し、ロウ冗長選択信号 RSEL1が高論理レベルのときに、ワードドライバ WDRVをリザーブ冗長ワード線 RS VWLに接続する。選択スィッチ回路 RSSWは、ロウ冗長選択信号 RSEL2が低論理 レベルのときに、ワードドライバ WDRVをレギュラー冗長ワード線 RWL2に接続し、口 ゥ冗長選択信号 RSEL2が高論理レベルのときに、ワードドライバ WDRVをリザーブ 冗長ワード線 RSVWLに接続する。各レギュラー冗長ワード線 RWL1— 2は、対応す るワードドライバ WDRVのみにより駆動され、リザーブ冗長ワード線 RSVWLは、レギ ユラ一冗長ワード線 RWL1— 2に対応する 2つのワードドライバ WDRVに共通に使用 され、 2つのワードドライバ WDRVのいずれかにより駆動される。これにより、レギユラ 一冗長ワード線 RWL1— 2のいずれかに不良があるとき、リザーブ冗長ワード線 RSV WLを用いて救済を実施できる。
[0063] 図 12は、図 10に示したコラムデコーダ CDECの詳細を示している。この実施形態 では、 2つまでのビット線不良を救済できる。ビット線不良が 2つある場合、スィッチ回 路 CRSWは、冗長コラムアドレス RCAD1— 2が示す不良のコラム線 CLに対応する ビット線対 BL、 /BL (図ではコラム線 CLに X印で示す）を避けて、コラムドライバ CD RVをコラム線 CLと選択スィッチ回路 RSSWに接続する。ビット線不良が 1つしかな い場合、コラムドライバ CDRVの 1つのみ力 選択スィッチ回路 CSSWに接続される 。ビット線不良がない場合、コラムドライバ CDRVは、通常のコラム線 CLに接続され、 選択スィッチ回路 CSSWには接続されな 、。
[0064] 選択スィッチ回路 CSSWは、コラム冗長選択信号 CSEL1が低論理レベルのときに 、コラムドライバ CDRVをレギュラー冗長コラム線 RCL1に接続し、ロウ冗長選択信号 RSEL1が高論理レベルのときに、コラムドライバ CDRVをリザーブ冗長コラム線 RSV CLに接続する。選択スィッチ回路 CSSWは、コラム冗長選択信号 CSEL2が低論理 レベルのときに、コラムドライバ CDRVをレギュラー冗長コラム線 RCL2に接続し、ロウ 冗長選択信号 RSEL2が高論理レベルのときに、コラムドライバ CDRVをリザーブ冗 長コラム線 RSVCLに接続する。各レギュラー冗長コラム線 RCL1— 2は、対応するコ ラムドライバ CDRVのみにより駆動され、リザーブ冗長コラム線 RSVCLは、レギユラ 一冗長コラム線 RCL1— 2に対応する 2つのコラムドライバ CDRVに共通に使用され 、 2つのコラムドライバ CDRVのいずれかにより駆動される。これにより、レギュラー冗 長コラム線 RCL1— 2のいずれかに不良があるとき、リザーブ冗長コラム線 RSVCLを 用いて救済を実施できる。
[0065] なお、図 12に示した例では、レギュラー冗長コラム線 RCL2に対応する冗長ビット 線対 RBL、 ZRBLに不良があるため、選択スィッチ回路 CSSWは、コラムドライバ C DRVを、レギュラー冗長コラム線 RCL2に接続せずに、リザーブ冗長コラム線 RSVC Lに接続する。
以上、第 5の実施形態においても、上述した第 1および第 2の実施形態と同様の効 果を得ることができる。さらに、この実施形態では、簡易な選択スィッチ回路 RSSW、 CSSWにより、レギュラー冗長線 RWL 1— 2、 RCL1— 2の不良を救済できる。すな わち、簡易な回路により、メモリ MEMの性能を低下させることなぐ救済効率を向上 できる。
[0066] 図 13は、本発明の第 6の実施形態の半導体メモリを示している。第 1、第 2および第 4の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等 については、詳細な説明を省略する。この実施形態の半導体メモリ MEMは、第 4の 実施形態にモードレジスタ 32Eおよび不良アドレス選択部 34E、 36Eをカ卩えて構成さ れている。その他の構成は、第 4の実施形態と同じである。すなわち、半導体メモリ M EMは、 DRAMとして形成されている。
[0067] モードレジスタ 32Eは、冗長ヒューズ部 16A、 18Aの出力をそれぞれ無効にするた めの記憶部と、仮の冗長ロウアドレス RRADおよび仮の冗長コラムアドレス RCADの 値 (不良アドレス）を保持するための記憶部とを有している。記憶部は、書き換え可能 であり、モードレジスタ設定コマンドとともに供給される外部アドレス ADまたはデータ DTに応じて設定される。モードレジスタ 32Eは、記憶部に設定された値に応じて、口 ゥヒユーズ無効信号、コラムヒューズ無効信号、仮の冗長ロウアドレス RRADおよび仮 の冗長コラムアドレス RCADを出力する。
[0068] 不良アドレス選択部 34Eは、モードレジスタ 32Eから出力されるロウヒューズ無効信 号に応じて冗長ヒューズ部 16Cの出力を無効にし、モードレジスタ 32Eに設定された 仮の冗長ロウアドレス RRADをメモリコア 30Cに出力する。不良アドレス選択部 36E は、モードレジスタ 32Eから出力されるコラムヒューズ無効信号に応じて冗長ヒューズ 部 18Cの出力を無効にし、モードレジスタ 32Eに設定された仮の冗長コラムアドレス RCADをメモリコア 30Cに出力する。すなわち、不良アドレス選択部 34E、 36Eは、 各冗長ヒューズ部 16C、 18Cにプログラムされた不良アドレスまたはモードレジスタ 3 2Eに保持された仮の不良アドレスのいずれかを、ロウデコーダ RDECの冗長スイツ チ回路 RRS W (図 8)およびコラムデコーダ CDECの冗長スィッチ回路 CRSW (図 9) に出力する。
[0069] この実施形態では、第 2の実施形態と同様に、冗長ヒューズ部 16C、 18Cのプログ ラム前に、仮の冗長ロウアドレス RRADおよび仮の冗長コラムアドレス RCADを用い て、ワード線 WLあるいはコラム線 CLを一時的に救済できる。このため、冗長ワード線 RWL1 2 (図 8)および冗長コラム線 RCL1— 2 (図 9)に不良があるか否かを、冗長 ヒューズ部 16C、 18Cがプログラムされる前に検出できる。以上、第 6の実施形態に おいても、上述した第 1、第 2および第 4の実施形態と同様の効果を得ることができる
[0070] 図 14は、本発明の第 7の実施形態の半導体メモリを示している。第 1、第 3および第 4の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等 については、詳細な説明を省略する。この実施形態の半導体メモリ MEMは、第 4の 実施形態の選択ヒューズ部 26C、 28Cの代わりに選択ヒューズ部 26F、 28Fを有して いる。また、半導体メモリ MEMは、モードレジスタ 32Fを有している。その他の構成 は、第 4の実施形態と同じである。すなわち、半導体メモリ MEMは、 DRAMとして形 成されている。
[0071] モードレジスタ 32Fは、選択ヒューズ部 26F、 28Fにプログラムされる値に対応する 選択信号 RSEL、 CSELの出力を無効するための出力無効信号の値をそれぞれ保 持する記憶部と、仮の選択信号 RSEL、 CSELの値をそれぞれ保持するための記憶 部と、各選択ヒューズ回路 27F、 29Fをプログラムするためのプログラム情報が書き込 まれるプログラム設定部とを有している。記憶部およびプログラム設定部は、メモリ M EMの動作モードがテストモードのときに、モードレジスタ設定コマンドとともに供給さ れる外部アドレス ADまたはデータ DTに応じて設定される。
[0072] モードレジスタ 32Fは、記憶部に設定された値に応じて、出力無効信号および仮の 選択信号 RSEL、 CSEL1を、プログラム信号 RPRG1、 CPRG1として選択ヒューズ 部 26F、 28Fにそれぞれ出力する。また、モードレジスタ 32Fは、第 3の実施形態と 同様に、プログラム設定部にプログラム情報が書き込まれたときに、選択ヒューズ回路 27F、 29Fをプログラムするためのプログラム信号 RPRG2、 CPRG2 (電気信号）を 出力する。すなわち、モードレジスタ 32Fは、電気信号 RPRG2、 CPRG2を、メモリ MEMの外部力 供給されるプログラム情報に応じて出力するプログラム制御回路と して機能する。なお、メモリ MEMは、プログラム信号線 RPRG2、 CPRG2に大電流 または高電圧を供給するための図示しない電流生成回路または電圧生成回路を有 している。
[0073] 選択ヒューズ回路 27F、 29Fは、電気信号 RPRG1— 2に応じてプログラムされるた めに、電流によりブローされるヒューズ、あるいは、電圧により導通または絶縁されるヒ ユーズを有している。選択ヒューズ回路 27Fは、レギュラー冗長ワード線 RWL1— 2 ( 図 8)のいずれかを使用するために、プログラム状態に応じたロウ冗長選択信号 RSE Lを出力する。選択ヒューズ回路 29Fは、レギュラー冗長コラム線 RCL1— 2 (図 9)の V、ずれかを使用するために、プログラム状態に応じたコラム冗長選択信号 CSELを 出力する。
[0074] 但し、選択ヒューズ部 26Fは、モードレジスタ 32Fから出力される出力無効信号に 応じて、選択ヒューズ回路 27F力ものロウ冗長選択信号 RSELの出力を禁止し、モー ドレジスタ 32Fから出力される仮のロウ冗長選択信号 RSELをメモリコア 30Cに出力 する。また、選択ヒューズ部 28Fは、モードレジスタ 32Fから出力される出力無効信号 に応じて、選択ヒューズ回路 29Fからのコラム冗長選択信号 CSELの出力を禁止し、 モードレジスタ 32Fから出力される仮のコラム冗長選択信号 CSELをメモリコア 30C に出力する。 [0075] 以上、第 7の実施形態においても、上述した第 1、第 3および第 4の実施形態と同様 の効果を得ることができる。すなわち、簡易な回路により、メモリ MEMの性能を低下 させることなく、救済効率を向上でき、テストコストを削減できる。
なお、上述した実施形態では、本発明を DRAMに適用する例について述べた。本 発明は力かる実施形態に限定されるものではない。例えば、本発明を、擬似 SRAM 、 SRAMあるいはフラッシュメモリ等に適用してもよい。擬似 SRAMは、 DRAMのメ モリセルを有し、 SRAMと同じ入出力インタフェースを有し、メモリセルのリフレッシュ 動作を内部で自動的に実行するメモリである。本発明を適用する半導体メモリは、ク ロック非同期式でもよぐクロック同期式でもよい。
[0076] 上述した第 1 第 3、第 5の実施形態では、 2本のレギュラー冗長ワード線 RWL1— 2に対して 1本のリザーブワード線 RSVWLを形成し、 2本のレギュラー冗長コラム線 RCL 1— 2に対して 1本のリザーブ冗長コラム線 RSVCLを形成する例について述べ た。本発明は力かる実施形態に限定されるものではない。例えば、 3本のレギュラー 冗長ワード線 RWLに対して 1本のリザーブワード線 RSVWLを形成し、 3本のレギュ ラー冗長コラム線 RCLに対して 1本のリザーブ冗長コラム線 RSVCLを形成しもよい。
[0077] 上述した実施形態では、本発明をワード線 WLの冗長回路およびコラム線 CLの冗 長回路の両方に適用する例について述べた。本発明は力かる実施形態に限定され るものではない。例えば、本発明をワード線 WLの冗長回路およびコラム線 CLの冗 長回路の一方に適用してもよい。
上述した第 3および第 7の実施形態では、選択ヒューズ部 26B、 28B、 26F、 28Fを 、モードレジスタ 32B、 32Fを用いて、テスト工程後にプログラムする例について述べ た。本発明はカゝかる実施形態に限定されるものではない。例えば、冗長ヒューズ部 1 6、 18、 16C、 18Cを、モードレジスタ 32B、 32Fを用いて、テスト工程後にプログラム する回路構成としてもよい。この場合、テスト工程後に発生した通常のワード線 WLの 不良およびビット線 BL、 ZBLの不良を救済できる。
[0078] 上述した第 3および第 7の実施形態では、テスト工程後にプログラム可能にする機 能と、選択ヒューズ回路 27B、 29B、 27F、 29Fにプログラムされた内容を無効にする 機能とを、メモリ MEMに設ける例について述べた。本発明はかかる実施形態に限定 されるものではない。例えば、メモリ MEMに、上記機能にいずれか一方を設けてもよ い。
また、第 2の実施形態に第 3の実施形態の特徴を加えてもよい。また、第 6の実施形 態に第 7の実施形態の特徴を加えてもよい。すなわち、冗長ヒューズ部および選択ヒ ユーズ部をプログラムする前に、仮の冗長アドレスおよび仮の選択信号を用いて不良 を一時的に救済してもよい。この場合、ヒューズ回路を使用しても救済できない不良 を予め判定することができる。この結果、ヒューズ回路を無駄にプログラムすることが 無くなり、テストコストを削減できる。
[0079] 本発明は、単独のパッケージにモールドされる半導体メモリに適用されてもよぐ CP Uあるいはメモリコントローラ等とともにシリコン基板上に搭載される半導体メモリに適 用されてもよい（SOC ;システムオンチップ)。あるいは、 CPUあるいはメモリコントロー ラ等とともに 1つのパッケージにモールドされる半導体メモリに適用されてもよい（SIP ；システムインパッケージ）。
[0080] 以上、本発明につ 、て詳細に説明してきた力 上記の実施形態およびその変形例 は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱し ない範囲で変形可能であることは明らかである。
産業上の利用可能性
[0081] 本発明は、不良を救済するための冗長回路を有する半導体メモリに適用できる。

Claims

請求の範囲
[1] メモリセルおよびメモリセルに接続されたワード線、ビット線を有するセルアレイと、 複数の不良アドレスがそれぞれプログラムされる複数の冗長ヒューズ回路と、 前記冗長ヒューズ回路にそれぞれ対応して専用に設けられ、不良を救済するため のレギュラー冗長線と、
前記冗長ヒューズ回路に共通に設けられ、不良を救済するためのリザーブ冗長線と 前記冗長ヒューズ回路にそれぞれ対応して設けられ、前記冗長ヒューズ回路にプロ グラムされた不良アドレスをアクセスアドレスと比較し、比較結果が一致するときに冗 長信号をそれぞれ出力する複数のアドレス比較回路と、
前記冗長信号に応答して、対応するレギュラー冗長線または前記リザーブ冗長線 の!ヽずれかを有効にするスィッチ回路と、
前記スィッチ回路の切り替えを制御するための冗長選択信号を出力する選択ヒュ ーズ回路とを備えて 、ることを特徴とする半導体メモリ。
[2] 請求項 1記載の半導体メモリにおいて、
複数の不良アドレスを書き換え可能に保持するレジスタと、
前記各冗長ヒューズ回路にプログラムされた不良アドレスまたは前記レジスタに保 持された対応する不良アドレスのいずれかを前記各アドレス比較回路に出力する不 良アドレス選択部を備えていることを特徴とする半導体メモリ。
[3] 請求項 1記載の半導体メモリにおいて、
前記選択ヒューズ回路をプログラムするための電気信号を、半導体メモリの外部か ら供給されるプログラム情報に応じて出力するプログラム制御回路を備えていることを 特徴とする半導体メモリ。
[4] 請求項 1記載の半導体メモリにおいて、
前記レギュラー冗長線および前記リザーブ冗長線は、不良のワード線を救済するた めの冗長ワード線であることを特徴とする半導体メモリ。
[5] 請求項 1記載の半導体メモリにおいて、
不良のビット線を救済するための複数の冗長ビット線と、 前記冗長ビット線にそれぞれ接続される冗長コラムスィッチとを備え、 前記レギュラー冗長線および前記リザーブ冗長線は、前記冗長コラムスィッチのォ ン Zオフを制御するコラム線制御信号を伝達する冗長コラム線であることを特徴とす る半導体メモリ。
[6] メモリセルと、メモリセルをアクセスするための制御線と、不良のメモリセルまたは不 良の制御線を救済するための複数の冗長制御線とを有するメモリコアと、
前記制御線をそれぞれ駆動する複数のドライバと、
不良アドレスがプログラムされる冗長ヒューズ回路と、
前記ドライバを前記冗長制御線のいずれかに選択的に接続するための選択スイツ チ回路と、
前記各ドライバの出力を、前記冗長ヒューズ回路にプログラムされた不良アドレスに 対応する制御線を除く制御線と選択スィッチ回路とに接続する冗長スィッチ回路と、 前記選択スィッチ回路の切り替えを制御するための冗長選択信号を出力する選択 ヒューズ回路とを備えていることを特徴とする半導体メモリ。
[7] 請求項 6記載の半導体メモリにおいて、
前記冗長制御線は、前記ドライバのいずれか 1つにそれぞれ対応する複数のレギ ユラ一冗長線と、前記レギュラー冗長線に対応するドライバに共通のリザーブ冗長線 とで構成されることを特徴とする半導体メモリ。
[8] 請求項 6記載の半導体メモリにおいて、
不良アドレスを書き換え可能に保持するレジスタと、
前記冗長ヒューズ回路にプログラムされた不良アドレスまたは前記レジスタに保持さ れた不良アドレスのいずれかを前記冗長スィッチ回路に出力する不良アドレス選択 部を備えていることを特徴とする半導体メモリ。
[9] 請求項 6記載の半導体メモリにおいて、
前記選択ヒューズ回路をプログラムするための電気信号を、半導体メモリの外部か ら供給されるプログラム情報に応じて出力するプログラム制御回路を備えていることを 特徴とする半導体メモリ。
[10] 請求項 6記載の半導体メモリにおいて、 前記メモリコアは、メモリセルに接続されたワード線を備え、
前記冗長制御線は、不良のワード線を救済するための冗長ワード線であることを特 徴とする半導体メモリ。
請求項 6記載の半導体メモリにおいて、
前記メモリコアは、メモリセルに接続されたビット線と、不良のビット線を救済するた めの冗長ビット線と、ビット線に接続されるコラムスィッチと、冗長ビット線に接続される 冗長コラムスィッチとを備え、
前記冗長制御線は、冗長コラムスィッチのオン Zオフを制御するコラム線制御信号 を伝達する冗長コラム線であることを特徴とする半導体メモリ。
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