KR20090003624A - 리던던시 구조를 갖는 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 결함 영역을 복구할 수 있는 리던던시 구조를 가진 반도체 메모리 장치에서 복구를 위한 리던던시 구조를 노멀 구조와 분리하여 반도체 메모리 장치 내 특정 영역에 집중 배치한 반도체 메모리 장치를 제공한다. 본 발명에 따른 반도체 메모리 장치는 데이터를 저장하고 입출력하기 위한 노멀 셀 블록, 노멀 셀 블록 내 결함을 복구하기 위해 독립적으로 배치된 리던던시 셀 블록, 및 외부에서 입력되는 어드레스에 대응하여 노멀 셀 블록 및 리던던시 셀 블록 중 액세스할 하나를 결정하기 위한 퓨즈 블록을 포함한다. 이에 따른 본 발명은 반도체 메모리 장치 내 각 셀 블록의 위치에 따라 달라지는 읽기/쓰기 동작 중 셀 액세스에 소요되는 시간의 차이를 줄일 수 있고 노멀 셀 영역으로 디코딩을 위해 전달되는 신호 선의 개수를 줄일 수 있어 반도체 체모리 장치의 집적도를 높일 수 있다.
반도체, 리던던시, 메모리 장치, 퓨즈, 로우 리페어

Description

리던던시 구조를 갖는 반도체 메모리 장치 {SEMICONDUCTOR MEMORY APPARATUS HAVING REDUNDANCY STRUCTURE}
본 발명은 반도체 메모리 장치 내 복구 회로에 관한 것으로, 특히 결함 셀을 대체하여 결함을 복구하기 위한 리던던시 구조를 효율적으로 개선한 설계 방법 및 그 구조에 관한 것이다.
복수의 반도체 장치들로 구성된 시스템에서 반도체 메모리 장치는 데이터를 저장하기 위한 것이다. 데이터 처리 장치, 예를 들면, 중앙처리장치(CPU), 등에서 데이터를 요구하게 되면, 반도체 메모리 장치는 데이터를 요구하는 장치로부터 입력된 어드레스에 대응하는 데이터를 출력하거나, 그 어드레스에 대응하는 위치에 데이터 요구 장치로부터 제공되는 데이터를 저장한다.
반도체 장치들로 구성된 시스템의 동작속도가 빨라지고 반도체 집적회로에 관한 기술이 발달하면서, 반도체 메모리 장치는 보다 빠른 속도로 데이터를 출력하거나 저장하도록 요구받아 왔다. 최근에도 더 많은 데이터를 저장하고 더 빨리 읽 기와 쓰기 동작을 실행하면서 전력 소비를 줄일 수 있는 반도체 메모리 장치의 요구는 계속 되고 있다. 아울러, 반도체 메모리 제조 기술이 발전함에 따라 메모리를 구성하는 반도체 메모리 장치 내 각종 신호를 전달하기 위한 선의 폭과 데이터를 저장하기 위한 단위 셀의 크기가 나날이 작아지고 있다. 결국, 반도체 메모리의 고용량화에 따라 하나의 반도체 칩에 들어가는 신호 선과 단위 셀의 개수도 급격하기 증가하였다.
이로 인해 반도체 메모리 장치의 설계와 제조는 더욱 복잡해졌으며, 반도체 메모리 장치에 포함된 각각의 구성요소들의 크기가 작아짐에 따라 결함의 발생 가능성이 커지고, 각종 신호 선 끼리 혹은 신호 선과 단위 셀 사이의 불량이 늘어나는 것은 반도체 메모리 장치 전체의 불량률을 증가시키는 원인으로 작용하게 된다. 반도체 메모리 장치에 불량이 발생하여 이를 구제하지 못하면 생산 수율이 저하되기 때문에 반도체 메모리 장치는 불량을 발견하여 이를 구제하기 위한 리던던시(redundancy) 구조를 포함한다.
도 1은 종래의 반도체 메모리 장치 내 리던던시 구조를 설명하기 위한 블록도이다. 반도체 메모리 장치 내 리던던시 구조에는 크게 로 리페어(row repair)를 위한 것과 컬럼 리페어(column repair)를 위한 것이 있을 수 있으며, 여기서는 로 리페어를 위한 리던던시 구조를 설명한다.
도시된 바와 같이, 반도체 메모리 장치는 퓨즈블록(110), 워드라인 드라이빙 블록(150), 및 데이터 저장 블록(100)을 포함한다. 구체적으로 퓨즈블록(110)은 다수개의 퓨즈 세팅부(120_0 ~ 120_3)를 포함하고 있으며, 워드라인 드라이빙 블록(150)은 노멀 워드라인 드라이버 제어부(140), 노멀 워드라인 드라이버(160_0 ~ 160_3), 및 리던던시 워드라인 드라이버(170_0 ~ 170_3)를 포함한다. 또한, 데이터 저장 블록(100)은 다수개의 셀 블록(180_0 ~ 180_3)과 각각의 셀 블록(180_0 ~ 180_3)의 양단에 연결되어 있는 다수개의 센스 앰프 블록(190_0 ~ 190_4)을 포함한다. 여기서, 일부의 센스 앰프 블록들은 인접한 두 개의 셀 블록에 연결되어 출력되는 데이터를 증폭함으로써 반도체 메모리 장치의 집적도를 향상시킬 수 있다.
퓨즈 블록(110)은 각각의 셀 블록(180_0 ~ 180_3)에 대응하여 분산 배치된 퓨즈 세팅부(120_0 ~ 120_3)를 이용하여 외부에서 입력된 로우 어드레스가 셀 블록(180_0 ~ 180_3) 내의 결함 없는 노멀 셀을 액세스할 것인지 셀 블록(180_0 ~ 180_3) 내의 리던던시 셀을 액세스할 것인지를 판단한다. 이러한 퓨즈 세팅부(120_0 ~ 120_3)는 퓨즈의 차단하는 수단에 따라 레이저 퓨즈 세팅부(laser fuse set), 전기 퓨즈 세팅부(electrical fuse set), 및 안티 퓨즈 세팅부(anti fuse set) 등으로 나눌 수 있는데, 웨이퍼 상태에서 테스트를 진행하는 경우는 반도체 메모리 장치의 레이저 퓨즈 세팅부가 사용되고 패키징 후 테스트를 진행할 경우 전기 퓨즈 세팅부(electrical fuse set) 혹은 안티 퓨즈 세팅부(anti fuse set)가 사용된다. 반도체 메모리 장치는 테스트 진행이 웨이퍼 상태에서 이루어지는지 패키징 후 테스트 진행이 이루어지는지에 따라 적절한 퓨즈 세팅부를 구비한다.
리던던시 셀을 액세스하기 위해 다수개의 퓨즈 세팅부(120_0 ~ 120_3)로부터 출력된 리던던시 활성화 신호(HITB<0> ~ HITB<3>)는 대응되는 셀 블록을 제어하기 위한 리던던시 워드라인 드라이버(170_0 ~ 170_3) 외에 노멀 워드라인 드라이버 제어부(140)로도 입력되어, 각각의 셀 블록의 노멀 셀 영역 혹은 리던던시 셀 영역을 활성화할 것인지를 판단한다. 셀 블록의 노멀 셀 영역을 활성화할 경우 노멀 워드라인 드라이버 제어부(140)는 각각의 노멀 워드라인 드라이버(160_0 ~ 160_3)를 활성화하기 위해 워드라인 드라이버 활성화 신호(NXEB)를 출력한다.
도 1을 참조하면, 각각의 셀 블록(180_0 ~ 180_3)은 노멀 셀 영역과 리던던시 셀 영역 모두를 포함하고 있다. 또한, 각각의 셀 블록(180_0 ~ 180_3) 내 리던던시 셀 영역의 제어를 위한 다수개의 퓨즈 세팅부(120_0 ~ 120_3) 역시 각각의 셀 블록에 대응하여 위치한다. 결함 셀을 대체하기 위한 리던던시 셀 영역들이 반도체 메모리 장치 내 분산되어 이를 제어하기 위한 퓨즈 세팅부 역시 분산되고 퓨즈 세팅부에서 출력되는 리던던시 활성화 신호(HITB<0> ~ HITB<3>)가 노멀 워드라인 드라이버 제어부(140)로 전달되는데 각각 다른 지연시간을 가지게 된다. 아울러, 노 멀 워드라인 드라이버 제어부(140)에서 출력되는 워드라인 드라이버 활성화 신호(NXEB)가 각각의 노멀 워드라인 드라이버(160_0 ~ 160_3)로 전달되는 데에도 서로 다른 지연시간이 발생한다.
결과적으로, 결함 셀을 대체하여 복구하기 위한 리던던시 구조가 반도체 메모리 장치 내 여러 곳에 분산되어 배치됨으로써 외부에서 입력되는 어드레스를 각각의 퓨즈 세팅부로 전달하는 과정, 각 셀 블록에 포함된 리던던시 셀의 활성화 여부를 노멀 워드라인 드라이버 제어부로 통지하는 과정, 워드라인 드라이버 활성화 신호가 각각의 노멀 워드라인 드라이버로 전달되는 과정 등에서 신호 전달에 있어 지연이 발생한다. 특히, 활성화되는 리던던시 영역에 따라 해당되는 신호의 전달에 소요되는 지연시간이 각각 다르기 때문에 반도체 메모리 장치의 동작 속도가 균일하게 보장되기 어렵다. 또한, 각각의 지연시간 차이로 인해 고속으로 동작하는 반도체 메모리 장치의 경우 동작 마진이 충분치 않아 정상적인 동작이 이루어지지 않을 수도 있다.
본 발명은 결함 영역을 복구할 수 있는 리던던시 구조를 가진 반도체 메모리 장치에서 복구를 위한 리던던시 구조를 노멀 구조와 분리하여 반도체 메모리 장치 내 특정 영역에 집중 배치함으로써, 동작상 리던던시 구조로 인해 발생하는 지연의 차이를 줄여 고속의 반도체 메모리 장치가 가지는 동작 마진을 충족시켜 동작의 신뢰성을 높일 수 있는 반도체 메모리 장치를 제공하는 데 그 특징이 있다.
본 발명은 데이터를 저장하고 입출력하기 위한 노멀 셀 블록, 노멀 셀 블록 내 결함을 복구하기 위해 독립적으로 배치된 리던던시 셀 블록, 및 외부에서 입력되는 어드레스에 대응하여 노멀 셀 블록 및 리던던시 셀 블록 중 액세스할 하나를 결정하기 위한 퓨즈 블록을 포함하는 반도체 메모리 장치를 제공한다.
본 발명은 복구를 위한 리던던시 구조를 노멀 구조와 분리하여 반도체 메모리 장치 내 특정 영역에 집중 배치함으로써, 반도체 메모리 장치 내 각 셀 블록의 위치에 따라 달라지는 읽기/쓰기 동작 중 셀 액세스에 소요되는 시간의 차이를 줄일 수 있는 장점이 있다.
구체적으로는 셀 블록을 액세스할 경우 입력되는 주소와 리던던시 구조를 통한 비교결과를 전달하는 신호선의 길이에 따라 발생하는 지연 시간 차이를 줄일 수 있어 고속의 반도체 메모리 장치가 가지는 동작 마진을 충족시켜 동작의 신뢰성을 높일 수 있고 노멀 셀 영역으로 디코딩을 위해 전달되는 신호 선의 개수를 줄일 수 있어 반도체 체모리 장치의 집적도를 높일 수 있다.
본 발명에 따른 반도체 메모리 장치에서는 리던던시 구조를 개선하여 동작 중 발생하는 지연 시간의 차이를 줄여 동작의 안정성을 높인다. 상세하게는 반도체 메모리 장치 내 주된 읽기/쓰기 동작을 위한 노멀 구조에 분산되어 포함되어 결함 영역을 대체하던 리던던시 구조를 노멀 구조와 분리하여 별도의 영역에 집중 배치하여 읽기/쓰기 동작을 위한 셀 액세스 동작시 리던던시 구조를 통해 이루어지는 동작 중 셀 블록에 따라 발생할 수 있는 지연의 차이를 줄일 수 있는 반도체 메모리 장치 내 리던던시 구조를 제안한다. 이로 인해, 읽기/쓰기 동작에 필요한 액세스 시간이 균일하지 않아 반도체 메모리 장치에서 발생할 수 있는 오동작을 막을 수 있다.
상술한 목적, 특징 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이며, 그에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 또한, 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에 그 상세한 설명을 생략하기로 한다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 상세히 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치 내 리던던시 구조를 설명하기 위한 블록도이다.
도시된 바와 같이, 반도체 메모리 장치는 퓨즈블록(210), 워드라인 드라이빙 블록(250), 및 데이터 저장 블록(200)을 포함한다. 구체적으로 퓨즈블록(210)은 다수개의 퓨즈 세팅부(220_0 ~ 220_3)를 포함하고 있으며, 워드라인 드라이빙 블록(250)은 노멀 워드라인 드라이버 제어부(240), 노멀 워드라인 드라이버(260_0 ~ 260_3), 및 리던던시 워드라인 드라이버(270_0 ~ 270_3)를 포함한다. 또한, 데이터 저장 블록(200)은 다수개의 노멀 셀 블록(280_0 ~ 280_3), 리던던시 셀 블록(280_4), 및 각각의 노멀 및 리던던시 셀 블록(280_0 ~ 180_4)의 양단에 연결되어 있는 다수개의 센스 앰프 블록(290_0 ~ 290_5)을 포함한다. 여기서, 일부의 센스 앰프 블록들은 인접한 두 개의 셀 블록에 연결되어 출력되는 데이터를 증폭함으로써 반도체 메모리 장치의 집적도를 향상시킬 수 있다. 여기서, 노멀 셀 블록(280_0 ~ 280_3)은 데이터를 저장하고 입출력하기 위한 것이고, 리던던시 셀 블록(280_4)은 노멀 셀 블록(280_0 ~ 280_3) 내 결함을 복구하기 위해 독립적으로 배치된 것이다.
퓨즈 블록(210)은 퓨즈 세팅부(220_0 ~ 220_3)를 이용하여 외부에서 입력된 로우 어드레스가 노멀 셀 블록(280_0 ~ 280_3) 내의 결함 없는 셀을 액세스할 것인지 리던던시 셀 블록(280_4) 내의 셀을 액세스할 것인지를 판단한다. 이러한 퓨즈 세팅부(220_0 ~ 220_3)는 퓨즈의 차단하는 수단에 따라 레이저 퓨즈 세팅부(laser fuse set), 전기 퓨즈 세팅부(electrical fuse set), 및 안티 퓨즈 세팅부(anti fuse set) 등으로 나눌 수 있는데, 웨이퍼 상태에서 테스트를 진행하는 경우는 반도체 메모리 장치의 레이저 퓨즈 세팅부가 사용되고 패키징 후 테스트를 진행할 경우 전기 퓨즈 세팅부(electrical fuse set) 혹은 안티 퓨즈 세팅부(anti fuse set)가 사용된다. 반도체 메모리 장치는 테스트 진행이 웨이퍼 상태에서 이루어지는지 패키징 후 테스트 진행이 이루어지는지에 따라 적절한 퓨즈 세팅부를 구비한다.
본 발명에 따른 반도체 메모리 장치는 노멀 셀 블록(280_0 ~ 280_3)의 액세 스를 제어하기 위한 노멀 워드라인 드라이버(260_0 ~ 260_3), 리던던시 셀 블록(280_4)의 액세스를 제어하기 위한 리던던시 워드라인 드라이버(270_0 ~ 270_3), 및 퓨즈 블록의 출력을 입력받아 노멀 워드라인 드라이버(260_0 ~ 260_3)를 활성화시키기 위한 노멀 워드라인 드라이버 제어부(240)를 추가로 구비한다.
노멀 워드라인 드라이버 제어부(240)는 퓨즈 세팅부(220_0 ~ 220_3)의 출력 신호(HITB<0:3>)을 입력받아 노멀 워드라인 드라이버(260_0 ~ 260_3)를 구동할 것인지 리던던시 워드라인 드라이버(270_0 ~ 270_3)를 구동할 것인지 결정한다. 본 발명의 일실시예에 따른 반도체 메모리 장치는 결함 영역의 복구를 위한 리던던시 구조를 노멀 영역과 분리하여 집중 배치시켜 각각의 퓨즈 세팅부(220_0 ~ 220_3)의 출력 신호(HITB<0:3>)가 노멀 워드라인 드라이버 제어부(240)로 입력되는데 걸리는 지연시간이 동일하게 한다.
더 나아가, 본 발명에 따른 반도체 메모리 장치에 포함된 노멀 셀 블록(280_0 ~ 280_3)과 리던던시 셀 블록(280_4)은 저장된 데이터를 감지 증폭하기 위한 다수개의 센스 앰프로 구비된 센스 앰프 블록(290_0 ~ 290_5)과 연결되어 있으며, 노멀 셀 블록(280_0 ~ 280_3)과 리던던시 셀 블록(280_4)은 각각의 이웃한 센스 앰프 블록을 공유한다.
종래와 달리, 본 발명에 따른 반도체 메모리 장치는 분산 배치되어 있던 리던던시 셀과 리던던시 셀을 구동하기 위한 리던던시 워드라인 드라이버들을 집중 배치하기 위해 노멀 셀 블록(280_0 ~ 280_3)에서 분리된 리던던시 셀 블록(280_4)을 구비하였다. 이로 인해, 동작시 퓨즈 세팅부(220_0 ~ 220_3)로 입력되어야 할 어드레스가 전달되는 어드레스 라인의 길이를 줄일 수 있어 어드레스 최초 입력으로부터 동작에 이르는 구동 속도를 높일 수 있고, 각각의 퓨즈 세팅부(220_0 ~ 220_3)에서 비교 후 출력되는 결과들(HITB<0:3>)이 노멀 워드라인 드라이버 제어부(240)까지 전달되는 데에 소요되는 라인의 길이도 짧기 때문에 여기에서 발생하는 시간 지연도 줄여줄 수 있다.
아울러, 종래에서는 퓨즈 세팅부(220_0 ~ 220_3)들이 각각의 셀 블록에 대응하여 분산 배치되어 있었기 때문에 셀 블록의 디코딩을 위한 영역에 신호를 전달하기 위한 라인이 다수 필요하였다. 즉, 각각의 퓨즈 세팅부(220_0 ~ 220_3)에서 비교 후 출력되는 결과들(HITB<0:3>)이 각각의 셀 블록에 대응되는 디코딩 영역에 전달되어야 하므로 셀 블록 주변에 이를 위한 라인을 설치하였다. 하지만, 본 발명에서는 리던던시 셀 블록을 별도로 설치하였기 때문에, 퓨즈 세팅부(220_0 ~ 220_3)에서 비교 후 출력되는 결과들(HITB<0:3>)을 전달하기 위한 라인들을 노멀 셀 블록 주변에 설치할 필요가 없게 된다.
도 3은 도 2에 도시된 퓨즈 세팅부를 설명하기 위한 블록도이다.
도시된 바와 같이, 퓨즈 세팅부(220_0)는 내부 명령 신호에 대응하여 노멀 셀 블록(280_0 ~ 280_3)의 결함 정보가 있고 외부에서 어드레스가 입력되면 활성화 신호(EN)를 출력하기 위한 제어부(222), 활성화 신호(EN)에 의해 활성화되며 결함 정보와 어드레스를 비교하기 위한 비교부(224), 및 비교부(224)의 비교 결과(HITM<2:n>)를 입력받아 활성화 신호(EN)에 대응하여 출력 신호(HITB<0>)를 출력하기 위한 출력부(226)를 포함한다.
제어부(222)는 퓨즈 세팅부(220_0)의 활성화 여부를 판정하는 것으로 제어부(222) 내 포함된 퓨즈가 끊어져야 결함 셀에 대한 유효한 어드레스 정보를 저장하고 있음을 가리킨다. 제어부에 입력되는 셋팅 신호(SET)는 퓨즈 세팅부(220_0)의 상태를 초기화하기 위한 신호로서 반도체 메모리 장치의 노멀 동작 이전에 논리 하이 상태로 입력되었다가 이후 논리 로우 상태를 유지한다. 또한, 어드레스 활성화 신호(EN_ADD)는 외부에서 어드레스가 입력되었음을 알리는 신호이다.
도 4는 도 3에 도시된 제어부(222)를 설명하기 위한 회로도이다.
도시된 바와 같이, 제어부(222)는 셋팅 신호(SET)를 입력받아 초기화시키기 위한 제 1 초기화부(222_3), 유효한 어드레스 정보를 저장하였음을 가리키는 제 1 퓨즈(222_2), 프로그램 모드 신호(PGM) 및 어드레스 활성화 신호(EN_ADD)에 대응하여 활성화 여부를 결정하는 제 1 신호 입력부(222_1), 및 제 1 신호 입력부(222_1)의 출력을 퓨즈(222_2)와 초기화부(222_3)에 대응하여 활성화 신호(EN)로 출력하는 제 1 래치(222_4)를 포함한다.
이하 제어부(222)의 구체적인 동작을 살펴본다. 일단이 전원전압(VDD)과 연결된 퓨즈(electrical fuse, 222_2)의 다른 일단이 제 1 신호 입력부(222_1) 내 전류 드라이빙 능력(current driving)이 큰 제 1 모스 트랜지스터(Tr1)와 연결되어 있다. 모스 트랜지스터(Tr1)는 프로그램상태에 논리 하이 값을 가지는 프로그램 모드 신호(PGM)와 논리 하이 값을 가지는 어드레스 활성화 신호(EN_ADD)가 입력될 때 접지 전압 레벨을 출력한다.
패키징 이후 결함 셀이 발생하여 복구가 필요한 경우, 복구하고자 하는 주소 를 퓨즈 세팅부에 프로그램하려면 제 1 퓨즈(222_2)를 전기적으로 끊어야 한다(프로그램). 제 1 퓨즈(222_2)를 끊기 위해서는 제 1 모스 트랜지스터(Tr1)로 입력되는 두 신호, 즉 프로그램 모드 신호(PGM)와 어드레스 활성화 신호(EN_ADD)를 활성화한다. 여기서, 어드레스 활성화 신호(EN_ADD)는 외부에서 입력되는 로우(row) 어드레스 중 비교부(224)에서 비교될 필요없는 주소의 일부를 대신 사용하거나 그 일부를 활용하여 생성할 수 있다.
프로그램하기 위해, 프로그램 모드 신호(PGM)를 논리 하이 값으로 활성화하고, 해당 어드레스 활성화 신호(EN_ADD)를 논리 하이 값으로 활성화하면 제 1 모스 트랜지스터(Tr1)는 턴온된다. 그 결과, 전원 전압(VDD)부터 접지 전압(VSS)까지 전류 패스가 생기고 제 1 퓨즈(222_2)를 통해 많은 양의 전류가 흐르면서 제 1 퓨즈(222_2) 양단에는 전원 전압(VDD) 레벨이 인가된다. 전원 전압(VDD)에서 제 1 퓨즈(222_2)와 제 1 모스 트랜지스터(Tr1)를 지나 접지 전압(VSS)까지 많은 양의 전류가 흐르면 전기적 퓨즈(electrical fuse)는 그 성질에 따라 전기적으로 끊어지는 상태가 되어(이는 퓨즈 세팅부가 프로그램된 상태이다.), 이전과 달리 제 1 퓨즈(222_2)의 저항값이 급격히 증가하게 된다. 이후 셋팅 신호(SET)가 논리 하이 값에서 논리 로우 값으로 천이하면 제 1 모스 트랜지스터(Tr1)의 드레인은 접지 전압(VSS) 레벨이 되어 활성화 신호(EN)를 논리 하이 레벨로 출력하게 된다.
반대로, 제 1 퓨즈(222_2)가 프로그램되지 않았다면 셋팅 신호(SET)가 논리 하이 레벨에서 논리 로우 레벨로 천이한 뒤 제 1 모스 트랜지스터(Tr1)의 드레인의 전위가 논리 하이 레벨이 되고, 논리 로우 레벨 값을 가지는 활성화 신호(EN)가 출 력된다.
도 5는 도 3에 도시된 비교부(224)를 설명하기 위한 회로도이다.
도시된 바와 같이, 비교부(224)는 셋팅 신호(SET)를 입력받아 초기화시키기 위한 제 2 초기화부(224_3), 유효한 결함 정보를 저장하였음을 가리키는 제 2 퓨즈(222_2), 프로그램 모드 신호(PGM) 및 어드레스 신호(ADD)에 대응하여 제 2 퓨즈의 활성화 여부를 결정하는 제 2 신호 입력부(224_1), 제 2 신호 입력부(224_1)의 출력을 제 2 퓨즈(224_2)와 제 2 초기화부(224_3)에 대응하여 제어 신호를 출력하는 제 2 래치(222_4), 및 제 2 래치(222_4)로부터 출력된 제어 신호에 대응하여 어드레스 신호(ADD)와 활성화 신호(EN)의 비교결과를 출력하기 위한 신호 출력부(224_5)를 포함한다.
프로그램 모드가 되면, 프로그램 모드 신호(PGM)가 논리 하이 레벨이 되고 결함 영역을 가리키는 결함 주소 중 값이 논리 하이 레벨이 비트를 인가하면 앞서 설명한 제어부(222)와 유사하게 제 2 모스 트랜지스터(Tr2)의 게이트에 논리 하이 레벨 신호가 인가되고 그 결과 전원 전압(VDD)에서 제 2 퓨즈(224_2)와 제 2 모스 트랜지스터(Tr2)를 통해 접지 전압(VSS)까지의 전류 패스가 발생하고 이로 인하여 제 2 퓨즈(224_2)가 프로그램된다. 그리하여 셋팅 신호(SET)가 논리 하이 레벨에서 논리 로우 레벨로 천이하면, 제 2 모스 트랜지스터(Tr2)의 드레인의 전위가 접지 전압(VSS) 레벨이 되어 신호 출력부(224_5) 내 제 1 전송 게이트(T1)가 턴온된다. 따라서, 비교부(224)는 어드레스 신호(ADD)를 비교 결과(HITM)로서 출력한다.
반면, 제 2 퓨즈(224_2)가 프로그램되지 않은 상태라면 셋팅 신호(SET)가 논 리 하이 레벨에서 논리 로우 레벨로 천이하면 제 2 모스 트랜지스터(Tr2)의 드레인에 전위는 전원 전압(VDD) 레벨이 되면서, 그 결과로 신호 출력부(224_5) 내 제 2 전송 게이트(T2)가 턴온된다. 이 경우, 비교부(224)는 어드레스 신호(ADD)와 활성화 신호(EN)의 부정 논리 곱한 결과를 비교 결과(HITM)로서 출력한다.
도 5에 도시된 비교부(224)의 구조는 한 비트 어드레스 신호(ADD)에 대한 구성으로 만약 5비트의 어드레스 신호가 입력되면 각 비트에 대응하는 비교부(224) 구조를 가질 수 있다.
도 6은 도 3에 도시된 출력부(226)를 설명하기 위한 회로도이다.
도시된 바와 같이, 출력부(226)는 비교 결과(HITM<2:n>) 및 활성화 신호(EN)를 입력받는 논리 곱 블록(226_1) 및 논리 곱 블록(226_1)의 출력을 반전하여 출력 신호(HITB<0>)를 생성하기 위한 제 1 인버터(226_2)를 포함한다.
출력부(226)는 비교부(224)에서 출력된 비교 결과(HITM<2:n>)와 활성화 신호(EN)를 논리 곱한 뒤 반전시켜 출력 신호(HITB<0>)를 생성한다. 결국 출력 신호(HITB<0>)는 활성화 신호(EN)와 비교 결과(HITM<2:n>)가 논리 하이 레벨일 때 논리 로우 값을 가지고, 활성화 신호(EN)와 비교 결과(HITM<2:n>) 중 어느 하나라도 논리 로우 값을 가진다면 논리 하이 값을 가진다. 출력 신호(HITB<0>)가 논리 로우 레벨이면, 출력 신호(HITB<0>)를 출력한 퓨즈 세팅부(220_0)의 동작 결과 입력된 어드레스 신호가 결함을 가리키는 결함 어드레스라는 것을 의미한다. 따라서, 노멀 셀 블록의 워드 라인은 활성화되지 않고, 퓨즈 세팅부(220_0)에 연결된 제 1 리던던시 워드라인 드라이버(270_0)가 활성화되어 리던던시 셀 블록(180_4)이 액세스 된다.
지금까지 퓨즈 세팅부(220_0)와 제 1 리던던시 워드라인 드라이버(270_0)를 구체적으로 설명하였으나, 다른 퓨즈 세팅부(220_1~220_3)와 제 2~4 리던던시 워드라인 드라이버(270_1 ~ 270_3)도 같은 구조로 이루어져 있어 자세한 설명은 생략한다.
도 7은 도 2에 도시된 노멀 워드라인 드라이버 제어부(240)를 설명하기 위한 회로도이다.
도시된 바와 같이, 노멀 워드라인 드라이버 제어부(240)는 퓨즈 블록(210)의 출력(HITB<0:3>)을 입력받아 논리곱하기 위한 논리곱부(242) 및 논리곱부(242)의 출력을 반전시켜 워드라인 드라이버 활성화 신호(NXE)를 출력하기 위한 인버터(246)를 포함한다.
노멀 워드라인 드라이버 제어부(240)는 입력되는 출력 신호들(HITB<0:3>)을 논리곱 연산한 후 반전하여 워드라인 드라이버 활성화 신호(NXE)를 출력하는데, 만약 출력 신호들(HITB<0:3>) 모두가 논리 하이 레벨이면 워드라인 드라이버 활성화 신호(NXE)가 논리 로우 레벨이 되어 노멀 셀 블록의 워드 라인을 활성화하기 위한 노멀 워드라인 드라이버(260_0 ~ 260_3)가 활성화된다. 반대로, 출력 신호들(HITB<0:3>) 중 하나라도 논리 로우 레벨이면 워드라인 드라이버 활성화 신호(NXE)가 논리 하이 레벨이 되어 노멀 셀 블록의 워드 라인을 활성화하기 위한 노멀 워드라인 드라이버(260_0 ~ 260_3)가 비활성화되는 대신 논리 로우 레벨을 가진 출력 신호에 대응하는 리던던시 워드라인 드라이버가 활성화된다.
도 8은 본 발명의 다른 실시예에 따른 반도체 메모리 장치 내 리던던시 구조를 설명하기 위한 블록도이다.
도시된 바와 같이, 반도체 메모리 장치는 도 2의 실시예와 달리 두 개의 센스 앰프 블록(390_5, 390_6)이 리던던시 셀 블록(380_4)에 연결되어 있으며, 노멀 셀 블록(380_1 ~ 380_3)과 분리되고 공유되지 않아 독립적으로 동작할 수 있도록 한다. 그 외 반도체 메모리 장치 내 다른 구성은 도 2에 도시된 것과 동일한 구조를 가지므로 자세한 설명은 생략하도록 한다.
본 발명의 일 실시예로 결함 영역의 워드라인을 리던던시 셀 블록 내 워드라인을 대체하는 방식을 통한 행 복구(row repair)를 설명하였지만, 같은 방식을 열 복구(column repair)에도 적용이 가능하다. 또한, 본 발명의 일 실시예에서는 제어부 및 비교부 내 제 1 및 2 퓨즈를 전기적 퓨즈(electrical fuse)를 사용한 경우를 설명하였으나 그 외 다른 퓨즈(예를 들면, anti fuse 등)로도 구성이 가능하다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 종래의 반도체 메모리 장치 내 리던던시 구조를 설명하기 위한 블록도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치 내 리던던시 구조를 설명하기 위한 블록도이다.
도 3은 도 2에 도시된 퓨즈 세팅부를 설명하기 위한 블록도이다.
도 4는 도 3에 도시된 제어부를 설명하기 위한 회로도이다.
도 5는 도 3에 도시된 비교부를 설명하기 위한 회로도이다.
도 6은 도 3에 도시된 출력부를 설명하기 위한 회로도이다.
도 7은 도 2에 도시된 노멀 워드라인 드라이버 제어부를 설명하기 위한 회로도이다.
도 8은 본 발명의 다른 실시예에 따른 반도체 메모리 장치 내 리던던시 구조를 설명하기 위한 블록도이다.
* 도면의 주요 부분에 대한 부호 설명
210: 퓨즈블록 250: 워드라인 드라이빙 블록
200: 데이터 저장 블록 220_0~220_3: 퓨즈 세팅부
240: 노멀 워드라인 드라이버 제어부
222: 제어부 224: 비교부
226: 출력부

Claims (15)

  1. 데이터를 저장하고 입출력하기 위한 노멀 셀 블록;
    상기 노멀 셀 블록 내 결함을 복구하기 위해 독립적으로 배치된 리던던시 셀 블록; 및
    외부에서 입력되는 어드레스에 대응하여 상기 노멀 셀 블록 및 상기 리던던시 셀 블록 중 액세스할 하나를 결정하기 위한 퓨즈 블록을 포함하는 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 노멀 셀 블록의 액세스를 제어하기 위한 노멀 워드라인 드라이버;
    상기 리던던시 셀 블록의 액세스를 제어하기 위한 리던던시 워드라인 드라이버; 및
    상기 퓨즈 블록의 출력을 입력받아 상기 노멀 워드라인 드라이버를 활성화시키기 위한 노멀 워드라인 드라이버 제어부를 더 포함하는 반도체 메모리 장치.
  3. 제 2항에 있어서,
    상기 퓨즈 블록은 다수개의 퓨즈 세팅부를 포함하고 있으며, 각각의 퓨즈 세 팅부의 출력이 상기 노멀 워드라인 드라이버 제어부로 입력되는데 걸리는 지연시간이 동일한 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3항에 있어서,
    상기 다수개의 퓨즈 세팅부는 레이저 퓨즈 세팅부(laser fuse set), 전기 퓨즈 세팅부(electrical fuse set) 혹은 안티 퓨즈 세팅부(anti fuse set) 중 하나로 구성된 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 3항에 있어서,
    상기 퓨즈 세팅부는
    내부 명령 신호에 대응하여 상기 노멀 셀 블록의 결함 정보가 있고 외부에서 어드레스가 입력되면 활성화 신호를 출력하기 위한 제어부;
    상기 활성화 신호에 의해 활성화되며 상기 결함 정보와 상기 어드레스를 비교하기 위한 비교부; 및
    상기 비교부의 비교 결과를 입력받아 상기 활성화 신호에 대응하여 출력하기 위한 출력부를 포함하는 반도체 메모리 장치.
  6. 제 5항에 있어서,
    상기 제어부는
    셋팅 신호를 입력받아 초기화시키기 위한 제 1 초기화부;
    유효한 어드레스 정보를 저장하였음을 가리키는 제 1 퓨즈;
    상기 내부 명령 신호인 프로그램 모드 신호 및 어드레스 활성화 신호에 대응하여 활성화 여부를 결정하는 제 1 신호 입력부; 및
    상기 제 1 신호 입력부의 출력을 상기 퓨즈와 상기 초기화부(222_3)에 대응하여 상기 활성화 신호로 출력하는 제 1 래치를 포함하는 반도체 메모리 장치.
  7. 제 6항에 있어서,
    상기 제 1 신호 입력부는
    상기 프로그램 모드 신호 및 상기 어드레스 활성화 신호를 입력받아 부정 논리곱 연산을 하기 위한 부정 논리곱(NAND) 게이트;
    상기 낸드 게이트의 출력을 반전하기 위한 인버터;
    상기 인버터의 출력에 대응하여 접지 전압 레벨을 전달하기 위한 모스 트랜지스터를 포함하는 반도체 메모리 장치.
  8. 제 6항에 있어서,
    상기 제 1 래치는
    상기 제 1 신호 입력부의 출력을 반전하기 위한 인버터; 및
    상기 인버터의 입력단 및 출력단이 게이트와 드레인에 연결된 모스 트랜지스터를 포함하는 반도체 메모리 장치.
  9. 제 5항에 있어서,
    상기 비교부는
    셋팅 신호를 입력받아 초기화시키기 위한 제 2 초기화부;
    유효한 상기 결함 정보를 저장하였음을 가리키는 제 2 퓨즈;
    상기 내부 명령 신호인 프로그램 모드 신호 및 상기 어드레스 신호에 대응하여 제 2 퓨즈의 활성화 여부를 결정하는 제 2 신호 입력부;
    상기 제 2 신호 입력부의 출력을 상기 제 2 퓨즈와 상기 제 2 초기화부에 대응하여 제어 신호를 출력하는 제 2 래치(222_4); 및
    상기 제 2 래치로부터 출력된 상기 제어 신호에 대응하여 상기 어드레스 신호와 상기 활성화 신호의 비교하여 결과를 출력하기 위한 신호 출력부를 포함하는 반도체 메모리 장치.
  10. 제 9항에 있어서,
    상기 신호 출력부는
    상기 어드레스 신호와 상기 활성화 신호를 입력받아 부정 논리곱 연산을 수행하기 위한 부정 논리곱 게이트;
    상기 제 2 래치의 출력에 응답하여 상기 어드레스 신호를 전달하기 위한 제 1 전송 게이트; 및
    상기 제 2 래치의 출력에 응답하여 상기 부정 논리곱 게이트의 출력을 전달하기 위한 제 2 전송 게이트를 포함하는 반도체 메모리 장치.
  11. 제 5항에 있어서,
    상기 출력부는
    상기 비교 결과 및 상기 활성화 신호를 입력받는 논리 곱 블록; 및
    상기 논리 곱 블록의 출력을 반전하여 출력하기 위한 인버터(226_2)를 포함하는 반도체 메모리 장치.
  12. 제 2항에 있어서,
    상기 노멀 워드라인 드라이버 제어부는
    상기 퓨즈 블록의 출력을 입력받아 논리곱하기 위한 논리곱부; 및
    상기 논리곱부의 출력을 반전시켜 워드라인 드라이버 활성화 신호를 출력하 기 위한 인버터를 포함하는 반도체 메모리 장치.
  13. 제 1항에 있어서,
    상기 노멀 셀 블록과 상기 리던던시 셀 블록은 저장된 데이터를 감지 증폭하기 위한 다수개의 센스 앰프로 구비된 센스 앰프 블록과 연결되어 있는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 13항에 있서서,
    상기 노멀 셀 블록과 상기 리던던시 셀 블록은 이웃한 센스 앰프 블록을 공유하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 13항에 있어서,
    상기 리던던시 셀 블록에 연결된 센스 앰프 블록과 상기 노멀 셀 블록에 연결된 센스 앰프 블록이 서로 분리되어 독립적으로 동작할 수 있는 것을 특징으로 하는 반도체 메모리 장치.
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