KR100753102B1 - 반도체 메모리 장치의 리던던트 회로 - Google Patents

반도체 메모리 장치의 리던던트 회로 Download PDF

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Abstract

본 발명은 반도체 메모리 장치의 리던던트 회로에 관한 것으로서, 특히, 서로 다른 로컬 데이타버스 사이에서 리던던트 비트라인 센스앰프와 퓨즈를 공유하는 리던던트 회로에 관한 기술을 개시한다. 이러한 본 발명은 서로 다른 로컬 데이타 버스를 포함하고, 하나의 비트라인 센스앰프를 공유하며 인접하여 형성된 복수개의 비트라인 센스앰프 어레이와, 로오 액티브 동작 제어신호의 활성화시 제 1퓨즈의 커팅 여부에 따라 상태를 달리하는 선택신호를 출력하는 입/출력 퓨즈부와, 로오 액티브 동작 제어신호의 활성화시 제 2퓨즈의 커팅 여부와 리페어 어드레스에 따라 상태를 달리하는 리던던트신호를 출력하는 퓨즈셋트, 및 선택신호와 리던던트 및 스트로브신호를 논리연산하여 비트라인 센스앰프와 서로 다른 로컬 데이타 버스를 선택적으로 연결하기 위한 버스 제어신호를 출력하는 리던던트 제어부를 포함한다.
리던던트, 비트라인, 센스앰프, 퓨즈, 퓨즈셋트

Description

반도체 메모리 장치의 리던던트 회로{Redundant circuit of semiconductor memory device}
도 1은 종래의 반도체 메모리 장치의 리던던트 회로에 관한 구성도.
도 2는 도 1의 퓨즈셋트에 관한 상세 구성도.
도 3은 도 2의 퓨즈부에 관한 상세 회로도.
도 4는 종래의 반도체 메모리 장치의 리던던트 회로에 관한 동작 타이밍도.
도 5는 본 발명에 따른 반도체 메모리 장치의 리던던트 회로에 관한 구성도.
도 6은 도 5의 입/출력 퓨즈에 관한 상세 회로도.
도 7은 본 발명에 따른 반도체 메모리 장치의 리던던트 회로에 관한 동작 타이밍도.
본 발명은 반도체 메모리 장치의 리던던트 회로에 관한 것으로서, 특히, 서로 다른 로컬 데이타버스 사이에서 리던던트 비트라인 센스앰프와 퓨즈를 공유하는 리던던트 회로에 관한 기술이다.
일반적으로, 반도체 메모리는 수많은 미세 셀 중 한 개라도 결함이 있으면 메모리로써 제구실을 하지 못하므로 불량품으로 처리된다. 하지만, 메모리의 집적도가 증가함에 따라 셀 결함이 발생할 확률이 높은데도 이를 불량품으로 폐기한다는 것은 양품의 수율(Yield)을 낮추는 비효율적인 처리 방식이다.
상기한 수율을 개선하기 위하여 리던던시 회로가 제시된 바 있으며, 리던던시 회로는 미리 메모리 내에 설치해둔 예비 메모리 셀을 이용하여 불량셀을 대체시키는 용도로 사용된다.
즉, 리던던시 회로는 셀 어레이 내부의 임의의 셀에 결함이 발생하게 되면, 결함 셀이 접속된 워드라인을 여분의 리던던시 워드라인으로 대체하여 결함을 보상하는 장치이다. 구체적으로, 결함이 발생한 셀을 선택하는 로오 어드레스가 지정되면 로오 리던던시 회로는 결함이 있는 셀 대신 리페어 셀에 접속된 워드라인을 인에이블시킴으로써 로오 리던던시 동작을 수행한다.
도 1은 종래의 반도체 메모리 장치의 리던던트 회로에 관한 구성도이다.
종래의 반도체 메모리 장치의 리던던트 회로는 비트라인 센스앰프 어레이(10,20)와 인버터 IV1,IV2, 낸드게이트 ND1,ND2, 및 퓨즈셋트(30)를 구비한다.
여기서, 비트라인 센스앰프 어레이(10)는 비트라인 bl,blb와 연결된 리던던트 비트라인 센스앰프(11)와, 버스 제어신호 sy_io0에 따라 리던던트 비트라인 센스앰프(11)와 로컬 데이타 버스 io0의 연결을 제어하는 NMOS트랜지스터 N1를 구비한다. 그리고, 비트라인 센스앰프 어레이(20)는 비트라인 bl,blb와 연결된 리던던트 비트라인 센스앰프(21)와, 버스 제어신호 sy_io1에 따라 리던던트 비트라인 센스앰프(21)와 로컬 데이타 버스 io1의 연결을 제어하는 NMOS트랜지스터 N2를 구비한다.
또한, 낸드게이트 ND1는 퓨즈셋트(30)의 리던던트신호 hit_0와 스트로브신호 YSTROBE를 낸드연산한다. 여기서, 스트로브신호 YSTROBE는 리드나 라이트 명령시스트로브 동작을 수행하기 위한 펄스신호이다. 인버터 IV1는 낸드게이트 ND1의 출력신호를 반전하여 버스 제어신호 sy_io0를 출력한다.
낸드게이트 ND2는 퓨즈셋트(31)의 리던던트신호 hit_1와 스트로브신호 YSTROBE를 낸드연산한다. 인버터 IV2는 낸드게이트 ND2의 출력신호를 반전하여 버스 제어신호 sy_io1를 출력한다. 또한, 퓨즈셋트(30,31)는 제어신호 CTRL1,CTRL2와 어드레스 AY0~AY7에 따라 리던던트신호 hit_0,hit_1를 출력한다.
도 2는 도 1의 퓨즈셋트(30)에 관한 상세 구성도이다.
퓨즈셋트(30)는 복수개의 퓨즈부(32)와 낸드게이트 ND3,ND4 및 노아게이트 NOR1를 구비한다.
여기서, 복수개의 퓨즈부(32)는 제어신호 CTRL1,CTRL2와 각각의 어드레스 AY0~AY7에 따라 리던던트신호 HIT를 출력한다. 낸드게이트 ND3,ND4는 복수개의 퓨즈부(32)로부터 인가된 복수개의 리던던트신호 HIT를 낸드연산한다. 노아게이트 NOR1는 낸드게이트 ND3,ND4의 출력을 노아연산하여 리던던트신호 hit_0,hit_1와 같은 리던던트신호 HITSUM를 출력한다.
도 3은 도 2의 퓨즈부(32)에 관한 상세 회로도이다.
퓨즈부(32)는 퓨즈 인에이블부(33)와, 어드레스 제어부(34)를 구비한다.
여기서, 퓨즈 인에이블부(33)는 PMOS트랜지스터 P1, 퓨즈 F1, NMOS트랜지스터 N3, 래치 R1 및 인버터 IV3를 구비한다. PMOS트랜지스터 P1는 전원전압 VDD 인가단과 노드 (A) 사이에 연결되어 게이트 단자를 통해 제어신호 CTRL2가 인가된다. 그리고, NMOS트랜지스터 N3는 노드 (A)와 접지전압단 사이에 연결되어 게이트 단자를 통해 제어신호 CTRL1가 인가된다. 그리고, 래치 R1는 노드 (A)의 출력을 일정시간 래치한다. 인버터 IV3는 래치 R1의 출력을 반전하여 노드 (B)에 출력한다.
또한, 어드레스 제어부(34)는 인버터 IV4와, 전송게이트 T1와, PMOS트랜지스터 P2,P3 및 NMOS트랜지스터 N4,N5를 구비한다.
여기서, 전송게이트 T1는 노드 (B)의 출력과 인버터 IV4의 출력에 따라 어드레스 AY의 출력을 선택적으로 제어하여 리던던트신호 HIT를 출력한다. 그리고, PMOS트랜지스터 P2는 전원전압 VDD 인가단과 PMOS트랜지스터 P3 사이에 연결되어 게이트 단자를 통해 어드레스 AY가 인가된다. PMOS트랜지스터 P3는 PMOS트랜지스터 P2와 NMOS트랜지스터 N4 사이에 연결되어 게이트 단자를 통해 노드 (B)의 출력이 인가된다.
그리고, NMOS 트랜지스터 N4는 PMOS트랜지스터 P3과 NMOS트랜지스터 N5 사이에 연결되어 게이트 단자를 통해 인버터 IV4의 출력이 인가된다. NMOS트랜지스터 N6는 NMOS트랜지스터 N5와 접지전압단 사이에 연결되어 게이트 단자를 통해 어드레스 AY가 인가된다. 그리고, PMOS트랜지스터 P3와 NMOS트랜지스터 N4의 공통 드레인 단자를 통해 리던던트신호 HIT를 출력한다.
도 4는 종래의 반도체 메모리 장치의 리던던트 회로에 관한 동작 타이밍도이 다. 특히, 도 4는 리페어 컬럼 어드레스와 동일한 컬럼 어드레스 AY0~AY7가 입력되고, 퓨즈셋트(30)가 리페어 되는 경우를 나타내는 동작 타이밍도이다.
도 4를 참조하면, 제어신호 CTRL1,CTRL2는 로오 액티브 동작시 하이로 활성화되고, 프리차지 동작시 로우로 비활성화되는 신호이다. 따라서, 퓨즈 F1의 연결이 커팅된 경우 어드레스 AY가 그대로 리던던트신호 HIT로 전달되고, 퓨즈 F1의 연결이 커팅되지 않을 경우 어드레스 AY가 반대의 로직 값으로 리던던트신호 HIT로 전달된다.
즉, 컬럼 리페어시 리페어 컬럼 어드레스인 각 어드레스 AY0~AY7 중 하이 비트에 해당되는 퓨즈부(32)의 퓨즈 F1를 커팅하고, 로우 비트에 해당되는 퓨즈부(32)의 퓨즈 F1를 커팅하지 않는다. 이후에, 리페어 컬럼 어드레스와 똑같은 컬럼 어드레스가 입력될 경우 퓨즈부(32)의 출력이 모두 하이가 되어 리던던트신호 HITSUM가 하이가 된다.
이에 따라, 로오 액티브 동작시 어드레스 AY0~AY7의 유효구간 동안 리던던트신호 hit_0가 활성화되면, 스트로브신호 YSTROBE가 활성화되고, 버스 제어신호 sy_io0가 활성화된다. 따라서, 버스 제어신호 sy_io0에 따라 NMOS트랜지스터 N1가 턴온되어 리던던트 비트라인 센스앰프(11)와 로컬 데이타 버스 io0을 연결시키도록 한다.
그런데, 이러한 구성을 갖는 종래의 반도체 메모리 장치의 리던던트 회로는 서로 다른 로컬 데이타 버스 io_0,io_1가 각각 서로 다른 비트라인 센스앰프 어레이(10,20)에 구분되어 위치한다. 그리고, 각각의 리던던트 비트라인 센스앰프(11,21)를 연결하는 버스 제어신호 sy_io0,sy_io가 각각 두 개의 독립적인 퓨즈셋 트(30,31)로부터 출력되는 구조이다. 이에 따라, 종래의 반도체 메모리 장치는 퓨즈셋트(30,31)로 인한 레이아웃 면적이 증가하게 되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 특히, 서로 다른 로컬 데이타 버스 사이에서 리던던트 비트라인 센스앰프와 퓨즈를 공유하도록 하여 퓨즈셋트의 감소로 인한 레이아웃 면적을 줄일 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 리던던트 회로는, 서로 다른 로컬 데이타 버스를 포함하고, 하나의 비트라인 센스앰프를 공유하며 인접하여 형성된 복수개의 비트라인 센스앰프 어레이; 로오 액티브 동작 제어신호의 활성화시 제 1퓨즈의 커팅 여부에 따라 상태를 달리하는 선택신호를 출력하는 입/출력 퓨즈부; 로오 액티브 동작 제어신호의 활성화시 제 2퓨즈의 커팅 여부와 리페어 어드레스에 따라 상태를 달리하는 출력신호를 출력하는 퓨즈셋트; 및 선택신호와 출력신호 및 스트로브신호를 논리연산하여 비트라인 센스앰프와 서로 다른 로컬 데이타 버스를 선택적으로 연결하기 위한 버스 제어신호를 출력하는 리던던트 제어부를 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 5는 본 발명에 따른 반도체 메모리 장치의 리던던트 회로에 관한 회로도이다.
본 발명은 하나의 리던던트 비트라인 센스앰프(100)와, 서로 다른 비트라인 센스앰프 어레이(200,300)와, 리던던트 제어부(400), 입/출력 퓨즈부(500) 및 퓨즈셋트(600)를 구비한다.
여기서, 리던던트 비트라인 센스앰프(100)는 비트라인 bl,blb과 NMOS트랜지스터 N6,N7 사이에 연결되어 2개의 비트라인 센스앰프 어레이(200,300)에 의해 공유된다. 비트라인 센스앰프 어레이(200)는 버스 제어신호 sy_io0에 따라 리던던트 비트라인 센스앰프(100)와 로컬 데이타 버스 io0의 연결을 제어하는 NMOS트랜지스터 N6를 구비한다. 그리고, 비트라인 센스앰프 어레이(300)는 버스 제어신호 sy_io1에 따라 리던던트 비트라인 센스앰프(100)와 로컬 데이타 버스 io1의 연결을 제어하는 NMOS트랜지스터 N7를 구비한다.
또한, 리던던트 제어부(400)는 인버터 IV5~IV7와, 낸드게이트 ND5,ND6를 구비한다.
먼저, 낸드게이트 ND5는 인버터 IV7에 의해 반전된 리던던트신호 hit_io와, 스트로브신호 YSTROBE 및 리던던트신호 hit_y를 낸드연산한다. 낸드게이트 ND6는 선택신호 hit_io와 스트로브신호 YSTROBE 및 리던던트신호 hit_y를 낸드연산한다. 인버터 IV5는 낸드게이트 ND5의 출력을 반전하여 버스 제어신호 sy_io0를 출력한다. 인버터 IV6는 낸드게이트 ND6의 출력을 반전하여 버스 제어신호 sy_io1를 출 력한다. 여기서, 스트로브신호 YSTROBE는 리드나 라이트 명령시 스트로브 동작을 수행하기 위한 펄스신호이다.
그리고, 입/출력 퓨즈부(500)는 제어신호 CTRL1,CTRL2에 따라 선택신호 hit_io를 출력한다. 그리고, 퓨즈셋트(600)는 제어신호 CTRL1,CTRL2와 어드레스 AY0~AY7에 따라 리던던트신호 hit_y를 출력한다.
또한, 퓨즈셋트(600)의 상세 구성은 도 2 및 도 3과 동일하므로 그 상세 구성의 설명은 생략하기로 하며, 동일 부호로 설명하기로 한다.
도 6은 도 5의 입/출력 퓨즈부(500)에 관한 상세 회로도이다.
입/출력 퓨즈부(500)는 PMOS트랜지스터 P4, 퓨즈 F2, NMOS트랜지스터 N8, 래치 R2 및 인버터 IV8를 구비한다. PMOS트랜지스터 P4는 전원전압 VDD 인가단과 노드 (C) 사이에 연결되어 게이트 단자를 통해 제어신호 CTRL2가 인가된다. 그리고, NMOS트랜지스터 N8는 노드 (C)와 접지전압단 사이에 연결되어 게이트 단자를 통해 제어신호 CTRL1가 인가된다. 그리고, 래치 R1는 노드 (C)의 출력을 일정시간 래치한다. 인버터 IV8는 래치 R2의 출력을 반전하여 선택신호 hit_io를 출력한다.
이러한 구성을 갖는 본 발명의 동작 과정을 도 7의 동작 타이밍도를 참조하여 설명하면 다음과 같다.
먼저, 제어신호 CTRL1,CTRL2는 로오 액티브 동작시 하이로 활성화되고, 프리차지 동작시 로우로 비활성화되는 신호이다. 따라서, 입/출력 퓨즈부(500)는 로오 액티브 구간에서 퓨즈 F2의 연결이 커팅된 경우 선택신호 hit_io를 하이로 출력하고, 퓨즈 F2의 연결이 커팅되지 않을 경우 선택신호 hit_io를 로우로 출력한다.
또한, 퓨즈셋트(600)는 컬럼 리페어시 리페어 컬럼 어드레스인 각 어드레스 AY0~AY7 중 하이 비트에 해당되는 퓨즈부(32)의 퓨즈 F1를 커팅하고, 로우 비트에 해당되는 퓨즈부(32)의 퓨즈 F1를 커팅하지 않는다. 이후에, 리페어 컬럼 어드레스와 똑같은 컬럼 어드레스가 입력될 경우 퓨즈부(32)의 출력이 모두 하이가 되어 리던던트신호 hit_y가 하이가 된다.
이에 따라, 로오 액티브 동작시 퓨즈 F2의 연결이 커팅되지 않은 경우 선택신호 hit_io가 로우가 된다. 그리고, 퓨즈 리페어 동작시 어드레스 AY0~AY7의 유효구간 동안 리던던트신호 hit_y가 활성화되면, 스트로브신호 YSTROBE가 활성화되고, 버스 제어신호 sy_io0가 활성화된다. 따라서, 버스 제어신호 sy_io0에 따라 NMOS트랜지스터 N6가 턴온되어 리던던트 비트라인 센스앰프(100)와 로컬 데이타 버스 io0을 연결시키도록 한다.
즉, 로컬 데이타 버스 io0 쪽의 비트라인을 대체하고자 하는 경우 입/출력 퓨즈부(600)의 퓨즈 F2를 커팅하지 않고, 로컬 데이타 버스 io1 쪽의 비트라인을 대체하고자 하는 경우 입/출력 퓨즈부(600)의 퓨즈 F2를 커팅한다.
따라서, 도 7의 동작 타이밍도에서 보는 바와 같이 로컬 데이타 버스 io0 쪽의 비트라인을 대체하기 위해 입/출력 퓨즈부(500)의 퓨즈 F2를 커팅하지 않은 경우 버스 제어신호 sy_io0가 인에이블되고, 버스 제어신호 sy_io1가 디스에이블되는 것을 알 수 있다. 반대로, 입/출력 퓨즈부(500)의 퓨즈 F2를 커팅할 경우 버스 제어신호 sy_io1가 인에이블되고, 버스 제어신호 sy_io0가 디스에이블된다.
이러한 본 발명은 종래기술에 비해 퓨즈셋트(600)와 리던던트 비트라인 센스앰프(100)의 수를 반으로 줄이고, 서로 다른 로컬 데이타 버스 io0,io1가 위치하는 각각의 비트라인 센스앰프 어레이(200,300)가 반으로 줄어든 퓨즈셋트(600)와 리던던트 비트라인 센스앰프(100)를 동작상 공유하게 된다. 이를 위해 추가된 구성이 입/출력 퓨즈부(500)와 리던던트 제어부(400)가 된다.
한편, 본 발명에서는 하나의 입/출력 퓨즈부(500)와 하나의 퓨즈셋트(600)와 하나의 리던던트 비트라인 센스앰프(100)의 구성을 그 실시예로 설명하였지만, 본 발명은 이에 한정되지 않고 하나의 입/출력 퓨즈부(500)와 다수의 퓨즈셋트(600)를 포함할 수 있고, 하나의 퓨즈셋트(600) 당 두 개의 리던던트 컬럼 신호를 포함할 수도 있다.
이상에서 설명한 바와 같이, 본 발명은 하나의 퓨즈부로 대체할 수 있는 컬럼 영역이 두 배로 늘어나게 되고, 종래기술에 비해 퓨즈셋트와 리던던트 비트라인의 개수가 반으로 줄어들게 된다. 이에 따라, 전체적인 칩 사이즈를 줄이고 코스트를 절감할 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (12)

  1. 서로 다른 로컬 데이타 버스를 포함하고, 하나의 리던던트 비트라인 센스앰프를 공유하며 인접하여 형성된 복수개의 비트라인 센스앰프 어레이;
    로오 액티브 동작 제어신호의 활성화시 제 1퓨즈의 커팅 여부에 따라 상태를 달리하는 선택신호를 출력하는 입/출력 퓨즈부;
    상기 로오 액티브 동작 제어신호의 활성화시 제 2퓨즈의 커팅 여부와 리페어 어드레스에 따라 상태를 달리하는 리던던트신호를 출력하는 퓨즈셋트; 및
    상기 선택신호와 상기 리던던트신호 및 스트로브신호를 논리연산하여 상기 리던던트 비트라인 센스앰프와 상기 서로 다른 로컬 데이타 버스를 선택적으로 연결하기 위한 버스 제어신호를 출력하는 리던던트 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리던던트 회로.
  2. 제 1항에 있어서, 상기 로오 액티브 동작 제어신호는 로오 액티브 동작시 하이로 활성화되고, 프리차지 동작시 로우로 비활성화되는 신호임을 특징으로 하는 반도체 메모리 장치의 리던던트 회로.
  3. 제 1항에 있어서, 상기 스트로브신호는 리드나 라이트 명령시 스트로브 동작 을 수행하기 위한 펄스신호임을 특징으로 하는 반도체 메모리 장치의 리던던트 회로.
  4. 제 1항에 있어서, 상기 입/출력 퓨즈부는 로오 액티브 구간에서 상기 제 1퓨즈의 연결이 커팅된 경우 상기 선택신호를 하이로 출력하고, 상기 제 1퓨즈의 연결이 커팅되지 않을 경우 상기 선택신호를 로우로 출력함을 특징으로 하는 반도체 메모리 장치의 리던던트 회로.
  5. 제 1항에 있어서, 상기 퓨즈셋트는 복수개의 퓨즈부를 포함하고,
    컬럼 리페어시 상기 리페어 어드레스 중 하이 비트에 해당되는 퓨즈부의 퓨즈를 커팅하고, 로우 비트에 해당되는 퓨즈부의 퓨즈를 커팅하지 않는 것을 특징으로 하는 반도체 메모리 장치의 리던던트 회로.
  6. 제 1항에 있어서, 상기 입/출력 퓨즈부는 제 1로컬 데이타 버스 쪽의 비트라인을 대체하고자 하는 경우 상기 제 1퓨즈를 커팅하지 않고, 제 2로컬 데이타 버스 쪽의 비트라인을 대체하고자 하는 경우 제 1퓨즈를 커팅함을 특징으로 하는 반도체 메모리 장치의 리던던트 회로.
  7. 제 1항에 있어서, 상기 입/출력 퓨즈부는
    상기 제 1퓨즈와 접지전압단 사이에 연결되어 게이트 단자를 통해 제 1로오 액티브 동작 제어신호가 인가되는 제 1구동소자;
    상기 제 1퓨즈와 전원전압단 사이에 연결되어 게이트 단자를 통해 제 2로오 액티브 동작 제어신호가 인가되는 제 2구동소자;
    상기 제 1퓨즈의 출력을 래치하는 래치; 및
    상기 래치의 출력을 반전하여 상기 선택신호를 출력하는 제 1인버터를 구비함을 특징으로 하는 반도체 메모리 장치의 리던던트 회로.
  8. 제 1항에 있어서, 상기 리던던트 제어부는
    상기 선택신호의 반전신호와 상기 리던던트신호 및 상기 스트로브 신호를 낸드연산하는 제 1낸드게이트;
    상기 선택신호와 상기 리던던트신호 및 상기 스트로브 신호를 낸드연산하는 제 2낸드게이트;
    상기 제 1낸드게이트의 출력을 반전하여 제 1버스 제어신호를 출력하는 제 2인버터; 및
    상기 제 2낸드게이트의 출력을 반전하여 제 2버스 제어신호를 출력하는 제 3 인버터를 구비함을 특징으로 하는 반도체 메모리 장치의 리던던트 회로.
  9. 제 1항에 있어서, 상기 복수개의 비트라인 센스앰프 어레이 각각은 상기 버스 제어신호에 따라 상기 하나의 리던던트 비트라인 센스앰프와 상기 서로 다른 로컬 데이타 버스를 선택적으로 연결하는 복수개의 스위칭 소자를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리던던트 회로.
  10. 제 1항에 있어서, 상기 퓨즈셋트는 상기 제 2퓨즈의 커팅 상태와 일치하는 상기 리페어 어드레스가 입력될 경우 상기 리던던트신호를 인에이블시키고, 상기 리페어 어드레스가 변할 경우 상기 리던던트신호를 디스에이블시킴을 특징으로 하는 반도체 메모리 장치의 리던던트 회로.
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