KR100721014B1 - 반도체 메모리 장치의 제어수단 및 방법 - Google Patents

반도체 메모리 장치의 제어수단 및 방법 Download PDF

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Abstract

본 발명의 반도체 메모리 장치는 복수의 메모리 셀들을 갖는 복수의 블록들과 셀들과 비트라인 등화회로를 포함한다. 또한, 행 어드레스 신호에 응답하여 등화회로를 디스에이블 시키는 제 1 제어 신호와 상기 워드라인 드라이버를 인에이블 시키는 제 2 제어 신호, 그리고 행 어드레스 신호에 응답하여 제 1 제어 신호가 발생하기 전에 등화회로를 디스에이블 시키는 제 3 제어 신호를 발생하는 제어신호발생장치를 포함한다. 따라서, 본 발명의 제어신호발생장치에 의하면 씨모스 타입의 워드라인 드라이버에 있어서, 지연되지 않는 블럭선택 신호를 이용하여 비트라인 등화회로를 비활성화시킴으로써 워드라인 인에이블 타임을 단축할 수 있다.

Description

반도체 메모리 장치의 제어수단 및 방법{Timing Controlling Device of Semiconductor Memory Device and Method thereof}
도 1은 본 발명에 따라 반도체 메모리 장치의 구조를 타나내는 회로도;
도 2는 일반적인 반도체 메모리 장치의 제어신호발생장치를 나타내는 회로도;
도 3는 본 발명에 따라 각종 제어 신호들을 발생하는 제어신호발생장치를 나타내는 회로도;
도 4는 노말 블럭에서 도 1 및 도 2의 각부의 동작특성을 나타내는 타이밍 도;
도 5는 본 발명에 따라 노말 블럭에서 도 1 및 도 3의 각부의 동작특성을 나타내는 타이밍 도;
도 6는 본 발명에 따라 리페어 블럭에서 비트라인 등화 중단 및 워드라인 인에이블 동작 특성을 나타내는 타이밍 도; 그리고
도 7은 본 발명에 따라 결함 블럭에서 비트라인 등화 중단 및 워드라인 인에이블 동작 특성을 나타내는 타이밍 도이다.
*도면의 주요 부분에 대한 부호의 설명*
101~103: 비트라인 등화회로 111, 112: N-센스 앰프
121, 122: P-센스 앰프 131, 132: 메모리 셀
600: PXiD 드라이버 500: 워드라인 드라이버
BL/BLB: 비트라인
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 다이내믹 랜덤 억세스 메모리 장치에 관한 것이다.
본 발명의 목적은 씨모스 워드라인 드라이버의 워드라인 인에이블 타임을 단축할 수 있는 장치 및 방법을 제공하는 것이다.
일반적으로 디램(DRAM:Dynamic Random Access Memory)은 많은 수의 메모리 셀들로 구성되며, 이 메모리 셀들 중에서 하나의 메모리 셀이라도 결함을 가지게 되면 반도체 메모리 장치 전체가 제대로 동작을 수행하지 못하여 불량품으로 처리된다. 또한, 최근의 경향은 반도체 메모리 장치의 고집적 및 고속화를 추구하므로 결함 셀이 발생할 확률은 높아지고 웨이퍼 수율은 낮아진다. 웨이퍼 수율이라 함은 디램의 제조 비용을 결정하는 수치로서 하나의 웨이퍼 상에 제조된 전체 칩 수에 대한 양품 칩 수의 비로 나타낸다.
웨이퍼 수율 저하를 극복하기 위한 방안으로 결함 셀을 여분의 다른 셀 (Redundancy Cell)로 대체하는 기술이 사용된다. 이러한 대체 기술에서는 노멀 메모리 셀 블럭에 인접하게 여분의 메모리 셀 블럭(스페어 메모리 셀 블럭)을 배치한다. 노멀 메모리 셀 블럭의 워드라인을 구동하는 노멀 워드라인 드라이버와 스페어 메모리 셀 블럭의 워드라인을 구동하는 스페어 워드라인 드라이버가 각각 설치된다.
종래에는 엔모스(NMOS) 타입의 워드라인 드라이버를 사용하였으나, 엔모스 타입의 워드라인 드라이버는 셀프 부스팅 시간(Self Boosting Margin)을 요하므로, 비트라인 등화 종료 후 워드라인이 인에이블 되는 시간이 길어지는 단점이 있다. 따라서, 근래에는 반도체 메모리 장치의 라스 투 카스 딜레이 시간(tRCD: RAS to CAS Delay Time)을 개선하기 위해 셀프 부스팅 시간이 필요없는 씨모스(CMOS) 타입의 워드라인 드라이버가 널리 이용되고 있다.
그러나, 씨모스 타입의 워드라인 드라이버의 경우에도, 셀프 부스팅 시간의 감소가 반도체 메모리 장치의 동작 스피드(즉, tRCD)의 개선에 온전히 이바지하지 못한다. 왜냐하면, 워드라인 인에이블 시간을 셀프 부스팅 시간만큼 앞당기면 비트라인 등화 시간 및 워드라인 인에이블 시간 사이의 마진이 없어져, 비트라인 등화가 종료되기 전에 먼저 워드라인이 인에이블 되는 오류가 발생할 수 있기 때문이다.
(구성)
상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하 면, 반도체 메모리 장치는 각각이 행들 및 열들에 연결된 복수의 메모리 셀들을 갖는 복수의 블록들과; 상기 열들의 등화 및 프리차지 동작을 수행하는 등화회로와;
상기 각 행들을 구동하는 워드라인 드라이버; 및 행 어드레스 신호에 응답하여 상기 등화회로를 디스에이블 시키는 제 1 제어 신호와 상기 워드라인 드라이버를 인에이블 시키는 제 2 제어 신호를 발생하는 제어신호 발생장치를 포함한다. 여기서, 상기 제어신호 발생장치는 상기 어드레스 신호에 응답하여 상기 제 1 제어 신호가 발생하기 전에 상기 등화회로를 디스에이블 시키는 제 3 제어 신호를 발생한다.
본 발명의 일 실시예에 있어서, 상기 워드라인 드라이버는 씨모스 타입이다.
본 발명의 일 실시예에 있어서, 상기 제어신호 발생장치는 상기 행 어드레스 신호에 응답하여 상기 제 1 및 제 2 제어 신호를 발생하는 수단 및 상기 행 어드레스 신호에 응답하여 상기 제 3 제어 신호를 발생하는 수단을 포함한다. 여기서, 상기 제 3 제어 신호를 발생하는 수단은 상기 행 어드레스 신호와 노말 어드레스 디스에이블 신호(PRREB)를 입력받아 논리곱하는 앤드 게이트 및 상기 앤드 게이트의 출력과 리던던시 인에이블 신호(PRENi)를 논리합하여 출력하는 오아 게이트를 포함한다.
본 발명의 일 실시예에 있어서, 상기 제 1 및 제 2 제어 신호를 발생하는 수단은 상기 행 어드레스 신호를 지연하는 지연 수단과; 상기 지연 수단의 출력과 상기 노말 어드레스 디스에이블 신호(PRREB)를 입력받아 부 논리곱하는 제 1 낸드 게이트와; 상기 제 1 낸드 게이트의 출력과 상기 리던던시 인에이블 신호(PRENi)를 입력받아 부 논리곱하여 상기 제 2 제어 신호를 출력하는 제 2 낸드 게이트; 그리고 상기 제 2 낸드 게이트(312)의 출력과 상기 노말 어드레스 디스에이블 신호(PRREB)를 입력받아 부 논리곱하여 상기 제 1 제어 신호를 출력하는 제 3 낸드 게이트를 포함한다.
본 발명의 목적을 달성하기 위한 본 발명의 일 특징은 각각이 행들 및 열들에 연결된 복수의 메모리 셀들 중 소정의 셀을 선택하는 로우 어드레스 신호를 입력받는 단계; 상기 행 어드레스 신호에 응답하여 상기 선택된 셀에 대응하는 행의 등화 및 프리차지 동작을 중단하는 제 1 제어 신호를 발생하는 단계; 그리고 상기 선택된 셀에 대응하는 워드라인 드라이버를 활성화하는 제 2 제어 신호를 발생하는 단계를 포함한다. 여기서, 상기 제 1 신호는 상기 제 2 신호의 발생 전에 발생하여 상기 워드라인 드라이버가 활성화되기 전에 상기 등화 및 프리차지 동작이 중단되도록 한다.
본 발명의 일 실시예에 있어서, 상기 워드라인 드라이버는 씨모스 타입이다.
(실시예)
이하 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명에 따라 반도체 메모리 장치의 구조를 타나내는 회로도이다. 도 1 을 참조하여 디램(DRAM) 장치의 구조를 설명하면 다음과 같다. 프리차지 및 등화회로는 엔모스 트랜지스터(101~103)을 포함한다. 엔모스 트랜지스터(101)은 비트라인(BL)과 프리차지 전압(VBL) 사이에 연결되고, 엔모스 트랜지스터(102)는 프 리차지전압(VBL)과 비트라인(BLB) 사이에 연결된다. 엔모스 트랜지스터(103)은 비트라인 쌍(BL/BLB) 사이에 연결된다. 등화제어 신호(PEQi)가 발생하면, 엔모스 트랜지스터(101, 102)는 비트라인 쌍(BL/BLB)을 동일한 전압으로 프리차지되도록 등화시킨다.
N-센스앰프는 엔모스 트랜지스터(111, 112)로 구성되며, 엔모스 트랜지스터(111)의 전류 통로는 비트라인(BL)과 노드(LA) 사이에 연결되고 게이트 전극은 비트라인(BLB)에 연결된다. 엔모스 트랜지스터(112)의 전류통로는 노드(LA)와 비트라인(BLB) 사이에 연결되고 게이트 전극은 비트라인(BL)에 연결된다. 또한,N-센스앰프는 엔모스 트랜지스터(111, 112)에 의해 비트라인 쌍(BL/BLB)에 발생되는 전압차를 감지하여 둘 중 낮은 전압을 가진 비트라인을 접지전압으로 변환한다.
P-센스앰프는 피모스 트랜지스터(121, 122)로 구성되며, 피모스 트랜지스터(121)의 전류 통로는 비트라인(BL)과 노드(LAB) 사이에 연결되고 게이트 전극은 비트라인(BLB)에 연결된다. 피모스 트랜지스터(122)의 전류통로는 노드(LAB)와 비트라인(BLB) 사이에 연결되고 게이트 전극은 비트라인(BL)에 연결된다. 또한, P-센스앰프는 피모스 트랜지스터(121, 122)에 의해 비트라인 쌍(BL/BLB)에 발생되는 전압차를 감지하여 둘 중 높은 전압을 가진 비트라인을 전원전압으로 변환한다.
메모리 셀은 엔모스 트랜지스터(131)과 캐퍼시터(132)를 포함하며, 엔모스 트랜지스터(131)의 전류통로는 비트라인(BL)과 캐퍼시터(132)의 일단 사이에 연결되고 게이트 전극은 워드라인에 연결된다. 캐퍼시터(132)의 타단은 플레이트 전압(VP)에 연결된다. 메모리셀은 워드라인 구동신호(PXi)가 인가되면 엔모스 트랜지스 터(131)이 턴온되고, 캐퍼시터(132)에 저장된 정보가 출력되어 비트라인(BL)에 전하 공유(Charge Sharing)된다.
상술한 디램 장치의 일반적인 동작을 살펴보면 다음과 같다. 라스 신호(RASB:Row Address Strobe)가 논리 로우로 활성화되는 동작모드(Active Mode)에서, 외부로부터 로우 어드레스가 입력되면 특정 비트라인을 선택하기 위한 디코딩된 로우 어드레스 신호(DRAij: Decoded Row Address Signal)가 논리 하이가 된다. 그러면, 등화 제어신호 발생회로(도시되지 않음)는 디코딩된 로우 어드레스 신호(DRAij)를 반전 지연하여 논리 로우의 등화제어신호(PEQi)를 발생한다. 따라서 엔모스 트랜지스터(101 내지 103)가 오프되고 프리차지 및 등화 동작이 중단된다.
또한, 디코딩된 로우 어드레스 신호(DRAij)가 제어 신호 발생회로(도시되지 않음)에 입력되면 워드라인 제어 신호 발생회로는 워드라인 드라이버 인에이블 신호(NWEiB)를 논리 로우로 활성화하고, 워드라인 구동 신호(PXi)를 논리 하이로 발생한다. 피모스 트랜지스터(201)가 턴온 되어 하이 레벨의 워드라인 구동 신호(PXi)가 워드 라인(WL)에 인가되면 엔모스 트랜지스터(131)가 턴온되고, 캐퍼시터(132)에 저장된 정보가 비트라인(BL)에 전하 공유된다. 따라서 비트라인(BL)에 전압차(dV)가 발생한다.
전압차(dV)가 발생하면 N- 및 P-센스 앰프가 활성화되어 비트라인 쌍(BL/BLB)의 전압차를 감지/증폭한다. 즉, N-센스 앰프의 노드(LA)는 접지전압이 되어 차지세어링 된 비트라인쌍 중 낮은 전압을 가진 비트라인을 접지전압으로 만든다. 또한, P-센스 앰프의 노드(LAB)는 전원 전압이 되어 전하 공유된 비트라인 쌍 중 높은 전압의 비트라인을 전원전압으로 만든다. 따라서 비트라인(BL)은 전원전압으로 충전되고 비트라인(BLB)은 접지전압으로 방전되며, 비트라인(BL)에 연결된 메모리셀(131, 132)은 전원전압에 의해 충전되어 정보를 저장한다(재저장).
정보의 재저장이 종료되면, 라스 신호(RASB)가 논리 하이로 되어 대기모드(Standby Mode)가 되고 비트라인 등화 및 프리차지 동작을 수행한다. 먼저 라스 신호(RASB)가 논리 하이로 천이하면, 워드라인(WL)이 논리 로우로 비활성화되어 메모리셀의 동작이 중단되며, N- 및 P-센스 앰프가 비활성화된다. 이 후, 디코딩된 로우 어드레스 신호(DRAij)가 논리 로우로 천이되면, 하이 레벨의 등화제어신호(PEQi)가 비트라인 등화회로의 엔모스 트랜지스터(101~103)의 게이트에 입력되어 턴 온된다. 따라서, 비트라인(BL)이 엔모스 트랜지스터(101)에 의해 프리차지 전압(VBL)에 연결된다. 일반적으로, 프리차지전압(VBL)은 전원전압(VCC)의 1/2이다.
도 2는 일반적인 반도체 메모리 장치의 제어신호발생장치를 나타내는 회로도이다. 도 2를 참조하면, 디코딩된 로우 어드레스 신호(DRAij)를 지연하기 위한 저항(311)과, 저항(311)의 출력과 노말 어드레스 디스에이블 신호(PRREB)를 입력받아 부 논리곱하여 출력하는 낸드 게이트(312)를 포함한다. 또한, 낸드 게이트(312)의 출력과 리던던시 인에이블 신호(PRENi)를 입력받아 부 논리곱하여 출력하는 낸드 게이트(313)와, 낸드 게이트(312)의 출력과 노말 어드레스 디스에이블 신호(PRREB)를 입력받아 부 논리곱하는 낸드 게이트(321)를 포함한다. 낸드 게이트(321)의 출력신호(PBLSi)는 등화제어신호 발생장치(400) 및 워드라인 구동 신호 발생장치(410)로 입력되고, 낸드 게이드(312)의 출력(PNWR)은 워드라인 인에이블 신호 발생 장치(420)로 입력된다.
도 4은 도 2의 일반적인 제어신호발생장치의 동작 특성을 설명하는 타이밍 도이다. 이하 도 4을 참조하여 노말 메모리 블럭(이하, 노말 블럭)에서 도 1 및 도 2에 도시된 각부의 동작을 설명한다. 라스 신호(RASB)가 로우 레벨로 출력되는 동작 모드에서, 노말 블럭의 소정 셀을 선택하는 어드레스가 반도체 메모리 장치로 입력되면 메모리 장치의 디코더(도시되지 않음)를 거쳐 디코딩된 로우 어드레스 신호(DRAij)가 하이 레벨의 신호로 발생한다. 하이 레벨의 디코딩된 로우 어드레스 신호(DRAij)는 저항(311)을 거쳐 지연된 후 낸드 게이트(312)에 입력된다. 낸드 게이트(312)는 지연된 하이레벨의 신호(DRAij)와 노말 어드레스 디스에이블 신호(PRREB)를 부 논리곱하여 출력한다. 초기 상태에서 노말 블럭의 노말 어드레스 디스에이블 신호(PRREB)는 논리 하이로 설정되므로, 낸드 게이트(312)의 출력 신호는 로우 레벨의 신호이다. 낸드 게이트(313)는 로우 레벨의 낸드 게이트(312)의 출력 신호와 리던던시 인에이블 신호(PRENi)를 입력받아 부 논리곱하여 출력한다. 초기화 시에 노말 블럭의 리던던시 인에이블 신호(PRENi)는 논리 로우로 설정되므로 낸드 게이트(313)는 하이레벨의 신호(PNWR)를 출력한다. 워드라인 인에이블 신호 발생장치는 신호(PNWR)에 응답하여 워드라인 인에이블 신호(NWEB)를 논리 로우로 활성화시킨다. 따라서, 워드라인 드라이버(도 1의 500)의 피모스 트랜지스터(501)가 턴 온된다.
이와 동시에, 로우 레벨의 낸드 게이트(312)의 출력 신호는 로우 레벨의 노말 어드레스 디스에이블 신호(PRREB)와 더불어 낸드 게이트(321)에 입력되며, 낸드 게이트(321)는 하이레벨의 출력 신호(PBLSi)를 발생한다. 등화제어신호 발생장치(400)는 블럭선택 신호(PBLSi)에 응답하여 로우 레벨의 등화제어신호(PEQi)를 발생하므로 비트라인 쌍의 등화 및 프리차지 동작이 중단된다. 그리고, 워드라인 구동 신호 발생장치(410)는 블럭선택신호(PBLSi)에 응답하여 워드라인 구동 신호(pxi)가 하이레벨의 신호가 되도록 한다.
씨모스 타입의 워드라인 드라이버(200)에서는 엔모스 타입의 워드라인 드라이버와 달리 셀프 부스팅 시간(Self Boosting Margin)이 필요 없으므로, 워드라인 구동 신호가 워드라인(WL)에 전달되는 시간을 단축할 수 있다. 즉, 워드라인(WL)의 인에이블 시간이 빨라진다. 그러나, 이 경우에 등화제어 신호를 로우 레벨로 디스에이블 시키는 블럭선택 신호(PBLSi)와 워드라인 드라이버(200)를 인에이블 시키는 신호(PNWR)가 거의 동시에 발생하여, 비트라인 쌍(도 1의 BL/BLB)의 등화가 종료되기 전에 워드라인(WL)이 먼저 인에이블 되는 오류가 발생할 수 있다. 이와 같은 문제점을 시정하기 위하여 본 발명은 다음과 같은 실시예를 제공한다.
도 3는 본 발명에 따라 상술한 비트라인 등화 동작 및 워드라인 선택을 제어하기 위한 신호들을 발생하는 제어신호발생수단을 나타내는 회로도이다. 본 발명의 일 실시예에 따른 도 3의 제어신호발생수단은 도 2에 도시된 제어신호발생수단에 비하여 지연 없는 블럭선택 신호(PRE_PBLSi)를 발생하는 논리 게이트들을 더 포함한다. 즉, 도 3의 제어신호발생수단은 디코딩된 로우 어드레스 신호(DRAij)와 노말 어드레스 디스에이블 신호(PRREB)를 입력받아 논리곱하여 출력하는 앤드 게이트(301)과 앤드 게이트(301)의 출력과 리던던시 인에이블 신호를 논리합하는 오아 게 이트(302)를 더 포함한다. 오아 게이트(302)의 출력단은 등화제어신호 발생장치(400) 및 워드라인 구동신호 발생장치(410')에 각각 연결된다. 더불어, 도 4의 제어신호발생수단은 디코딩된 로우 어드레스 신호(DRAij)를 지연하기 위한 저항(311')과, 일 입력단이 저항(311')과 연결되고 타 입력단으로 노말 어드레스 디스에이블 신호(PRREB)를 입력받는 낸드 게이트(312')를 포함한다. 낸드 게이트(312')의 출력단은 낸드 게이트(313')의 일 입력단과 연결되고, 낸드 게이트(313')의 타 입력단은 과 리던던시 인에이블 신호(PRENi)를 입력받는다. 또한, 낸드 게이트(312')의 출력단은 낸드 게이트(321')의 일 입력단에 연결되고, 낸드 게이트(321')의 일 입력단에는 노말 어드레스 디스에이블 신호(PRREB)가 입력된다. 낸드 게이트(321')의 출력단은 비트라인제어신호 발생장치(400')와 워드라인 구동신호 발생장치(410')에 연결되고, 낸드 게이트(312')의 출력단은 워드라인 인에이블신호 발생장치(420')에 각각 연결된다.
도 5 내지 도 7은 도 1 및 도 4의 각부의 동작특성을 나타내는 타이밍 도이다. 이하, 도 5 내지 도 7을 참조하여, 각각 본 발명에 따라 노말 블럭(Normal Block), 리페어 블럭(Repair Block) 및 결함 블럭(Fail Block)의 비트라인 등화 중단 및 워드라인 인에이블 동작을설명한다.
도 5를 참조하여 행들 및 열들을 따라 배열된 복수 개의 노말 메모리 셀들로 이루어진 노말 블럭의 경우를 설명한다. 라스 신호(RASB)가 로우 레벨로 출력되는 동작 모드에서, 노말 블럭의 소정 셀을 선택하는 어드레스가 반도체 메모리 장치로 입력된다. 입력된 어드레스는 메모리 장치의 디코더(도시되지 않음)에서 디코딩되 고 디코딩된 하이 레벨의 신호가 로우 어드레스 신호(DRAij)가 발생한다. 하이 레벨의 로우 어드레스 신호(DRAij)는 도 3의 제어신호발생장치의 앤드 게이트(301)및 저항(311')에 입력된다. 앤드 게이트(301)는 하이 레벨의 로우 어드레스 신호(DRAij)와 하이 레벨의 노말 어드레스 디스에이블 신호(PRREB)를 논리곱하여 하이레벨의 신호를 발생한다(초기 상태에서 노말 블럭의 노말 어드레스 디스에이블 신호(PRREB)는 논리 하이로 설정된다). 오아 게이트(302)는 로우 레벨의 리던던시 인에이블 신호(PRENi)와 하이 레벨의 앤드 게이트(301)의 출력신호를 논리합하여 하이 레벨의 신호(PRE_PBLSi)를 출력한다(초기화 시에 노말 블럭의 리던던시 인에이블 신호(PRENi)는 논리 로우로 설정된다). 앤드 게이트(301)의 출력신호는 지연되지 않은 블럭선택 신호(PRE_PBLSi)로써 등화제어신호 발생장치(400')에 입력되어 등화제어 신호(PEQi)를 논리 로우로 발생하도록 한다. 또한, 워드라인 구동신호 발생장치(410')에 입력되어 워드라인 구동신호(PXi)를 논리 하이로 발생하도록 한다.
저항(311')으로 입력된 로우 어드레스 신호(DRAij)는 지연된 후 낸드 게이트(312')에 입력된다. 낸드 게이트(312')는 지연된 하이 레벨의 로우 어드레신호(DRAij)와 하이 레벨의 노말 어드레스 디스에이블 신호(PRREB)를 부 논리곱하여 출력한다. 낸드 게이트(312')의 출력 신호는 로우 레벨의 신호이다. 낸드 게이트(313')는 로우 레벨의 낸드 게이트(312')의 출력 신호와 로우 레벨의 리던던시 인에이블 신호(PRENi)를 입력받아 부 논리곱하여 출력한다. 낸드 게이트(313')는 하이 레벨의 신호(PNWR)를 출력한다. 이 신호(PNWR)는 워드라인 인에이블 신호(NWEB)를 논리 로우로 활성화시켜 도 1의 워드라인 드라이버의 피모스 트랜지스터(201)을 턴 온시키므로 워드라인 구동 신호(PXi)를 워드라인(WD)에 전달한다.
이 경우에, 오아 게이트(302)의 출력 신호인 지연 없는 블럭선택 신호(PRE_PBLSi)에 의해 이미 등화제어신호(PEQi)가 논리 로우로 비활성화되고 워드라인 구동신호(PXi)가 하이레벨로 활성화되었으므로, 비트라인 등화회로(도 1의 101 내지 103)의 등화 및 프리차지 동작이 중단되기 전에 워드라인(WL)의 엔모스 트랜지스터(131)가 먼저 턴 온 되는 일은 발생하지 않는다.
도 6 을 참조하면, 임의의 블록으로부터/로 데이터를 읽거나 쓰고자 할 때 행 어드레스와 열 어드레스 외부로부터 제공되는데, 이러한 어드레스 중 블록 어드레스와 일부 어드레스가 리던던스 퓨즈 박스에 제공된다. 만약, 어드레스 결함 메모리 셀을 지정하는 어드레스이면, 대응하는 퓨즈박스는 블록들에 공동으로 제공되는 리던던시 인에이블 신호(PRENi)를 하이 레벨로 활성화되고 노말 어드레스 디스에이블 신호(PRREB)를 로우 레벨로 발생한다. 이에 따라, 제어 신호(PNWR)는 로우 레벨이 되고, 블록선택 신호(PBLSi)는 하이레벨이 된다. 로우 레벨의 제어 신호(PNWR)는 리페어 블록의 워드라인 인에이블 신호(SWEB)를 논리 로우로 활성화한다. 또한, 리던던시 인에이블 신호(PRENi)는 등화제어 신호(PEQij)를 논리 로우로 비활성화하고, 워드라인 구동신호(PXi)를 논리 하이로 활성화한다. 즉, 스페어 블록의 워드라인(WL)이 하이 레벨로 인에이블된다.
도 7을 참조하면, 결함블록의 경우에도 리페어 블록의 경우와 마찬가지로 리던던시 인에이블 신호(PRENi)가 하이 레벨로 천이함에 따라 로우 레벨의 노말 어드레스 디스에이블 신호(PRENi)가 제어신호 발생회로에 입력된다.
이때, 노말 어드레스 디스에이블 신호(PRREB)는 서서히 로우 레벨로 천이하므로 노말 어드레스 디스에이블 신호(PRREB)에 의해 등화 제어 신호(PEQi)가 하이레벨로 활성화되고, 하이레벨의 워드라인 구동 신호(PXi)가 로우 레벨로 비활성화된다. 즉, 비트라인 등화/프리차지 동작이 재개되고 워드라인이 로우 레벨로 비활성화된다. 결과적으로, 결함 메모리 셀의 리페어 시에 지연되지 않는 블럭선택(PRE_PBLSi) 신호에 의해 결함 메모리 셀의 워드라인이 먼저 활성화되어도 노말 어드레스 디스에이블 신호(PRREB)에 의해 비활성화되므로 리페어 시 문제가 발생하지 않는다.
따라서, 본 발명에 의한 제어신호발생장치에 의하면 씨모스 타입의 워드라인 드라이버에 있어서, 지연되지 않는 블럭선택 신호를 이용하여 비트라인 등화회로를 비활성화시킴으로써 비트라인의 등화/프리차지 동작이 중단되기 전에 워드라인이 인에이블 되는 것을 방지할 수 있다.
본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해 과장될 수 있으며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
본 발명의 제어신호발생장치에 의하면 씨모스 타입의 워드라인 드라이버에 있어서, 지연되지 않는 블럭선택 신호를 이용하여 비트라인 등화회로를 비활성화시 킴으로써 워드라인 인에이블 타임을 단축시킬 수 있다.
또한, 본 발명에 따르면 비트라인의 등화/프리차지 동작이 중단되기 전에 워드라인이 인에이블 되는 것을 방지할 수 있다.

Claims (6)

  1. 각각이 행들 및 열들에 연결된 복수의 메모리 셀들을 갖는 복수의 블록들과;
    상기 열들의 등화 및 프리차지 동작을 수행하는 등화회로와;
    상기 각 행들을 구동하는 워드라인 드라이버; 및
    행 어드레스 신호에 응답하여 상기 등화회로를 디스에이블 시키는 제 1 제어 신호와 상기 워드라인 드라이버를 인에이블 시키는 제 2 제어 신호를 발생하는 제어신호 발생장치를 포함하되,
    상기 제어신호 발생장치는 상기 어드레스 신호에 응답하여 상기 제 1 제어 신호가 발생하기 전에 상기 등화회로를 디스에이블 시키는 제 3 제어 신호를 발생하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 워드라인 드라이버는 씨모스 타입인 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항에 있어서, 상기 제어신호 발생장치는
    상기 행 어드레스 신호에 응답하여 상기 제 1 및 제 2 제어 신호를 발생하는 수단; 및
    상기 행 어드레스 신호에 응답하여 상기 제 3 제어 신호를 발생하는 수단을 포함하되, 상기 제 3 제어 신호를 발생하는 수단은,
    상기 행 어드레스 신호와 노말 어드레스 디스에이블 신호(PRREB)를 입력받아 논리곱하는 앤드 게이트; 및
    상기 앤드 게이트의 출력과 리던던시 인에이블 신호(PRENi)를 논리합하여 출력하는 오아 게이트를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서, 상기 제 1 및 제 2 제어 신호를 발생하는 수단은
    상기 행 어드레스 신호를 지연하는 지연 수단과;
    상기 지연 수단의 출력과 상기 노말 어드레스 디스에이블 신호(PRREB)를 입력받아 부 논리곱하는 제 1 낸드 게이트와;
    상기 제 1 낸드 게이트의 출력과 상기 리던던시 인에이블 신호(PRENi)를 입력받아 부 논리곱하여 상기 제 2 제어 신호를 출력하는 제 2 낸드 게이트; 그리고
    상기 제 2 낸드 게이트(312)의 출력과 상기 노말 어드레스 디스에이블 신호(PRREB)를 입력받아 부 논리곱하여 상기 제 1 제어 신호를 출력하는 제 3 낸드 게이트를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 각각이 행들 및 열들에 연결된 복수의 메모리 셀들 중 소정의 셀을 선택하는 로우 어드레스 신호를 입력받는 단계;
    상기 행 어드레스 신호에 응답하여 상기 선택된 셀에 대응하는 행의 등화 및 프리차지 동작을 중단하는 제 1 제어 신호를 발생하는 단계; 그리고
    상기 선택된 셀에 대응하는 워드라인 드라이버를 활성화하는 제 2 제어 신호를 발생하는 단계를 포함하되,
    상기 제 1 신호는 상기 제 2 신호의 발생 전에 발생하여 상기 워드라인 드라이버가 활성화되기 전에 상기 등화 및 프리차지 동작이 중단되도록 하는 것을 특징으로 하는 반도체 메모리 장치의 타이밍 제어 방법.
  6. 제 5 항에 있어서,
    상기 워드라인 드라이버는 씨모스 타입인 것을 특징으로 하는 반도체 메모리 장치의 타이밍 제어 방법.
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* Cited by examiner, † Cited by third party
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KR19980025009A (ko) * 1996-09-26 1998-07-06 가네코 히사시 스태틱형 반도체 메모리 소자
KR20010070196A (ko) * 1999-11-09 2001-07-25 니시가키 코지 반도체 메모리

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980025009A (ko) * 1996-09-26 1998-07-06 가네코 히사시 스태틱형 반도체 메모리 소자
KR20010070196A (ko) * 1999-11-09 2001-07-25 니시가키 코지 반도체 메모리

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