KR20020002913A - 반도체 메모리 소자의 리던던시 장치 - Google Patents

Abstract

본 발명은 IO 리던던시 회로에 셀 어레이 블록 어드레스의 정보를 삽입하여 각각의 셀 어레이 블록별로 독립적인 IO 리페어가 가능하도록 한 반도체 메모리 소자의 리던던시 장치에 관한 것으로서, 복수개의 셀 어레이부와, 상기 각 셀 어레이부의 어드레스 정보를 갖는 신호를 갖는 신호를 입력으로 받아 특정 셀 어레이를 선택하는 셀 어레이 선택 퓨즈 회로와 특정 IO의 리페어 여부를 결정하는 IO 선택 퓨즈 회로의 조합으로 이루어진 IO 리던던시 퓨즈 회로부와, 상기 IO 리던던시 퓨즈 회로부내의 각 IO 선택 퓨즈 회로에 연결된 복수개의 센스앰프 및 라이트 드라이버로 구성된 입/출력 센스앰프 및 라이트 드라이버부를 포함하여 구성됨을 특징으로 한다.

Description

반도체 메모리 소자의 리던던시 장치{REDUNDANCY CIRCUIT OF MEMORY DEVICE}

본 발명은 반도체 메모리 소자에 관한 것으로, 특히 각각의 셀 어레이(CellArray)별로 리페어(Repair)가 가능하도록 하는데 적당한 반도체 메모리 소자의 리던던시(Redundacy) 장치에 관한 것이다.

일반적으로 디램(DRAM)을 구성하고 있는 수많은 미세 셀(Cell)중에서 어느 한 개라도 결함이 발생하게 되면 그 디램은 제기능을 수행할 수 없게 된다. 따라서, 이 경우 미리 디램내에 설치해 둔 예비 메모리 셀을 이용하여 불량 셀을 대체시킴으로써 수율(Yield)을 높이는 리던던시 방식을 채용하고 있다.

특히, 이러한 리던던시 방식의 경우 메모리의 리던던시 셀(Redundancy Cell)은 서브-어레이(Sub-array) 블록별로 설치해 두는데, 예를 들어 16메가 디램의 경우 256K 셀 어레이마다 예비 로우 및 컬럼을 미리 설치해 두어 결함(Fail)이 발생하여 불량으로 된 메모리 셀들을 로우(Row)/컬럼(Column) 단위로 하여 예비 메모리 셀(즉, 리던던시 셀)로 치환하는 방식이 주로 사용된다.

다시 말해서, 웨이퍼 프로세서(Wafer Process)가 종료되면 예비 셀의 어드레스 신호로 바꾸어 주는 프로그래밍을 내부 회로에 행하며, 이에 따라 실제 사용시에 불량 라인에 해당하는 어드레스가 입력되면 이대신 예비 라인으로 선택이 바뀌에 되는 것이다. 이 프로그램 방식에는 과전류로 퓨즈를 녹여 끊어 버리는 전기 퓨즈 방식, 레이저 빔으로 퓨즈를 태워 끊어 버리는 방식 등이 있다.

한편, 대체하는 여분의 셀 형태에 따라 가각 스페어 로우(Spare Row)로 대체하는 경우 로우 리던던시(Row Redundancy), 스페어 컬럼(Spare Column)으로 대체하는 컬럼 리던던시, 스페어 IO로 대체하는 경우 IO 리던던시로 구분할 수 있다.

이중 상기 IO 리던던시는 주로 최근의 임베드(Embeded) DRAM에서 많이 볼 수있는 와이드(Wide) IO 구조에 사용하는 것으로 와이드 IO 구조에서는 컬럼 리던던시를 사용할 경우 1 리던던트 컬럼에 할당되어야 하는 셀의 수가 너무 많아 칩 에리어 패널티(Chip Area Penality)에 의한 비효율성 때문에 컬럼 리던던시를 대신하여 IO 리던던시 개념이 도입되었다.

이하, 첨부된 도면을 참고하여 종래의 반도체 메모리 소자의 리던던시 장치를 설명하면 다음과 같다.

도 1은 종래의 반도체 메모리 소자의 리던던시 장치를 나타낸 구성도이고, 도 2a는 IO 리페어 전의 예를 나타낸 도면이며, 도 2b는 리페어 후의 예를 나타낸 도면이다.

도 1에 도시한 바와 같이, 워드라인이 활성화되었을 때 데이터를 비트라인으로 전송하는 복수개의 IO로 이루어진 셀 어레이부(Cell Array)부(10)와, 상기 특정 IO의 리페어 여부를 결정하는 복수개의 퓨즈 회로(20a)로 이루어진 IO 리던던시 퓨즈 회로부(20)와, 상기 IO 리던던시 퓨즈 회로부(20)내의 각 퓨즈 회로(20a)에 연결된 복수개의 센스앰프 및 라이트 드라이버(IO S/A & Write driver)(30a)로 구성된 입/출력 센스앰프 및 라이트 드라이버부(30)로 구성된다.

한편, 상기 IO 리던던스 퓨즈 회로부(20)를 구성하는 퓨즈 회로(20a)는 전원전압(Vdd)과 NMOS 캐패시터(21) 사이에 구성되는 퓨즈(22)와, NAND 게이트(23)과 인버터(24)로 구성되는 게이트 로직부(25)와, 복수개의 트랜스미션 게이트(26)로 구성되는 스위칭부(27)를 포함하여 구성된다.

여기서 상기 NMOS 캐패시터(21)에는 NMOS 트랜지스터(28)가 연결되어 있다.

상기와 같이 구성된 종래의 반도체 메모리 소자의 리던던시 장치는 도 2a 및 도 2b에 도시한 바와 같이, 셀 어레이부(10)내에 구성된 IO의 불량(Fail)시 대체할 IO에 위치한 퓨즈(22)를 끊을 경우 그 퓨즈(22)가 위치한 IO의 본래의 IO 패스(Path)는 차단되고 인접 IO에 의해 대체 되게 되며, 그 인접한 IO들 역시 순차적으로 인접 IO들에 의해 대체되어 결국 가장 자리에 위치한 맨 마지막 IO는 리던던트(Redundant) IO로 대체되는 방식이다.

즉, 도 2a 및 도 2b에서와 같이, 리페어가 되기전에는 IO(io<0> ~ io<127>와 글로벌 라인(gio<0> ~ gio<127>은 퓨즈(22)에 의해 서로 연결되어 있다.

한편, IO 리던던시 퓨즈 회로부(20)내에는 IO의 불량시 이를 대처하기 위해 리페어 라인(red_gio_l)이 예비로 구성되어 있다.

따라서 어느 한 지점의 IO에 불량이 발생할 경우 그 부분에 해당하는 퓨즈(22)를 끊어 버림으로서 IO의 본래의 IO 패스(Path)를 차단하고 인접 IO에 의해 대체 되게 되며, 그 인접한 IO들 역시 순차적으로 인접 IO들에 의해 대체되어 결국 가장 자리에 위치한 맨 마지막 IO는 리던던트 IO로 대체되는 방식이다

그러나 상기와 같은 종래의 반도체 메모리 소자의 리던던시 장치에 있어서 다음과 같은 문제점이 있었다.

즉, 특정 블록의 불량 셀(Cell)을 리페어(Repair)하기 위해 한 IO을 리페어할 경우, 각 셀 어레이 블록 전체를 공유하는 IO 라인 구조로 인해 다른 셀 어레이 블록에서도 이전의 특정 셀 어레이 블록의 불량 셀을 위해 이미 리페어된 IO에 해당되는 셀이외에는 리페어할 수 없다.

본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 IO 리던던시 회로에 셀 어레이 블록 어드레스의 정보를 삽입하여 각각의 셀 어레이 블록별로 독립적인 IO 리페어가 가능하도록 한 반도체 메모리 소자의 리던던시 장치를 제공하는데 그 목적이 있다.

도 1은 종래의 반도체 메모리 소자의 리던던시 장치를 나타낸 구성도

도 2a는 IO 리페어 전의 예를 나타낸 도면

도 2b는 리페어 후의 예를 나타낸 도면

도 3은 본 발명에 의한 반도체 메모리 소자의 리던던시 장치를 나타낸 구성도

도 4는 SDRAM을 예로 DRAM의 일반적인 동작을 나타낸 타이밍도

- 도면의 주요 부분에 대한 부호의 설명 -

40 : 셀 어레이부 50 : 셀 어레이 선택 퓨즈 회로

60 : IC 선택 퓨즈 회로 70 : IO 리던던시 퓨즈 회로부

80 : 입/출력 센스앰프 및 라이트 드라이버부

상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 메모리 소자의 리던던시 장치는 복수개의 셀 어레이부와, 상기 각 셀 어레이부의 어드레스 정보를 갖는 신호를 갖는 신호를 입력으로 받아 특정 셀 어레이를 선택하는 셀 어레이 선택 퓨즈 회로와 특정 IO의 리페어 여부를 결정하는 IO 선택 퓨즈 회로의 조합으로 이루어진 IO 리던던시 퓨즈 회로부와, 상기 IO 리던던시 퓨즈 회로부내의 각 IO 선택 퓨즈 회로에 연결된 복수개의 센스앰프 및 라이트 드라이버로 구성된 입/출력 센스앰프 및 라이트 드라이버부를 포함하여 구성됨을 특징으로 한다.

이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 메모리 소자의 리던던시 장치를 상세히 설명하면 다음과 같다.

도 3은 본 발명에 의한 반도체 메모리 소자의 리던던시 장치를 나타낸 구성도이다.

도 3에 도시한 바와 같이, 복수개의 셀 어레이부(40)의 어드레스 정보를 갖는 신호(ba<0> ~ ba<n>)를 갖는 신호를 입력으로 받아 특정 셀 어레이를 선택하는 셀 어레이 선택 퓨즈 회로(50)와 특정 IO의 리페어 여부를 결정하는 IO 선택 퓨즈 회로(60)의 조합으로 이루어진 IO 리던던시 퓨즈 회로부(70)와, 상기 IO 리던던시 퓨즈 회로부(70)내의 각 IO 선택 퓨즈 회로(60)에 연결된 복수개의 센스앰프 및 라이트 드라이버(IO S/A & Write driver)(80a)로 구성된 입/출력 센스앰프 및 라이트 드라이버부(80)를 포함하여 구성된다.

한편, 상기 IO 선택 퓨즈 회로(60)는 전원전압(Vdd)과 NMOS 캐패시터(61) 사이에 구성되는 퓨즈(62)로 구성된다.

또한, 상기 IO 리던던시 퓨즈 회로부(70)는 상기 IO 선택 퓨즈 회로(60)와 셀 어레이 선택 퓨즈 회로(50)외에 인접 IO 퓨즈 회로의 출력을 입력으로 받는 제 1, 제 NOR 게이트(81,82)와 인터버(83)로 구성된 게이트 로직부(84)와, 상기 게이트 로직부(84)의 출력이 IO 라인의 경로를 연결 혹은 차단하는 복수개의 트랜스미션 게이트(85)로 구성되는 스위칭부(86)를 포함하여 구성된다.

여기서 상기 NMOS 캐패시터(61)에는 NMOS 트랜지스터(63)가 연결되어 있다.

그리고 상기 특정 셀 어레이를 선택하는 셀 어레이 선택 퓨즈 회로(50)는 전원전압단(Vdd)에 드레인이 연결되는 제 1, 제 2 PMOS 트랜지스터(51,52)로 구성되는 프리차지(Precharge) 수단와, 상기 제 1, 제 2 PMOS 트랜지스터(51,52)의 소오스단자와 접지단 사이에 연결되는 복수개의 퓨즈(53) 및 NMOS 트랜지스터(54)로 구성되는 디스차지(Discharge) 수단과, 상기 제 1 PMOS 트랜지스터(51) 및 퓨즈(53)가 연결된 노드의 인버터(55)로 이루어진 래치수단을 포함하여 구성된다.

상기와 같이 구성된 본 발명에 의한 반도체 메모리 소자의 리던던시 장치에 있어서, 셀 어레이 어드레스 정보를 갖는 신호(ba<0> ~ ba<n>)가 각각의 IO 리던던시 퓨즈 회로부(70)에 입력되며, 상기 IO 리던던시 퓨즈 회로부(70)에서 상기 신호는 기존의 리페어 IO 선택 퓨즈 회로(60)에 추가하여 설치된 셀 어레이 선택 퓨즈 회로(50)를 각각 대응하여 연결된다.

또한, 상기 셀 어레이 선택 퓨즈 회로(50)가 다이나믹 로직(Dynamic Logic)으로 구성된 회로이므로 노드 A의 프리차지(Precharge)를 위한 신호가 필요한데 이를 위해 red_pcg신호가 각각의 IO 리던던시 퓨즈 회로부(70)에 입력되어 노드 A를 Vdd로 프리차지시키는 역할을 하게 된다.

도 4는 SDRAM을 예로 DRAM의 일반적인 동작을 나타낸 타이밍도이다.

도 3 및 도 4를 참조하여 본 발명의 전반적인 동작을 설명하면 다음과 같다.

먼저, 리드(read) 혹은 라이트(Write) 동작을 하기 위해서 액티브 컴맨드(Active Command)에 의해 특정 블록(Block) 1개의 워드라인(WL)이 인에이블(Enable)되어 그 워드라인(WL)의 해당되는 전 셀(Cell)의 데이터에 대한 센싱(Sensing)동작이 진행되어야 한다.

이때 인에이블되는 워드라인(WL)은 X 어드레스의 최종 디코딩신호이므로 내부적인 블록 선택 어드레스 신호(ba<i>) 역시 도 4에 나타낸 바와 같은 타이밍을 갖으며 워드라인(WL) 선택을 위한 디코딩신호의 일부로써 역할을 수행한다.

도 3의 노드 A의 프리차지를 위한 신호 red_pcg는 도 4에 나타낸 바와 같이 블록 선택 어드레스 신호 ba<i>가 인이에블되기 전에 노드 A를 프리차지 완료하고"High"로 가 있어야 한다.

액티브 동작 후 리드 또는 라이트 동작에 들어가게 되면 도 3에서와 같이 인에이블된 동일 워드라인(WL)에 대한 컬럼 어드레스(Column Address)를 변경해 가변서 데이터를 셀에 읽거나 쓸 수 있게 된다.

도 3에서 퓨즈를 끊지 않은 정상 동작의 경우 리드 혹은 라이트 동작시 노드 A, D, E가 모두 "Low"에 가 있게 되므로 셀 어레이쪽의 n번째 글로벌 라인(gio)이 그대로 IO S/A 어레이쪽의 n번째 글로벌 라인(gio)으로 연결되어 정상동작이 이루어지게 된다.

반면 리던던시 동작의 경우 리페어하고자 하는 셀에 해당하는 블록 선택 퓨즈와 IO 선택 퓨즈가 끊어져 있게 되므로 리드 혹은 라이트 동작시 노드 A, D, E가 모두 "High"로 가 있게 되어 도 2와 같이 리던던트 IO까지의 IO들이 각각 시프트(Shift)되어 셀 어레이쪽의 n-1번째 글로벌 라인(gio)이 IO S/A 어레이쪽의 n번째 글로벌 라인(gio)으로 연결되게 한다.

그러나 본 발명에서 구현한 IO 리던던시의 경우 IO 선택 퓨즈 회로(60)외에 셀 어레이 선택 퓨즈 회로(50)가 있어, 동일한 IO에 해당하는 셀이라 할지라로 퓨즈 컷팅(Fuse Cutting)을 하지 않은 블록의 셀을 억세스(Access)할 경우에도 도 3에서 노드 C의 전위에 관계없이 노드 B가 "High"로 가 있게 되기 때문에 정상 동작을 하게 되므로, 결국 각 블록을 공유하는 동일 IO에 대해 블록별 IO 리페어가 가능함을 알 수 있다.

이상에서 본 발명에 대한 설명을 통래 IO 리던던시 회로에 블록 어드레스 정보를 삽입하여 블록별 IO 리페어가 가능함을 보였으나, 비슷한 방법으로 블록 어드레스 이외에 뱅크 어드레스(Bank Address) 정보를 삽입하여 뱅크별 IO 리페어도 가능함을 알 수 있다.

이상에서 설명한 바와 같이 본 발명에 의한 반도체 메모리 소자의 리던던시 장치는 다음과 같은 효과가 있다.

즉, 셀 어레이 블록 단위의 IO 리페어가 불가능했전 종래의 IO 리던던시를 개선하여 셀 어레이 블록단위로 IO 리페어가 가능케 함으로서 불량 비트(Fail Bit)에 대한 리페어 가능 범위를 넓혀 소자의 수율을 향상할 수 있다.

Claims (4)

1. 복수개의 셀 어레이부와,

   상기 각 셀 어레이부의 어드레스 정보를 갖는 신호를 갖는 신호를 입력으로 받아 특정 셀 어레이를 선택하는 셀 어레이 선택 퓨즈 회로와 특정 IO의 리페어 여부를 결정하는 IO 선택 퓨즈 회로의 조합으로 이루어진 IO 리던던시 퓨즈 회로부와,

   상기 IO 리던던시 퓨즈 회로부내의 각 IO 선택 퓨즈 회로에 연결된 복수개의 센스앰프 및 라이트 드라이버로 구성된 입/출력 센스앰프 및 라이트 드라이버부

   를 포함하여 구성됨을 특징으로 하는 반도체 메모리 소자의 리던던시 장치.
2. 제 1 항에 있어서, 상기 셀 어레이 선택 퓨즈 회로는 전원전압단에 드레인이 연결되는 프리차지 수단과, 상기 프리차지 수단과 접지단 사이에 연결되는 디스차지 수단과, 상기 프리차지 수단 및 디스차지 수단이 연결된 노드의 래치수단을 포함하여 구성됨을 특징으로 하는 반도체 메모리 소자의 리던던시 장치.
3. 제 2 항에 있어서, 상기 프리차지 수단은 PMOS 트랜지스터로 구성되고, 상기 디스차지 수단은 복수개의 퓨즈와 NMOS 트랜지스터로 구성됨을 특징으로 하는 반도체 메모리 소자의 리던던시 장치.
4. 제 1 항에 있어서, 상기 각 셀 어레이부의 어드레스 이외에 뱅크 어드레스 정보를 삽입하여 뱅크별 IO 리페어가 가능하도록 IO 리던던시 퓨즈 회로부를 구성하는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 장치.