KR100427036B1 - 리던던시 회로 - Google Patents

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KR100427036B1
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Abstract

본 발명의 리던던시 회로는, 액티브 명령과 쓰기/읽기 명령 사이의 딜레이가 존재함에 착안하고, 교정 주소(RADD) 배선에 시분할 기법을 사용하여 각각의 리던던시 컬럼 디코더에 해당하는 교정 주소 정보를 싣도록 함으로써, 교정 주소 배선을 공유하여 전체 칩 크기를 줄이는 리던던시 회로를 제공하는 데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 인에이블 신호를 생성하는 제1 퓨즈 인에이블 신호 생성부; 제1 신호 및 상기 제1 퓨즈 인에이블 신호 생성부에서 출력한 인에이블 신호를 입력받아 AND 연산을 수행하는 제1 AND 게이트; 복수개의 퓨즈 회로를 구비하고, 각각의 퓨즈 회로는, 상기 제1 AND 게이트에서 출력한 신호를 인에이블 단자로 입력받으며, 액티브 명령 또는 제3 신호를 프리차지 단자로 입력받고, 그룹 인에이블 신호를 그룹 인에이블 단자로 입력받으며, 교정 주소 신호를 생성하는 제1 퓨즈 회로부; 복수개의 래치를 구비하고, 각각의 래치는, 상기 제1 신호를 입력받고, 상기 제1 신호가 제2 논리 단계인 동안 상기 제1 퓨즈 회로부에서 입력받은 상기 교정 주소 신호를 유지하는 제1 래치부; 복수개의 XNOR 게이트를 구비하고, 각각의 XNOR 게이트는, 상기 제1 래치부에서 입력되는 교정 주소 신호 및 외부에서 입력되는 주소 신호를 가지고 XNOR 연산을 수행하는 제1 비교부; 상기 제1 비교부에서 출력한 신호를 입력받아 AND 연산을 수행한 후 그 결과값을 출력하는 제2 AND 게이트; 인에이블 신호를 생성하는 제2 퓨즈 인에이블 신호 생성부; 제2 신호 및 상기 제2 퓨즈 인에이블 신호 생성부에서 출력한 인에이블 신호를입력받아 AND 연산을 수행하는 제3 AND 게이트; 복수개의 퓨즈 회로를 구비하고, 각각의 퓨즈 회로는, 상기 제3 AND 게이트에서 출력한 신호를 인에이블 단자로 입력받으며, 액티브 명령 또는 제3 신호를 프리차지 단자로 입력받고, 그룹 인에이블 신호를 그룹 인에이블 단자로 입력받으며, 교정 주소 신호를 생성하는 제2 퓨즈 회로부; 복수개의 래치를 구비하고, 각각의 래치는, 상기 제2 신호를 입력받고, 상기 제2 신호가 제2 논리 단계인 동안 상기 제2 퓨즈 회로부에서 입력받은 상기 교정 주소 신호를 유지하는 제2 래치부; 복수개의 XNOR 게이트를 구비하고, 각각의 XNOR 게이트는, 상기 제2 래치부에서 입력되는 교정 주소 신호 및 외부에서 입력되는 주소 신호를 가지고 XNOR 연산을 수행하는 제2 비교부; 및 상기 제2 비교부에서 출력한 신호를 입력받아 AND 연산을 수행한 후 그 결과값을 출력하는 제4 AND 게이트를 포함한다.

Description

리던던시 회로{REDUNDANCY CIRCUIT}
본 발명은 메모리장치의 리던던시 회로에 관한 것으로, 특히, 디램(DRAM)에 적용되는 컬럼 리던던시 구성(Column redundancy scheme)에 있어서 시분할 기법을 이용하는 리던던시 회로에 관한 것이다.
일반적으로, 메모리 장치에서 수많은 미세 셀 중 한 개라도 결함이 있으면 DRAM으로서 제구실을 하지 못하므로 페일품으로 처리된다.하지만 DRAM의 집적도가 증가함에 따라 확률적으로 소량의 셀에만 결함이 발생할 확률이 높은데도 이를 페일품으로 폐기한다는 것을 수율을 낮추는 비효율적인 처리방식이다. 따라서, 이 경우 미리 DRAM내에 설치해둔 리던던시 셀을 이용하여 페일셀을 대체시킴으로써 수율을 높이는 방식을 채용한다. 리던던시회로를 설치함에 따라 칩의 면적이 증가하며 결함구제에 필요한 테스트의 증가 등이 문제가 되지만 DRAM에서는 칩의 면적증가가 그다지 많지 않아 64K∼256K DRAM에서부터 본격적으로 채용되고 있다. 메모리 장치의 리던던시회로는 서브어레이 블록별로 설치되는데 스페어 ROW와 COLUMN을 미리설치해두어 결함이 발생하여페일으로 된 메모리셀을 ROW/COLUMN단위로 리던던시 셀로 치환하는 방식이 주로 사용된다. 웨이퍼 프로세서가 종료되면 테스트를 통해서 페일 메모리 셀을 골라내어 그에 해당하는 어드레스를 리던던시 셀의 어드레스 신호로 바꾸어 주는 프로그래밍을 내부회로에 행하며 이에 따라 실제 사용할 때에 페일라인에 해당하는 어드레스가 입력되면 이 대신 예비 라인으로 선택이 바뀌게 된다. 위와 같이 테스트 과정을 수행한 후 메모리 셀에 페일이 발생할 경우 리던던시 셀로 치환하게 되는데 이에 앞서 리던던시 셀도 테스트를 수행하여 페일이 발생할 경우에는 이 리던던시 셀로 치환이 되지 않도록 하고 있다.
도 1은 종래의 리던던시 회로를 나타낸 블록도로서, 이러한 종래의 리던던시 회로는, 인에이블 신호를 복수개의 단위 퓨즈 회로(121~128)에 출력하는 퓨즈 인에이블 신호 생성부(110); 퓨즈 인에이블 신호 생성부(110)에서 인에이블 신호를 입력받고, 액티브 명령 및 그룹 인에이블 신호를 입력받으며, 교정 주소 신호를 복수개의 XNOR 게이트(131~138)로 출력하는 복수개의 단위 퓨즈 회로(121~128); 복수개의 단위 퓨즈 회로(121~128)에서 입력되는 교정 주소 신호 및 외부에서 입력되는 주소 신호를 가지고 XNOR 연산을 수행한 후 AND 게이트(140)로 출력하는 복수개의 XNOR 게이트(131~138); 복수개의 XNOR 게이트(131~138)에서 출력한 신호를 입력받아 AND 연산을 수행한 후 선택 신호 생성부(150)로 출력하는 AND 게이트(140); AND 게이트(140)에서 출력된 신호가 '1'인 경우에는 리던던시 컬럼 디코더(160)로 인에이블 신호를 출력하고, 주소 디코더(171)를 디스에이블 시키며, AND 게이트(140)에서 출력된 신호가 '0'인 경우에는 주소 디코더(171)로 인에이블 신호를 출력하고, 리던던시 컬럼 디코더(160)를 디스에이블 시키는 선택 신호 생성부(150); 선택 신호 생성부(150)에서 입력된 인에이블 신호에 의하여 리던던시 컬럼의 디코딩 과정을 수행하는 리던던시 컬럼 디코더(160); 선택 신호 생성부(150)에서 입력된 인에이블 신호에 의하여 주소 신호를 디코딩하는 주소 디코더(171); 및 주소 디코더(171)에서 입력받은 데이터를 가지고 일반 컬럼 디코딩 과정을 수행하는 일반 컬럼 디코더(172)를 포함한다.
상술한 종래의 리던던시 회로의 동작에 관하여 설명하면, 액티브 명령(Active command)에 의해 워드 라인이 인에이블된 후, 읽기 또는 쓰기 명령에 의해 선택된 컬럼 주소에 읽기/쓰기 동작을 수행한다. 이 때, 입력되는 컬럼 주소가 교정된 주소인지 일반 주소인지 결정하는 리던던시 비교 회로(A)를 거쳐서 해당 주소를 선택하게 된다. 도 1을 참조하면, 복수개의 단위 퓨즈 회로(121~128)에서 출력되는 주소 정보(RADD)와 외부에서 입력되는 주소(ADD)를 각각 비교(XNOR)하여 교정/일반 주소 선택 여부를 결정한다. 이 때, 외부에서 입력되는 주소를 교정한 경우, 외부 주소가 '1'이면 해당하는 단위 퓨즈 회로(121~128)를 차단하여 출력(RADD)이 '1'이 되고, 외부 주소가 '0'이면 단위 퓨즈 회로(121~128)를 차단하지 않으므로 출력(RADD)이 '0'이 된다.
도 2는 종래의 리던던시 회로 내에 장착된 단위 퓨즈 회로를 나타낸 회로도로서, 소스 단자는 전원에 연결되고, 게이트 단자로 액티브 명령을 입력받으며, 드레인 단자는 복수개의 퓨즈에 연결되는 PMOS 트랜지스터(201); 외부 주소 입력이 '1'인 경우 차단되고, 외부 주소 입력이 '0'인 경우 차단되지 않는 복수개의 퓨즈(202); 드레인 단자는 복수개의 퓨즈(202)에 연결되고, 게이트 단자로 그룹 인에이블 신호를 입력받으며, 소스 단자는 제2 NMOS 트랜지스터(204)의 드레인 단자에 연결되는 복수개의 제1 NMOS 트랜지스터(203); 및 드레인 단자는 복수개의 제1 NMOS 트랜지스터(203)의 소스 단자에 연결되고, 게이트 단자로 인에이블 신호를 입력받으며, 소스 단자는 접지된 제2 NMOS 트랜지스터(204)를 포함한다.
즉, 상술한 단위 퓨즈 회로에서는, 전체를 교정하는 것이 아니라, 전체 워드 라인을 n개의 그룹(XBLK0~XBLKn-1)으로 나누어 그룹별로 컬럼 교정을 수행한다. 도 3의 타이밍도에 의하면, XBLK1이 인에이블 되어 있다. 이를 의하여 외부 입력 주소(ADD)와 교정 주소(RADD)를 XNOR하면, XNOR 회로의 출력이 '1'이 되고, 복수개의 XNOR 게이트(131~138)의 출력을 AND 연산하면 선택 신호 생성부(150)에 '1'이 출력된다. 이후에, 선택 신호 생성부(150)는 리던던시 컬럼 디코더(160)로 인에이블 신호를 출력하고, 주소 디코더(171)를 디스에이블 시키게 된다.
그러나, 상술한 종래의 리던던시 회로에서는, 메모리가 대용량화함에 따라 제조 수율을 높이기 위해 여러개의 리던던시 회로를 배치하게 되는 데, 이경우 RADD 배선 수는 리던던시 회로 수에 비례하여 증가하게 된다. 특히, 퓨즈는 생산성의 관점에서 서로 가깝게 배치되고, 나머지 논리 회로부는 메모리 동작 특성을 최적화하기 위해 컬럼 디코더 근처에 장착하게 되므로, RADD 배선에 글로벌 배선이 되어 칩의 크기가 증가하는 문제점이 있다.
상기 문제점을 해결하기 위하여 안출된 본 발명은 액티브 명령과 쓰기/읽기 명령 사이의 딜레이가 존재함에 착안하고, 교정 주소(RADD) 배선에 시분할 기법을 사용하여 각각의 리던던시 컬럼 디코더에 해당하는 교정 주소 정보를 싣도록 함으로써, 교정 주소 배선을 공유하여 전체 칩 크기를 줄이는 리던던시 회로를 제공하는 데 그 목적이 있다.
도 1은 종래의 리던던시 회로를 나타낸 블록도,
도 2는 종래의 리던던시 회로 내에 장착된 단위 퓨즈 회로를 나타낸 회로도,
도 3은 종래의 단위 퓨즈 회로의 동작을 나타낸 타이밍도,
도 4는 본 발명의 일 실시예에 의한 리던던시 회로를 나타낸 블록도,
도 5는 본 발명의 일 실시예에 의한 리던던시 회로의 동작을 나타낸 타이밍도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
401 : 제1 퓨즈 인에이블 신호 생성부
402 : 제1 AND 게이트
403 : 제1 퓨즈 회로부
404 : 제1 래치부
405 : 제1 비교부
406 : 제2 AND 게이트
407 : 제2 퓨즈 인에이블 신호 생성부
408 : 제3 AND 게이트
409 : 제2 퓨즈 회로부
410 : 제2 래치부
411 : 제2 비교부
412 : 제4 AND 게이트
상기 목적을 달성하기 위하여 본 발명의 리던던시 회로는, 인에이블 신호를 생성하는 제1 퓨즈 인에이블 신호 생성부; 제1 신호 및 상기 제1 퓨즈 인에이블 신호 생성부에서 출력한 인에이블 신호를 입력받아 AND 연산을 수행하는 제1 AND 게이트; 복수개의 퓨즈 회로를 구비하고, 각각의 퓨즈 회로는, 상기 제1 AND 게이트에서 출력한 신호를 인에이블 단자로 입력받으며, 액티브 명령 또는 제3 신호를 프리차지 단자로 입력받고, 그룹 인에이블 신호를 그룹 인에이블 단자로 입력받으며, 교정 주소 신호를 생성하는 제1 퓨즈 회로부; 복수개의 래치를 구비하고, 각각의 래치는, 상기 제1 신호를 입력받고, 상기 제1 신호가 제2 논리 단계인 동안 상기 제1 퓨즈 회로부에서 입력받은 상기 교정 주소 신호를 유지하는 제1 래치부; 복수개의 XNOR 게이트를 구비하고, 각각의 XNOR 게이트는, 상기 제1 래치부에서 입력되는 교정 주소 신호 및 외부에서 입력되는 주소 신호를 가지고 XNOR 연산을 수행하는 제1 비교부; 상기 제1 비교부에서 출력한 신호를 입력받아 AND 연산을 수행한후 그 결과값을 출력하는 제2 AND 게이트; 인에이블 신호를 생성하는 제2 퓨즈 인에이블 신호 생성부; 제2 신호 및 상기 제2 퓨즈 인에이블 신호 생성부에서 출력한 인에이블 신호를 입력받아 AND 연산을 수행하는 제3 AND 게이트; 복수개의 퓨즈 회로를 구비하고, 각각의 퓨즈 회로는, 상기 제3 AND 게이트에서 출력한 신호를 인에이블 단자로 입력받으며, 액티브 명령 또는 제3 신호를 프리차지 단자로 입력받고, 그룹 인에이블 신호를 그룹 인에이블 단자로 입력받으며, 교정 주소 신호를 생성하는 제2 퓨즈 회로부; 복수개의 래치를 구비하고, 각각의 래치는, 상기 제2 신호를 입력받고, 상기 제2 신호가 제2 논리 단계인 동안 상기 제2 퓨즈 회로부에서 입력받은 상기 교정 주소 신호를 유지하는 제2 래치부; 복수개의 XNOR 게이트를 구비하고, 각각의 XNOR 게이트는, 상기 제2 래치부에서 입력되는 교정 주소 신호 및 외부에서 입력되는 주소 신호를 가지고 XNOR 연산을 수행하는 제2 비교부; 및 상기 제2 비교부에서 출력한 신호를 입력받아 AND 연산을 수행한 후 그 결과값을 출력하는 제4 AND 게이트를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 본 발명의 가장 바람직한 실시예들을 첨부된 도면을 참조하여 설명하기로 한다.
먼저, 도 4는 본 발명의 일 실시예에 의한 리던던시 회로를 나타낸 블록도로서, 이러한 본 발명의 리던던시 회로는, 제1 퓨즈 인에이블 신호 생성부(401), 제1 AND 게이트(402), 제1 퓨즈 회로부(403), 제1 래치부(404), 제1 비교부(405), 제2AND 게이트(406), 제2 퓨즈 인에이블 신호 생성부(407), 제3 AND 게이트(408), 제2 퓨즈 회로부(409), 제2 래치부(410), 제2 비교부(411) 및 제4 AND 게이트(412)를 포함한다.
제1 퓨즈 인에이블 신호 생성부(401)는, 인에이블 신호를 후술하는 제1 AND 게이트(402)에 출력하는 역할을 한다.
또한, 제1 AND 게이트(402)는 제1 신호(ROWP1) 및 상기 제1 퓨즈 인에이블 신호 생성부(401)에서 출력한 인에이블 신호를 입력받아 AND 연산을 수행한 후, 그 결과값을 후술하는 제1 퓨즈 회로부(403)로 출력하는 역할을 한다.
한편, 제1 퓨즈 회로부(403)는, 복수개의 퓨즈 회로(403a~403h)를 구비하고, 각각의 퓨즈 회로(403a~403h)는, 상기 제1 AND 게이트(402)에서 출력한 신호를 인에이블 단자로 입력받으며, 액티브 명령 또는 제3 신호를 프리차지 단자(PRE)로 입력받고, 그룹 인에이블 신호를 그룹 인에이블 단자(XBLK)로 입력받으며, 교정 주소 신호를 생성하여 후술하는 제1 래치부(404) 및 후술하는 제2 래치부(410)로 출력하는 역할을 한다.
또한, 제1 래치부(404)는, 복수개의 래치(404a~404h)를 구비하고, 각각의 래치(404a~404h)는, 상기 제1 신호(ROWP1)를 입력받고, 상기 제1 신호(ROWP1)가 제2 논리 단계 - '1' - 인 동안 상기 제1 퓨즈 회로부(403)에서 입력받은 상기 교정 주소 신호(RADD<j>)를 유지하고, 유지된 상기 교정 주소 신호(RADD<j>)를 후술하는 제1 비교부(405)로 출력하는 역할을 한다.
한편, 제1 비교부(405)는, 복수개의 XNOR 게이트(405a~405h)를 구비하고, 각각의 XNOR 게이트(405a~405h)는, 상기 제1 래치부(404)에서 입력되는 교정 주소 신호 및 외부에서 입력되는 주소 신호(ADD<j>)를 가지고 XNOR 연산을 수행한 후 후술하는 제2 AND 게이트(406)로 출력하는 역할을 한다.
또한, 제2 AND 게이트(406)는, 상기 제1 비교부(405)에서 출력한 신호를 입력받아 AND 연산을 수행한 후 그 결과값을 출력하는 역할을 한다.
한편, 제2 퓨즈 인에이블 신호 생성부(407)는, 인에이블 신호를 후술하는 제3 AND 게이트(408)에 출력하는 역할을 한다.
또한, 제3 AND 게이트(408)는 제2 신호(ROWP2) 및 상기 제2 퓨즈 인에이블 신호 생성부(407)에서 출력한 인에이블 신호를 입력받아 AND 연산을 수행한 후, 그 결과값을 후술하는 제2 퓨즈 회로부(409)로 출력하는 역할을 한다.
한편, 제2 퓨즈 회로부(409)는, 복수개의 퓨즈 회로(409a~409h)를 구비하고, 각각의 퓨즈 회로(409a~409h)는, 상기 제3 AND 게이트(408)에서 출력한 신호를 인에이블 단자로 입력받으며, 액티브 명령 또는 제3 신호를 프리차지 단자(PRE)로 입력받고, 그룹 인에이블 신호를 그룹 인에이블 단자(XBLK)로 입력받으며, 교정 주소 신호를 생성하여 후술하는 제1 래치부(404) 및 후술하는 제2 래치부(410)로 출력하는 역할을 한다.
또한, 제2 래치부(410)는, 복수개의 래치(410a~410h)를 구비하고, 각각의 래치(410a~410h)는, 상기 제2 신호(ROWP2)를 입력받고, 상기 제2 신호(ROWP2)가 제2 논리 단계 - '1' - 인 동안 상기 제2 퓨즈 회로부(409)에서 입력받은 상기 교정 주소 신호(RADD<j>)를 유지하고, 유지된 상기 교정 주소 신호(RADD<j>)를 후술하는제2 비교부(411)로 출력하는 역할을 한다.
한편, 제2 비교부(411)는, 복수개의 XNOR 게이트(411a~411h)를 구비하고, 각각의 XNOR 게이트(411a~411h)는, 상기 제2 래치부(410)에서 입력되는 교정 주소 신호 및 외부에서 입력되는 주소 신호(ADD<j>)를 가지고 XNOR 연산을 수행한 후 후술하는 제4 AND 게이트(412)로 출력하는 역할을 한다.
또한, 제4 AND 게이트(412)는, 상기 제2 비교부(411)에서 출력한 신호를 입력받아 AND 연산을 수행한 후 그 결과값을 출력하는 역할을 한다.
도 5는 본 발명의 일 실시예에 의한 리던던시 회로의 동작을 나타낸 타이밍도로서, 이를 참조하여 본 발명의 리던던시 회로의 동작을 아래에 설명한다.
도 5에 의하면, 액티브 명령 발생 후 읽기/쓰기 명령 발생 사이의 시간을 4분할하여, 제1 구간(T1) 내에서 제2 논리 단계로 활성화되는 제1 신호(ROWP1), 제3 구간(T3) 내에서 제2 논리 단계로 활성화되는 제2 신호(ROWP2) 및 제2 구간(T2)과 제4 구간(T4) 내에서 제2 논리 단계로 활성화되는 제3 신호(PRECHG)가 도시되어 있다. 먼저 제1 신호(ROWP1)가 활성화되면, 제1 래치부(404)는 제1 비교부(405)에 출력할 신호를 래치하게 된다. 또한, 제2 신호(ROWP2)가 활성화되면, 제2 래치부(410)는 제2 비교부(411)에 출력할 신호를 래치하게 된다. 상술한 래치 이후에는 각각 제3 신호(PRECHG)에 의해 프리차지 과정이 수행된다. 이러한 방식으로 교정 주소 데이터를 복수개의 비교부(405, 411)가 공유할 수 있게 된다.
이상에서 설명한 본 발명은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지로 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 한정되는 것이 아니다.
본 발명은, 액티브 명령과 쓰기/읽기 명령 사이의 딜레이가 존재함에 착안하고, 교정 주소(RADD) 배선에 시분할 기법을 사용하여 각각의 리던던시 컬럼 디코더에 해당하는 교정 주소 정보를 싣도록 함으로써, 교정 주소 배선을 공유하여 전체 칩 크기를 줄이는 이점이 있다.

Claims (4)

  1. 인에이블 신호를 생성하는 제1 퓨즈 인에이블 신호 생성부;
    제1 신호 및 상기 제1 퓨즈 인에이블 신호 생성부에서 출력한 인에이블 신호를 입력받아 AND 연산을 수행하는 제1 AND 게이트;
    복수개의 퓨즈 회로를 구비하고, 각각의 퓨즈 회로는, 상기 제1 AND 게이트에서 출력한 신호를 인에이블 단자로 입력받으며, 액티브 명령 또는 제3 신호를 프리차지 단자로 입력받고, 그룹 인에이블 신호를 그룹 인에이블 단자로 입력받으며, 교정 주소 신호를 생성하는 제1 퓨즈 회로부;
    복수개의 래치를 구비하고, 각각의 래치는, 상기 제1 신호를 입력받고, 상기 제1 신호가 제2 논리 단계인 동안 상기 제1 퓨즈 회로부에서 입력받은 상기 교정 주소 신호를 유지하는 제1 래치부;
    복수개의 XNOR 게이트를 구비하고, 각각의 XNOR 게이트는, 상기 제1 래치부에서 입력되는 교정 주소 신호 및 외부에서 입력되는 주소 신호를 가지고 XNOR 연산을 수행하는 제1 비교부;
    상기 제1 비교부에서 출력한 신호를 입력받아 AND 연산을 수행한 후 그 결과값을 출력하는 제2 AND 게이트;
    인에이블 신호를 생성하는 제2 퓨즈 인에이블 신호 생성부;
    제2 신호 및 상기 제2 퓨즈 인에이블 신호 생성부에서 출력한 인에이블 신호를 입력받아 AND 연산을 수행하는 제3 AND 게이트;
    복수개의 퓨즈 회로를 구비하고, 각각의 퓨즈 회로는, 상기 제3 AND 게이트에서 출력한 신호를 인에이블 단자로 입력받으며, 액티브 명령 또는 제3 신호를 프리차지 단자로 입력받고, 그룹 인에이블 신호를 그룹 인에이블 단자로 입력받으며, 교정 주소 신호를 생성하는 제2 퓨즈 회로부;
    복수개의 래치를 구비하고, 각각의 래치는, 상기 제2 신호를 입력받고, 상기 제2 신호가 제2 논리 단계인 동안 상기 제2 퓨즈 회로부에서 입력받은 상기 교정 주소 신호를 유지하는 제2 래치부;
    복수개의 XNOR 게이트를 구비하고, 각각의 XNOR 게이트는, 상기 제2 래치부에서 입력되는 교정 주소 신호 및 외부에서 입력되는 주소 신호를 가지고 XNOR 연산을 수행하는 제2 비교부; 및
    상기 제2 비교부에서 출력한 신호를 입력받아 AND 연산을 수행한 후 그 결과값을 출력하는 제4 AND 게이트
    를 포함하는 것을 특징으로 하는 리던던시 회로.
  2. 제1항에 있어서,
    상기 제1 신호는 액티브 명령 활성화 후 읽기/쓰기 명령 활성화 전의 구간을 4분할하여 첫번째 구간 내에서 제2 논리 단계로 활성화되는
    것을 특징으로 하는 리던던시 회로.
  3. 제1항에 있어서,
    상기 제2 신호는 액티브 명령 활성화 후 읽기/쓰기 명령 활성화 전의 구간을 4분할하여 세번째 구간 내에서 제2 논리 단계로 활성화되는
    것을 특징으로 하는 리던던시 회로.
  4. 제1항에 있어서,
    상기 제3 신호는 액티브 명령 활성화 후 읽기/쓰기 명령 활성화 전의 구간을 4분할하여 두번째 구간 및 네번째 구간 내에서 제2 논리 단계로 활성화되는
    것을 특징으로 하는 리던던시 회로.
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