KR100312942B1

KR100312942B1 - 반도체메모리

Info

Publication number: KR100312942B1
Application number: KR1019980057818A
Authority: KR
Inventors: 김정한; 강창만
Original assignee: 김영환; 현대반도체 주식회사
Priority date: 1998-12-23
Filing date: 1998-12-23
Publication date: 2001-12-28
Also published as: KR20000041812A

Abstract

본 발명은 간단한 로직 회로를 추가함으로써 별도의 모드 설정이 필요 없이 간단하게 리던던트 메모리 셀과 노멀 메모리 셀을 선택적으로 테스트할 수 있도록 하는데 그 목적이 있다.

이와 같은 목적의 본 발명은 로우 선택회로와, 컬럼 선택회로, 로우 디코더, 리던던트 로우 디코더, 컬럼 디코더, 리던던트 컬럼 디코더를 포함하여 이루어진다.

로우 선택회로는 로우 테스트 신호가 입력되고, 로우 어드레스가 입력되며, 로우 어드레스가 결함 메모리 셀의 어드레스이거나 또는 로우 테스트 신호가 활성화될 때 리던던트 로우 디코더 인에이블 신호를 발생시키고, 로우 어드레스가 정상 메모리 셀의 어드레스일 때 로우 디코더 인에이블 신호를 발생시킨다. 컬럼 선택회로는 컬럼 테스트 신호가 입력되고, 컬럼 어드레스가 입력되며, 컬럼 어드레스가 결함 메모리 셀의 어드레스이거나 또는 컬럼 테스트 신호가 활성화될 때 리던던트 컬럼 디코더 인에이블 신호를 발생시키고, 컬럼 어드레스가 정상 메모리 셀의 어드레스일 때 컬럼 디코더 인에이블 신호를 발생시킨다. 로우 디코더는 로우 어드레스를 디코딩하여 노멀 셀 어레이의 워드라인을 선택한다. 리던던트 로우 디코더는 로우 어드레스를 디코딩하여 리던던트 셀 어레이의 워드라인을 선택한다. 컬럼 디코더는 컬럼 어드레스를 디코딩하여 노멀 셀 어레이의 비트라인을 선택한다. 리던던트 컬럼 디코더는 컬럼 어드레스를 디코딩하여 리던던트 셀 어레이의 비트라인을 선택한다.

Description

반도체 메모리

본 발명은 반도체 메모리에 관한 것으로, 노멀 메모리 셀과 리던던트 메모리 셀을 갖고 노멀 메모리 셀에 결함이 발생한 경우 이를 리던던트 메모리 셀로 대체하도록 이루어지는 반도체 메모리에 관한 것이다.

반도체 기술이 급속히 발달하여 집적회로의 집적도가 크게 높아짐에 따라 반도체 메모리의 용량 또한 크게 증가하였다. 즉, 하나의 메모리 칩에 매우 많은 수의 메모리 셀을 집적할 수 있게 된 것이다. 이와 같은 수많은 메모리 셀 가운데 단 하나라도 결함이 발생하면 그 칩은 사용할 수 없게되어 불량품으로 처리된다. 이는 곧 수율(yield)을 낮추는 비효율적인 처리방식이다. 따라서 이 경우에 칩에 예비 메모리 셀을 구비하여 결함이 발생한 셀을 예비 메모리 셀로 대체시킴으로써 수율을 높이는 방식을 채용한다.

예비 회로를 구비함에 따라 칩의 면적이 증가하며, 결함구제에 필요한 테스트의 증가 등이 문제로 되어 로직 LSI 등에서는 그다지 실용화되지 않았으나, 메모리 분야에서는 칩의 면적 증가가 상대적으로 적어서 64K∼256K 디램부터 본격 채용되고 있다. 이와 같은 예비회로를 리던던트 회로라고 하는데, 이 리던던트 회로는 결함이 발생한 메모리 셀의 어드레스를 기억하였다가, 새로 입력되는 어드레스와 기 저장되어 있는 어드레스를 비교하여 일치하면 노멀 메모리 셀 대신 정상적인 리던던트 메모리 셀을 활성화시킨다.

이와같이 결함이 발생한 노멀 메모리 셀을 대체하기 위한 리던던트 메모리 셀에도 결함이 발생할 수 있기 때문에 이에 대한 검사가 요구된다. 미국특허 U.S.P. 5,808,948(Semiconductor Memory Device)에는 노멀 메모리 셀과 리던던트 메모리 셀을 선택적으로 테스트할 수 있는 발명이 기재되어 있다. 이 특허에서는 리던던트 셀 테스트 제어수단과 테스트 모드 설정 수단(Fig. 2 참조)을 이용하여 리던던트 메모리 셀과 노멀 셀을 선택적으로 테스트 할 수 있도록 하였다. 그러나 이 특허에서는 테스트 모드 설정 수단에 별도의 테스트 모드를 설정해야 하고, 모드 설정에 필요한 여러 가지 제어신호(PRP1D, PVCCH, WCHRSWCT)등과 같은 여러 가지 신호들을 입력해야 한다. 따라서 회로가 추가됨으로써 칩의 크기가 증가하고 모드 설정 작업이 요구되어 테스트가 복잡해지는 문제가 있다.

따라서 본 발명은 간단한 로직 회로를 추가함으로써 별도의 모드 설정이 필요 없이 간단하게 리던던트 메모리 셀과 노멀 메모리 셀을 선택적으로 테스트할 수 있도록 하는데 그 목적이 있다.

도 1은 본 발명에 따른 반도체 메모리의 블록도.

도 2는 본 발명에 따른 반도체 메모리의 로우 테스트 입력회로 및 로우 선택회로의 회로도.

도 3은 본 발명에 따른 반도체 메모리의 컬럼 테스트 입력회로 및 컬럼 선택회로의 회로도.

* 도면의 주요 부분에 대한 부호의 설명 *

ADD : 어드레스 RTEST : 로우 테스트 패드

CTEST : 컬럼 테스트 패드 R : 로우 테스트 신호

C : 컬럼 테스트 신호 GPX : 글로벌 프리디코드 로우 어드레스

FAX : 결함 셀 로우 어드레스 LPX : 로컬 프리디코드 어드레스

RDEN : 로우 디코드 인에이블 신호 RRDEN : 리던던트 로우 디코드 인에이블 신호

CDEN : 컬럼 디코드 인에이블 신호 RCDEN : 리던던트 컬럼 디코드 인에이블 신호

이와같이 이루어지는 본 발명의 바람직한 실시예를 도 1 내지 도 3을 참조하여 설명하면 다음과 같다. 도 1은 본 발명에 따른 반도체 메모리의 블록도이다.

입력된 어드레스 가운데 로우 어드레스는 로우 어드레스 버퍼(102)에 입력된다. 로우 어드레스 버퍼(102)를 통과한 로우 어드레스(AX)는 글로벌 로우 프리디코더(104)에 의해 프리 디코딩되어 글로벌 프리디코드 로우 어드레스(GPX)와 결함 셀 로우 어드레스(FAX)로 나뉘어 진다. 글로벌 프리디코드 로우 어드레스(GPX)는 로컬 로우 프리디코더(106)에 입력되어 또 한번의 프리 디코딩을 거친다. 로컬 로우 프리디코더(106)의 출력인 로컬 로우 프리디코드 어드레스는 메인 디코더인 로우 디코더(108)와 리던던트 로우 디코더(110)에 의해 최종 디코딩되어 셀 어레이(112)의 워드라인을 선택한다. 로우 어드레스 버퍼(102)에서 출력되는 로우 어드레스(AX)는 뱅크 선택회로(130)에도 입력된다. 뱅크 선택회로(130)는 입력된 로우 어드레스(AX)에 해당하는 뱅크 선택신호를 발생시켜서 로컬 로우 프리디코더(106)에 전달한다.

입력된 어드레스 가운데 컬럼 어드레스는 컬럼 어드레스 버퍼(118)에 입력된다. 컬럼 어드레스 버퍼(118)를 통과한 컬럼 어드레스(AY)는 컬럼 프리디코더(120)에 의해 프리디코딩되어 컬럼 디코더(126)와 리던던트 컬럼 디코더(128)에 입력된다. 컬럼 디코더(126)와 리더던트 컬럼 디코더(128)는 프리디코드 컬럼 어드레스(PY)를 디코딩하여 해당 비트라인쌍을 선택한다.

리던던트 셀의 테스트를 위한 회로는 로우 테스트 입력회로(114)와 로우 선택회로(116), 컬럼 테스트 선택회로(122), 컬럼 선택회로(124)가 있다. 먼저 로우 테스트 입력회로(114)에는 로우 테스트 패드(132)를 통하여 로우레벨의 신호가 입력된다. 로우 테스트 입력회로(114)는 이 신호로부터 로우 테스트 플래그(R)를 발생시킨다. 로우 선택회로(116)는 로우 테스트 플래그(R)와 함께 글로벌 로우 프리디코더(104)에서 출력되는 결함 셀 로우 어드레스(FAX)와 뱅크 선택회로(130)의 뱅크 선택신호(BANK)를 입력받아 로우디코드 인에이블 신호(RDEN) 또는 리던던트 로우디코드 인에이블 신호(RRDEN)를 발생시킨다. 로우디코드 인에이블 신호(RDEN)는 로우 디코더(108)에 입력되고, 리던던트 로우 디코드 인에이블 신호(RRDEN)는 리던던트 로우 디코더(110)에 입력된다.

컬럼 테스트 입력회로(122)에는 컬럼 테스트 패드(134)를 통하여 로우레벨의 신호가 입력된다. 컬럼 테스트 입력회로(122)는 이 신호로부터 컬럼 테스트 플래그(C)를 발생시킨다. 컬럼 선택회로(124)는 컬럼 테스트 플래그(C)와 컬럼 어드레스(AY)를 입력받아 컬럼디코드 인에이블 신호(CDEN) 또는 리던던트 컬럼디코드 인에이블 신호(RCDEN)를 발생시킨다. 컬럼디코드 인에이블 신호(CDEN)는 컬럼 디코더(126)에 입력되고, 리던던트 컬럼 디코드 인에이블 신호(RCDEN)는 리던던트 컬럼 디코더(128)에 입력된다.

도 2는 본 발명에 따른 반도체 메모리의 로우 테스트 입력회로 및 로우 선택회로의 회로도이다. 먼저 로우 테스트 입력회로(114)에서, 로우 테스트 패드(132)를 통하여 입력되는 신호가 인버터(204)에 의해 반전되어 로우 테스트 플래그(R)로서 출력되도록 연결된다. 이 인버터(204)의 입력단과 전원전압(VDD) 사이에는 피모스 트랜지스터(202)가 연결되어 있으며, 이 피모스 트랜지스터(202)의 게이트는 접지되어 있어 항상 턴 온되어 있는 상태이다.

로우 선택회로(116)에서, 결함 셀 로우 어드레스(FAX)가 퓨즈롬(206)에 입력된다. 이 퓨즈롬(206)에는 결함 메모리 셀의 로우 어드레스가 저장되어 있다. 만약 결함 셀 로우 어드레스(FAX)가 퓨즈롬(206)에 저장되어있는 값과 일치하면 퓨즈롬(206)에서는 논리값이 모두 1인 신호가 출력된다. 그러나 일치하지 않으면 논리값이 0인 신호가 적어도 하나 출력된다. 퓨즈롬(206)의 출력신호는 일종의 디코더인 로직 어레이(208)를 통과하면서 두 개의 제어신호(A1)(B1)로 만들어진다. 이 두 제어신호(A1)(B1)는 로우 어드레스의 상위비트와 하위비트의 비교 결과에 의해 만들어지는 신호로서 퓨즈롬(206)에서의 비교결과가 모두 1이면 이 두 제어신호(A1)(B1) 역시 1이된다.

도 2에서 트랜지스터 레벨로 도시된 또 다른 로직 회로에는 상술한 로우 테스트 플래그(R)와 두 제어신호(A1)(B1)가 입력되며, 이 로직 회로에서 로우 디코드 인에이블 신호(RDEN)와 리던던트 로우 디코드 인에이블 신호(RRDEN)가 발생한다. 이 로직 회로의 구성을 살펴보면 다음과 같다.

전원전압(VDD)에 연결된 피모스 트랜지스터(210)의 게이트는 로우 테스트 플래그(R)에 의해 제어된다. 이 피모스 트랜지스터(210)의 드레인과 접지(VSS) 사이에는 피모스 트랜지스터(212)와 두 개의 엔모스 트랜지스터(214)(216)가 직렬 연결되어 제 1 직렬 회로가 형성된다. 또 제 1 직렬 회로와 병렬로, 피모스 트랜지스터(218)와 엔모스 트랜지스터(220)가 직렬 연결되어 제 2 직렬 회로가 형성된다. 제 1 직렬 회로의 피모스 트랜지스터(212)와 엔모스 트랜지스터(214)는 제 1 제어신호(A1)에 의해 제어되며, 엔모스 트랜지스터(216)는 제 2 제어신호(B1)에 의해 제어된다. 제 2 직렬 회로의 피모스 트랜지스터(218)는 제 2 제어신호(B2)에 의해 제어되며 엔모스 트랜지스터(220)는 로우 테스트 플래그(R)에 의해 제어된다. 이 로직 회로에서 노드(230)의 출력신호는 트랜스미션 게이트(222)를 통하여 인버터(226)(228)로 구성된 래치에 래치된다. 트랜스미션 게이트(222)는 뱅크 선택신호(BANK)에 의해 제어된다. 트랜스미션 게이트(222)를 통과한 신호는 로우 디코드 인에이블 신호(RDEN)이며, 래치의 인버터(226)를 통과한 신호는 리던던트 로우디코드 인에이블 신호(RRDEN)이다.

뱅크 선택신호(BANK)와 로우 테스트 플래그(R)가 모두 로우 레벨인 동안에 결함 메모리 셀의 어드레스가 입력되어 제 1 및 제 2 제어신호(A1)(B1)가 모두 하이레벨이 되면 엔모스 트랜지스터(216)가 턴 온되어 노드(230)에는 로우레벨의 신호가 출력된다. 이 로우레벨의 신호가 트랜스미션 게이트(222)를 통과하여 로우레벨의 로우 디코드 인에이블 신호(RDEN)로서 출력된다. 이때 리더던트 로우 디코드 인에이블 신호(RRDEN)는 하이레벨이다. 따라서 이때에는 로우 디코더가 아닌 리던던트 로우 디코더가 활성화된다.

제 1 및 제 2 제어신호(A1)(B1) 가운데 적어도 하나, 예를들어 제 2 제어신호(B1)가 로우레벨이면, 피모스 트랜지스터(218)가 턴 온되어 노드(230)에는 하이레벨의 신호가 출력되고, 이 하이레벨의 신호가 트랜스미션 게이트(222)를 통과하여 하이레벨의 로우 디코드 인에이블 신호(RDEN)로서 출력된다. 이때 리던던트 로우 디코드 인에이블 신호(RRDEN)는 로우레벨이다. 따라서 이때에는 리던던트 로우 디코더가 아닌 로우 디코더가 활성화된다.

테스트를 위하여 로우 테스트 패드(132)에 로우 레벨의 신호가 입력되면, 인버터(204)에서 출력되는 테스트 플래그(R)는 하이레벨이 되어 피모스 트랜지스터(210)가 턴 오프되고, 엔모스 트랜지스터(220)가 턴 온되어 로직 어레이(208)에서 출력되는 제 1 및 제 2 제어신호(A1)(B1)의 논리레벨에 관계없이 노드(230)에서는 로우레벨의 신호가 출력된다. 따라서 로우디코드 인에이블 신호(RDEN)는 로우레벨이 되고, 리던던트 로우 디코드 인에이블 신호(RRDEN)는 하이레벨이 되어 리던던트 로우 디코더만이 활성화된다.

도 3은 본 발명에 따른 반도체 메모리의 컬럼 테스트 입력회로 및 컬럼 선택회로의 회로도이다. 먼저 컬럼 테스트 입력회로(122)에서, 컬럼 테스트 패드(134)를 통하여 입력되는 신호가 두 개의 인버터(300)(304)에 의해 출력되어 컬럼 테스트 플래그(C)로서 출력되도록 연결된다. 인버터(300)의 입력단과 전원전압(VDD) 사이에는 피모스 트랜지스터(302)가 연결되어 있으며, 이 피모스 트랜지스터(302)의 게이트는 접지되어 있어 항상 턴 온되어 있는 상태이다.

컬럼 선택회로(124)에서, 컬럼 어드레스(AY)가 퓨즈롬(306)에 입력된다. 이 퓨즈롬(306)에는 결함 메모리 셀의 컬럼 어드레스가 저장되어 있다. 만약 컬럼 어드레스(AX)가 결함 메모리 셀의 컬럼 어드레스이어서 퓨즈롬(306)에 저장되어있는 값과 일치하면 퓨즈롬(306)에서는 논리값이 모두 1인 신호가 출력된다. 그러나 일치하지 않으면 논리값이 0인 신호가 적어도 하나 출력된다. 퓨즈롬(306)의 출력신호는 일종의 디코더인 로직 어레이(308)를 통과하면서 두 개의 제어신호(A2)(B2)로 만들어진다. 이 두 제어신호(A2)(B2)는 컬럼 어드레스의 상위비트와 하위비트의 비교 결과에 의해 만들어지는 신호로서 퓨즈롬(306)에서의 비교결과가 모두 1(일치하는 경우)이면 이 두 제어신호(A2)(B2)는 0이된다.

도 3에서 트랜지스터 레벨로 도시된 또 다른 로직 회로에는 상술한 컬럼 테스트 플래그(C)와 두 제어신호(A2)(B2)가 입력되며, 이 로직 회로에서 컬럼 디코드 인에이블 신호(CDEN)와 리던던트 컬럼 디코드 인에이블 신호(RCDEN)가 발생한다. 이 로직 회로의 구성을 살펴보면 다음과 같다.

먼저 접지(VSS)에 연결된 엔모스 트랜지스터(320)의 게이트는 컬럼 테스트 플래그(C)에 의해 제어된다. 이 엔모스 트랜지스터(320)의 드레인과 전원전압(VDD) 사이에는 두 개의 피모스 트랜지스터(310)(312)와 엔모스 트랜지스터(314)가 직렬 연결되어 제 1 직렬 회로가 형성된다. 또 제 1 직렬 회로와 병렬로, 피모스 트랜지스터(316)와 엔모스 트랜지스터(318)가 직렬 연결되어 제 2 직렬 회로가 형성된다. 제 1 직렬 회로의 피모스 트랜지스터(312)와 엔모스 트랜지스터(314)는 제 2 제어신호(B2)에 의해 제어되며, 피모스 트랜지스터(310)는 제 1 제어신호(A2)에 의해 제어된다. 제 2 직렬 회로의 엔모스 트랜지스터(318)는 제 1 제어신호(A2)에 의해 제어되며 피모스 트랜지스터(316)는 컬럼 테스트 플래그(C)에 의해 제어된다. 이 로직 회로에서 노드(324)의 출력신호가 컬럼 디코드 인에이블 신호(CDEN)이며, 이 신호가 인버터(322)에 의해 반전되어 리던던트 컬럼 디코드 인에이블 신호(RCDEN)가 된다.

컬럼 테스트 플래그(C)가 하이 레벨인 동안에 결함 메모리 셀의 컬럼 어드레스가 입력되어 제 1 및 제 2 제어신호(A2)(B2)가 모두 로우레벨이 되면 두 개의 피모스 트랜지스터(310)(316)가 턴 온되어 노드(230)에는 하이 레벨의 신호가 출력된다. 이 하이 레벨의 신호가 컬럼 디코드 인에이블 신호(CDEN)로서 출력된다. 이때 리더던트 컬럼 디코드 인에이블 신호(RCDEN)는 로우레벨이다. 따라서 이때에는 리던던트 컬럼 디코더가 아닌 컬럼 디코더가 활성화된다.

테스트를 위하여 컬럼 테스트 패드(134)에 로우 레벨의 신호가 입력되면, 인버터(304)에서 출력되는 컬럼 테스트 플래그(C) 역시 로우레벨이 되어 피모스 트랜지스터(316)가 턴 온되고, 엔모스 트랜지스터(320)가 턴 오프되어 로직 어레이(308)에서 출력되는 제 1 및 제 2 제어신호(A2)(B2)의 논리레벨에 관계없이 노드(324)에서는 로우레벨의 신호가 출력된다. 따라서 컬럼디코드 인에이블 신호(CDEN)는 로우레벨이 되고, 리던던트 컬럼 디코드 인에이블 신호(RCDEN)는 하이레벨이 되어 리던던트 컬럼 디코더만이 활성화된다.

따라서 본 발명은 간단한 로직 회로를 추가함으로써 별도의 모드 설정이 필요 없이 간단하게 리던던트 메모리 셀과 노멀 메모리 셀을 선택적으로 테스트할 수 있도록 하는 효과가 있다.

Claims

노멀 셀 어레이와 리던던트 셀 어레이를 갖는 반도체 메모리에 있어서,

결함 메모리 셀의 로우 어드레스가 저장되고, 로우 어드레스를 입력받아 상기 결함 메모리 셀의 로우 어드레스와 일치할 때 논리 1의 제 1 제어신호를 발생시키는 제 1 어드레스 비교수단과, 상기 로우 테스트 신호와 상기 제 1 제어신호의 논리값이 일치할 때 논리 1의 상기 로우 디코더 인에이블 신호를 발생시키고, 일치하지 않을때 논리 0의 상기 로우 디코더 인에이블 신호를 발생시키는 제 1 논리 회로와, 상기 로우 디코더 인에이블 신호를 반전시켜서 상기 리던던트 로우 디코더 인에이블 신호를 발생시키는 제 3 인버터를 포함하여 이루어지는 로우 선택회로와;

결함 메모리 셀의 컬럼 어드레스가 저장되고, 컬럼 어드레스를 입받아 상기 결함 메모리 셀의 컬럼 어드레스와 일치할 때 논리 1의 제 2 제어신호를 발생시키는 제 2 어드레스 비교수단과, 상기 컬럼 테스트 신호가 논리 1일 때 논리 0의 상기 컬럼 디코더 인에이블 신호를 발생시키는 제 2 논리 회로와, 상기 컬럼 디코더 인에이블 신호를 반전시켜서 상기 리던던트 컬럼 디코더 인에이블 신호를 발생시키는 제 4 인버터를 포함하여 이루어지는 컬럼 선택회로와;

상기 로우 어드레스를 디코딩하여 상기 노멀 셀 어레이의 워드라인을 선택하는 로우 디코더와;

상기 로우 어드레스를 디코딩하여 상기 리던던트 셀 어레이의 워드라인을 선택하는 리던던트 로우 디코더와;

상기 컬럼 어드레스를 디코딩하여 상기 노멀 셀 어레이의 비트라인을 선택하는 컬럼 디코더와;

상기 컬럼 어드레스를 디코딩하여 상기 리던던트 셀 어레이의 비드라인을 선택하는 리던던트 컬럼 디코더를 포함하는 반도체 메모리.
청구항 1에 있어서, 상기 로우 테스트 신호의 입력 경로는,

제 1 인버터가 제 1 패드를 통하여 입력되는 상기 로우 테스트 신호를 반전시켜서 출력하고, 게이트가 접지된 제 1 피모스 트랜지스터가 상기 제 1 인버터의 입력단과 전원전압 사이에 연결되어 이루어지는 것이 특징인 반도체 메모리.
청구항 1에 있어서, 상기 컬럼 테스트 신호의 입력경로는,

직렬 연결된 제 2 및 제 3 인버터가 제 2 패드를 통하여 입력되는 상기 컬럼 테스트 신호를 출력하고, 게이트가 접지된 제 2 피모스 트랜지스터가 상기 제 2 인버터의 입력단과 상기 전원전압 사이에 연결되어 이루어지는 것이 특징인 반도체 메모리.
청구항 1에 있어서, 상기 제 1 논리 회로는,

제 1 출력단을 갖고, 상기 로우 테스트 신호에 의해 제어되는 제 1 풀업 수단과 상기 제 1 제어신호에 의해 제어되는 제 2 풀업 수단이 상기 전원전압과 상기 제 1 출력단 사이에 직렬 연결되고, 상기 로우 테스트 신호에 의해 제어되는 제 1 풀다운 수단과 상기 제 1 제어신호에 의해 제어되는 제 2 풀다운 수단이 상기 제 1 출력단과 접지 사이에 병렬 연결되어 이루어지는 것이 특징인 반도체 메모리.
청구항 1에 있어서, 상기 제 2 논리 회로는,

제 2 출력단을 갖고, 상기 컬럼 테스트 신호에 의해 제어되는 제 3 풀업 수단과 상기 제 2 제어신호에 의해 제어되는 제 4 풀업 수단이 상기 전원전압과 상기 제 2 출력단 사이에 병렬 연결되고, 상기 컬럼 테스트 신호에 의해 제어되는 제 3 풀다운 수단과 상기 제 2 제어신호에 의해 제어되는 제 4 풀다운 수단이 상기 제 2 출력단과 상기 접지 사이에 직렬 연결되어 이루어지는 것이 특징인 반도체 메모리.