KR100904730B1 - 리페어신호 생성회로 - Google Patents
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Abstract
Description
도1은 본 발명의 일 실시예에 따른 리페어신호 생성회로의 구성을 도시한 블럭도이다.
도2는 도1의 리페어 제어신호 생성부의 회로도이다.
도3은 도1의 퓨즈신호 생성부의 회로도이다.
도4는 도1의 리페어신호 생성부의 회로도이다.
<도면의 주요부분에 대한 부호의 설명>
1: 리페어 제어신호 생성부 2:퓨즈신호 생성부
3: 리페어신호 생성부 20:제1 퓨즈신호 생성기
22:제2 퓨즈신호 생성기 10,200,220:래치부
30:퓨즈신호 디코더 32:판별부
34:전달부
본 발명은 리페어신호 생성회로에 관한 것으로서, 보다 구체적으로는 퓨즈 수를 줄여 레이아웃 면적을 줄일 수 있도록 한 리페어신호 생성회로에 관한 것이다.
수많은 메모리 셀로 이루어진 반도체 메모리는 한 개의 셀이라도 결함이 발생하게 되면, 메모리로서 제구실을 하지 못하므로 불량품으로 처리된다. 하지만, 디램(DRAM)의 기술이 진보함에 따라 확률적으로 소량의 셀에만 결함이 발생할 확률이 높아졌으므로, 이를 불량품으로 폐기한다는 것은 수율을 낮추는 비효율적인 처리방식이다. 따라서, 수율을 높이기 위한 방법은 불량 셀을 미리 디램 내에 설치해둔 리던던시(redundancy) 셀로 대체하는 것이다. 리던던시 셀을 설치함에 따라 칩의 면적 증가 및 불량셀을 찾기 위한 테스트의 증가 등이 문제가 되지만, 64K∼256K 디램부터는 상대적으로 칩의 면적증가가 그다지 크지 않아 본격적으로 채용되고 있다.
불량셀을 리던던시 셀로 대체하는 것을 위한 회로는 서브 어레이 블록별로 설치된다. 이는 디램 제조시 리던던시 셀을 미리 설치하여, 불량셀이 존재하는 워드라인을 리던던시 워드라인(redundancy word line)으로 대체하는 방식을 이용하기 때문이다. 이를 위해, 웨이퍼 테스트(Wafer test)를 통해 메모리 반도체에서 불량셀이 존재하는 워드라인을 찾아낸 다음, 불량셀이 존재하는 워드라인을 활성화시키는 외부어드레스가 입력되는 경우 리던던시 워드라인으로 바꾸어주는 프로그래밍(programming)을 반도체 메모리 내부에 수행하였다. 퓨즈를 사용하는 이와 같은 프로그래밍은 리던던시 워드라인을 인에이블시키는 리페어신호를 생성하는 리페어신호 생성회로를 통해 구현되었다.
종래의 리페어신호 생성회로는 외부어드레스를 디코딩한 수 만큼의 퓨즈를 구비하고, 외부어드레스를 디코딩한 신호에 응답하여 리페어신호를 생성하였다. 그런데, 이와 같은 구성의 리페어신호 생성회로는 외부어드레스를 디코딩한 수 만큼의 퓨즈를 사용하기 때문에 레이아웃 면적이 증가하는 문제가 있었다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 디코딩하지 않은 외부어드레스 수 만큼의 퓨즈를 사용함으로써, 레이아웃 면적을 최소화하며 리페어신호를 생성할 수 있도록 한 리페어신호 생성회로를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 불량셀 존재 여부를 표시하는 리페어 제어신호를 생성하는 리페어 제어신호 생성부와; 불량셀이 확인된 워드라인을 표시하는 퓨즈신호를 생성하는 퓨즈신호 생성부 및; 상기 리페어 제어신호에 응답하여, 외부 어드레스를 디코딩하여 생성한 어드레스 디코딩신호와 상기 퓨즈신호에 따라 리페어신호를 생성하는 리페어신호 생성회로를 제공한다.
본 발명에서, 상기 리페어 제어신호는 퓨즈 커팅에 따라 인에이블되는 것이 바람직하다.
본 발명에서, 상기 리페어 제어신호 생성부는 전원전압단과 상기 리페어 제어신호가 출력되는 제1 노드 사이에 연결되고, 상기 프리차지신호에 응답하여 제1 노드를 풀-업 구동하는 풀-업 소자와; 상기 제1 노드와 제2 노드 사이에 연결되는 퓨즈 및; 상기 제2 노드와 접지단 사이에 연결되고, 상기 프리차지신호에 응답하여 상기 제2노드를 풀-다운 구동하는 풀-다운 소자를 포함하는 것이 바람직하다.
본 발명에서, 상기 퓨즈신호 생성부는 제1레벨의 퓨즈신호를 생성하되, 퓨즈 커팅에 의해 제2레벨의 퓨즈신호를 생성하는 것이 바람직하다.
본 발명에서, 상기 퓨즈신호 생성부는 전원전압단과 상기 퓨즈신호가 출력되는 제1노드 사이에 연결되고, 상기 프리차지신호에 응답하여 상기 제1 노드를 풀-업 구동하는 풀-업 소자와; 상기 제1 노드와 제2 노드 사이에 연결되는 퓨즈와; 상기 제2노드와 접지단 사이에 연결되고, 상기 프리차지신호에 응답하여 상기 제2노드를 풀-다운 구동하는 풀-다운 소자 및; 상기 제1노드로부터 상기 퓨즈신호를 반전시켜 반전 퓨즈신호를 출력하는 래치부를 포함하는 것이 바람직하다.
또한, 불량셀 존재 여부를 표시하는 리페어 제어신호를 생성하는 리페어 제어신호 생성부와; 불량셀이 확인된 워드라인을 표시하는 제1 및 제2 퓨즈신호를 생성하는 퓨즈신호 생성부 및; 상기 리페어 제어신호에 응답하여, 외부어드레스를 디코딩하여 생성한 제1 내지 제4 어드레스 디코딩신호와 상기 제1 및 제2 퓨즈신호에 따라 리페어신호를 생성하는 리페어신호 생성회로를 제공한다.
본 발명에서, 상기 리페어 제어신호는 퓨즈 커팅에 따라 인에이블되는 것이 바람직하다.
본 발명에서, 상기 리페어 제어신호 생성부는 전원전압단과 상기 리페어 제어신호가 출력되는 제1 노드 사이에 연결되고, 상기 프리차지신호에 응답하여 제1 노드를 풀-업 구동하는 풀-업 소자와; 상기 제1 노드와 제2 노드 사이에 연결되는 퓨즈 및; 상기 제2 노드와 접지단 사이에 연결되고, 상기 프리차지신호에 응답하여 상기 제2노드를 풀-다운 구동하는 풀-다운 소자를 포함하는 것이 바람직하다.
본 발명에서, 상기 퓨즈신호 생성부는 상기 프리차지신호에 응답하여 상기 제1 퓨즈신호를 생성하는 제1 퓨즈신호 생성기와; 상기 프리차지신호에 응답하여 상기 제2 퓨즈신호를 생성하는 제2 퓨즈신호 생성기를 포함하는 것이 바람직하다.
본 발명에서, 상기 제1 퓨즈신호 생성기는 제1레벨의 제1 퓨즈신호를 생성하되, 퓨즈 커팅에 의해 제2레벨의 제1 퓨즈신호를 생성하는 것이 바람직하다.
본 발명에서, 상기 제1 퓨즈신호 생성기는 전원전압단과 상기 제1 퓨즈신호가 출력되는 제1노드 사이에 연결되고, 상기 프리차지신호에 응답하여 상기 제1 노드를 풀-업 구동하는 풀-업 소자와; 상기 제1 노드와 제2 노드 사이에 연결되는 퓨즈와; 상기 제2 노드와 접지단 사이에 연결되고, 상기 프리차지신호에 응답하여 상기 제2노드를 풀-다운 구동하는 풀-다운 소자 및; 상기 제1노드로부터 상기 제1 퓨즈신호를 반전시켜 제1 반전 퓨즈신호를 출력하는 래치부를 포함하는 것이 바람직하다.
본 발명에서, 상기 제2 퓨즈신호 생성기는 제1레벨의 제2 퓨즈신호를 생성하되, 퓨즈 커팅에 의해 제2레벨의 제2 퓨즈신호를 생성하는 것이 바람직하다.
본 발명에서, 상기 제2 퓨즈신호 생성기는 전원전압단과 상기 제2 퓨즈신호 가 출력되는 제1 노드 사이에 연결되고, 상기 프리차지신호에 응답하여 상기 제1 노드를 풀-업 구동하는 풀-업 소자와; 상기 제1 노드와 제2 노드 사이에 연결되는 퓨즈와; 상기 제2 노드와 접지단 사이에 연결되고, 상기 프리차지신호에 응답하여 상기 제2 노드를 풀-다운 구동하는 풀-다운 소자 및; 상기 제1노드로부터 상기 제2 퓨즈신호를 반전시켜 제2 반전 퓨즈신호를 출력하는 래치부를 포함하는 것이 바람직하다.
본 발명에서, 상기 리페어신호 생성부는 상기 제1 및 제2 퓨즈신호를 입력받아, 디코딩하여 상기 제1 내지 제4 퓨즈 디코딩신호를 출력하는 퓨즈신호 디코더와; 상기 제1 내지 제4 퓨즈 디코딩신호와 제1 내지 제4 어드레스 디코딩신호를 입력받아, 불량셀이 확인된 워드라인과 상기 외부어드레스가 가리키는 워드라인이 일치하는 경우 소정 레벨의 신호를 출력하는 판별부 및; 상기 판별부로부터의 출력신호와 리페어 제어신호를 입력받아, 논리연산을 수행하여 상기 리페어신호를 출력하는 전달부를 포함하는 것이 바람직하다.
본 발명에서, 상기 퓨즈신호 디코더는 상기 제1 반전 퓨즈신호와 제2 반전 퓨즈신호를 입력받아, 논리연산을 수행하여 제1 퓨즈 디코딩신호를 출력하는 제1 논리부와; 상기 제1 퓨즈신호와 제2 반전 퓨즈신호를 입력받아, 논리연산을 수행하여 제2 퓨즈 디코딩신호를 출력하는 제2 논리부와; 상기 제1 반전 퓨즈신호와 제2 퓨즈신호를 입력받아, 논리연산을 수행하여 제3 퓨즈 디코딩신호를 출력하는 제3 논리부 및; 상기 제1 퓨즈신호와 제2 퓨즈신호를 입력받아, 논리연산을 수행하여 제4 퓨즈 디코딩신호를 출력하는 제4 논리부를 포함하는 것이 바람직하다.
본 발명에서, 상기 판별부는 상기 제1 퓨즈 디코딩신호 및 제1 어드레스 디코딩신호를 입력받아, 논리연산을 수행하는 제1 논리소자와; 상기 제2 퓨즈 디코딩신호 및 제2 어드레스 디코딩신호를 입력받아, 논리연산을 수행하는 제2 논리소자와; 상기 제3 퓨즈 디코딩신호 및 제3 어드레스 디코딩신호를 입력받아, 논리연산을 수행하는 제3 논리소자와; 상기 제4 퓨즈 디코딩신호 및 제4 어드레스 디코딩신호를 입력받아, 논리연산을 수행하는 제4 논리소자 및; 상기 제1 내지 제4 논리소자로부터의 신호를 입력받아, 논리연산을 수행하는 제5 논리소자를 포함하는 것이 바람직하다.
본 발명에서, 상기 전달부는 상기 판별부로부터의 출력신호 및 리페어 제어신호를 입력받아, 논리연산을 수행하는 논리소자를 포함하는 것이 바람직하다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다. 본 발명의 일 실시예에서는 외부어드레스를 2개(address<0:1>)로 한정하였다. 외부어드레스는 반도체 메모리의 여건에 따라 증가할 수도 있고 감소할 수도 있다.
도1은 본 발명의 일 실시예에 따른 리페어신호 생성회로의 구성을 도시한 블럭도이다.
도1에서 도시된 바와 같이, 본 발명의 일 실시예에 따른 리페어신호 생성회 로는 리페어 제어신호 생성부(1)와 퓨즈신호 생성부(2) 및, 리페어신호 생성부(3)를 구비한다.
도2에 도시된 바와 같이, 리페어 제어신호 생성부(1)는 전원전압단(VDD)과 리페어 제어신호(cut)가 출력되는 노드nd1 사이에 연결되고, 프리차지신호(precharge)에 응답하여 노드nd1를 풀-업 구동하는 PMOS트랜지스터(PM1)와, 노드nd1와 노드nd2 사이에 연결되는 퓨즈(fuse_c)와, 노드nd2와 접지단(VSS) 사이에 연결되고, 프리차지신호(precharge)에 응답하여 노드nd2를 풀-다운 구동하는 NMOS트랜지스터(NM1) 및, 리페어 제어신호(cut)를 반전시켜 출력하는 래치부(10)를 구비한다.
퓨즈신호 생성부(2)는 프리차지신호(precharge)에 응답하여 제1퓨즈신호(fuse0)를 생성하는 제1 퓨즈신호 생성기(20) 및 프리차지신호(precharge)에 응답하여 제2퓨즈신호(fuse1)를 생성하는 제2 퓨즈신호 생성기(22)를 구비한다.
도3에 도시된 바와 같이, 제1 퓨즈신호 생성기(20)는 전원전압단(VDD)과 제1 퓨즈신호(fuse0)가 출력되는 노드nd3 사이에 연결되고, 프리차지신호(precharge)에 응답하여 노드nd3를 풀-업 구동하는 PMOS트랜지스터(PM2)와, 노드nd3와 노드nd4 사이에 연결되는 퓨즈(fuse_0)와, 노드nd3과 접지단(VSS) 사이에 연결되고, 프리차지신호(precharge)에 응답하여 노드nd4를 풀-다운 구동하는 NMOS트랜지스터(NM2) 및, 노드nd3로부터 제1 퓨즈신호(fuse0)를 반전시켜 제1 반전 퓨즈신호(fuse0b)를 출력하는 래치부(200)를 구비한다.
마찬가지로 도3에 도시된 바와 같이, 제2 퓨즈신호 생성기(22)는 전원전압 단(VDD)과 제2 퓨즈신호(fuse1)가 출력되는 노드nd5 사이에 연결되고, 프리차지신호(precharge)에 응답하여 노드nd5를 풀-업 구동하는 PMOS트랜지스터(PM3)와, 노드nd5과 노드nd6 사이에 연결되는 퓨즈(fuse_1)와, 노드nd6과 접지단(VSS) 사이에 연결되고, 프리차지신호(precharge)에 응답하여 노드nd6를 풀-다운 구동하는 NMOS트랜지스터(NM3) 및, 노드nd5로부터 제2 퓨즈신호(fuse1)를 반전시켜 제2 반전 퓨즈신호(fuse1b)를 출력하는 래치부(220)를 구비한다.
리페어신호 생성부(3)는 제1 및 제2 퓨즈신호(fuse<0:1>)를 입력받아, 디코딩하여 제1 내지 제4 퓨즈 디코딩신호(fuse01<0:3>)를 출력하는 퓨즈신호 디코더(30)와, 제1 내지 제4 퓨즈 디코딩신호(fuse01<0:3>)와 제1 내지 제4 어드레스 디코딩신호(address01<0:3>)를 입력받아, 외부어드레스가 표시하는 워드라인과 불량셀이 존재하는 워드라인이 일치하는 경우 인에이블되는 신호(A)를 출력하는 판별부(32) 및, 판별부(32)로부터의 신호(A)와 리페어 제어신호(cut)를 입력받아, 논리연산을 수행하여 리페어신호(repair)를 출력하는 전달부(34)를 구비한다.
도4에 도시된 바와 같이, 퓨즈신호 디코더(30)는 낸드게이트(ND1)와 인버터(IV7)로 구성되고 제1 반전 퓨즈신호(fuse0b)와 제2 반전 퓨즈신호(fuse1b)를 입력받아, 논리곱 연산을 수행하여 제1 퓨즈 디코딩신호(fuse01<0>)를 출력하는 논리부(300)와, 낸드게이트(ND2)와 인버터(IV8)로 구성되고 제1 퓨즈신호(fuse0)와 제2 반전 퓨즈신호(fuse1b)를 입력받아, 논리곱 연산을 수행하여 제2 퓨즈 디코딩신호(fuse01<1>)를 출력하는 논리부(302)와, 낸드게이트(ND3)와 인버터(IV9)로 구성되고 제1 반전 퓨즈신호(fuse0b)와 제2 퓨즈신호(fuse1)를 입력받아, 논리곱 연산 을 수행하여 제3 퓨즈 디코딩신호(fuse01<2>)를 출력하는 논리부(304) 및, 낸드게이트(ND4)와 인버터(IV10)로 구성되고 제1 퓨즈신호(fuse0)와 제2 퓨즈신호(fuse1)를 입력받아, 논리곱 연산을 수행하여 제4 퓨즈 디코딩신호(fuse01<3>)를 출력하는 논리부(306)를 구비한다.
마찬가지로 도4에 도시된 바와 같이, 판별부(32)는 제1 퓨즈 디코딩신호(fuse01<0>) 및 제1 어드레스 디코딩신호(address01<0>)를 입력받아, 부정논리곱을 수행하는 낸드게이트(ND5)와, 상기 제2 퓨즈 디코딩신호(fuse01<1>) 및 제2 어드레스 디코딩신호(address01<1>)를 입력받아, 부정논리곱을 수행하는 낸드게이트(ND6)와, 상기 제3 퓨즈 디코딩신호(fuse01<2>) 및 제3 어드레스 디코딩신호(address01<2>)를 입력받아, 부정논리곱을 수행하는 낸드게이트(ND7)와, 상기 제4 퓨즈 디코딩신호(fuse01<3>) 및 제4 어드레스 디코딩신호(address01<3>)를 입력받아, 부정논리곱을 수행하는 낸드게이트(ND8) 및, 상기 낸드게이트(ND5-8)로부터의 신호를 입력받아, 부정논리곱을 수행하는 낸드게이트(ND9)를 구비한다.
마찬가지로 도4에 도시된 바와 같이, 전달부(34)는 판별부(32)로부터의 신호(A) 및 리페어 제어신호(cut)를 입력받아, 논리연산을 수행하는 낸드게이트(ND10)를 구비한다.
이와 같이 구성된 리페어신호 생성회로의 동작을 도1 내지 도4를 참고하여, 불량셀의 존재 여부에 따라 나누어서 설명하면 다음과 같다.
우선, 웨이퍼 테스트(Wafer test)를 통해 불량셀이 존재하지 않는 경우를 살 펴본다.
리페어 제어신호 생성부(1)는 프리차지신호(precharge)에 응답하여 리페어 제어신호(cut)를 생성한다. 여기서, 프리차지신호(precharge)는 로우 디코더(row decoder)의 경우 반도체 장치에 파워가 인가된 경우에 한번 생성되고, 컬럼 디코더(column decoder)의 경우 외부 명령이 입력될 때마다 생성되는 신호이다.
도1을 참고하여, 불량셀이 존재하지 않는 경우에 리페어 제어신호 생성부(1)의 동작을 좀 더 구체적으로 살펴보면, 일정 구간동안 로우레벨로 인에이블된 프리차지신호(precharge)에 응답하여 PMOS트랜지스터(PM1)는 턴-온되고, 노드nd1를 풀-업 구동한다. 이어서, 프리차지신호(precharge)가 다시 하이레벨로 천이하면 PMOS트랜지스터(PM1)는 턴-오프되고 NMOS트랜지스터(NM1)가 턴-온되어, 노드nd2를 풀-다운 구동한다. 이때, 불량셀이 존재하지 않는 경우이므로 퓨즈(fuse_c)는 노드nd1와 노드nd2를 연결하고 있는 상태이고, 리페어 제어신호(cut)는 로우레벨로 인에이블된다. 따라서, 리페어신호 생성부(3)는 항상 하이레벨로 디스에이블된 리페어신호(repair)를 출력한다. 결국, 리페어신호(repair)에 의해 인에이블되는 리던던시 워드라인은 디스에이블되고, 입력되는 외부어드레스가 표시하는 정상 메모리 셀의 워드라인이 활성화된다.
다음으로, 웨이퍼 테스트를 통해 불량셀이 존재하는 경우를 살펴본다.
도1을 참고하여, 불량셀이 존재하는 경우에 리페어 제어신호 생성부(1)의 동작을 좀 더 구체적으로 살펴보면, 일정 구간동안 로우레벨로 인에이블된 프리차지 신호(precharge)에 응답하여 PMOS트랜지스터(PM1)는 턴-온되고, 노드nd1를 풀-업 구동한다. 이어서, 프리차지신호(precharge)가 다시 하이레벨로 천이하면 PMOS트랜지스터(PM1)는 턴-오프되고 NMOS트랜지스터(NM1)가 턴-온되어, 노드nd2를 풀-다운 구동한다. 이때, 불량셀이 존재하는 경우이므로 퓨즈(fuse_c)는 커팅된 상태이고, 리페어 제어신호(cut)는 하이레벨로 디스에이블된다. 따라서, 리페어신호 생성부(3)는 판별부(32)의 출력신호(A)에 따라 인에이블 혹은 디스에이블된 리페어신호(repair)를 출력한다. 이는 하이레벨의 리페어 제어신호(cut)를 입력받는 전달부(34)가 단지 인버터 기능을 하기 때문이다.
여기서, 인에이블 혹은 디스에이블된 리페어신호(repair)의 출력 여부는 판별부(32)로 입력되는 외부어드레스 디코딩신호(address01<0:3>)가 표시하는 워드라인과 역시 판별부(32)로 입력되는 퓨즈 디코딩신호(fuse01<0:3>)가 표시하는 불량셀이 확인된 워드라인의 일치 여부에 따라 결정된다. 가령, 외부어드레스 디코딩신호(address01<0:3>)가 표시하는 워드라인이 퓨즈 디코딩신호(fuse01<0:3>)가 표시하는 불량셀이 확인된 워드라인과 일치하는 경우는 인에이블된 리페어신호(repair)가 출력된다. 반면에, 외부어드레스 디코딩신호(address01<0:3>)가 표시하는 워드라인이 퓨즈 디코딩신호(fuse01<0:3>)가 표시하는 불량셀이 확인된 워드라인과 불일치하는 경우는 디스에이블된 리페어신호(repair)가 출력된다.
외부어드레스 디코딩신호(address01<0:3>)가 표시하는 워드라인과 퓨즈 디코딩신호(fuse01<0:3>)가 표시하는 불량셀이 확인된 워드라인의 일치 여부에 따른 리 페어신호 생성부(3)의 판별부(32) 동작을 살펴보기에 앞서, 먼저 불량셀이 확인된 워드라인을 표시하는 프로그래밍에 대해 살펴본다. 이러한 프로그래밍은 퓨즈 커팅에 따라 인에이블되는 퓨즈신호를 생성하는 퓨즈신호 생성부(2) 및 리페어신호 생성부(3)의 퓨즈신호 디코더(30)를 통해 구현된다.
우선, 퓨즈신호 생성부(2)는 프리차지신호(precharge)에 응답하여 제1 및 제2 퓨즈신호(fuse<0:1>)를 생성한다. 이때, 제1 및 제2 퓨즈신호(fuse<0:1>)는 퓨즈 커팅 여부에 따라 신호레벨이 결정된다. 퓨즈의 수에 따라 표시될 수 있는 워드라인의 수는 2[퓨즈의 수] 이다. 본 실시예에서는 정상 메모리 셀의 워드라인 수를 4개로 한정하였다. 따라서, 4개의 워드라인에 불량셀이 확인된 경우를 표현하기 위해서는 2개의 퓨즈신호가 필요하다.
fuse_1 | fuse_0 | fuse1b | fuse1 | fuse0b | fuse0 | |
1 | no cut | no cut | H | L | H | L |
2 | no cut | cut | H | L | L | H |
3 | cut | no cut | L | H | H | L |
4 | cut | cut | L | H | L | H |
표1에서 보듯이, 제1 퓨즈신호(fuse0) 및 제2 퓨즈신호(fuse1)는 퓨즈(fuse_0, fuse_1) 커팅에 따라 4가지 조합(fuse0b는 제1 반전 퓨즈신호, fuse1b는 제2 반전 퓨즈신호)이 가능하다. 제1 퓨즈신호(fuse0) 및 제2 퓨즈신호(fuse1)의 4가지 조합은 4개의 메모리 셀의 워드라인 4개를 각각 표시한다. 예로, 표1에서 1번 퓨즈 커팅 조합은 첫번째 워드라인을 표시하며, 2번 퓨즈 커팅 조합은 두번째 워드라인을 표시하고, 3번 퓨즈 커팅 조합은 세번째 워드라인을 표시하며, 4번 퓨즈 커팅 조합은 네번째 워드라인을 표시하도록 할 수 있다.
이하, 퓨즈 커팅에 따라 신호레벨이 결정되는 퓨즈신호(fuse0, fuse1)가 생성되는 과정을 살펴본다.
도3을 참고하여, 제1 퓨즈신호(fuse0)를 생성하는 제1 퓨즈신호 생성기(20)의 동작을 좀 더 구체적으로 살펴보면, 프리차지신호(precharge)가 일정 구간동안 로우레벨로 인에이블되면, PMOS트랜지스터(PM2)는 프리차지신호(precharge)에 응답하여 턴-온되어 노드nd3를 풀-업 구동한다. 이어서, 프리차지신호(precharge)가 다시 하이레벨로 천이하면 PMOS트랜지스터(PM2)는 턴-오프되고, NMOS트랜지스터(NM2)가 턴-온되어 노드nd4를 풀-다운 구동한다. 이때, 퓨즈(fuse_0)가 연결되어 있다면 노드nd4와 연결된 노드nd3는 풀-다운 구동되므로, 제1 퓨즈신호(fuse0)는 로우레벨로 출력된다. 반면에, 퓨즈(fuse_0)가 커팅되어 있다면 노드 nd3는 풀-업 구동된 상태이므로, 제1 퓨즈신호(fuse0)는 하이레벨로 출력된다.
마찬가지로 도3을 참고하여, 제2 퓨즈신호(fuse1)를 생성하는 제2 퓨즈신호 생성기(22)의 동작을 좀 더 구체적으로 살펴보면, 프리차지신호(precharge)가 일정 구간동안 로우레벨로 인에이블되면 PMOS트랜지스터(PM3)는 프리차지신호(precharge)에 응답하여 턴-온되어 노드nd5를 풀-업 구동한다. 이어서, 프리차지신호(precharge)가 다시 하이레벨로 천이하면 PMOS트랜지스터(PM3)는 턴-오프되고, NMOS트랜지스터(NM3)가 턴-온되어 노드nd6를 풀-다운 구동한다. 이때, 퓨즈(fuse_1)가 연결되어 있다면 노드nd6와 연결된 노드nd5는 풀-다운 구동되므로, 제2 퓨즈신호(fuse1)는 로우레벨로 출력된다. 반면에, 퓨즈(fuse_1)가 커팅되어 있다면 노드 nd5는 풀-업 구동된 상태이므로, 제2 퓨즈신호(fuse1)는 하이레벨로 출력된다.
다음으로, 리페어신호 생성부(3)의 퓨즈신호 디코더(30)는 제1 및 제2 퓨즈신호(fuse0,fuse1)를 입력받아 디코딩하여 퓨즈 디코딩신호(fuse01<0:3>) 중 하나의 퓨즈 디코딩신호만 인에이블되도록 한다.
fuse_1 | fuse_0 | fuse01<0> | fuse01<1> | fuse01<2> | fuse01<3> |
0 | 0 | H | L | L | L |
0 | 1 | L | H | L | L |
1 | 0 | L | L | H | L |
1 | 1 | L | L | L | H |
표2에서 보듯이, 퓨즈 커팅(fuse_0, fuse_1)에 따른 퓨즈신호(fuse<0:1>)에 의해 퓨즈 디코딩신호(fuse01<0:3>)는 4개의 신호중 하나만 인에이블되어 생성된다. 이로 인해, 정상 메모리 셀의 4개 워드라인 가운데 불량셀이 확인된 하나의 워드라인을 표시할 수 있다.
이하, 도4를 참고하여 퓨즈신호 디코더(30)의 동작을 좀 더 구체적으로 살펴보면, 퓨즈신호 디코더(30)에서 논리부(300,302,304,306)는 제1 및 제2 퓨즈신호(fuse<0:1>)를 입력받아, 제1 내지 제4 퓨즈 디코딩신호(fuse01<0:3>)를 출력한다. 즉, 제1 논리부(300)는 제1 반전 퓨즈신호(fuse0b)와 제2 반전 퓨즈신호(fuse1b)를 입력받아, 두 신호가 하이레벨이면 하이레벨로 인에이블된 제1 퓨즈 디코딩신호(fuse01<0>)를 출력한다. 제2 논리부(302)는 제1 퓨즈신호(fuse0)와 제2 반전 퓨즈신호(fuse1b)를 입력받아, 두 신호가 하이레벨이면 하이레벨로 인에이블된 제2 퓨즈 디코딩신호(fuse01<1>)를 출력한다. 제3 논리부(304)는 제1 반전 퓨즈신호(fuse0b)와 제2 퓨즈신호(fuse1)를 입력받아, 두 신호가 하이레벨이면 하이레벨로 인에이블된 제3 퓨즈 디코딩신호(fuse01<2>)를 출력한다. 제4 논리부(306)는 제1 퓨즈신호(fuse0)와 제2 퓨즈신호(fuse1)를 입력받아, 두 신호가 하이레벨이면 하이레벨로 인에이블된 제4 퓨즈 디코딩신호(fuse01<3>)를 출력한다.
이제, 외부어드레스 디코딩신호(address01<0:3>)가 표시하는 워드라인과 퓨즈 디코딩신호(fuse01<0:3>)가 표시하는 불량셀이 확인된 워드라인의 일치 여부에 따른 리페어신호 생성부(3)의 판별부(32) 동작을 살펴본다.
판별부(32)는 퓨즈 디코딩신호(fuse01<0:3>)와 외부어드레스(address<0:1>)를 디코딩한 외부어드레스 디코딩신호(address01<0:3>)를 입력받아, 외부어드레스 디코딩신호(address01<0:3>)가 표시하는 워드라인과 퓨즈 디코딩신호(fuse01<0:3>)가 표시하는 불량셀이 확인된 워드라인의 일치 여부를 판별한다. 여기서, 외부어드레스 디코딩신호(address01<0:3>)는 외부어드레스(address<0:1>)에 따라 다음의 표3과 같이 생성된다.
address1 | address0 | address01<0> | address01<1> | address01<2> | address01<3> |
L | L | H | L | L | L |
L | H | L | H | L | L |
H | L | L | L | H | L |
H | H | L | L | L | H |
우선, 외부어드레스 디코딩신호(address01<0:3>)가 표시하는 워드라인과 퓨즈 디코딩신호(fuse01<0:3>)가 표시하는 불량셀이 확인된 워드라인이 불일치하는 경우를 살펴본다.
예를 들어, 외부어드레스 디코딩신호(address01<2>)가 하이레벨로 인에이블되고, 퓨즈 디코딩신호(fuse01<0>)가 하이레벨로 인에이블되었다고 가정한다. 이때, 외부어드레스 디코딩신호(address01<2>)가 표시하는 워드라인은 세번째 워드라인이고, 퓨즈 디코딩신호(fuse01<0>)가 표시하는 불량셀이 확인된 워드라인은 첫번째 워드라인이라고 가정한다. 따라서, 입력된 외부어드레스에 따라 불량셀이 확인된 첫번째 워드라인이 아닌 세번째 워드라인이 활성화되므로, 리페어신호(repair)는 디스에이블된다.
도4를 참고하여, 판별부(32) 동작을 좀 더 구체적으로 살펴보면, 외부어드레스 디코딩신호(address01<2>)는 하이레벨이고 나머지 외부어드레스 디코딩신호(address01<0,1,3>)은 로우레벨이다. 또한, 퓨즈 디코딩신호(fuse01<0>)는 하이레벨이고 나머지 퓨즈 디코딩신호(fuse01<1:3>)는 로우레벨이다. 따라서, 낸드게이트(ND5-8)는 하이레벨의 신호를 출력하고 낸드게이트(ND9)는 로우레벨의 신호(A)를 출력한다.
결국, 전달부(34)는 하이레벨로 디스에이블된 리페어신호(repair)를 출력함으로써, 리던던시 워드라인(redundancy word line)은 디스에이블되고, 정상 메모리 셀의 세번째 워드라인이 인에이블된다.
다음으로, 외부어드레스 디코딩신호(address01<0:3>)가 표시하는 워드라인과 퓨즈 디코딩신호(fuse01<0:3>)가 표시하는 불량셀이 확인된 워드라인이 일치하는 경우를 살펴본다.
예를 들어, 외부어드레스 디코딩신호(address01<0>)가 하이레벨로 인에이블되고, 퓨즈 디코딩신호(fuse01<0>)가 하이레벨로 인에이블되었다고 가정한다. 이때, 외부어드레스 디코딩신호(address01<0>)가 표시하는 워드라인은 첫번째 워드라인이고, 퓨즈 디코딩신호(fuse01<0>)가 표시하는 불량셀이 확인된 워드라인도 첫번째 워드라인이라고 가정한다. 따라서, 입력된 외부어드레스에 따라 불량셀이 확인된 첫번째 워드라인이 활성화되므로, 리페어신호(repair)는 인에이블된다.
도4를 참고하여, 판별부(32)의 동작을 좀 더 구체적으로 살펴보면, 외부어드레스 디코딩신호(address01<0>)는 하이레벨이고 나머지 외부어드레스 디코딩신호(address01<1:3>)는 로우레벨이다. 또한, 퓨즈 디코딩신호(fuse01<0>)는 하이레벨이고 나머지 퓨즈 디코딩신호(fuse01<1:3>)는 로우레벨이다. 따라서, 낸드게이트(ND5)는 로우레벨의 신호를 출력하고 낸드게이트(ND6-8)는 하이레벨의 신호를 출력하므로, 낸드게이트(ND9)는 하이레벨의 신호(A)를 출력한다.
결국, 전달부(34)는 로우레벨로 인에이블된 리페어신호(repair)를 출력함으로써, 정상 메모리 셀의 첫번째 워드라인은 디스에이블되고 리던던시 워드라인이 인에이블된다.
이상 설명한 바와 같이 본 실시예는 디코딩되지 않은 외부어드레스 수 만큼의 퓨즈를 사용함으로써, 레이아웃 면적을 최소화하는 효과가 있다.
또한, 퓨즈 사용을 최소화하여 칩 사이즈가 더 이상 증가하지 않는 효과도 있다.
Claims (17)
- 프리차지신호에 응답하여 불량셀 존재 여부에 따른 리페어 제어신호를 생성하는 리페어 제어신호 생성부와;상기 프리차지신호에 응답하여 퓨즈 컷팅 여부에 따른 n개의 퓨즈신호를 생성하는 다수의 퓨즈신호 생성부와;상기 n개의 퓨즈신호를 디코딩하여 2n개의 퓨즈 디코딩신호를 생성하는 퓨즈신호 디코더와;상기 2n개의 퓨즈 디코딩신호 및 2n개의 어드레스 디코딩신호를 입력받아 인에이블 신호를 생성하되, 상기 인에이블 신호는 상기 2n개의 퓨즈 디코딩신호와 상기 2n개의 어드레스 디코딩신호 각각의 레벨이 서로 일치하는 경우 인에이블되는 판별부 및;상기 인에이블 신호 및 상기 리페어 제어신호를 입력받아 리페어신호를 생성하는 전달부를 포함하는 리페어신호 생성회로.
- 제1항에 있어서, 상기 리페어 제어신호는 퓨즈 커팅에 따라 인에이블되는 리페어신호 생성회로.
- 제1항에 있어서, 상기 리페어 제어신호 생성부는전원전압단과 상기 리페어 제어신호가 출력되는 제1 노드 사이에 연결되고, 상기 프리차지신호에 응답하여 제1 노드를 풀-업 구동하는 풀-업 소자와;상기 제1 노드와 제2 노드 사이에 연결되는 퓨즈 및;상기 제2 노드와 접지단 사이에 연결되고, 상기 프리차지신호에 응답하여 상기 제2노드를 풀-다운 구동하는 풀-다운 소자를 포함하는 리페어신호 생성회로.
- 제1항에 있어서, 상기 퓨즈신호 생성부는 제1레벨의 퓨즈신호를 생성하되, 퓨즈 커팅에 의해 제2레벨의 퓨즈신호를 생성하는 리페어신호 생성회로.
- 제1항에 있어서, 상기 다수의 퓨즈신호 생성부는전원전압단과 상기 n개의 퓨즈신호가 출력되는 제1노드 사이에 연결되고, 상기 프리차지신호에 응답하여 상기 제1 노드를 풀-업 구동하는 풀-업 소자와;상기 제1 노드와 제2 노드 사이에 연결되는 퓨즈와;상기 제2 노드와 접지단 사이에 연결되고, 상기 프리차지신호에 응답하여 상기 제2 노드를 풀-다운 구동하는 풀-다운 소자 및;상기 제1 노드로부터 상기 n개의 퓨즈신호를 반전시켜 n개의 반전 퓨즈신호를 출력하는 래치부를 포함하는 리페어신호 생성 회로.
- 프리차지신호에 응답하여 불량셀 존재 여부에 따른 리페어 제어신호를 생성하는 리페어 제어신호 생성부와;상기 프리차지신호에 응답하여 퓨즈 컷팅 여부에 따른 제1 및 제2 퓨즈신호를 생성하는 퓨즈신호 생성부와;상기 제1 및 제2 퓨즈신호를 디코딩하여 제1 내지 제4 퓨즈 디코딩신호를 생성하는 퓨즈신호 디코더와;상기 제1 내지 제4 퓨즈 디코딩신호 및 제1 내지 제4 어드레스 디코딩신호를 입력받아 인에이블 신호를 생성하되, 상기 인에이블 신호는 상기 제1 내지 제4 퓨즈 디코딩신호와 상기 제1 내지 제4 어드레스 디코딩신호의 레벨이 서로 일치하는 경우 인에이블되는 판별부 및;상기 인에이블 신호 및 상기 리페어 제어신호를 입력받아 리페어신호를 생성하는 전달부를 포함하는 리페어신호 생성회로.
- 제6항에 있어서, 상기 리페어 제어신호는 퓨즈 커팅에 따라 인에이블되는 리페어신호 생성회로.
- 제6항에 있어서, 상기 리페어 제어신호 생성부는전원전압단과 상기 리페어 제어신호가 출력되는 제1 노드 사이에 연결되고, 상기 프리차지신호에 응답하여 제1 노드를 풀-업 구동하는 풀-업 소자와;상기 제1 노드와 제2 노드 사이에 연결되는 퓨즈 및;상기 제2 노드와 접지단 사이에 연결되고, 상기 프리차지신호에 응답하여 상기 제2노드를 풀-다운 구동하는 풀-다운 소자를 포함하는 리페어신호 생성회로.
- 제6항에 있어서, 상기 퓨즈신호 생성부는상기 프리차지신호에 응답하여 상기 제1 퓨즈신호를 생성하는 제1 퓨즈신호 생성기와;상기 프리차지신호에 응답하여 상기 제2 퓨즈신호를 생성하는 제2 퓨즈신호 생성기를 포함하는 리페어신호 생성회로.
- 제9항에 있어서, 상기 제1 퓨즈신호 생성기는 제1레벨의 제1 퓨즈신호를 생성하되, 퓨즈 커팅에 의해 제2레벨의 제1 퓨즈신호를 생성하는 리페어신호 생성회로.
- 제9항에 있어서, 상기 제1 퓨즈신호 생성기는전원전압단과 상기 제1 퓨즈신호가 출력되는 제1노드 사이에 연결되고, 상기 프리차지신호에 응답하여 상기 제1 노드를 풀-업 구동하는 풀-업 소자와;상기 제1 노드와 제2 노드 사이에 연결되는 퓨즈와;상기 제2 노드와 접지단 사이에 연결되고, 상기 프리차지신호에 응답하여 상기 제2노드를 풀-다운 구동하는 풀-다운 소자 및;상기 제1노드로부터 상기 제1 퓨즈신호를 반전시켜 제1 반전 퓨즈신호를 출력하는 래치부를 포함하는 리페어신호 생성 회로.
- 제9항에 있어서, 상기 제2 퓨즈신호 생성기는 제1레벨의 제2 퓨즈신호를 생성하되, 퓨즈 커팅에 의해 제2레벨의 제2 퓨즈신호를 생성하는 리페어신호 생성회로.
- 제9항에 있어서, 상기 제2 퓨즈신호 생성기는전원전압단과 상기 제2 퓨즈신호가 출력되는 제1 노드 사이에 연결되고, 상기 프리차지신호에 응답하여 상기 제1 노드를 풀-업 구동하는 풀-업 소자와;상기 제1 노드와 제2 노드 사이에 연결되는 퓨즈와;상기 제2 노드와 접지단 사이에 연결되고, 상기 프리차지신호에 응답하여 상기 제2 노드를 풀-다운 구동하는 풀-다운 소자 및;상기 제1노드로부터 상기 제2 퓨즈신호를 반전시켜 제2 반전 퓨즈신호를 출력하는 래치부를 포함하는 리페어신호 생성 회로.
- 삭제
- 제6항에 있어서, 상기 퓨즈신호 디코더는상기 제1 반전 퓨즈신호와 상기 제2 반전 퓨즈신호를 입력받아, 논리연산을 수행하여 상기 제1 퓨즈 디코딩신호를 출력하는 제1 논리부와;상기 제1 퓨즈신호와 상기 제2 반전 퓨즈신호를 입력받아, 논리연산을 수행하여 상기 제2 퓨즈 디코딩신호를 출력하는 제2 논리부와;상기 제1 반전 퓨즈신호와 상기 제2 퓨즈신호를 입력받아, 논리연산을 수행하여 상기 제3 퓨즈 디코딩신호를 출력하는 제3 논리부 및;상기 제1 퓨즈신호와 상기 제2 퓨즈신호를 입력받아, 논리연산을 수행하여 상기 제4 퓨즈 디코딩신호를 출력하는 제4 논리부를 포함하는 리페어신호 생성회로.
- 제6항에 있어서, 상기 판별부는상기 제1 퓨즈 디코딩신호 및 상기 제1 어드레스 디코딩신호를 입력받아, 논리연산을 수행하는 제1 논리소자와;상기 제2 퓨즈 디코딩신호 및 상기 제2 어드레스 디코딩신호를 입력받아, 논리연산을 수행하는 제2 논리소자와;상기 제3 퓨즈 디코딩신호 및 상기 제3 어드레스 디코딩신호를 입력받아, 논리연산을 수행하는 제3 논리소자와;상기 제4 퓨즈 디코딩신호 및 상기 제4 어드레스 디코딩신호를 입력받아, 논리연산을 수행하는 제4 논리소자 및;상기 제1 내지 제4 논리소자로부터의 신호를 입력받아, 논리연산을 수행하는 제5 논리소자를 포함하는 리페어신호 생성회로.
- 제6항에 있어서, 상기 전달부는 상기 판별부로부터의 출력신호 및 상기 리페어 제어신호를 입력받아, 논리연산을 수행하는 논리소자를 포함하는 리페어신호 생성회로.
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