JP3689231B2

JP3689231B2 - 半導体メモリ装置

Info

Publication number: JP3689231B2
Application number: JP30738697A
Authority: JP
Inventors: 李哲宇; 柳濟煥; 崔熏
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1996-12-10
Filing date: 1997-11-10
Publication date: 2005-08-31
Anticipated expiration: 2017-11-10
Also published as: KR19980045802A; KR100258975B1; US5933382A; JPH10188593A; TW469430B

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置に係り、特に冗長回路を具備する半導体メモリ装置に関する。
【０００２】
【従来の技術】
一般に、64Mビット以上の高集積半導体装置には、情報を保存するメモリセル等の正規の回路の他にも冗長回路が含まれている。冗長回路は、製品の製造工程において、正規のメモリセルや回路に問題が生じた場合に用いられる。冗長回路は、必要に応じて正規のメモリセルや回路を代用するために使用される一種のヒューズを具備する。即ち、冗長回路は、不純物のドープされたポリシリコンよりなるプログラマブルヒューズを具備し、これを必要に応じてレーザーで切断する。この点で、かかるヒューズはレーザーヒューズと言われる。半導体メモリの製造工程において、レーザーヒューズは、ビットラインを形成する工程において形成することができる。従って、冗長回路を構成する要素としてレーザーヒューズが多用されている。
【０００３】
冗長回路は、通常は、冗長メモリセル、冗長メモリセル駆動ライン、冗長ヒューズボックス及び冗長補助デコーダを具備する。冗長メモリセルは、欠陥の生じたメモリセルの代わりに使用するためのものである。冗長メモリセル駆動ラインは、冗長メモリセルを駆動するためのものである。冗長ヒューズボックスは、欠陥の生じたメモリセルなどのアドレスがアドレス入力端子を通じて入力された時にその旨を認識し、冗長メモリセルを駆動する冗長メモリセル駆動ラインをイネーブルにするためのものである。冗長補助デコーダは、欠陥の生じたセルのアドレスをデコードして冗長メモリセル駆動ラインを特定するためのものである。
【０００４】
冗長メモリセル駆動ラインをイネーブルする方式は、正規のメモリセルのメモリセル駆動ラインをイネーブルさせる方式に似ている。
【０００５】
冗長メモリセル駆動ラインは、冗長ワードラインと冗長ビットラインとを具備する。冗長メモリセル駆動ラインをイネーブルさせるための冗長ヒューズボックスも、冗長ワードラインをイネーブルにするためのロー冗長ヒューズボックスと、冗長ビットラインをイネーブルにするためのカラム冗長ヒューズボックスとを具備する。
【０００６】
ここで、各ロー/カラム冗長ヒューズボックスは、１つ以上のロー/カラム冗長ヒューズ回路を含む。同様に、冗長補助デコーダも、欠陥が生じたメモリセルのローアドレスをデコードして冗長ワードラインを特定するロー冗長補助デコーダと、欠陥が生じたメモリセルのカラムアドレスをデコードして冗長ビットラインを特定するカラム冗長補助デコーダとを具備する。
【０００７】
図１は、従来の半導体メモリ装置におけるロー冗長ヒューズボックスを構成するロー冗長ヒューズ回路の回路図である。図１に示すように、従来のロー冗長ヒューズ回路は、プリチャージトランジスタ30、状態保全手段40、レーザーヒューズアレイ50、パストランジスタアレイ60及び冗長信号発生回路70を含む。
【０００８】
プリチャージトランジスタ30は、電源端子VCCにソース端子が接続されており、第1ノード31にドレイン端子が接続されており、プリチャージ信号PRECHにゲートが接続されたPMOSトランジスタである。ここで、プリチャージ信号PRECHは、ローアドレスストローブ信号の状態がプリチャージモードである時はプリチャージトランジスタ30をターンオンさせ、ローアドレスストローブ信号がアクティブモードにある時はプリチャージトランジスタ30をターンオフさせる。
【０００９】
状態保全手段40は、第1ノード31に入力端子と出力端子が共に接続されており、第1ノード31の状態をフィードバックして該第1ノード31を再充電する。
【００１０】
レーザーヒューズアレイ50は、第1ノード31と接地端子との間に接続されている多数のレーザーヒューズを含み、欠陥の生じたメモリセルのローアドレスがロー冗長ヒューズ回路に入力された場合にその旨を認識するためのものである。ここで、レーザーヒューズアレイ50を構成するレーザーヒューズの数は、ロー冗長ヒューズ回路に入力されるアドレス情報の数と同一である。このアドレス情報は、パストランジスタアレイ60を通じて入力されるメモリセルのローアドレス情報(Rai乃至Ran)と反転ローアドレス情報(RaiB乃至RanB)である。従って、レーザーヒューズの数は、ロー冗長ヒューズ回路に入力されるローアドレス情報(Rai乃至Ran)の数と反転ローアドレス情報(RaiB乃至RanB)の数との和に等しい。
【００１１】
パストランジスタアレイ60は、レーザーヒューズと接地端子との間に各々１つずつ直列に連結されている多数のパストランジスタを含む。パストランジスタアレイ60を構成する各パストランジスタのゲート端子には、ローアドレス情報(Rai乃至Ran)と反転ローアドレス情報(RaiB乃至RanB)とが入力される。従って、パストランジスタの数は、レーザーヒューズの数と同様に、ロー冗長ヒューズ回路に入力されるローアドレス情報(Rai乃至Ran)の数と反転ローアドレス情報(RaiB乃至RanB)の数との和に等しい。
【００１２】
冗長信号発生回路70は、第1ノード31の信号とPREDE信号とを入力とし、第1ノード31の信号とPREDE信号が共にハイ(High)レベルの状態にある時にのみハイレベル（アクティブ）になる冗長信号REDiを発生する。ここで、PREDE信号は、ローアドレスストローブ信号がアクティブ状態になった後にハイレベル（アクティブ）にされる信号である。
【００１３】
では、欠陥の生じたメモリセルに代わって冗長メモリセルを駆動する方式を図１を参照して説明する。
【００１４】
半導体メモリ装置が駆動される前に、置換対象となる欠陥の生じたメモリセルのローアドレスを認識できるように該当するロー冗長ヒューズ回路をコーディングする。即ち、該当するロー冗長ヒューズ回路における欠陥の生じたメモリセルのローアドレス(Rai乃至Ran)と反転ローアドレスの組合せ(RaiB乃至RanB)を入力とするパストランジスタに連結されているレーザーヒューズを切断する。
【００１５】
従来の半導体メモリ装置の冗長ヒューズ回路の動作を図１、図２及び図３を参照して説明する。
【００１６】
図２は、図１のロー冗長ヒューズ回路に欠陥の生じたメモリセルのアドレス情報が入力された場合の各信号のタイミング図である。ここで、Rai、ψn1、ψnw及びψrwは、各々ローアドレス入力信号、第1ノード31の信号、正規のワードラインイネーブル信号及び冗長ワードラインイネーブル信号を示す。そして、APは欠陥の生じたメモリセルのアドレス情報を示す。
【００１７】
図２に示すプリチャージ信号PRECHと第1ノード31信号(ψn1）のタイミング図から判るように、ローアドレスストローブ信号RASBがハイ状態（プリチャージモード）になっている時は、プリチャージトランジスタ30はターンオンされて第1ノード31をプリチャージする。そして、プリチャージトランジスタ30が第1ノード31をプリチャージした後に、ローアドレスストローブ信号RASBがアクティブ状態になると、プリチャージトランジスタ30はターンオフされる。このような状態で、図２に示すアドレス入力信号Raiのタイミング図から判るように、パストランジスタアレイ60を構成するパストランジスタのゲート端子にメモリセルのローアドレス情報(Rai乃至Ran)及び反転ローアドレスの情報(RaiB乃至RanB)が入力される。
【００１８】
ここで、パストランジスタの各ゲート端子に対して、欠陥の生じたメモリセルに対応するローアドレス情報(Rai乃至Ran)と反転ローアドレス情報(RaiB乃至RanB)が入力されると、第1ノード31にプリチャージされている電荷がディスチャージされる経路が遮断される。従って、図２の第1ノード31の信号ψn1と冗長信号REDiのタイミング図から判るように、第1ノード31の信号ψrwはハイレベルを保ち、PREDE信号はローアドレスストローブ信号RASBがアクティブ（ローレベル）状態の間ハイレベル（イネーブル）になるため、冗長信号発生回路70はハイレベルの冗長信号REDiを出力する。図２の冗長信号REDiと冗長ワードラインイネーブル信号ψn1から判るように、ハイの冗長信号REDiが発生すると冗長ワードラインイネーブル信号ψn1がハイ状態になり、よって該当する冗長ワードラインがイネーブルになる。
【００１９】
図３は、図１のロー冗長ヒューズ回路に正規のメモリセルをアクセスするためのアドレス情報が入力された場合の各信号のタイミング図である。ここで、ANは、正規のメモリセルをアクセスするためのアドレス情報を示す。
【００２０】
ローアドレスストローブ信号RASBがアクティブサイクルの間は、パストランジスタのゲート端子に正常なメモリセルのローアドレス情報(Rai乃至Ran)と反転ローアドレス情報(RaiB乃至RanB)が入力されると、第1ノード31にチャージされている電荷がディスチャージされる経路が形成される。これは、欠陥の生じたメモリセルのローアドレス情報(Rai乃至Ran)と反転ローアドレス情報(RaiB乃至RanB）との組合わせに該当するレーザーヒューズだけが切断されているためである。従って、図３の第1ノード31の信号ψn1と冗長信号REDiの波形から判るように、第1ノード31の信号ψn1は、ハイレベルからローレベルに変化し、ローアドレスストローブ信号RASBがアクティブサイクルの間、PREDE信号がハイレベル（イネーブル）になっても、冗長信号発生回路70は、ローレベルのREDiを出力し続ける。従って、正規のワードラインイネーブル信号がイネーブルされて正規のワードラインが駆動される。
【００２１】
欠陥の生じたメモリセルのカラムアドレスに基づいて該当する冗長ビットラインをイネーブルにする方式は、欠陥の生じたメモリセルのローアドレスに基づいて該当する冗長ワードラインをイネーブルにする方式に似ている。
【００２２】
このように、例えば64Mビット以上の高集積半導体メモリ装置において、冗長回路を利用して欠陥の生じた半導体メモリセルを代用することによって、半導体メモリ装置の生産性の向上が図られている。
【００２３】
しかし、従来の冗長回路を含む半導体メモリ装置では、冗長回路を構成する冗長ヒューズ回路において、パストランジスタアレイを構成するパストランジスタに対して正常なメモリセルのアドレス（正規のメモリセルをアクセスするためのアドレス）が入力される場合に望ましくない瞬間的なピーク電流が生じてしまう。このような問題点を図１及び図３を参照しながら、図１に示すロー冗長ヒューズ回路の場合について説明する。
【００２４】
図３の第1ノード31の信号ψn1とローアドレス入力信号Raiのタイミング図から判るように、第1ノード31がハイ状態にプリチャージされてアクティブ状態を維持する間、メモリセルのローアドレスがパストランジスタアレイ60を構成するパストランジスタのゲート端子に入力される。ここで、パストランジスタアレイ60を構成するパストランジスタに連結されているレーザーヒューズは、欠陥の生じた特定メモリセルのローアドレス(Rai乃至Ran)と反転ローアドレス(RaiB乃至RanB）の組合わせに応じて既に切断されている。従って、ローアドレスストローブ信号RASBがロー（アクティブ）状態に変化し、正常なメモリセルのローアドレスが入力される場合には、切断されていないレーザーヒューズに連結されているパストランジスタによって形成される経路によって第1ノード31にプリチャージされていた電荷のディスチャージが発生して瞬間的なピーク電流が発生する。この結果、欠陥の生じた特定メモリセルのローアドレスが入力される場合を除き、ローアドレスストローブ信号RASBのアクティブサイクル毎に瞬間的なピーク電流が生じてしまう。
【００２５】
さらに、欠陥の生じたメモリセルを置換するために使用されない冗長ヒューズ回路（不要な冗長ヒューズ回路）は、レーザーヒューズが切断されていないため、入力されるアドレス情報に関係なく全てのアドレスストローブ信号RASBのアクティブサイクル毎にピーク電流が生じてしまう。
【００２６】
64M以上の高集積半導体装置では、数多くの冗長ヒューズボックスが要求され(例えば、64Mの場合は約100個)、また、各冗長ヒューズボックスは１つ以上の冗長ヒューズ回路を含む。さらに、冗長ヒューズ回路に含まれているパストランジスタの数は、半導体メモリ装置に用いられるアドレス情報の数に対応し、そのアドレス情報の数はメモリ容量の増加に伴って増加する。従って、ローアドレスストローブ信号RASBのアクティブサイクル毎に発生するピーク電流は高集積半導体メモリ装置の信頼性において深刻な問題となっている。
【００２７】
【発明が解決しようとする課題】
本発明は、上記の背景に鑑みてなされたものであり、例えば、アドレスストローブ信号のアクティブサイクル毎に発生する瞬間的なピーク電流を低減することを目的とする。
【００２８】
【課題を解決するための手段】
本発明に係る半導体メモリ装置は、冗長ヒューズ回路が、各々選択ヒューズ、プリチャージ手段及びアドレスヒューズアレイを具備することを特徴とする。
【００２９】
この選択ヒューズは、例えば、電源端子と第1ノードとの間に直列に連結されている。また、この選択ヒューズは、例えば、冗長ヒューズ回路が不要な場合に電源端子とプリチャージ手段との間を切断してプリチャージ手段をディスエーブル状態にするためのものである。
【００３０】
プリチャージ手段は、第1ノードと第2ノードとの間に位置し、プリチャージ信号に従って前記第2ノードをプリチャージさせる。
【００３１】
アドレスヒューズアレイは、第2ノードと接地端子との間に位置し、欠陥の生じた特定メモリセルのアドレスに対応するようにコーディングされており、入力されたアドレス情報が前記コーディングされたアドレス情報と一致する場合に、その旨を示す冗長信号を発生する。
【００３２】
本発明に係る他の半導体メモリ装置は、冗長ヒューズ回路を具備する半導体メモリ装置において、前記冗長ヒューズ回路が、切断するか否かにより特定の欠陥アドレスをプログラムするための複数のヒューズを含み、該特定の欠陥アドレスがプログラムされた場合であって前記欠陥アドレスと同一のアドレスが入力された場合に、その旨を示す信号を発生するアドレス識別回路と、前記アドレス識別回路の内部ノードが入力アドレス信号に起因して変化することを禁止することにより前記アドレス識別回路をディスエーブル状態にするためのヒューズとを具備することを特徴とする半導体メモリ装置。
【００３３】
【発明の実施の形態】
以下、添付図面に基づいて本発明の好適な実施の形態を説明する。
【００３４】
図４は、本発明の好適な実施の形態に係る冗長回路を含む半導体メモリ装置の概略的なブロック図である。
【００３５】
図４に示すように、本発明の好適な実施の形態に係る冗長回路を含む半導体メモリ装置は、正規のブロック80、冗長用のビットラインブロック110、冗長用のワードラインブロック114、ローデコーダ82、ロープリデコーダ84、補助ローデコーダ90、ロー冗長ヒューズボックス92、カラムデコーダ86、カラムプリデコーダ88、補助カラムデコーダ94及びカラム冗長ヒューズボックス96を具備する。
【００３６】
正規のブロック80は、正規のメモリセルを駆動するワードライン78とビットライン76を含む。冗長用のビットラインブロック110は、欠陥の生じたメモリセルの代わりに用いられる冗長セルを駆動する冗長ビットライン72を含む。冗長用のワードラインブロック114は、欠陥の生じたメモリセルの代わりに用いられる冗長セルを駆動する冗長ワードライン74を含む。
【００３７】
ローデコーダ82とロープリデコーダ84は、ワードライン78をイネーブル状態にするためのものである。カラムデコーダ86とカラムプリデコーダ88は、ビットライン76をイネーブル状態にするためのものである。
【００３８】
ロー冗長ヒューズボックス92と補助ローデコーダ90は、冗長ワードライン74をイネーブルにするためのものである。ここで、ロー冗長ヒューズボックス92は、１つ以上のロー冗長ヒューズ回路を含む。
【００３９】
カラム冗長ヒューズボックス96と補助カラムデコーダ94は、冗長ビットライン72をイネーブルにするためのものである。ここで、カラム冗長ヒューズボックス92は、１つ以上のカラム冗長ヒューズ回路を含む。
【００４０】
ロー冗長ヒューズボックス92と補助ローデコーダ90により冗長ワードライン74をイネーブル状態にする方式は、ローデコーダ82とロープリデコーダ84により正規のメモリセルを駆動するワードライン78をイネーブル状態にする方式に似ている。
【００４１】
同様に、ローカラム冗長ヒューズボックス96と補助カラムデコーダ94により冗長ビットライン72をイネーブル状態にする方式は、カラムデコーダ86とカラムプリデコーダ88により正規のメモリセルを駆動するビットライン76をイネーブル状態にする方式に似ている。
【００４２】
図５は、本発明の好適な実施の形態に係る半導体メモリ装置のロー冗長ヒューズ回路の回路図である。
【００４３】
図５に示すように、ロー冗長ヒューズ回路は、選択ヒューズ100、プリチャージ手段200、ラッチ手段300、多数のアドレス識別ヒューズ(401乃至494)、多数のアドレス入力トランジスタ(501乃至594)及び冗長信号発生回路600を含む。
【００４４】
選択ヒューズ100は、電源端子VCCと第1ノード220との間に連結されている。選択ヒューズ100は、欠陥の生じたメモリセルを駆動するために当該ロー冗長ヒューズ回路を使用しない場合に、プリチャージ手段200と電源端子VCCとを切断するするためのものである。
【００４５】
プリチャージ手段200は、第1ノード220にソース端子が接続されており、第2ノード250にドレイン端子が接続されており、プリチャージ信号PRECHにゲート端子が接続されたプリチャージトランジスタPQを具備する。ここで、ゲート端子に入力されるプリチャージ信号PRECHは、ローアドレスストローブ信号RASBがプリチャージモード（インアクティブ）にある時はプリチャージトランジスタPQをターンオンさせ、ローアドレスストローブ信号がアクティブ（ロー）状態にある時はプリチャージトランジスタPQをターンオフさせる。
【００４６】
ラッチ手段300は、第2ノード250に入力端子と出力端子が共に接続されており、第2ノード250の状態をフィードバックして該第2ノード250を再充電する。
【００４７】
多数のアドレス識別ヒューズ（401乃至494）は、各々第2ノード250と接地端子GNDとの間に接続されており、欠陥の生じたメモリセルのローアドレスがロー冗長ヒューズ回路に入力された時にその旨を認識するために用いられる。ここで、アドレス識別ヒューズ(401乃至494）の数は、ロー冗長ヒューズ回路に入力されるメモリセルのローアドレス情報(Rai乃至Ran)の数と反転ローアドレス情報(RaiB乃至RanB)の数との和に等しい。即ち。例えば、28本のワードラインと22本の冗長ワードラインを有し、各ロー冗長ヒューズ回路によって１本の冗長ワードラインがイネーブルにされる場合、ロー冗長ヒューズ回路に入力されるメモリセルのローアドレス情報の数は、8ビットのローアドレス情報と8ビットの反転ローアドレス情報とを合せたビット数、即ち16である。この場合、アドレス識別ヒューズ(401乃至494）の数は16個になる。
【００４８】
多数のアドレス入力トランジスタ(501乃至594）は、多数のアドレス識別ヒューズ(401乃至494)と接地端子との間に各々１つずつ直列に連結されており、多数のアドレス入力トランジスタ(501乃至594）のゲート端子には、ローアドレス情報(Rai乃至Ran)と反転ローアドレス情報(RaiB乃至RanB)が入力される。例えば、28本のワードラインと22本の冗長ワードラインを有し、各ロー冗長ヒューズ回路によって１本の冗長ワードラインがイネーブルにされる場合、アドレス入力トランジスタ(501乃至594）のゲート端子に入力されるメモリセルのローアドレス情報の数は、8ビットのローアドレス情報と8ビットの反転ローアドレス情報とを合せたビット数、即ち１６である。
【００４９】
冗長信号発生回路600は、第2ノード250の信号とPREDE信号を入力とし、第2ノード250の信号とPREDE信号が共にハイレベルの状態にある時にのみハイレベル（アクティブ）になる冗長信号REDiを発生する。ここで、PREDE信号は、ローアドレスストローブ信号RASBがアクティブ（ロー）状態になった後にアクティブ（ハイ）状態になる信号である。
【００５０】
欠陥の生じたメモリセルに代えって冗長メモリセルを駆動する冗長ワードラインをイネーブル状態にするために、半導体メモリ装置が使用される前に、多数のアドレス識別ヒューズ(401乃至494)のうち該当するアドレス識別ヒューズを切断する。ここで、切断するアドレス識別ヒューズは、欠陥の生じたメモリセルのローアドレスと反転ローアドレスの組合わせに該当するアドレス入力トランジスタに連結されているアドレス識別ヒューズである。例えば、ローアドレス”１０・・・１”をプログラムする場合には、ヒューズ401、431、・・・、492を切断することになる。
【００５１】
ローアドレスストローブ信号RASBがハイ状態（プリチャージモード）の時、プリチャージ信号PRECHが入力されるプリチャージトランジスタPQがターンオンし、第2ノード250をプリチャージする。そして、プリチャージトランジスタPQが第2ノード250をプリチャージした後、ローアドレスストローブ信号RASBがアクティブ（ロー）状態になると、プリチャージトランジスタPQはターンオフされる。このような状態で多数のアドレス入力トランジスタ(501乃至594）のゲート端子にメモリセルのローアドレス(Rai乃至Ran)情報及び反転ローアドレス(RaiB乃至RanB）の情報が入力される。
【００５２】
ここで、アドレス入力トランジスタ(501乃至594）のゲート端子に欠陥の生じたメモリセルのローアドレス情報と反転ローアドレス情報が入力されると、第2ノード250にチャージされている電荷がディスチャージされる経路が遮断される。これは、欠陥の生じたメモリセルのローアドレス情報と反転ローアドレス情報の組合わせに該当するアドレス入力トランジスタに連結されているアドレス識別ヒューズが既に切断されているためである。従って、第2ノード250はハイレベルを保ち、PREDE信号はローアドレスストローブ信号RASBのアクティブ状態の間ハイレベル（イネーブル）になるため、冗長信号発生回路600はハイ状態の冗長信号REDiを出力する。
【００５３】
一方、ローアドレスストローブ信号RASBがアクティブサイクルの間、ローアドレス(Rai乃至Ran)情報とローアドレス(RaiB乃至RanB)情報が入力されるアドレス入力トランジスタのゲート端子に正常なメモリセルのローアドレス情報と反転ローアドレス情報が入力される場合、欠陥の生じたメモリセルのローアドレス情報と反転ローアドレス情報の組合わせに該当するアドレス入力トランジスタに連結されているレーザーヒューズだけが切断されているため、第2ノード250にチャージされている電荷がディスチャージされる経路が形成される。従って、第2ノード250は、ハイレベルからローレベルに変化し、ローアドレスストローブ信号RASBがアクティブサイクルの期間において、PREDE信号がハイ（イネーブル）状態になっても冗長信号発生回路600がハイ状態の冗長信号REDiを発生するこことはない。
【００５４】
冗長信号発生回路600が発生するハイレベルの冗長信号REDiは、欠陥の生じたメモリセルのローアドレスをデコードして冗長ワードラインを選択するためのものである。即ち、１つ以上のロー冗長ヒューズ回路を含むロー冗長ヒューズボックスから出力される冗長信号により、欠陥の生じたメモリセルのローアドレスの各々に対応する冗長ワードラインをイネーブルにする。
【００５５】
さらに、前記ロー冗長ヒューズ回路が使用しない場合には、半導体メモリ装置を駆動する前に選択ヒューズ100を切断する。従って、ローアドレスストローブ信号RASBがハイ状態（プリチャージモード）になっている場合、プリチャージ信号PRECHが入力されるプリチャージトランジスタPQがターンオンしても、プリチャージ手段200が電源端子VCCから切断されているため、第2ノード250はロー状態を維持する(図６のプリチャージ信号PRECHと第2ノード250の信号ψn2のタイミング図参照)。
【００５６】
この際、ローアドレスストローブ信号RASBのアクティブサイクルの間、メモリセルのローアドレス(Rai乃至Ran)が多数のアドレス入力トランジスタ(501乃至594）のゲート端子に入力される。ここで、多数のアドレス識別ヒューズ(401乃至494）は、欠陥の生じた特定のメモリセルに対応してコーディングされているわけでないため、常に第2ノード250と多数のアドレス入力トランジスタ(501乃至594)との間にディスチャージ経路が形成される。しかし、第2ノード250は、ハイ状態にチャージされていないため、冗長信号REDiはアクティブ信号を発生させない。
【００５７】
従来は、第2ノード（250）と多数のアドレス入力トランジスタ(501乃至594)との間に形成されたディスチャージ経路により瞬間的なピーク電流が生ずるという問題があった。しかしながら、本実施の形態では、選択ヒューズ100により電源端子VCCとプリチャージ手段200との間を切断してプリチャージ手段200をディスエーブルすることによって、ローアドレスストローブ信号RASBのアクティブサイクル毎に第2ノード250と多数のアドレス入力トランジスタを通じて瞬間的なピーク電流が生ずるという問題を防止することができる。
【００５８】
すなわち、本実施の形態に係る半導体メモリ装置を駆動させる前に、使用されていないロー冗長ヒューズ回路の選択ヒューズ100を予め切断することにより、ローアドレスストローブ信号RASBのアクティブサイクル毎に発生する瞬間的なピーク電流を防止することができる。換言すると、不要なロー冗長ヒューズボックスの冗長ヒューズ回路の選択ヒューズを切断することによって、ローアドレスストローブ信号RASBのアクティブサイクル毎にプリチャージトランジスタPQにプリチャージ信号PRECHが入力されても、第2ノード250がプリチャージされないため、アドレス入力トランジスタ(501乃至594)を介して流れる瞬間的なピーク電流が防止することができる。
【００５９】
同様に、欠陥の生じたメモリセルのカラムアドレス各々に対応される冗長ビットラインをイネーブル状態にする方式は欠陥の生じたメモリセルのローアドレス各々に対応される冗長ワードラインをイネーブル状態にする方式に似ている。
【００６０】
図７は、本発明の好適な実施の形態に係る半導体メモリ装置のカラム冗長ヒューズ回路を示す回路図である。
【００６１】
図７に示すように、本発明の好適な実施の形態に係る半導体メモリ装置のカラム冗長回路は、選択ヒューズ150、プリチャージ制御手段240、アドレス識別ヒューズアレイ440、プルダウン部540及び冗長信号REDi発生回路640を含む。
【００６２】
選択ヒューズ150は、電源端子VCCと第1ノード157との間に連結されている。選択ヒューズ150は、当該カラム冗長ヒューズ回路が使用されない場合には切断される。すなわち、選択ヒューズ150は、当該カラム冗長ヒューズ回路が使用されない場合は、プリチャージ制御手段240と電源端子VCCとの間を切断してプリチャージ制御手段240をディスエーブルにするために使用される。
【００６３】
プリチャージ制御手段240は、第1ノード157と第2ノード158との間に連結されており、ゲート端子にプリチャージ信号PRECHが接続されたPMOSトランジスタPQ1と、第2ノード158と電源端子VSSとの間に並列に連結された第1NMOS(NQ1)及び第2NMOS(NQ2)と、第2ノード158の信号を反転して第3ノード159に出力する第1インバータ241とを含む。
【００６４】
アドレス識別ヒューズアレイ440は、カラムアドレス(Cai乃至Can)を入力とする多数のパストランジスタ(441A、442A、449A)と、反転カラムアドレス(CaiB乃至CanB)を入力する多数のパストランジスタ(441B、442B、449B)と、欠陥の生じた特定メモリセルのアドレスによってコーディングされる多数のヒューズ(41A、42A、49A、41B、42B、49B)とを含む。
【００６５】
プルダウン部540は、多数のNMOSトランジスタ(541、542、549)を含む。
【００６６】
冗長信号REDi発生回路640は、多段の論理ゲートよりなり、ノードL1、L2、・・・、Liの論理レベルの論理積である冗長信号REDiを出力する。このような機能を備えるために、冗長信号REDi発生回路640は、多数の2入力NANDゲート(231、232)により第1段が構成され、多数の2入力NORゲート(233、234)により第2段が構成され、2入力NANDゲート235及びインバータ236により各々第3段と第4段が構成されている。
【００６７】
欠陥の生じたメモリセルに代えて冗長メモリセルを駆動する冗長ビットラインをイネーブル状態にするために、半導体メモリ装置が使用される前に、アドレス識別ヒューズアレイ440を構成する多数のヒューズ(41A、42A、49A、41B、42B、49B)のうち該当するヒューズを切断する。ここで、切断するヒューズは、欠陥の生じたメモリセルのカラムアドレス(Cai乃至Can)と反転カラムアドレス(CaiB乃至CanB)の組合わせに該当するパストランジスタに連結されているヒューズである。例えば、ヒューズアレイ440にカラムアドレス”１０・・・１”をプログラムする場合には、ヒューズ41B、42A、・・・、49Bを切断することになる。
【００６８】
カラムアドレスストローブ信号CASBがハイ状態（プリチャージモード）になると、プリチャージ信号PRECHがハイ状態になり、PMOSトランジスタPQはターンオフし、NMOSトランジスタNQ2はターンオンする。これによって、第2ノード158はローレベルになり、この論理レベルがインバータ241により反転されて第3ノード159をハイレベルにすると共にNMOSトランジスタNQ1をターンオンさせる。第３ノード１５９がハイレベルになると、第４ノード１５６がローレベルになる。そのため、パストランジスタ(441A、442A、449A及び441B、442B、449B）は、全てオフ状態になり、カラムアドレス(Cai乃至Can)情報及び反転カラムアドレス(CaiB乃至CanB）情報がプルダウン部540側に伝達されなくなる。また、第３ノード159がハイレベルになると、プルダウン部540のNMOSトランジスタ(541、542、549)が全てオン状態になる。したがって、ノードL1、L2、・・・、Ｌｉが全てローレベルにディスチャージされる。
【００６９】
一方、カラムアドレス信号CASBがロー状態（アクティブサイクル）になると、プリチャージ信号PRECHがロー状態になり、PMOSトランジスタPQ1はターンオンし、NMOSトランジスタNQ2はターンオフする。これによって、第2ノード158はハイレベルになり、第3ノード159がローレベルになる。第3ノード159がローレベルになると、第4ノード156がハイレベルになる。そのため、パストランジスタ(441A、442A、449A及び441B、442B、449B）は、全てオン状態になり、カラムアドレス(Cai乃至Can)情報及び反転カラムアドレス(CaiB乃至CanB）情報がヒューズ（(41A、42A、49A、41B、42B、49B)に伝達される。従って、カラムアドレス(Cai乃至Can)情報及び反転カラムアドレス(CaiB乃至CanB）情報のうち対応するヒューズが切断されていない情報がプルダウン部540側に伝達されることになる。ここで、プルダウン部540のNMOSトランジスタ(541、542、549)が全てオフ状態になるため、プルダウン部540に接続されたノードL1、L2、・・・、Liは、切断されていないヒューズに対応するカラムアドレス情報又は反転カラムアドレス情報と同一の論理レベルになる。
【００７０】
具体的には、カラムアドレス信号CASBがロー状態（アクティブサイクル）の期間に、パストランジスタ(441A、442A、449A及び441B、442B、449B）のゲート端子に欠陥の生じた特定メモリセルのカラムアドレス(Cai乃至Can)情報と反転カラムアドレス(CaiB乃至CanB)情報が入力された場合、ハイレベルの情報がのみがプルダウン部540側に伝達される。これは、欠陥の生じた特定メモリセルのカラムアドレス情報と反転カラムアドレス情報の組合わせに該当するパストランジスタに連結されいるヒューズが切断されているからである。
【００７１】
例えば、ヒューズアレイ440に欠陥アドレスとして”１０・・・１”がプログラムされている場合、すなわち、ヒューズ41B、42A、・・・、49Bが切断されている場合に、カラムアドレス”１０・・・１”が入力されると、ヒューズ41A、42B、・・・、49Aを介して、Cai（＝１）、Cai+1（＝１）、・・・、Can（＝１）が夫々ノードL1、L2、・・・、Liに伝達される。したがって、ノードL1、L2、・・・、Liは、夫々ハイレベルになり、その論理積である冗長信号REDiはハイレベル（カラムアドレスが欠陥アドレスに一致したことを示す）になる。
【００７２】
また、カラムアドレス信号CASBがロー状態（アクティブサイクル）の期間に、パストランジスタ(441A、442A、449A及び441B、442B、449B）のゲート端子にヒューズアレイ440にプログラムされた欠陥アドレス以外のカラムアドレス情報及び反転カラムアドレス情報が入力される場合は、プルダウン部540に接続されたノードに対してハイレベルの情報が伝達されるわけではない。これは、欠陥の生じた特定メモリセルのカラムアドレス情報と反転カラムアドレス情報の組合わせに該当するパストランジスタに連結されているヒューズが切断されているからである。
【００７３】
例えば、ヒューズアレイ440に欠陥アドレスとして”１０・・・１”がプログラムされている場合、すなわち、ヒューズ41B、42A、・・・、49Bが切断されている場合に、カラムアドレス”００・・・１”が入力されると、ヒューズ41A、42B、・・・、49Aを介して、Cai（＝０）、Cai+1（＝１）、・・・、Can（＝１）が夫々ノードL1、L2、・・・、Liに伝達される。したがって、ノードL1、L2、・・・、Liは、”０１・・・１”になり、その論理積である冗長信号REDiはローレベル（カラムアドレスが欠陥アドレスに一致しないとを示す）を維持する。
【００７４】
冗長信号発生回路640が出力するハイレベルの冗長信号REDiは、欠陥の生じたメモリセルのカラムアドレスをデコードして該当する冗長ビットラインを選択するためのものである。即ち、１つ以上のカラム冗長ヒューズ回路を含むカラム冗長ヒューズボックス96から出力される冗長信号REDに応じて、欠陥の生じたメモリセルのカラムアドレスに各々対応する冗長ビットラインがイネーブルにされる。
【００７５】
カラム冗長ヒューズ回路が使用されない場合には、半導体メモリ装置を駆動する前に選択ヒューズ150を切断する。従って、カラムアドレスストローブ信号CASBがロー状態（アクティブサイクル）になってプリチャージトランジスタPQ1がターンオンしても、プリチャージ制御手段240が電源端子VCCから切断されているため、インバータ241及びNMOSトランジスタNQ1の作用により、第2ノード158と第4ノード156はロー状態を維持し、第3ノード159はハイ状態を維持する。したがって、カラムアドレス(Cai乃至Can)情報及び反転カラムアドレス(CaiB乃至CanB）情報とプルダウン部540側とはパストランジスタ(441A、442A、449A及び441B、442B、449B）によって分離されているため、ノードL1、L2、・・・、Liがハイレベルになることはない。したがって、冗長信号REDiがハイレベルになることもない。
【００７６】
また、カラム冗長ヒューズ回路が使用されない場合には、半導体メモリ装置を駆動する前に選択ヒューズ150が切断され、前述のように、カラムアドレス(Cai乃至Can)情報及び反転カラムアドレス(CaiB乃至CanB）情報とプルダウン部540側とはパストランジスタ(441A、442A、449A及び441B、442B、449B）によって分離されているため、パストランジスタ(441A、442A、449A及び441B、442B、449B）及びプルダウン部540を介して電流が流れることもない。すなわち、選択ヒューズを設けて、不要なカラム冗長ヒューズ回路をディスエーブルすることにより、カラムアドレスストローブ信号CASBのアクティブサイクルにおいて発生する瞬間的なピーク電流を防止することができる。
【００７７】
以上のように、本発明の好適な実施の形態に係る半導体メモリ装置によれば、駆動の前に不要なカラム冗長ヒューズ回路の選択ヒューズ150を予め切断することにより、カラムアドレスストローブ信号CASBのアクティブサイクル毎に発生する瞬間的なピーク電流を防止することができる。
【００７８】
例えば64M以上の高集積半導体装置では数多くのロー/カラム冗長ヒューズボックスが要求され(64Mの場合、例えば約100個)、また、各ロー/カラム冗長ヒューズボックスは１つ以上のロー/カラム冗長ヒューズ回路を含む。さらに、ロー/カラム冗長ヒューズ回路に含まれるパストランジスタの数は、半導体メモリ装置に用いられるアドレス情報数に対応し、そのアドレス情報数はメモリ容量の増加と共に増加する。上記の実施の形態では、不要な場合にはロー/カラム冗長ヒューズ回路ディスエーブル状態にすることができるため、ロー／カラムアドレスストローブ信号RASB/CASBのアクティブサイクル毎に発生するピーク電流を低減することができる。
【００７９】
【発明の効果】
本発明によれば、不要な冗長ヒューズ回路をディスエーブル状態にすることができるため、例えば、半導体メモリ装置の信頼性を高めることができる。
【００８０】
【図面の簡単な説明】
【図１】従来の半導体メモリ装置にける冗長ヒューズ回路の回路図である。
【図２】従来の半導体メモリ装置において、欠陥の生じた特定メモリセルのアドレス情報が冗長ヒューズ回路に入力される場合の各信号のタイミング図である。
【図３】従来の半導体メモリ装置において、正常のメモリセルのアドレス情報が冗長ヒューズ回路に入力される場合の各信号のタイミング図である。
【図４】本発明の好適な実施の形態に係る半導体メモリ装置の概略的なブロック図である。
【図５】本発明の好適な実施の形態に係る半導体メモリ装置におけるロー冗長ヒューズ回路の回路図である。
【図６】本発明の好適な実施の形態に係る半導体メモリ装置において、不要なロー冗長ヒューズ回路に正常なメモリセルのアドレス情報が入力される時の各信号のタイミング図である。
【図７】本発明の好適な実施の形態に係る半導体メモリ装置におけるカラム冗長ヒューズ回路の回路図である。

Claims

冗長ヒューズ回路を具備する半導体メモリ装置において、前記冗長ヒューズ回路が、
電源端子と第 1 ノードとの間に配置された選択ヒューズと、
カラムアドレスが入力される第 1 パストランジスタ及びそれに直列接続された第１ヒューズ並びに反転カラムアドレスが入力される第２パストランジスタ及びそれに直列接続された第２ヒューズで構成され前記第１ヒューズの一端と前記第２ヒューズの一端とが連結された連結ノードを有する組を複数含み、前記複数の組の第１及び第２ヒューズが欠陥アドレスに応じてプログラムされるアドレス識別ヒューズアレイと、
前記アドレス識別ヒューズアレイの対応する組における前記連結ノードと接地端子との間にそれぞれ配置された複数のトランジスタを含むプルダウン部と、
前記複数の組のそれぞれの前記連結ノードの信号の論理積を演算して冗長信号を発生する冗長信号発生回路と、
前記第１ノードと接地端子との間に配置され、プリチャージモードでは前記アドレス識別ヒューズアレイの前記第１及び第２パストランジスタをオフ状態にするとともに前記プルダウン部の前記複数のトランジスタをオン状態にして前記複数の組のそれぞれの前記連結ノードをディスチャージさせ、アクティブサイクルでは前記アドレス識別ヒューズアレイの前記第１及び第２パストランジスタをオン状態にするとともに前記プルダウン部の前記複数のトランジスタをオフ状態にし、前記選択ヒューズが切断されている場合には前記アドレス識別ヒューズアレイの前記第１及び第２パストランジスタをオフ状態にするとともに前記プルダウン部の前記複数のトランジスタをオン状態にするプリチャージ制御手段と、
を備えることを特徴とする半導体メモリ装置。