KR20030049667A - 퓨즈박스 내의 전류소모를 최소화한 반도체장치 - Google Patents

Abstract

퓨즈박스로 이루어진 어드레스 프로그램 부의 누설전류를 차단하고 노이즈 유입에 의한 오동작 발생가능성을 최소화하기 위해, 개선된 리던던시 회로를 갖는 반도체 장치가 개시된다. 그러한 반도체 장치는 퓨징 가능한 퓨즈들과 스위칭 트랜지스터 소자를 복수로 구비하여 특정한 정보를 프로그램하고 있는 퓨즈 박스와, 상기 퓨즈 박스가 전류를 소모하지 않는 경우에는 상기 퓨즈 박스의 동작을 그대로 보장하고, 상기 퓨즈 박스가 전류를 소모하는 경우에는 상기 퓨즈 박스에 인가되는 전원을 차단하는 감시부를 구비함을 특징으로 한다. 바람직 하기로는 어드레스 입력핀에 노이즈가 입력될 경우에 이를 출력단과 차단하여 오동작을 막기 위한 노이즈 차단블록이 상기 감시부에 더 추가될 수 있다.

Description

퓨즈박스 내의 전류소모를 최소화한 반도체 장치{semiconductor device for minimizing power consumption in fuse box}

본 발명은 반도체 장치에 관한 것으로, 특히 스태이틱 랜덤 억세스 메모리(SRAM)등과 같은 반도체 메모리 장치의 리던던시 회로에 관한 것이다.

최근에, 휴대용 기기의 성능이 발전됨에 따라 배터리의 전력소모를 최소화하기 위해 보다 저전력 소모의 고속 스태틱 랜덤 억세스 메모리의 채용이 요구되고 있다. 통상적으로, 저전력 SRAM에서 리드(Read)동작은 선택된 메모리 셀에 저장된 데이터를 센싱하여 데이터 출력 드라이버를 통해 칩의 외부로 출력하는 것에 의해달성된다. 또한, 라이트 동작은 라이트 드라이버에 인가되는 라이트용 데이터를 인에이블된 워드라인에 연결된 메모리 셀의 선택된 비트라인을 통해 저장하는 것에 의해 달성된다. 리드 및 라이트 동작을 포함하는 억세스 동작시 메모리 셀 어레이내에 존재하는 복수의 메모리 셀들중 하나를 선택하기 위해서는 대응되는 워드라인을 인에이블 시켜야 한다. 그러한 워드라인 인에이블은 외부 어드레스(Address)를 디코딩하여 선택된 워드라인만을 설정된 전압레벨로 부스팅하는 로우 디코더에 의해 수행된다.

그러한 저전력 반도체 메모리 제품에 있어서, 리던던시 회로를 내부에 채용하는 칩에서는 리던던시 회로에서 일정한 전류가 소모되는 문제가 있게 된다. 이러한 전류의 소모는 저전력 반도체 장치의 전류특성을 저해하여 저전력 반도체 장치와 연결된 배터리 또는 전원에 대한 전력 소모를 가중시키는 요인이 된다.

도 1은 종래의 반도체 메모리 장치의 리던던시 관련회로를 도시한다. 도면을 참조하면, 리던던시 관련회로는 트리거 부(10), 어드레스 프로그램부(20), 및 출력 유지부(30)로 구성된다. 상기 트리거 부(10)는, ATD (address transition detection) 펄스인 PATD를 수신하는 인버터(IN1)와, 상기 인버터(IN1)의 출력 PATDB를 게이트 단자로 수신하고 소스가 전압원과 연결되고 드레인이 노드 A에 연결된 피형 모오스 트랜지스터(PM1)으로 구성된다. 상기 어드레스 프로그램부(20)는 퓨징 가능한 퓨즈소자와 상기 퓨즈 소자의 일단에 드레인이 연결되고 대응되는 어드레스 신호를 게이트 단자로 수신하며 소오스가 그라운드 GND와 연결된 엔형 모오스 트랜지스터로 이루어진 단위퓨징 회로를 1쌍 이상 가진다.

상기 출력 유지부(30)는, 입력단이 노드(NOA)에 연결되고 출력단이 출력핀(OUT)에 연결된 인버터(IN3)와, 입력단이 출력핀(OUT)에 연결되고 출력단이 패스게이트(PG1)의 소스와 연결된 인버터(IN2)와, 패스게이트(PG1)으로 이루어져 있다. 상기 패스게이트(PG1)는 NMOS 트랜지스터의 게이트 입력으로는 신호 PATDB를 받고 PMOS 트랜지스터의 게이트 입력으로는 신호 PATD를 수신하며, 드레인이 노드(NOA)에 연결되어 있다.

상기한 도 1의 회로동작은 다음과 같다. 먼저, 칩(100)에 형성된 입력핀(P1)을 통해 트리거신호 PATD가 입력되면 상기 신호의 하이 펄스구간동안 PMOS 트랜지스터(PM1)가 턴온된다. 이에 따라 전원 전압원과 노드 A(NOA)간에 전류 패스가 생겨 전원전압원의 전압레벨이 노드 A(NOA)에 나타난다. 이 때 어드레스 핀들(P2,P3,P4)을 통해 입력된 어드레스가 어드레스 프로그램부(20)의 퓨즈를 통해 프로그램된 어드레스와 같으면 노드 A와 GND간의 패스가 모두 차단되어 노드 A는 전압원 레벨을 그대로 유지하게 된다. 만약 상기 트리거신호 PATD의 입력 구간동안 상기 어드레스 프로그램부(20)에 입력된 어드레스가 프로그램된 어드레스와 다르면 노드 A와 GND간에 전류 패스가 생겨 노드 A의 전위는 GND레벨로 하강한다. 상기 출력 유지부(30)는 상기 트리거신호 PATD의 하이 펄스구간이 완료된 이후에도 출력핀(OUT)의 레벨을 다음 사이클의 어드레스 천이 때 유지시켜 주는 기능을 한다. 따라서, 상기 어드레스 핀들(P2,P3,P4)을 통해 입력된 어드레스가 어드레스 프로그램부(20)의 퓨즈를 통해 프로그램된 어드레스와 같아서, 노드 A가 전압원 레벨을 그대로 유지하게 되는 경우에는 상기 출력핀(OUT)의 레벨은 로우 레벨을 다음사이클의 어드레스 천이 때 까지 유지하게 된다.

그런데, 상기와 같이 구성된 종래의 리던던시 회로는 어드레스 프로그램부(20)가 프로그램 되어있지 않거나 되어 있더라도 프로그램 되어 있는 어드레스가 입력되지 않으면 항상 전원 전압원 레벨을 출력하도록 되어 있으나, 트리거신호 PATD의 입력 구간동안 상기 어드레스 프로그램부(20)에 입력된 어드레스가 프로그램된 어드레스와 다른 경우에는 노드 A와 GND간에 전류가 흐르므로 전류가 소모되는 현상이 발생한다. 이러한 전류 소모는 출력신호에는 영향을 주지 않는 것이므로 불필요하다.

또한, 출력 유지부(30)의 출력유지가 이루어지는 구간동안 상기 칩(100)의 어드레스 입력핀들(P2-P4)을 통해 임펄스 노이즈가 입력되면 그대로 출력 유지부(30)의 출력 유지동작에 영향을 주어 출력핀(OUT)의 레벨을 현재와는 반대로 바꾸어 칩의 오동작을 유발시킬 수 있다. 즉, 노이즈에 의해 복수의 엔형 모오스 트랜지스터들(N1-N6)중의 하나가 턴온되면 노드 A의 레벨은 그라운드 레벨로 하강하여 인버터(IN3)의 출력은 하이레벨로 바뀔 수 있는 것이다.

상기한 바와 같은 종래의 리던던시 관련회로는 회로의 출력동작과는 무관한 전류를 퓨즈 박스내에서 불필요하게 소모하는 문제점이 있었으며, 어드레스 입력핀을 통한 노이즈 입력에 민감하여 출력 오동작을 유발하는 문제가 있었다.

따라서, 본 발명의 목적은 종래의 문제를 해결할 수 있는 반도체 장치를 제공함에 있다.

본 발명의 다른 목적은 퓨즈박스 내에서의 불필요한 전류소모를 줄이는 반도체 메모리 장치를 제공함에 있다.

본 발명의 또 다른 목적은 노이즈 면역성이 양호한 반도체 메모리 장치의 리던던시 회로를 제공함에 있다.

본 발명의 또 다른 목적은 누설전류를 방지 또는 최소화하고 노이즈에 둔감한 특성을 지닌 반도체 메모리 장치의 리던던시 회로를 제공함에 있다.

상기한 목적들을 달성하기 위한 본 발명의 일 양태(one aspect)에 따른 반도체 장치는, 퓨징 가능한 퓨즈들과 스위칭 트랜지스터 소자를 복수로 구비하여 특정한 정보를 프로그램하고 있는 퓨즈 박스와, 상기 퓨즈 박스가 전류를 소모하지 않는 경우에는 상기 퓨즈 박스의 동작을 그대로 보장하고, 상기 퓨즈 박스가 전류를 소모하는 경우에는 상기 퓨즈 박스에 인가되는 전원을 차단하는 감시부를 구비함을 특징으로 한다. 바람직 하기로는 어드레스 입력핀에 노이즈가 입력될 경우에 이를 출력단과 차단하여 오동작을 막기 위한 노이즈 차단블록이 상기 감시부에 더 추가될 수 있다.

상기한 회로구성에 따르면, 퓨즈박스로 이루어진 어드레스 프로그램 부의 누설전류가 차단되고, 노이즈 유입에 의한 오동작 발생가능성이 최소화된다. 그러므로, 리던던시 회로내에서 불필요한 전류의 소모가 없거나 최소화되며, 또한 노이즈 면역성이 우수하게 보장된다.

도 1은 통상적인 반도체 메모리 장치의 리던던시 관련회로도

도 2는 본 발명의 실시 예에 따른 반도체 메모리 장치의 리던던시 관련회로도

도 3은 도 2에 따른 동작 타이밍도

이하에서는 본 발명에 따른 반도체 장치에 대한 바람직한 실시 예가 첨부한 도면을 참조로 상세히 설명될 것이다.

먼저, 본 발명에서 사용되는 용어 "전원전압원"은 반도체 메모리 칩등과 같은 반도체 장치에 인가하는 외부의 정격전원전압 또는 내부전원전압 발생회로를 통해 생성된 내부전원전압을 모두 의미한다. 예컨대 외부 전원전압원(VCC)가 5볼트 인 경우에 내부전원전압은 1내지 3볼트의 전압레벨에 상당할 수 있다.

도 2는 본 발명의 실시 예에 따른 리던던시 관련회로의 구성을 도시한다. 도면을 참조하면, 도 1에서 보여지는 바와 유사한 트리거 부(11), 어드레스 프로그램부(21), 출력유지부(31)이외에, 페일비트 어드레스 검출부(40) 및 노이즈 차단블록(50)을 더 구비한다.

상기 페일비트 어드레스 검출부(40)는 입력된 어드레스가 어드레스 프로그램부(21)에 프로그램된 어드레스와 같은 지의 유무를 나타내는 검출신호를 래치출력하며 어드레스 프로그램부(21)에서 전류소모가 있는 경우에 이를 차단한다. 상기한 동작을 위해 상기 페일비트 어드레스 검출부(40)는, 소오스가 노드 A에 연결되고 게이트 단자로 신호PATDB를 받는 NMOS 트랜지스터(NM1)와, 드레인이 상기 NMOS 트랜지스터(NM1)의 드레인과 연결되어 있고 소오스로 전원전압원을 수신하며 게이트로 상기 신호 PATDB를 받는 PMOS 트랜지스터(PM3)와, 노드 B와 노드 C 간에 연결된 인버터 래치(L1)와, 게이트 단자가 노드 C에 연결되고 소오스가 전원전압원에 연결되며 드레인이 상기 트리거 부의 PMOS 트랜지스터(PM1)의 소오스에 연결된 PMOS 트랜지스터(PM2)로 구성된다. 상기 페일비트 어드레스 검출부(40)는 FAD (Fail-bit Address Detector)단 또는 상기 감시부로 불려진다.

상기 노이즈 차단블록(50)은 어드레스 프로그램부(21)의 어드레스 입력핀들에 노이즈가 입력될 경우에 이를 리던던시 출력단(REDO)과 차단하여 회로의 동작을 막아준다. 상기 노이즈 차단블록(50)은 노드 A의 신호와 신호 PATD와 PATDB를 입력신호로서 받아 노드 D로 상기 노드 A의 신호의 반전 출력을 발생하기 위해 전원전압원과 그라운드간에 직렬로 연결된 피형 및 엔형 모오스 트랜지스터들(PM5,PM6,NM2,NM3)로 구성된다. 상기 노이즈 차단블록(50)은 클록드 씨모오스 인버터 타입을 사용하였으나 타의 멀티플렉서를 사용할 수 있다.

입력핀(P1)을 통하여 어드레스 천이 검출신호 PATD가 입력되면 트리거 부(11)내의 PMOS 트랜지스터(PM1)가 턴온되어 전원전압원과 노드 A(NOA)간에 전류패스가 생긴다. 따라서 전원전압원의 전압레벨이 노드 A에 나타난다. 이 경우에 어드레스 입력핀들(P2-P4)을 통해 입력된 어드레스 (A0,A1,A2)가 어드레스 프로그램부(21)내의 퓨즈들을 통해 프로그램된 어드레스와 같으면 노드 A와 GND간의 패스가 모두 차단되어, 노드 A는 전압원 레벨을 유지하게 된다. 즉, 대응되는 해당 퓨즈들을 커팅하는 것에 의해 커팅된 퓨즈에 대응되는 어드레스가 들어오면 그라운드로의 전류패스가 차단되기 때문이다. 한편, 상기 신호 PATD의 입력동안 어드레스 프로그램부(21)에 입력된 어드레스가 퓨즈를 통해 프로그램된 어드레스와 다른 경우에는 퓨즈가 커팅되어 있지 아니하므로 상기 노드 A와 GND간에 패스가 생기고 따라서 전원전압원과 GND간에 패스가 발생하고 노드 A는 그라운드 GND레벨로 바뀌게된다.

이제 부터는 본 발명의 실시 예에 따른 페일비트 어드레스 검출부(40) 및 노이즈 차단블록(50)의 동작이 설명된다. 페일비트 어드레스 검출부(40)는 상기 신호 PATD가 입력되는 동안 상기 노드 A의 전압레벨에 따라 두 가지의 모드로 동작한다. 하나의 모드는 상기 노드 A가 전원전압원의 레벨을 유지하는 경우에 수행된다. 이 경우에는 엔형 모오스 트랜지스터(NM1)가 턴온 조건이 되어도 드레인 단자와 소오스 단자간의 레벨차이가 없기 때문에 노드 B는 전원전압원 레벨을 계속적으로 유지한다. 이 경우에 그라운드로의 전류패스는 없으므로 누설전류는 없다. 이제 나머지 하나의 모드를 설명한다. 상기 노드 A가 GND레벨을 유지하는 경우에 그라운드로 전류가 흐르게 되어 전력의 소모가 있게 된다. 따라서, 이를 방지하기 위해 상기 노드 B의 전원전압원 레벨을 엔형 모오스 트랜지스터(NM1)를 통해 그라운드로 방전시키면 상기 노드 B의 전압레벨이 GND레벨로 바뀌게 된다. 이에 따라, 노드 C의 레벨이 전원전압원 레벨이 되어 피형 모오스 트랜지스터(PM2)를 턴오프 시킨다. 그러면, 노드 A에 전원전압원을 제공하고 있던 피형 모오스 트랜지스터(PM1)이 턴오프상태로 가므로 전원전압원이 차단되어 그라운드로 흐르는 전류가 점차로 감소하다가 마침내 차단된다. 이에 따라, 누설전류는 더 이상 발생하지 않는다.

한편, 노이즈 차단 블록(50)은 신호 PATD 의 입력동안 상기 노드 A와 노드 D(NOD)를 연결시켜 주고 PATD입력이 끝나면 노드 A와 노드 D의 연결을 차단한다. 상기 신호 PATD의 입력이 끝난 후 노이즈가 어떤 어드레스 입력 핀으로 입력되더라도 출력에는 영향을 주지 않게 되어 노이즈로 인한 오동작에 대한 문제점이 없어진다.

출력 유지부(31)는 상기 신호 PATD의 입력이 끝난후 펄스구간동안 세팅된 출력 REDO의 레벨을 다음 어드레스 천이 시간까지 유지시켜주는 역할을 한다.

도 3에서는 도 2의 리던던시 회로의 퓨즈 F1B F2B, F3B이 끊어진 상태에서의 도 2에 따른 동작 타이밍도가 도시된다. 어드레스 프로그램부(21)에 프로그래밍된 어드레스와 다른 어드레스가 입력되는 NORMAL 구간동안은 노드 C는 PATD와 같은 펄스가 생기고 도 1의 회로에서 같은 시간동안 생기던 전류 소모가 없어진다. 그리고 어드레스 프로그램부(21)에 프로그래밍된 어드레스와 같은 어드레스가 입력되는 페일 구간에서만 출력 REDO가 다른 구간에서와 다른 레벨을 가지는 것을 알 수 있다.

상기한 본 발명의 회로에 따르면, 전력의 소모가 방지 또는 최소화되며 노이즈 면역성이 양호하여 회로 오동작의 발생이 최소화되는 이점을 갖는다.

상기한 설명에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 아래의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 예를 들어, 도 2에서 보여지는 회로 구성 및 연결관계를 사안에 따라 변화 또는 변경할 수 있음은 물론이다. 도 2에서, 트리거 부(11)내의 인버터(IN1) 대신에 낸드 게이트를 연결하여 낸드 게이트의 타측 입력단에는 제어용 인에이블 신호가 인가되게 하는 것도 가능할 것이다.

상기한 바와 같은 반도체 장치에 따르면, 퓨즈박스 내의 전류소모를 최소화하는 효과가 있다. 또한, 노이즈에 둔감하여 리던던시 출력 오동작을 최소화는 효과가 있다.

Claims (9)

1. 퓨징 가능한 퓨즈들과 스위칭 트랜지스터 소자를 복수로 구비하여 특정한 정보를 프로그램하고 있는 퓨즈 박스와;

   상기 퓨즈 박스가 전류를 소모하지 않는 경우에는 상기 퓨즈 박스의 동작을 그대로 보장하고, 상기 퓨즈 박스가 전류를 소모하는 경우에는 상기 퓨즈 박스에 인가되는 전원을 차단하는 감시부를 구비함을 특징으로 하는 반도체 장치.
2. 제1항에 있어서, 상기 퓨즈박스의 출력을 노이즈 유입에 관계 없이 보호하여 오동작 발생가능성을 최소화하는 노이즈 차단 블록을 상기 감시부의 후단에 더 구비함을 특징으로 하는 반도체 장치.
3. 제1항에 있어서, 상기 반도체 장치는 휴대용 기기에 채용되는 저전력 스태틱 랜덤 억세스 메모리 장치임을 특징으로 하는 반도체 장치.
4. 리던던시에 관련된 어드레스 정보가 프로그램된 어드레스 프로그램부와, 상기 어드레스 프로그램부를 트리거링 하기 위한 트리거 부와, 상기 어드레스 프로그램부의 출력을 출력 및 홀딩하기 위한 출력 유지부를 구비한 반도체 메모리 장치에 있어서:

   상기 어드레스 프로그램부의 출력을 감시하고 어드레스 프로그램부 내의 퓨즈박스를 통한 전류소모가 있는 경우에 상기 트리거 부를 제어하여 상기 어드레스 프로그램부의 전류소모동작을 차단하는 페일비트 어드레스 검출부와;

   상기 어드레스 프로그램부의 어드레스 입력핀들에 노이즈가 입력될 경우에 이를 리던던시 출력단과 차단하여 회로의 오동작을 막는 노이즈 차단블록을 구비함을 특징으로 하는 반도체 메모리 장치.
5. 제4항에 있어서, 상기 페일비트 어드레스 검출부는:

   소오스가 상기 트리거 부의 출력단이 되는 노드 A에 연결되고 게이트 단자로 반전 어드레스 천이신호를 받는 엔형 모오스 트랜지스터와;

   드레인이 상기 엔형 모오스 트랜지스터의 드레인과 연결되고 소오스로 전원전압원을 수신하며 게이트로 상기 반전 어드레스 천이신호를 받는 피형 모오스 트랜지스터와;

   상기 피형 모오스 트랜지스터의 드레인에 입력단이 연결된 인버터 래치와;

   게이트 단자가 상기 인버터 래치의 출력단에 연결되고 소오스가 전원전압원에 연결되며 드레인이 상기 트리거 부에 연결된 제2 피형 모오스 트랜지스터로 구성됨을 특징으로 하는 반도체 메모리 장치.
6. 제5항에 있어서, 상기 노이즈 차단블록은, 상기 노드 A의 신호와 상기 반전 어드레스 천이 신호 및 비반전 어드레스 천이신호를 입력신호로서 받아 출력단으로 상기 노드 A의 신호의 반전 출력을 발생하기 위해 전원전압원과 그라운드간에 직렬로 연결된 피형 및 엔형 모오스 트랜지스터들로 구성된 클록드 씨모오스 인버터 타입 회로임을 특징으로 하는 반도체 메모리 장치.
7. 리던던시 회로를 갖는 반도체 메모리 장치에 있어서:

   외부 어드레스 변환시 발생하는 펄스인 천이신호를 입력받는 인버터와 상기 인버터의 출력인 반전 천이신호를 게이트 입력으로 받고 드레인이 노드 A에 연결된 PMOS로 이루어진 트리거 부와;

   어드레스 신호를 게이트 입력으로 받고 소오스가 그라운드와 연결된 NMOS와 상기 NMOS의 드레인과 상기 노드 A에 연결된 퓨즈로 이루어진 회로가 1개 이상 나열된 어드레스 프로그램부와;

   입력이 상기 노드 A에 연결되고 출력이 노드 O에 연결된 인버터와 입력이 노드 O에 연결되고 출력이 패스게이트의 소스와 연결된 인버터와 상기 패스게이트는 NMOS 게이트입력 쪽으로 PATDB를 받고 PMOS쪽 게이트입력이 PATD를 받으며 드레인이 노드 A에 연결된 출력 유지부와;

   소오스가 노드 A에 연결되어 있고 게이트입력이 PATD를 받는 NMOS와 드레인이 상기 NMOS의 드레인과 연결되어 있고 소스가 전압원과 연결되어 있고 PATD를 게이트입력으로 받는 PMOS와 입력이 노드 B에 연결되고 출력이 노드 C에 연결되어 있는 인버터와 입력이 노드 C에 연결되고 출력이 노드 B에 연결된 인버터와 게이트입력이 노드 C에 연결되고 소스가 전압원에 연결되어 있으며 드레인이 상기 트리거 부의 PMOS의 소스에 연결되어 있는 PMOS로 구성된 페일 비트 어드레스 검출부와;

   노드 A와 PATD와 PATDB를 입력으로 받고 출력이 노드 D와 연결된 MUX로 구성된 노이즈 차단블록을 구비함을 특징으로 하는 반도체 메모리 장치.
8. 제7항에 있어서, 상기 어드레스 프로그램부의 퓨즈들을 절단하는 것에 의해 페일된 셀에 해당하는 어드레스가 프로그래밍되는 것을 특징으로 하는 반도체 메모리장치.
9. 제8항에 있어서, 상기 트리거 부는 낸드게이트를 포함하여 인에이블 신호를 추가 입력할 수 있는 것을 특징으로 하는 반도체 메모리 장치.