JPH11353892A - 半導体メモリ装置の冗長デコ―ダイネイブル回路 - Google Patents
半導体メモリ装置の冗長デコ―ダイネイブル回路Info
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- JPH11353892A JPH11353892A JP11151732A JP15173299A JPH11353892A JP H11353892 A JPH11353892 A JP H11353892A JP 11151732 A JP11151732 A JP 11151732A JP 15173299 A JP15173299 A JP 15173299A JP H11353892 A JPH11353892 A JP H11353892A
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 本発明の半導体メモリ装置は、冗長デコーダ
イネイブル回路及び冗長デコーダ回路を備える。 【解決手段】 冗長活性化回路は、第１ヒューズを有
し、電源電圧を分圧した第１レベルの第１分圧を発生す
る第１分圧回路、第２ヒューズを有し、電源電圧を分圧
した電源電圧と第２レベルとの間の第３レベルを有する
第２分圧を発生する第２分圧回路、そして第１及び第２
分圧を比較した比較信号を発生する比較回路とを含む。
イネイブル回路及び冗長デコーダ回路を備える。 【解決手段】 冗長活性化回路は、第１ヒューズを有
し、電源電圧を分圧した第１レベルの第１分圧を発生す
る第１分圧回路、第２ヒューズを有し、電源電圧を分圧
した電源電圧と第２レベルとの間の第３レベルを有する
第２分圧を発生する第２分圧回路、そして第１及び第２
分圧を比較した比較信号を発生する比較回路とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｍｅｍｏｒｙｄｅｖｉ
ｃｅ）に関するものであり、より詳しくは、欠陥セルを
代替する冗長セルのワードラインやビットラインを選択
するための冗長デコーダ回路（ｒｅｄｕｎｄａｎｃｙ
ｄｅｃｏｄｅｒ ｃｉｒｃｕｉｔ）をイネイブルさせる
冗長デコーダイネイブル回路（ｒｅｄｕｎｄａｎｃｙ
ｄｅｃｏｄｅｒ ｅｎａｂｌｅｃｉｒｃｕｉｔ）に関す
るものである。
（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｍｅｍｏｒｙｄｅｖｉ
ｃｅ）に関するものであり、より詳しくは、欠陥セルを
代替する冗長セルのワードラインやビットラインを選択
するための冗長デコーダ回路（ｒｅｄｕｎｄａｎｃｙ
ｄｅｃｏｄｅｒ ｃｉｒｃｕｉｔ）をイネイブルさせる
冗長デコーダイネイブル回路（ｒｅｄｕｎｄａｎｃｙ
ｄｅｃｏｄｅｒ ｅｎａｂｌｅｃｉｒｃｕｉｔ）に関す
るものである。
【０００２】
【従来の技術】半導体メモリ装置を製造するとき、高い
収率（ｙｉｅｌｄ ｒａｔｅ）を得るため多くの方法を
研究している。一般に半導体メモリ装置が幾つの欠陥メ
モリセル、単に１つの欠陥セルだけを有してもそのメモ
リ装置は、製品で出荷することができない。高集積半導
体メモリ装置の製造のとき、欠陥セルが発生する確率は
相対的に低い集積率を有する装置の製造時の確率よりも
っと高い。即ち、メモリ装置が高集積化されれば高集積
化されるほどそれの製造工程上には多くの問題点が随伴
されて収率がさらに低下する。このように、メモリ装置
の高集積化による収率低下を改善するためいろいろ試み
が進行中である。
収率（ｙｉｅｌｄ ｒａｔｅ）を得るため多くの方法を
研究している。一般に半導体メモリ装置が幾つの欠陥メ
モリセル、単に１つの欠陥セルだけを有してもそのメモ
リ装置は、製品で出荷することができない。高集積半導
体メモリ装置の製造のとき、欠陥セルが発生する確率は
相対的に低い集積率を有する装置の製造時の確率よりも
っと高い。即ち、メモリ装置が高集積化されれば高集積
化されるほどそれの製造工程上には多くの問題点が随伴
されて収率がさらに低下する。このように、メモリ装置
の高集積化による収率低下を改善するためいろいろ試み
が進行中である。
【０００３】収率を高くなるためには、メモリ装置の製
造過程において、できるだけ欠陥セルの発生を抑制する
ことができるように製造工程を改善することが一番望ま
しいが、このような努力には限界がある。従って、収率
改善のためのいろいろの他の技術が提案されている。こ
れらのうち、メモリ装置の構造（ｃｏｎｓｔｒｕｃｔｉ
ｏｎ）を改良して製造過程で発生した欠陥領域を訂正
（ｒｅｐａｉｒ）する技術がある。
造過程において、できるだけ欠陥セルの発生を抑制する
ことができるように製造工程を改善することが一番望ま
しいが、このような努力には限界がある。従って、収率
改善のためのいろいろの他の技術が提案されている。こ
れらのうち、メモリ装置の構造（ｃｏｎｓｔｒｕｃｔｉ
ｏｎ）を改良して製造過程で発生した欠陥領域を訂正
（ｒｅｐａｉｒ）する技術がある。
【０００４】構造改良技術として、よく知られたものが
冗長技術である。この技術によると、メモリ装置には、
２進データ（ｂｉｎａｒｙ ｄａｔａ）の貯蔵のための
主メモリセルアレー（ｍａｉｎ ｍｅｍｏｒｙ ｃｅｌ
ｌ ａｒｒａｙ）と共にそれの各行と各列上の欠陥セル
を代替するための冗長メモリセルのアレー（ｒｅｄｕｎ
ｄａｎｔ ｍｅｍｏｒｙ ｃｅｌｌｓ ａｒｒａｙ）が
提供される。各冗長セルは、各冗長ワード及びビットラ
イン（ｒｅｄｕｎｄａｎｔ ｗｏｒｄ ａｎｄｂｉｔ
ｌｉｎｅｓ）に接続される。主メモリセルアレーの検査
過程で、数乃至数千の欠陥セルが発見されたら、これら
は冗長メモリセルによって代替される。これによって、
全体チップ（ｃｈｉｐ）は欠陥のない製品で出荷され
る。
冗長技術である。この技術によると、メモリ装置には、
２進データ（ｂｉｎａｒｙ ｄａｔａ）の貯蔵のための
主メモリセルアレー（ｍａｉｎ ｍｅｍｏｒｙ ｃｅｌ
ｌ ａｒｒａｙ）と共にそれの各行と各列上の欠陥セル
を代替するための冗長メモリセルのアレー（ｒｅｄｕｎ
ｄａｎｔ ｍｅｍｏｒｙ ｃｅｌｌｓ ａｒｒａｙ）が
提供される。各冗長セルは、各冗長ワード及びビットラ
イン（ｒｅｄｕｎｄａｎｔ ｗｏｒｄ ａｎｄｂｉｔ
ｌｉｎｅｓ）に接続される。主メモリセルアレーの検査
過程で、数乃至数千の欠陥セルが発見されたら、これら
は冗長メモリセルによって代替される。これによって、
全体チップ（ｃｈｉｐ）は欠陥のない製品で出荷され
る。
【０００５】通常的に、主セルアレーの行（ｒｏｗｓ）
上に存在する欠陥セルを代替するための冗長セルアレー
は、行冗長アレー（ｒｏｗｒｅｄｕｎｄａｎｃｙ ａｒ
ｒａｙ）と呼ばれ、それの列（ｃｏｌｕｍｎ）上に存在
する欠陥セルを代替するための冗長セルアレーは、列冗
長アレー（ｃｏｌｕｍｎ ｒｅｄｕｎｄａｎｃｙ ａｒ
ｒａｙ）と呼ばれる。欠陥メモリセルを冗長セルに代替
するためには、欠陥セルの位置情報、即ち訂正アドレス
（ｒｅｐａｉｒ ａｄｄｒｅｓｓ）を貯蔵するための回
路と、外部から入力されたアドレスが訂正アドレスと一
致するかを検査する回路が必要である。このような回路
と上述の冗長セルアレーは、一般に冗長回路と呼ばれ
る。行冗長回路は、任意の行アドレスを解読（ｄｅｃｏ
ｄｉｎｇ）してそのアドレスが貯蔵された訂正行アドレ
スと一致するとき、欠陥領域を冗長セルアレーの対応す
る行領域に代替する機能を行う。列冗長回路（ｃｏｌｕ
ｍｎｒｅｄｕｎｄａｎｃｙ ｃｉｒｃｕｉｔ）も上述の
ような行冗長回路と同じように、列アドレスと貯蔵され
た訂正列アドレスを比較して欠陥を有する主セルアレー
の列領域を冗長セルアレーに対応する列領域に各々代替
する機能をする。
上に存在する欠陥セルを代替するための冗長セルアレー
は、行冗長アレー（ｒｏｗｒｅｄｕｎｄａｎｃｙ ａｒ
ｒａｙ）と呼ばれ、それの列（ｃｏｌｕｍｎ）上に存在
する欠陥セルを代替するための冗長セルアレーは、列冗
長アレー（ｃｏｌｕｍｎ ｒｅｄｕｎｄａｎｃｙ ａｒ
ｒａｙ）と呼ばれる。欠陥メモリセルを冗長セルに代替
するためには、欠陥セルの位置情報、即ち訂正アドレス
（ｒｅｐａｉｒ ａｄｄｒｅｓｓ）を貯蔵するための回
路と、外部から入力されたアドレスが訂正アドレスと一
致するかを検査する回路が必要である。このような回路
と上述の冗長セルアレーは、一般に冗長回路と呼ばれ
る。行冗長回路は、任意の行アドレスを解読（ｄｅｃｏ
ｄｉｎｇ）してそのアドレスが貯蔵された訂正行アドレ
スと一致するとき、欠陥領域を冗長セルアレーの対応す
る行領域に代替する機能を行う。列冗長回路（ｃｏｌｕ
ｍｎｒｅｄｕｎｄａｎｃｙ ｃｉｒｃｕｉｔ）も上述の
ような行冗長回路と同じように、列アドレスと貯蔵され
た訂正列アドレスを比較して欠陥を有する主セルアレー
の列領域を冗長セルアレーに対応する列領域に各々代替
する機能をする。
【０００６】図１は、冗長デコーダイネイブル回路及び
冗長デコーダ回路の構成を示す図面として、冗長デコー
ダ回路２００は、訂正アドレスを貯蔵し、行又は列アド
レスが訂正アドレスと一致するかを区別するようにな
る。冗長デコーダ回路のうち、行冗長回路では、冗長ワ
ードラインを駆動し、列冗長回路では、冗長デコーダ回
路２００が冗長ビットライン対を選択するための列選択
ラインを駆動する。冗長デコーダ回路２００は、複数の
ヒューズを具える。一般に冗長デコーダ回路２００を具
える半導体メモリ装置は、欠陥セルを訂正する場合にヒ
ューズは切断されるが、欠陥セルの訂正が不必要な場合
には切断されない。具体的には、冗長デコーダイネイブ
ル回路１００は、マスタヒューズＦｍを具え、図示され
なかったが、冗長デコーダ回路２００は、行アドレス
（列アドレス）２倍に該当するデコーディング用ヒュー
ズを含んでいる。ヒューズのうち、マスタヒューズＦｍ
は訂正動作時切断され−ＲＣＳｘを印加して一定電圧レ
ベルにプレチャージさせて欠陥セルに対応される行／列
アドレス信号ＲＡ０、ＲＡ１、…、ＲＡｉによってデコ
ーディング用ヒューズＦｄ０、Ｆｄ０’、Ｆｄ１、Ｆｄ
１’、Ｆｄｉ、…、Ｆｄｉ’を切断して冗長ワードライ
ンやビットラインを選択するようになる。しかし訂正動
作時にヒューズが不完全に切断されると、欠陥セルを冗
長セルに代替できない場合が発生するようになる。
冗長デコーダ回路の構成を示す図面として、冗長デコー
ダ回路２００は、訂正アドレスを貯蔵し、行又は列アド
レスが訂正アドレスと一致するかを区別するようにな
る。冗長デコーダ回路のうち、行冗長回路では、冗長ワ
ードラインを駆動し、列冗長回路では、冗長デコーダ回
路２００が冗長ビットライン対を選択するための列選択
ラインを駆動する。冗長デコーダ回路２００は、複数の
ヒューズを具える。一般に冗長デコーダ回路２００を具
える半導体メモリ装置は、欠陥セルを訂正する場合にヒ
ューズは切断されるが、欠陥セルの訂正が不必要な場合
には切断されない。具体的には、冗長デコーダイネイブ
ル回路１００は、マスタヒューズＦｍを具え、図示され
なかったが、冗長デコーダ回路２００は、行アドレス
（列アドレス）２倍に該当するデコーディング用ヒュー
ズを含んでいる。ヒューズのうち、マスタヒューズＦｍ
は訂正動作時切断され−ＲＣＳｘを印加して一定電圧レ
ベルにプレチャージさせて欠陥セルに対応される行／列
アドレス信号ＲＡ０、ＲＡ１、…、ＲＡｉによってデコ
ーディング用ヒューズＦｄ０、Ｆｄ０’、Ｆｄ１、Ｆｄ
１’、Ｆｄｉ、…、Ｆｄｉ’を切断して冗長ワードライ
ンやビットラインを選択するようになる。しかし訂正動
作時にヒューズが不完全に切断されると、欠陥セルを冗
長セルに代替できない場合が発生するようになる。
【０００７】
【発明が解決しようとする課題】従って、本発明の目的
は、ヒューズの切断が不完全であっても安定的に欠陥セ
ルを冗長セルに代替できる冗長デコーダ回路及び冗長デ
コーダイネイブル回路を提供することである。
は、ヒューズの切断が不完全であっても安定的に欠陥セ
ルを冗長セルに代替できる冗長デコーダ回路及び冗長デ
コーダイネイブル回路を提供することである。
【０００８】
【課題を解決するための手段】上述の目的を達成するた
めの１特徴によると、欠陥セルを訂正するための冗長イ
ネイブル回路及び冗長デコーダ回路を具える半導体メモ
リ装置において、冗長イネイブル回路は、第１ヒューズ
を有し、電源電圧を分圧した第１レベルの第１分圧を発
生し、冗長動作が要求されるとき、第１ヒューズが切断
されて第１レベルよりも低い第２レベルの第１分圧を発
生する第１分圧回路と、第２ヒューズを有し、電源電圧
を分圧して電源電圧と第２レベルとの間の第３レベルを
有する第２分圧を発生し、第２ヒューズが切断されると
き、第３レベルよりも高い第４レベルの第２分圧を発生
する第２分圧回路と、第１及び第２分圧を比較した結果
として比較信号を発生する比較回路とを含み、冗長デコ
ーダ回路は、第１ヒューズ切断時、出力される比較信号
によって活性化される。
めの１特徴によると、欠陥セルを訂正するための冗長イ
ネイブル回路及び冗長デコーダ回路を具える半導体メモ
リ装置において、冗長イネイブル回路は、第１ヒューズ
を有し、電源電圧を分圧した第１レベルの第１分圧を発
生し、冗長動作が要求されるとき、第１ヒューズが切断
されて第１レベルよりも低い第２レベルの第１分圧を発
生する第１分圧回路と、第２ヒューズを有し、電源電圧
を分圧して電源電圧と第２レベルとの間の第３レベルを
有する第２分圧を発生し、第２ヒューズが切断されると
き、第３レベルよりも高い第４レベルの第２分圧を発生
する第２分圧回路と、第１及び第２分圧を比較した結果
として比較信号を発生する比較回路とを含み、冗長デコ
ーダ回路は、第１ヒューズ切断時、出力される比較信号
によって活性化される。
【０００９】この望ましい態様において、第１分圧回路
は、第１分圧が出力される第１ノードと、一端に電源電
圧が印加される第１ヒューズと、第１ヒューズの他端と
第１ノードとの間に連結される第１抵抗と、第１ノード
と接地電位との間に連結される第２抵抗とを含む。
は、第１分圧が出力される第１ノードと、一端に電源電
圧が印加される第１ヒューズと、第１ヒューズの他端と
第１ノードとの間に連結される第１抵抗と、第１ノード
と接地電位との間に連結される第２抵抗とを含む。
【００１０】この望ましい態様において、第２分圧回路
は、第２分圧が出力される第２ノードと、一端が電源電
圧を受け、他端が第２ノードに接続される第３抵抗と、
一端が第２ノードに接続される第４抵抗と、第４抵抗の
他端と接地電位との間に連結される第２ヒューズとを含
む。
は、第２分圧が出力される第２ノードと、一端が電源電
圧を受け、他端が第２ノードに接続される第３抵抗と、
一端が第２ノードに接続される第４抵抗と、第４抵抗の
他端と接地電位との間に連結される第２ヒューズとを含
む。
【００１１】この望ましい態様において、第２分圧が第
１分圧より大きいとき、冗長デコーダ回路を活性化させ
る。
１分圧より大きいとき、冗長デコーダ回路を活性化させ
る。
【００１２】この望ましい態様において、比較回路は、
第１分圧及び第２分圧を比較して比較信号を発生する差
動増幅回路と、比較信号を電源電圧レベルに駆動するた
めの駆動回路とを含む。
第１分圧及び第２分圧を比較して比較信号を発生する差
動増幅回路と、比較信号を電源電圧レベルに駆動するた
めの駆動回路とを含む。
【００１３】このような回路によって冗長デコーダイネ
イブル回路のヒューズが不安定に切断されても欠陥セル
を冗長セルに代替できる。
イブル回路のヒューズが不安定に切断されても欠陥セル
を冗長セルに代替できる。
【００１４】
【発明の実施の形態】図２は、本発明の実施形態による
冗長デコーダイネイブル回路の構成を詳細に示す回路図
である。図２を参照すると、冗長回路は、図面に図示さ
れなかったが、冗長セルアレーと、訂正アドレスを貯蔵
し、行又は列アドレスが訂正アドレスと一致するかを検
査する冗長デコーダ回路とこれをイネイブルさせるため
の冗長デコーダイネイブル回路で構成される。
冗長デコーダイネイブル回路の構成を詳細に示す回路図
である。図２を参照すると、冗長回路は、図面に図示さ
れなかったが、冗長セルアレーと、訂正アドレスを貯蔵
し、行又は列アドレスが訂正アドレスと一致するかを検
査する冗長デコーダ回路とこれをイネイブルさせるため
の冗長デコーダイネイブル回路で構成される。
【００１５】冗長デコーダイネイブル回路１００は、電
源電圧ＶＣＣと接地電圧ＶＳＳを受け、これを一定比率
で分配して第１分圧を出力する第１分圧回路１２０、電
源電圧ＶＣＣと接地電圧ＶＳＳを受けて一定比率に分配
して第２分圧を出力する第２分圧回路１４０と、第１及
び第２分圧を比較するための比較回路１６０を含み、比
較回路１６０は、第１及び第２分圧が入力される差動増
幅器１６０ａ（ｄｉｆｆｅｒｅｎｔｉａｌ ａｍｐｌｉ
ｆｉｅｒ）と差動増幅器１６０ａの出力を電源電圧、又
は接地電圧レベルに駆動するための駆動回路１６０ｂを
含む。
源電圧ＶＣＣと接地電圧ＶＳＳを受け、これを一定比率
で分配して第１分圧を出力する第１分圧回路１２０、電
源電圧ＶＣＣと接地電圧ＶＳＳを受けて一定比率に分配
して第２分圧を出力する第２分圧回路１４０と、第１及
び第２分圧を比較するための比較回路１６０を含み、比
較回路１６０は、第１及び第２分圧が入力される差動増
幅器１６０ａ（ｄｉｆｆｅｒｅｎｔｉａｌ ａｍｐｌｉ
ｆｉｅｒ）と差動増幅器１６０ａの出力を電源電圧、又
は接地電圧レベルに駆動するための駆動回路１６０ｂを
含む。
【００１６】第１分圧回路１２０は、電源電圧ＶＣＣ及
び接地電圧ＶＳＳを受けるための第１電源端子１及び第
２電源端子２との間に直列に接続される抵抗Ｒ１、Ｒ２
と第１マスタヒューズＦｍ１を具えている。第２分圧回
路１４０は、第１電源端子１及び第２電源端子２との間
に直列に接続される抵抗Ｒ３、Ｒ４と第２マスタヒュー
ズＦｍ２を具えている。比較回路１６０の差動増幅器１
６０ａは、ＰＭＯＳトランジスター１６１、１６２とＮ
ＭＯＳトランジスター１６３〜１６６を含む。駆動回路
１６０ｂは、差動増幅器１６０ａの出力端と冗長デコー
ダ回路２００入力端との間に直列に連結されるインバー
タ１６７、１６８で構成される。
び接地電圧ＶＳＳを受けるための第１電源端子１及び第
２電源端子２との間に直列に接続される抵抗Ｒ１、Ｒ２
と第１マスタヒューズＦｍ１を具えている。第２分圧回
路１４０は、第１電源端子１及び第２電源端子２との間
に直列に接続される抵抗Ｒ３、Ｒ４と第２マスタヒュー
ズＦｍ２を具えている。比較回路１６０の差動増幅器１
６０ａは、ＰＭＯＳトランジスター１６１、１６２とＮ
ＭＯＳトランジスター１６３〜１６６を含む。駆動回路
１６０ｂは、差動増幅器１６０ａの出力端と冗長デコー
ダ回路２００入力端との間に直列に連結されるインバー
タ１６７、１６８で構成される。
【００１７】図３は、冗長デコーダの回路の構成を詳細
に示す回路図として、複数のデコーディングヒューズＦ
ｄ０、Ｆｄ０’〜Ｆｄｉ、Ｆｄｉ’とアドレスデコーデ
ィング信号Ａ０、Ａ０’〜Ａｉ、Ａｉ’に応じてオン／
オフされるＮＭＯＳトランジスター２０４で構成され、
欠陥セルの訂正が必要な場合にはデコーディングヒュー
ズＦｄ０、Ｆｄ０’〜Ｆｄｉ、Ｆｄｉ’が切断される
が、欠陥セルの訂正が不必要な場合には切断されない。
に示す回路図として、複数のデコーディングヒューズＦ
ｄ０、Ｆｄ０’〜Ｆｄｉ、Ｆｄｉ’とアドレスデコーデ
ィング信号Ａ０、Ａ０’〜Ａｉ、Ａｉ’に応じてオン／
オフされるＮＭＯＳトランジスター２０４で構成され、
欠陥セルの訂正が必要な場合にはデコーディングヒュー
ズＦｄ０、Ｆｄ０’〜Ｆｄｉ、Ｆｄｉ’が切断される
が、欠陥セルの訂正が不必要な場合には切断されない。
【００１８】以下、上述のような構成を有する冗長デコ
ーダイネイブル回路と冗長デコーダ回路の動作を詳細に
説明する。
ーダイネイブル回路と冗長デコーダ回路の動作を詳細に
説明する。
【００１９】図４（ａ）は、比較回路入力ノードの電圧
レベルを示す図面であり、図４（ｂ）は、冗長デコーダ
イネイブル回路の出力信号電圧レベルを示す図面であ
る。
レベルを示す図面であり、図４（ｂ）は、冗長デコーダ
イネイブル回路の出力信号電圧レベルを示す図面であ
る。
【００２０】第１及び第２分圧回路１２０、１４０のヒ
ューズＦｍ１、Ｆｍ２は切断されないし、その結果抵抗
比によって分配された電圧を比較回路１６０内の差動増
幅器１６０ａの第１入力ノードＡと第２入力ノードＢに
入力する。このとき、第２入力ノードＡに印加される分
配電圧が第１入力ノードＢに印加される分配電圧より低
くなるように抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４の値を調節す
る。比較回路の差動増幅器１６０ａに入力される分配電
圧は電圧分配原理によってＶＣＣによって線形的に増加
するため工程上の抵抗に変化が発生しても図４（ａ）の
ようにＡとＢの大小は、そのまま維持される。
ューズＦｍ１、Ｆｍ２は切断されないし、その結果抵抗
比によって分配された電圧を比較回路１６０内の差動増
幅器１６０ａの第１入力ノードＡと第２入力ノードＢに
入力する。このとき、第２入力ノードＡに印加される分
配電圧が第１入力ノードＢに印加される分配電圧より低
くなるように抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４の値を調節す
る。比較回路の差動増幅器１６０ａに入力される分配電
圧は電圧分配原理によってＶＣＣによって線形的に増加
するため工程上の抵抗に変化が発生しても図４（ａ）の
ようにＡとＢの大小は、そのまま維持される。
【００２１】上述のような構成を有する差動増幅器１６
０ａから高レベルの比較信号が発生されると、これは駆
動回路１６０ｂに入力される。駆動回路１６０ｂは、イ
ンバータ１６７、１６８を通して高レベルの比較信号を
電源電圧レベルに駆動させ、これは冗長デコーダ回路２
００に伝達される。冗長デコーダ回路２００は、駆動回
路１６０ｂから高レベルの信号が印加されたＰＭＯＳト
ランジスター２０２がターンオフされることによって、
待機状態（ｓｔａｎｄ ｂｙ ｓｔａｔｅ）を維持する
ようになる。
０ａから高レベルの比較信号が発生されると、これは駆
動回路１６０ｂに入力される。駆動回路１６０ｂは、イ
ンバータ１６７、１６８を通して高レベルの比較信号を
電源電圧レベルに駆動させ、これは冗長デコーダ回路２
００に伝達される。冗長デコーダ回路２００は、駆動回
路１６０ｂから高レベルの信号が印加されたＰＭＯＳト
ランジスター２０２がターンオフされることによって、
待機状態（ｓｔａｎｄ ｂｙ ｓｔａｔｅ）を維持する
ようになる。
【００２２】欠陥セルを冗長セルに代替するための訂正
動作を行おうとすると、冗長デコーダイネイブル回路１
００のマスタヒューズＦｍ１、Ｆｍ２のうち、Ｆｍ１が
切断される。その結果ＡノードとＢノードとの電圧レベ
ルの大きさが変わる。このとき、マスタヒューズＦｍ１
が不完全に切断されても、ＡノードとＢノードとの大小
が変わるほどの抵抗値を有していると、比較信号は低レ
ベルに遷移するようになる。比較信号は、インバータ１
６７、１６８を通して接地電圧レベルに増幅された後、
冗長デコーダ回路のＰＭＯＳトランジスター２０２のゲ
ートに入力される。
動作を行おうとすると、冗長デコーダイネイブル回路１
００のマスタヒューズＦｍ１、Ｆｍ２のうち、Ｆｍ１が
切断される。その結果ＡノードとＢノードとの電圧レベ
ルの大きさが変わる。このとき、マスタヒューズＦｍ１
が不完全に切断されても、ＡノードとＢノードとの大小
が変わるほどの抵抗値を有していると、比較信号は低レ
ベルに遷移するようになる。比較信号は、インバータ１
６７、１６８を通して接地電圧レベルに増幅された後、
冗長デコーダ回路のＰＭＯＳトランジスター２０２のゲ
ートに入力される。
【００２３】冗長デコーダ回路２００のノードＮ１は、
低レベルに活性化される−ＲＣＳｘを印加されるＰＭＯ
Ｓトランジスター２０１と駆動回路１６０ｂの出力端に
接続されるＰＭＯＳトランジスター２０２が、ターンオ
ンされることによって高レベルにチャージされる。そし
てチップ内に欠陥セルが全然存在しないと、ヒューズは
切断されず、ＮＭＯＳトランジスター２０４がターンオ
ンされてノードＮ１を接地電圧レベルにディスチャージ
させる。これと反対にチップ内に欠陥セルが１つでも存
在すると、デコーディングヒューズＦｄｉは切断され、
Ｎ１は高レベルをそのまま維持するようになる。
低レベルに活性化される−ＲＣＳｘを印加されるＰＭＯ
Ｓトランジスター２０１と駆動回路１６０ｂの出力端に
接続されるＰＭＯＳトランジスター２０２が、ターンオ
ンされることによって高レベルにチャージされる。そし
てチップ内に欠陥セルが全然存在しないと、ヒューズは
切断されず、ＮＭＯＳトランジスター２０４がターンオ
ンされてノードＮ１を接地電圧レベルにディスチャージ
させる。これと反対にチップ内に欠陥セルが１つでも存
在すると、デコーディングヒューズＦｄｉは切断され、
Ｎ１は高レベルをそのまま維持するようになる。
【００２４】マスタヒューズが不完全に切断されても比
較回路の入力端の電圧を変えることができるほどの抵抗
値を有するようになると、これは駆動回路１６０ｂを通
して冗長デコーダ回路２００をイネイブルさせることが
できる。
較回路の入力端の電圧を変えることができるほどの抵抗
値を有するようになると、これは駆動回路１６０ｂを通
して冗長デコーダ回路２００をイネイブルさせることが
できる。
【００２５】
【発明の効果】従って、本発明による冗長デコーダイネ
イブル回路のマスタヒューズが不完全に切断されても冗
長デコーダ回路を十分に活性化させることができる。
イブル回路のマスタヒューズが不完全に切断されても冗
長デコーダ回路を十分に活性化させることができる。
【図１】 従来技術による冗長デコーダイネブル回路及
び冗長デコーダ回路のブロック図である。
び冗長デコーダ回路のブロック図である。
【図２】 本発明の実施形態による冗長デコーダイネイ
ブル回路の回路図である。
ブル回路の回路図である。
【図３】 冗長デコーダ回路の詳細回路図である。
【図４】 （ａ）は、図２の比較回路の入力電圧レベル
を比較して示す図面であり、（ｂ）は、マスタヒューズ
切断による冗長デコーダイネイブル回路の出力を示す図
面である。
を比較して示す図面であり、（ｂ）は、マスタヒューズ
切断による冗長デコーダイネイブル回路の出力を示す図
面である。
【図５】 マスタヒューズ切断による冗長デコーダイネ
イブル回路の出力を示す図面である。
イブル回路の出力を示す図面である。
１００：冗長デコーダイネイブル回路 ２００：冗長デコーダ回路
Claims (5)
- 【請求項１】 欠陥セルを訂正するための冗長イネイブ
ル回路及び冗長デコーダ回路を具える半導体メモリ装置
において、 前記冗長イネイブル回路は、 第１ヒューズを有し、電源電圧を分圧した第１レベルの
第１分圧を発生し、冗長動作が要求されるとき、前記第
１ヒューズが切断されて前記第１レベルよりも低い第２
レベルの前記第１分圧を発生する第１分圧回路と、 第２ヒューズを有し、前記電源電圧を分圧して前記電源
電圧と前記第２レベルとの間の第３レベルを有する第２
分圧を発生し、前記第２ヒューズが切断されるとき、前
記第３レベルよりも高い第４レベルの前記第２分圧を発
生する第２分圧回路と、 前記第１及び第２分圧を比較した結果として比較信号を
発生する比較回路とを含み、 前記冗長デコーダ回路は、第１ヒューズ切断時、出力さ
れる前記比較信号によって活性化されることを特徴とす
る半導体メモリ装置。 - 【請求項２】 前記第１分圧回路は、 前記第１分圧が出力される第１ノードと、 一端に電源電圧が印加される第１ヒューズと、 前記第１ヒューズの他端と前記第１ノードとの間に連結
される第１抵抗と、 前記第１ノードと接地電位との間に連結される第２抵抗
とを含むことを特徴とする請求項１に記載の半導体メモ
リ装置。 - 【請求項３】 前記第２分圧回路は、 前記第２分圧が出力される第２ノードと、 一端が電源電圧を受け、他端が前記第２ノードに接続さ
れる第３抵抗と、 一端が前記第２ノードに接続される第４抵抗と、 前記第４抵抗の他端と接地電位との間に連結される第２
ヒューズとを含むことを特徴とする請求項１に記載の半
導体メモリ装置。 - 【請求項４】 前記第２分圧が前記第１分圧より大きい
とき、前記冗長デコーダ回路を活性化させることを特徴
とする請求項１に記載の半導体メモリ装置。 - 【請求項５】 前記第１分圧及び第２分圧を比較して比
較信号を発生する差動増幅回路と、 前記比較信号を電源電圧レベルで駆動するための駆動回
路とを含むことを特徴とする請求項１記載の半導体メモ
リ装置。
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| KR (1) | KR100287541B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7019534B2 (en) * | 2004-03-26 | 2006-03-28 | Taiwan Semiconductor Manufacturing Co., Ltd. | Detecting the status of an electrical fuse |
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| US7098721B2 (en) * | 2004-09-01 | 2006-08-29 | International Business Machines Corporation | Low voltage programmable eFuse with differential sensing scheme |
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| FR2987960B1 (fr) * | 2012-03-08 | 2015-05-15 | Thales Sa | Dispositif de circuit logique comprenant au moins une entree numerique |
| KR20140085245A (ko) * | 2012-12-27 | 2014-07-07 | 에스케이하이닉스 주식회사 | 퓨즈 센싱 회로를 갖는 반도체 장치 |
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| JPS60182219A (ja) | 1984-02-29 | 1985-09-17 | Fujitsu Ltd | 半導体装置 |
| JPS62291799A (ja) | 1986-06-11 | 1987-12-18 | Fujitsu Ltd | 半導体記憶装置 |
| FR2660795B1 (fr) * | 1990-04-10 | 1994-01-07 | Sgs Thomson Microelectronics Sa | Circuit de detection de fusible. |
| JP3128362B2 (ja) | 1992-12-04 | 2001-01-29 | 富士通株式会社 | 半導体装置 |
| US5428311A (en) | 1993-06-30 | 1995-06-27 | Sgs-Thomson Microelectronics, Inc. | Fuse circuitry to control the propagation delay of an IC |
| US5491444A (en) | 1993-12-28 | 1996-02-13 | Sgs-Thomson Microelectronics, Inc. | Fuse circuit with feedback disconnect |
| KR0145221B1 (ko) | 1995-05-25 | 1998-08-17 | 김광호 | 반도체 메모리 소자의 스위치 회로 |
| KR0146203B1 (ko) | 1995-06-26 | 1998-12-01 | 김광호 | 반도체 집적회로의 회로소자값 조정회로 |
| KR0149259B1 (ko) | 1995-06-30 | 1998-10-15 | 김광호 | 반도체 메모리 장치의 퓨즈 시그너쳐 회로 |
| KR100220555B1 (ko) * | 1996-10-30 | 1999-09-15 | 윤종용 | 디코딩 어드레스 페일을 방지하기 위한 리던던시 디코딩 회로 |
-
1998
- 1998-05-29 KR KR1019980019869A patent/KR100287541B1/ko not_active IP Right Cessation
-
1999
- 1999-05-20 US US09/315,695 patent/US6201432B1/en not_active Expired - Fee Related
- 1999-05-31 JP JP15173299A patent/JP3821992B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
| KR100864741B1 (ko) * | 2000-10-05 | 2008-10-22 | 텍사스 인스트루먼츠 인코포레이티드 | 저전원 전압에서 ｃｍｏｓ 처리와 호환가능한 퓨즈의상태를 검출하는 차동 전압 감지 회로 |
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| Publication number | Publication date |
|---|---|
| KR19990086743A (ko) | 1999-12-15 |
| JP3821992B2 (ja) | 2006-09-13 |
| US6201432B1 (en) | 2001-03-13 |
| KR100287541B1 (ko) | 2001-04-16 |
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