KR100375997B1 - 신뢰성이 향상되는 반도체 메모리 장치의 리페어 회로 - Google Patents

신뢰성이 향상되는 반도체 메모리 장치의 리페어 회로 Download PDF

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Abstract

신뢰성이 향상되는 반도체 메모리 장치의 리페어 회로가 공개된다. 본 발명의 리페어 회로는 메모리 셀 어레이 및 메모리 셀 어레이의 불량 메모리 셀을 대체하기 위한 리던던시 메모리 셀 어레이를 포함하는 반도체 메모리 장치의 리페어 회로로서, 적어도 두 개의 퓨즈부들 및 논리 수단을 구비한다. 퓨즈부들 각각은 소정의 리페어 어드레스에 응답하여, 전기적으로 활성하는 퓨즈이며, 논리 수단은 퓨즈부들의 출력 신호들을 논리적으로 연산하여 퓨즈의 활성여부를 나타내는 퓨즈 상태 신호로서 출력한다. 퓨즈부들 중 적어도 하나의 퓨즈부의 퓨즈가 활성화되면, 해당 리페어 어드레스에 대한 리페어는 이루어지는 것이다. 퓨즈는 전기적으로 단락 가능한 퓨즈이거나, 전기적으로 절단 가능한 퓨즈이다. 본 발명에 따른 반도체 메모리 장치의 리페어 회로에 의하여, 메모리 테스트 비용이 절감되고 리페어가 간단하면서도, 리페어 동작의 신뢰성이 향상된다.

Description

신뢰성이 향상되는 반도체 메모리 장치의 리페어 회로{Repair circuit in semiconductor device for improving reliability}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 불량 메모리 셀을 리던던시 메모리 셀로 대체하는 퓨즈를 포함하는 리페어 회로에 관한 것이다.
반도체 메모리 장치나 내장형 메모리 블록을 가지는 복합 반도체 메모리 장치 등은 통상적으로 노말(normal) 메모리 셀에 불량이 발생했을 때 이를 대체하기위하여 리던던시 회로를 구비하고 있다. 리던던시 회로는 일반적으로 불량 메모리 셀들을 대신하여 사용하기 위한 리던던시 메모리 셀들과 리던던시 메모리 셀들을 선택하기 위한 리페어 회로를 포함한다. 리페어 회로는 다수의 퓨즈들을 포함하여 구성된다. 이와 같이 불량 메모리 셀을 리페어하기 위해 사용되는 퓨즈들은 일반적으로 레이저로 절단이 가능한 퓨즈들로서 불량 메모리 셀들의 어드레스가 입력될 때 이들을 인식하여 불량 메모리 셀 대신에 리던던시 메모리 셀이 억세스되도록 한다. 따라서, 일반적으로 퓨즈들은 웨이퍼(wafer) 레벨에서의 메모리 테스트 후에 선별적으로 절단된다.
그런데, 레이저로 절단되는 퓨즈가 반도체 메모리 장치에 사용되는 경우, 퓨즈는 물리적으로 절단되므로 신뢰성은 높지만 퓨즈를 절단하기 위하여 별도의 레이저 장비를 사용해야 하므로 테스트 비용이 증가된다. 또한 반도체 메모리 장치가 웨이퍼 상태일 때 퓨즈를 절단해야 하므로, 웨이퍼 공정 단계 후, 즉 패키징 단계 등에서 불량 메모리 셀이 발생하면 이를 리페어하지 못하는 단점이 있다.
이와 같은 레이저로 절단 가능한 퓨즈의 단점을 보완하기 위하여, 전기적으로 활성화되는 퓨즈가 사용되기도 한다. 전기적 퓨즈는 퓨즈에 과다한 전류가 흐르거나, 과도한 전압이 인가되면, 단락(short)되거나 절단(open)되는 퓨즈이다. 그런데, 전기적 퓨즈는 완벽하게 절단되지 않거나 단락되지 않는 경우가 발생하여, 신뢰성이 저하되는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 상기 종래 기술의 문제점을 극복하기 위한 것으로, 전기적으로 활성하는 퓨즈를 사용하면서도 신뢰성이 높은 반도체 메모리 장치의 리페어 회로를 제공하는 것이다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 리페어 회로를 보여주는 회로도이다.
도 2는 본 발명의 다른 일 실시예에 따른 반도체 메모리 장치의 리페어 회로를 보여주는 회로도이다.
상기 기술적 과제를 이루기 위한 본 발명의 일면은 메모리 셀 어레이 및 상기 메모리 셀 어레이의 불량 메모리 셀을 대체하기 위한 리던던시 메모리 셀 어레이를 포함하는 반도체 메모리 장치에서, 상기 불량 메모리 셀을 상기 리던던시 메모리 셀 어레이로 대체시키기 위한 리페어 회로에 관한 것이다. 본 발명의 일면에 따른 반도체 메모리 장치의 리페어 회로는 소정의 리페어 어드레스에 응답하여, 소정의 공급전원을 소정의 공급단자에 제공하는 스위칭 트랜지스터; 상기 공급단자에 병렬로 연결되는 적어도 두개의 퓨즈부들; 상기 퓨즈부들의 출력 신호들을 논리적으로 연산하여 퓨즈 상태 신호로서 출력하는 논리 수단을 구비한다. 상기 퓨즈부 각각은 접지전압의 공급이 가능한 일측단자와 상기 공급단자의 전압의 공급이 가능한 타측단자를 가지는 접속 퓨즈로서, 상기 양단자 사이의 전압차에 의하여 전기적으로 접속 가능한 상기 접속 퓨즈; 입력신호들의 논리 상태에 대하여, 배타적 논리합 연산을 수행하는 배타적 논리합 수단; 소정의 제어신호에 응답하여, 상기 공급 단자의 전압을 상기 접속 퓨즈의 타측 단자로 전송하는 제1 트랜지스터; 및 상기 제어신호에 응답하여, 상기 접속 퓨즈의 일측단자 및 타측단자의 논리 상태를 상기 배타적 논리합 수단의 입력신호들로 각각 제공하는 제2 및 제3 트랜지스터를 포함한다.
상기 기술적 과제를 이루기 위한 본 발명의 다른 일면도 메모리 셀 어레이 및 상기 메모리 셀 어레이의 불량 메모리 셀을 대체하기 위한 리던던시 메모리 셀 어레이를 포함하는 반도체 메모리 장치에서, 상기 불량 메모리 셀을 상기 리던던시 메모리 셀 어레이로 대체시키기 위한 리페어 회로에 관한 것이다. 본 발명의 다른 일면에 따른 반도체 리페어 회로는 소정의 리페어 어드레스에 응답하여, 소정의 공급전원을 소정의 공급단자에 제공하는 스위칭 트랜지스터; 소정의 연결단자를 통하여 소정의 전압을 공급받고, 소정의 논리상태를 가지는 출력신호와 연결신호를 제공하는 적어도 두개의 퓨즈부들로서, n번째의 퓨즈부의 연결단자는 (n-1)번째의 퓨즈부로부터 제공되는 상기 연결신호에 접속되되, 1번째의 퓨즈부의 연결단자는 상기 공급단자에 접속되는 상기 적어도 두개의 퓨즈부들; 상기 퓨즈부들의 출력신호들을 논리적으로 연산하여 퓨즈 상태 신호로서 출력하는 논리 수단을 구비한다. 그리고, 상기 퓨즈부 각각은 접지전압의 공급이 가능한 일측단자와 상기 연결단자의 전압의 공급이 가능한 타측단자를 가지는 절단 퓨즈로서, 상기 양단자 사이의 전압차에 의하여 전기적으로 접속 가능한 상기 절단 퓨즈; 입력신호들의 논리 상태에 대하여, 배타적 논리합 연산을 수행하는 배타적 논리합 수단; 소정의 제어신호에 응답하여, 상기 연결 단자의 전압을 상기 절단 퓨즈의 타측 단자로 전송하는 제1 트랜지스터; 상기 제어신호에 응답하여, 상기 절단 퓨즈의 일측단자 및 타측단자의 논리 상태를 상기 배타적 논리합 수단의 입력신호들로 각각 제공하는 제2 및 제3 트랜지스터; 및 소정의 정상 동작 신호에 응답하여, 상기 절단 퓨즈의 일측 단자의 논리 상태를 상기 연결신호로 제공하는 제4 트랜지스터를 포함한다.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 그리고 본 명세서에서는 설명의 편의상 각 도면을 통하여 동일한 역할을 수행하는 신호는 동일한 참조 부호로 나타낸다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 리페어 회로를 보여주는 회로도이다. 이를 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치의 리페어 회로는 소정의 리페어 어드레스(R_ADDR)에 응답하여, 전기적으로 활성하는 다수의 접속 퓨즈들을 구비한다. 본 실시예에서의 접속 퓨즈들은 양단자 사이에 소정 이상의 전압차가 인가되면, 전기적으로 접속되는 퓨즈들이다. 리페어 어드레스란 불량이 발생한 메모리 셀에 해당하는 로우 어드레스 또는 칼럼 어드레스 또는 로우 어드레스와 칼럼 어드레스를 말한다. 만약 리페어가 로우 단위로 이루어진다면, 반도체 메모리 장치는 리던던시 로우의 수만큼 도 1과 같은 리페어 회로를 구비하는 것이 바람직하다.
도 1의 리페어 회로(10)는 피모스 트랜지스터(PM), 엔모스 트랜지스터로 구현되는 스위칭 트랜지스터(NM0), 4개의 퓨즈부(12a ~ 12d) 및 논리 수단(NAND)을 구비한다. 피모스 트랜지스터(PM)는 리페어 노드(N0)를 프리차아지(precharge)시키기 위한 트랜지스터로서, 프리차아지 신호(PRCH_TST)가 로우 레벨로 활성하면, 리페어 노드(N0)를 전원전압(VCC) 레벨로 프리차아지시킨다. 스위칭 트랜지스터(NM0)는 특정의 리페어 어드레스(R_ADDR)에 응답하여 턴온되어, 공급단자(NSUP)에 공급전원(VCC)을 제공한다.
4개의 퓨즈부(12a ~ 12d)는 상기 공급단자(NSUP)에 병렬로 연결되는데, 4개의 퓨즈부(12a ~ 12d)는 동일한 구성을 가진다. 따라서, 설명의 편의상, 동일한 요소에 대해서는 동일한 참조 번호 또는 참조 부호를 사용하고, 참조 번호 또는 참조 부호 뒤에 사용되는 첨자 a 내지 d를 통해 각 구성요소를 구분하는 것으로 한다. 첨자 a는 제1 퓨즈부(12a)를, 첨자 b는 제2 퓨즈부(12b)를, 첨자 c는 제3 퓨즈부(12c)를 그리고, 첨자 d는 제4 퓨즈부(12d)를 표시한다.
제1 퓨즈부(12a)는 접속 퓨즈(FSa), 엔모스 트랜지스터들(NM1a, NM2a, NM3a, NM4a) 및 배타적 논리합 수단(XORa)를 포함한다. 상기 접속 퓨즈(FSa)의 일측단자(N3a)는 접지전압(VSS)과 연결되며, 타측단자(N2a)에는 엔모스 트랜지스터(NM2a)를 통하여 상기 공급단자(NSUP)의 전압 공급이 가능하다. 상기 배타적 논리합 수단(XORa)은 입력신호들의 논리 상태에 대하여, 배타적 논리합 연산을 수행한다. 즉, 배타적 논리합 수단(XORa)은 불일치하는 입력에 대해서는 '1'을 출력하고, 일치하는 입력에 대해서는 '0'을 출력한다.엔모스 트랜지스터(NM2a)는 소정의 제어신호(HALF_V_FUSE)에 응답하여, 상기 공급 단자(NSUP)의 전압을 상기 접속 퓨즈(FSa)의 타측 단자(N2a)로 전송한다. 엔모스 트랜지스터(NM4a)와 엔모스 트랜지스터(NM3a)는 상기 제어신호(HALF_V_FUSE)에 응답하여, 상기 접속 퓨즈(FSa)의 일측단자(N3a) 및 타측단자(N2a)의 논리 상태를 상기 배타적 논리합 수단(XORa)의 입력신호들로 각각 제공한다.
계속하여, 상기 퓨즈부(12a)의 작용 효과가 기술된다. 접속 퓨즈(FSa)를 접속시키기 위해, 제1 노드(N1a)에 퓨즈 전압(V_FUSE)이 인가되고, 엔모스 트랜지스터(NM1a)의 게이트로 입력되는 퓨즈 전압 인가 신호(V_FUSE_ENa)가 활성화된다. 그러면, 제2 노드(N2a)가 퓨즈 전압(V_FUSE) 레벨을 가진다. 엔모스 트랜지스터들(NM2a~NM4a)은 상대적으로 큰 전압인 퓨즈 전압(V_FUSE)에 의한 다른 소자의 손상, 예를 들어 절연막이 파괴되는 것을 방지하기 위한 트랜지스터들로서, 각 게이트에 퓨즈 전압(V_FUSE)의 1/2에 해당하는 전압을 가지는 제어신호(HALF_V_FUSE)가 인가된다.
제2 노드(N2a)가 퓨즈 전압(V_FUSE) 레벨이 되면, 퓨즈(FSa)의 절연막이 파괴되고, 퓨즈(FSa)가 접속되어 양쪽 노드(N2a, N3a)의 전위차가 0이 된다. 이와 같이, 퓨즈(FSa)가 정상적으로 접속되면, 해당 리페어 어드레스(R_ADDR)에 대한 리페어가 이루어진다. 즉, 리페어 어드레스에 해당하는 어드레스가 입력되면, 원래 리페어 어드레스에 해당하던 메모리 셀이 아니라, 리던던시 메모리 셀 어레이에 있는 특정의 리던던시 메모리 셀이 억세스된다. 그리고, 배타적 논리합 수단(XORa)의 출력은 로우레벨(0)이 된다.
제2 퓨즈부(12b), 제3 퓨즈부(12c) 및 제4 퓨즈부(12d)의 구성 및 동작 또한 제1 퓨즈부(12a)와 동일하므로, 상세한 설명을 생략하기로 한다.
각 퓨즈부(12a~12d)의 배타적 논리합 수단(XORa~XORd)의 출력 신호는 부정 논리곱 게이트(NAND)로 입력된다. 그러므로, 부정 논리곱 게이트(NAND)는 4개의 입력신호를 부정 논리곱하여 하나의 출력신호를 발생하는 게이트이다.
각 퓨즈부(12a~12d)의 접속 퓨즈들(FSa~FSd) 중 어느 하나라도 정상적으로 접속되면, 부정 논리곱 게이트(NAND)로 입력되는 신호 중의 해당 신호가 0이 된다. 따라서, 부정 논리곱 게이트(NAND)의 출력인 퓨즈 상태 신호(F_ST)가 하이레벨(1)이 된다. 퓨즈 상태 신호(F_ST)가 '1'이 되면, 해당 리페어 어드레스에 대한 리페어는 정상적으로 이루어졌음을 의미한다. 퓨즈 상태 신호(F_ST)는 레지스터(미도시)에 저장될 수 있다.
전술한 바와 같이 전기적으로 접속 가능한 접속 퓨즈를 포함하는 퓨즈부를 다수 개 구비하여, 다수의 퓨즈들 중 적어도 하나의 접속 퓨즈가 활성화되면 리페어가 이루어지도록 함으로써, 리페어 회로의 신뢰성이 향상된다.
도 2는 본 발명의 다른 일 실시예에 따른 반도체 메모리 장치의 리페어 회로를 보여주는 회로도이다. 이를 참조하면, 본 발명의 다른 일 실시예에 따른 반도체 메모리 장치의 리페어 회로는 전술한 본 발명의 일 실시예에 따른 리페어 회로와 마찬가지로, 소정의 리페어 어드레스(R_ADDR)에 응답하여, 전기적으로 활성하는 다수의 퓨즈들을 구비한다. 다만, 본 실시예에서의 퓨즈들은 활성화시 전기적으로 절단되는 퓨즈들이다.
도 2의 리페어 회로(20)는 도 1의 리페어 회로와 마찬가지로, 피모스 트랜지스터(PM), 엔모스 트랜지스터(NM0), 4개의 퓨즈부(22a ~ 22d) 및 논리 수단(OR)을 구비한다. 다만, 4개의 퓨즈부(22a ~ 22d)에 포함되는 퓨즈들(FCa~FCd)이 전기적으로 절단되는 절단 퓨즈들이고, 논리 수단(OR)이 논리합 수단이며, 4개의 퓨즈부(22a ~ 22d)가 직렬로 연결된다는 점에 차이가 있다. 그러므로, 피모스 트랜지스터(PM), 엔모스 트랜지스터(NM0)의 동작에 대한 설명은 여기서 생략하기로 한다.상기 4개의 퓨즈부(22a ~ 22d)는 소정의 연결단자(NCONa, NCONb, NCONc, NCONd)를 통하여 소정의 전압을 공급받으며, 다음번 퓨즈부에 제공되는 연결신호(VCONa, VCONb, VCONc)를 제공한다. 퓨즈부(22a)의 연결단자(NCONa)는 공급단자(NSUP)에 접속되며, 상기 퓨즈부(22b, 22c, 22d)의 연결단자(NCONb, NCONc, NCONd)는 앞의 상기 퓨즈부(22a, 22b, 22c)로부터 제공되는 연결신호(VCONa, VCONb, VCONc)에 접속된다.
제1 퓨즈부(22a)는 절단 퓨즈(FCa), 엔모스 트랜지스터(NM1a, NM2a, NM3a, NM4a, NM5a, NM6a) 및 배타적 논리합 수단(XORa)를 포함한다. 상기 절단 퓨즈(FCa)의 일측단자(N3a)는 엔모스 트랜지스터(NM5a)를 통하여 접지전압(VSS)과 연결되며, 타측단자(N2a)에는 엔모스 트랜지스터(NM2a)를 통하여 상기 연결단자(NSUP)의 전압 공급이 가능하다. 상기 절단 퓨즈(FCa)는 양단자 사이의 전압차에 의하여 전기적으로 절단된다. 상기 배타적 논리합 수단(XORa)은 입력신호들의 논리 상태에 대하여, 배타적 논리합 연산을 수행한다.엔모스 트랜지스터(NM2a)는 소정의 제어신호(HALF_V_FUSE)에 응답하여, 상기 연결 단자(NCONa)의 전압을 상기 절단 퓨즈(FCa)의 타측 단자(N2a)로 전송한다. 엔모스 트랜지스터(NM4a)와 엔모스 트랜지스터(NM3a)는 상기 제어신호(HALF_V_FUSE)에 응답하여, 상기 접속 퓨즈(FSa)의 일측단자(N3a) 및 타측단자(N2a)의 논리 상태를 상기 배타적 논리합 수단(XORa)의 입력신호들로 각각 제공한다. 엔모스 트랜지스터(NM6a)는 소정의 정상 동작 신호(NORa)에 응답하여, 상기 절단 퓨즈(FCa)의 일측단자(N3a)의 전압을 연결신호(VCONa)로 제공한다.
계속하여, 상기 퓨즈부(22a)의 작용 효과가 기술된다. 절단 퓨즈(FCa)를 활성화하기 위해, 제1 노드(N1a)에 퓨즈 전압(V_FUSE)이 인가되고, 엔모스 트랜지스터(NM1a)의 게이트로 입력되는 퓨즈 전압 인가 신호(V_FUSE_ENa)가 활성화된다. 그러면, 제2 노드(N2a)가 퓨즈 전압(V_FUSE) 레벨을 가지고, 엔모스 트랜지스터(NM5a)는 "턴온"된다. 그리고, 퓨즈(FSa)의 일측 단자에는 접지 전압(GND)이 인가된다. 엔모스 트랜지스터들(NM2a~NM4a)은 도 1의 엔모스 트랜지스터들(NM2a~NM4a)과 마찬가지로, 고전압인 퓨즈 전압(V_FUSE)에 의한 다른 소자의 손상을 방지하기 위한 트랜지스터들이다.
제2 노드(N2a)가 퓨즈 전압(V_FUSE) 레벨이 되면, 절단 퓨즈(FCa)의 도전 부분이 파괴되어, 절단 퓨즈(FCa)는 절단된다. 따라서, 절단 퓨즈(FCa)의 한 쪽 노드(N2a)는 하이레벨이 되고, 다른 한 쪽 노드(N3a)는 로우레벨이 된다. 이와 같이, 절단 퓨즈(FCa)가 정상적으로 절단되면, 해당 리페어 어드레스(R_ADDR)에 대한 리페어가 이루어지며, 배타적 논리합(XORa)의 출력은 하이레벨이 된다.
제2 퓨즈부(22b), 제3 퓨즈부(22c) 및 제4 퓨즈부(22d)의 구성 및 동작 또한 제1 퓨즈부(22a)와 거의 동일하므로, 상세한 설명을 생략하기로 한다.
도 2의 실시예에서, 퓨즈들(FCa, FCb, FCc, FCd)을 절단 동작 즉, 퓨즈 전압 인가 신호(V_FUSE_ENa, V_FUSE_ENb, V_FUSE_ENc, V_FUSE_ENd)가 "하이레벨"이고, 정상 동작 신호(NORa, NORb, NORc, NORd)가 "로우레벨"인 경우에는, 각 퓨즈들(FCa, FCb, FCc, FCd)은 병렬로 연결되어 절단이 용이하다. 그러나, 퓨즈들(FCa, FCb, FCc, FCd)을 절단 동작이 아닌 경우 즉, 퓨즈 전압 인가 신호(V_FUSE_ENa, V_FUSE_ENb, V_FUSE_ENc, V_FUSE_ENd)가 "로우레벨"이고, 정상 동작 신호(NORa, NORb, NORc, NORd)가 "하이레벨"인 경우에는, 각 퓨즈들(FCa,FCb, FCc, FCd)은 직렬로 연결된다.
각 퓨즈부(22a~22d)의 배타적 논리합 수단(XORa~XORd)의 출력 신호는 논리합 수단(OR)로 입력된다. 그러므로, 논리합 수단(OR)는 4개의 입력신호를 논리합하여 하나의 출력신호를 발생하는 게이트이다.
각 퓨즈부(22a~22d)의 퓨즈들(FCa~FCd) 중 어느 하나라도 정상적으로 활성화되면, 논리합 수단(OR)로 입력되는 신호 중 해당 신호가 1이 된다. 따라서, 논리합 수단(OR)의 출력인 퓨즈 상태 신호(F_ST)가 하이레벨(1)이 된다. 퓨즈 상태 신호(F_ST)가 '1'이 되면, 해당 리페어 어드레스에 대한 리페어는 정상적으로 이루어졌음을 의미한다. 퓨즈 상태 신호(F_ST)는 레지스터(미도시)에 저장될 수 있다.
전술한 본 발명의 실시예에서는 동일한 리페어 어드레스에 응답하는 퓨즈부의 수가 4개인 구성을 가진다. 그러나, 원하는 신뢰성을 얻기 위하여 동일한 리페어 어드레스에 응답하는 퓨즈부의 수는 가변될 수 있다. 퓨즈부의 수는 반도체 메모리 장치의 종류, 제조공정 등 여러 가지 요인에 의해 결정 가능하다.
본 발명에 따른 리페어 회로에 의하여, 리페어 회로의 신뢰성이 향상되는 것은 자명하다. 단일 퓨즈가 제대로 활성화되는 확률을 K라 하면, 본 발명에 따른 리페어 회로가 제대로 동작할 확률은 퓨즈부의 개수를 M이라 할 때, (1-(1-K)M)으로 나타낼 수 있다. 예를 들어, 퓨즈부의 수가 4개이고, 단일 퓨즈가 제대로 활성화되는 확률을 90%라고 하면, 본 발명의 리페어 회로가 정상적으로 동작할 확률은 99.99%이다. 따라서, 리페어 회로의 신뢰성이 현저히 향상된다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 따른 반도체 메모리 장치의 리페어 회로에 의하면, 전기적으로 절단 또는 접속되는 퓨즈를 사용함으로써, 테스트 비용이 절감되고 리페어가 간단하면서도, 리페어 동작의 신뢰성이 향상된다. 따라서, 반도체 메모리 장치의 리페어 효율이 증대되어 궁극적으로 반도체 메모리 장치의 전체 수율이 향상될 수 있다.

Claims (4)

  1. 메모리 셀 어레이 및 상기 메모리 셀 어레이의 불량 메모리 셀을 대체하기 위한 리던던시 메모리 셀 어레이를 포함하는 반도체 메모리 장치에서, 상기 불량 메모리 셀을 상기 리던던시 메모리 셀 어레이로 대체시키기 위한 리페어 회로에 있어서,
    소정의 리페어 어드레스에 응답하여, 소정의 공급전원을 소정의 공급단자에 제공하는 스위칭 트랜지스터;
    상기 공급단자에 병렬로 연결되는 적어도 두개의 퓨즈부들;
    상기 퓨즈부들의 출력 신호들을 논리적으로 연산하여 퓨즈 상태 신호로서 출력하는 논리 수단을 구비하며,
    상기 퓨즈부 각각은
    접지전압의 공급이 가능한 일측단자와 상기 공급단자의 전압의 공급이 가능한 타측단자를 가지는 접속 퓨즈로서, 상기 양단자 사이의 전압차에 의하여 전기적으로 접속 가능한 상기 접속 퓨즈;
    입력신호들의 논리 상태에 대하여, 배타적 논리합 연산을 수행하는 배타적 논리합 수단;
    소정의 제어신호에 응답하여, 상기 공급 단자의 전압을 상기 접속 퓨즈의 타측 단자로 전송하는 제1 트랜지스터; 및
    상기 제어신호에 응답하여, 상기 접속 퓨즈의 일측단자 및 타측단자의 논리 상태를 상기 배타적 논리합 수단의 입력신호들로 각각 제공하는 제2 및 제3 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리페어 회로.
  2. 메모리 셀 어레이 및 상기 메모리 셀 어레이의 불량 메모리 셀을 대체하기 위한 리던던시 메모리 셀 어레이를 포함하는 반도체 메모리 장치에서, 상기 불량 메모리 셀을 상기 리던던시 메모리 셀 어레이로 대체시키기 위한 리페어 회로에 있어서,
    소정의 리페어 어드레스에 응답하여, 소정의 공급전원을 소정의 공급단자에 제공하는 스위칭 트랜지스터;
    소정의 연결단자를 통하여 소정의 전압을 공급받고, 소정의 논리상태를 가지는 출력신호와 연결신호를 제공하는 적어도 두개의 퓨즈부들로서, n번째의 퓨즈부의 연결단자는 (n-1)번째의 퓨즈부로부터 제공되는 상기 연결신호에 접속되되, 1번째의 퓨즈부의 연결단자는 상기 공급단자에 접속되는 상기 적어도 두개의 퓨즈부들;
    상기 퓨즈부들의 출력신호들을 논리적으로 연산하여 퓨즈 상태 신호로서 출력하는 논리 수단을 구비하며,
    상기 퓨즈부 각각은
    접지전압의 공급이 가능한 일측단자와 상기 연결단자의 전압의 공급이 가능한 타측단자를 가지는 절단 퓨즈로서, 상기 양단자 사이의 전압차에 의하여 전기적으로 접속 가능한 상기 절단 퓨즈;
    입력신호들의 논리 상태에 대하여, 배타적 논리합 연산을 수행하는 배타적 논리합 수단;
    소정의 제어신호에 응답하여, 상기 연결 단자의 전압을 상기 절단 퓨즈의 타측 단자로 전송하는 제1 트랜지스터;
    상기 제어신호에 응답하여, 상기 절단 퓨즈의 일측단자 및 타측단자의 논리 상태를 상기 배타적 논리합 수단의 입력신호들로 각각 제공하는 제2 및 제3 트랜지스터; 및
    소정의 정상 동작 신호에 응답하여, 상기 절단 퓨즈의 일측 단자의 논리 상태를 상기 연결신호로 제공하는 제4 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리페어 회로.
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* Cited by examiner, † Cited by third party
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960043127A (ko) * 1995-05-25 1996-12-23 김광호 반도체 메모리 장치의 퓨즈소자 회로
JPH11154398A (ja) * 1997-11-20 1999-06-08 Oki Electric Ind Co Ltd 半導体記憶装置
KR19990069608A (ko) * 1998-02-11 1999-09-06 구본준 반도체 메모리의 퓨즈 리페어회로
KR19990086743A (ko) * 1998-05-29 1999-12-15 윤종용 반도체 메모리 장치의 리던던시 디코더 인에이블회로

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960043127A (ko) * 1995-05-25 1996-12-23 김광호 반도체 메모리 장치의 퓨즈소자 회로
KR0157344B1 (ko) * 1995-05-25 1998-12-01 김광호 반도체 메모리 장치의 퓨즈소자 회로
JPH11154398A (ja) * 1997-11-20 1999-06-08 Oki Electric Ind Co Ltd 半導体記憶装置
KR19990069608A (ko) * 1998-02-11 1999-09-06 구본준 반도체 메모리의 퓨즈 리페어회로
KR19990086743A (ko) * 1998-05-29 1999-12-15 윤종용 반도체 메모리 장치의 리던던시 디코더 인에이블회로

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101153796B1 (ko) 2009-12-24 2012-06-14 에스케이하이닉스 주식회사 반도체 장치의 리페어 회로
US8514641B2 (en) 2009-12-24 2013-08-20 SK Hynix Inc. Repair circuit and repair method of semiconductor apparatus

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