KR20010105688A - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

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Abstract

여분의 리페어 메모리셀부를 구비하여 리페어 메모리셀부가 불량일 때 리페어 기능을 수행하여 수율을 향상시키기에 용이한 반도체 메모리 장치를 제공하는데 그 목적이 있다. 이와 같은 목적을 달성하기 위한 반도체 메모리 장치는 복수개의 셀을 구비한 메모리셀부, 상기 메모리셀부에 불량 셀이 발생했을 경우 이를 리페어 하기 위한 리페어 메모리셀부, 상기 리페어 메모리셀부에 불량이 생겼을 경우 이를 대체하기 위한 여분의 리페어 메모리셀부, 현재 어드레스 기억부와 불량 어드레스 기억부의 어드레스를 비교하는 어드레스 비교부, 상기 리페어 메모리셀부의 고장 여부에 따라서 로우신호나 하이신호를 출력하는 리페어 메모리셀 선택부, 상기 어드레스 비교부와 상기 리페어 메모리셀 선택부의 신호에 따라서 상기 리페어 메모리셀부와 상기 여분의 리페어 메모리셀부 중 하나를 택일하는 제 1 논리연산부, 상기 메모리셀부의 어드레스를 디코딩하기 위한 어드레스 디코딩부, 상기 어드레스 디코딩부와 상기 제 1 논리연산부의 신호에 따라 상기 메모리셀부의 임의의 셀을 선택하기 위한 제 2 논리연산부를 포함하여 구성됨을 특징으로 한다.

Description

반도체 메모리 장치{A SEMICONDUCTOR MEMORY SYSTEM}
본 발명은 반도체 장치에 대한 것으로, 특히 리페어 메모리셀이 불량일 때 리페어 기능을 수행하도록 여분의 리페어 메모리셀을 구비한 반도체 메모리 장치에 관한 것이다.
첨부 도면을 참조하여 종래 반도체 메모리 장치에 대하여 설명하면 다음과같다.
도 1은 종래 반도체 메모리 장치를 나타낸 구성도이다.
종래 반도체 메모리 장치는 도 1에 도시한 바와 같이 데이터를 저장하고 소거하기 위한 복수개의 셀어레이로 구성된 메모리셀부(11)가 있고, 상기 메모리셀부(11)에 불량이 발생했을 때 이를 대체하기 위한 리페어 메모리셀부(12)가 있다.
그리고 현재 억세스 하려는 어드레스가 저장되어 있는 현재 어드레스 기억부(13)가 있고, 상기 메모리셀부(11)에 불량 어드레스가 발생되었을 때 이를 기억하고 있는 불량 어드레스 기억부(13)가 있다.
그리고 현재 어드레스 기억부(13)와 불량 어드레스 기억부(14)에서 기억하고 있는 어드레스를 비교하는 어드레스 비교부(14)가 있다.
그리고 메모리셀부(11)의 임의의 셀 어레이를 선택하기 위한 어드레스 디코딩부(16)가 있고, 상기 어드레스 비교부(15)의 출력신호와 어드레스 디코딩부(16)의 디코딩신호를 받아 연산하는 제 1 논리연산부(18)와, 상기 제 1 논리연산부(18)의 출력신호를 받아서 상기 메모리셀부(11)의 셀 데이터를 제 1 센싱앰프(S/A1)에 전달하기 위한 스위칭 트랜지스터부(19)와, 상기 스위칭 트랜지스터부(19)의 스위칭 동작에 따라 상기 메모리셀부(11)의 셀 데이터를 센싱하기 위한 제 1 센싱앰프(S/A1)가 있다.
그리고 상기 어드레스 비교부(15)의 데이터를 논리 연산하기 위해 제 1, 제 2 인버터가 직렬연결된 제 2 논리연산부(17)가 있으며, 상기 제 2 논리연산부(17)의 제 1 인버터의 신호를 받아 스위칭 동작하여 리페어 메모리셀부(12)의 셀을 선택하기 위한 스위칭 트랜지스터(Ts)가 있다. 그리고 스위칭 트랜지스터(Ts)를 통해서 리페어 메모리셀부(12)의 셀 데이터를 센싱하기 위한 제 2 센싱앰프(S/A2)가 있다.
상기에서 어드레스 비교부(15)는 익스클루시브 노아(Exclusive Nor)로 구성되었고, 제 1 논리연산부(18)는 낸드게이트와 인버터가 직렬연결된 연산부가 복수개 구비되어 있다.
그리고 제 2 논리연산부(17)는 제 1, 제 2 인버터(I1,I2)가 직렬연결되어 있고, 스위칭 트랜지스터부(19)는 복수개의 앤모스 트랜지스터로 구성되었다.
상기와 같은 구성을 갖는 반도체 메모리 장치를 이용하여 메모리셀부의 셀에 불량이 발생되었을 경우 이를 리페어 하기 위한 동작에 대하여 설명하면 다음과 같다.
먼저, 현재 어드레스 기억부(13)와 불량 어드레스 기억부(14)에 기억된 어드레스를 어드레스 비교부(15)를 통해 비교한다.
이때 비교결과 같으면 노드C는 로우신호를 출력하고, 이에 따라 노드A에는 하이신호가 걸리고 노드B에는 로우 신호가 걸린다.
따라서 제 1 논리연산부(18)의 낸드게이트와 인버터를 통해서 모두 로우신호가 출력되어 스위칭 트랜지스터부(19)의 앤모스 트랜지스터들은 모두 턴오프되고, 스위칭 트랜지스터(Ts)는 턴온되어 리페어 메모리셀부(12)의 셀이 억세스된다.
상기와 같은 종래 반도체 메모리 장치는 다음과 같은 문제가 있다.
리페어 메모리셀부가 불량일 경우에는 불량 어드레스 기억부와 어드레스 비교부를 쓸 수 없게 되고 이에 따라서 리페어 동작을 할 수 없으므로, 불량이 발생된 칩을 사용하지 못하게 되어 수율이 떨어지는 문제가 있다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 특히, 여분의 리페어 메모리셀부를 구비하여 리페어 메모리셀부가 불량일 때 리페어 기능을 수행하여 수율을 향상시키기에 용이한 반도체 메모리 장치를 제공하는데 그 목적이 있다.
도 1은 종래 반도체 메모리 장치를 나타낸 구성도
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 구성도
도면의 주요 부분에 대한 부호의 설명
100 : 메모리셀부 101 : 리페어 메모리셀부
102 : 여분의 리페어 메모리셀부 103 : 현재 어드레스 액세스부
104 : 불량 어드레스 기억부 105 : 어드레스 비교부
106 : 리페어 메모리셀 선택부 107 : 어드레스 디코딩부
108 : 제 1 논리연산부 109 : 제 1 스위칭 트랜지스터부
110 : 제 2 논리연산부 111 : 제 2 스위칭 트랜지스터부
상기와 같은 목적을 달성하기 위한 본 발명 반도체 메모리 장치는 복수개의 셀을 구비한 메모리셀부, 상기 메모리셀부에 불량 셀이 발생했을 경우 이를 리페어 하기 위한 리페어 메모리셀부, 상기 리페어 메모리셀부에 불량이 생겼을 경우 이를 대체하기 위한 여분의 리페어 메모리셀부, 현재 어드레스 기억부와 불량 어드레스 기억부의 어드레스를 비교하는 어드레스 비교부, 상기 리페어 메모리셀부의 고장 여부에 따라서 로우신호나 하이신호를 출력하는 리페어 메모리셀 선택부, 상기 어드레스 비교부와 상기 리페어 메모리셀 선택부의 신호에 따라서 상기 리페어 메모리셀부와 상기 여분의 리페어 메모리셀부 중 하나를 택일하는 제 1 논리연산부, 상기 메모리셀부의 어드레스를 디코딩하기 위한 어드레스 디코딩부, 상기 어드레스 디코딩부와 상기 제 1 논리연산부의 신호에 따라 상기 메모리셀부의 임의의 셀을 선택하기 위한 제 2 논리연산부를 포함하여 구성됨을 특징으로 한다.
첨부 도면을 참조하여 본 발명 반도체 메모리 장치에 대하여 설명하면 다음과 같다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 구성도이다.
본 발명의 실시예에 따른 반도체 메모리 장치는 도 2에 도시한 바와 같이 데이터를 저장하고 소거하기 위한 복수개의 셀어레이로 구성된 메모리셀부(100)가 있고, 상기 메모리셀부(100)에 불량이 발생했을 때 이를 대체하기 위한 리페어 메모리셀부(101)가 있으며, 상기 리페어 메모리셀부(101)에 불량이 발생했을 때 리페어 메모리셀부(101)를 대신해서 리페어 동작을 하기 위한 여분의 리페어 메모리셀부(102)가 있다.
그리고 상기와 같은 3개의 메모리셀부를 구동하기 위해서 도 2와 같이 현재 억세스 하려는 어드레스가 저장되어 있는 현재 어드레스 기억부(103)가 있고, 상기 메모리셀부(100)에 불량 어드레스가 발생되었을 때 이를 기억하고 있는 불량 어드레스 기억부(104)가 있다.
그리고 현재 어드레스 기억부(103)와 불량 어드레스 기억부(104)에서 기억하고 있는 어드레스를 비교하는 어드레스 비교부(105)가 있다.
그리고 메모리셀부(100)의 임의의 셀 어레이를 선택하기 위한 어드레스 디코딩부(107)가 있고, 상기 어드레스 비교부(105)의 출력신호와 어드레스 디코딩부(107)의 디코딩신호를 받아 연산하는 제 1 논리연산부(108)와, 상기 제 1 논리연산부(108)의 출력신호를 받아서 상기 메모리셀부(100)의 셀 데이터를 제 1 센싱앰프(S/A1)에 전달하기 위한 제 1 스위칭 트랜지스터부(109)와, 상기 제 1 스위칭 트랜지스터부(109)의 스위칭 동작에 따라 상기 메모리셀부(100)의 셀 데이터를 센싱하기 위한 제 1 센싱앰프(S/A1)가 있다.
그리고 리셋신호에 따라서 상기 리페어 메모리셀부(101)와 상기 여분의 리페어 메모리셀부(102) 중 하나를 택일하기 위한 제어신호를 출력하는 리페어 메모리셀 선택부(106)가 있고, 상기 리페어 메모리셀 선택부(106)의 제어신호와 상기 어드레스 비교부(105)의 출력신호를 연산하여 상기 리페어 메모리셀부(101)와 상기 여분의 리페어 메모리셀부(102) 중 하나를 택일하는 제 2 논리연산부(110)와, 상기 제 2 논리연산부(110)의 연산 결과에 따라 스위칭하는 제 2 스위칭 트랜지스터부(111)와, 상기 제 2 스위칭 트랜지스터부(111)의 스위칭 동작에 따라서 상기 리페어 메모리셀부(101)나 상기 여분의 리페어 메모리셀부(102)의 셀 데이터를 센싱하는 제 2 센싱앰프(S/A2)가 구성되어 있다.
상기 각 구성요소의 상세 구성에 대하여 설명하면 다음과 같다.
먼저, 어드레스 비교부(105)는 익스클루시브 노아(Exclusive Nor)로 구성되었다.
그리고 리페어 메모리셀 선택부(106)는 리셋신호에 따라 구동전압(VDD)을 G노드에 전달하는 피모스 트랜지스터(TP)와, 상기 G노드의 신호를 래치하는 제 1, 제 2 인버터(I1,I2)와, 상기 G노드의 인버팅 신호를 지연시키기 위해 직렬연결된 제 3, 제 4 인버터(I3,I4)로 구성되었다.
그리고 제 2 논리연산부(110)는 어드레스 비교부(105)의 출력신호를 반전하는 제 5 인버터(I5)와, 상기 제 5 인버터(I5) 신호를 반전하는 제 6 인버터(I6)와,상기 제 5 인버터(I5)의 신호를 반전하는 제 7 인버터(I7)의 신호와 리페어 메모리셀 선택부(106)의 출력신호를 논리합한 후 반전하여 제 2 스위칭 트랜지스터부(111)의 제 2 스위칭 트랜지스터(Ts2)에 출력하는 노아게이트(NOR)와, 상기 제 5 인버터(I5)의 반전신호와 리페어 메모리셀 선택부(106)의 출력신호를 논리곱한 후 반전하는 낸드게이트(NA)와, 상기 낸드게이트(NA)의 신호를 반전하여 제 2 스위칭 트랜지스터부(111)의 제 1 스위칭 트랜지스터(Ts1)에 출력하는 제 8 인버터(I8)로 구성되었다.
그리고 제 1 논리연산부(108)는 직렬연결된 낸드게이트와 인버터가 복수개(M개) 구성되어 있는데, 낸드게이트의 한 입력단은 어드레스 디코딩부(107)의 신호를 받고, 다른 입력단은 제 2 논리연산부(110)의 제 6 인버터(I6) 신호를 받는다.
그리고 제 1 스위칭 트랜지스터부(109)는 제 1 센싱앰프(S/A1)와 메모리셀부(100)의 각 비트라인사이에 복수개(M개)의 앤모스 트랜지스터가 연결되어 있고, 제 1 논리연산부(108)의 각 인버터의 신호를 입력받아서 동작한다.
그리고 제 2 스위칭 트랜지스터부(111)는 제 1, 제 2 스위칭 트랜지스터(Ts1,Ts2)로 구성되었는데, 각 Ts1, Ts2는 제 2 논리연산부(110)의 신호를 각각 받으며 리페어 메모리셀부(101)와 여분의 리페어 메모리셀부(102) 및 제 2 센싱앰프(S/A2) 사이에 구성되었다.
상기와 같은 구성을 갖는 본 발명 반도체 메모리 장치의 동작에 대하여 설명하면 다음과 같다.
메모리셀부(100)의 셀에 불량이 발생했을 때 이를 대체하기 위해 여분의 메모리 셀이 필요하다. 그러나 이와 같은 여분의 메모리셀에도 불량이 생길 경우에는 종래에는 리페어할 수가 없었으나, 본발명에서는 리페어 메모리셀부에 불량이 날 것을 대비하여 여분의 리페어 메모리셀부를 더 구비하였다.
먼저, 메모리셀부(100)의 임의의 셀에 불량이 발생하여 리페어 메모리셀부(101)로 대체해야 하는 경우에 대하여 설명하면 다음과 같다.
현재 어드레스 기억부(103)에 불량난 셀을 억세스하라는 현재 어드레스가 들어오면, 어드레스 비교부(105)에서 현재 어드레스와 불량 어드레스 기억부(104)에 미리 기억시켜 놓은 불량 어드레스를 비교한다.
비교결과 두 어드레스가 일치하면 어드레스 비교부(105)의 익스클루시브 노아를 통해 노드C에 로우신호(Low:'L')가 출력되고, 노드A에는 하이신호(High:'H')가 걸린다.
이때 리페어 메모리셀 선택부(106)의 퓨즈는 연결되어 노드G에 로우신호(L)가 걸리고, 노드D에는 하이신호(H)가 걸린다.
따라서 낸드게이트(NA)와 제 8 인버터(I8)을 통해서 노드E에는 하이신호가 인가되어 제 1 스위칭 트랜지스터(Ts1)가 턴온되어 리페어 메모리셀부(101)에 연결된 셀이 억세스된다.
그리고 이때 노드F는 로우신호를 출력하여 제 2 스위칭 트랜지스터(Ts2)가 턴오프된다.
그리고 노드B는 로우신호를 출력하므로 제 1 논리연산부(108)의 낸드게이트는 모두 하이신호를 출력하고, 이 하이신호는 각 인버터를 통해 반전되어 로우신호를 출력하게 된다. 이에 따라서 제 1 스위칭 트랜지스터부(109)의 각 스위칭 트랜지스터는 모두 턴오프된다.
다음에 상기 리페어 메모리셀부(101)가 불량인 경우에는 리페어 메모리셀 선택부(106)의 퓨즈를 컷트하면, 리셋신호(reset) 후에 제 1, 제 2 인버터로 구성된 래치1부가 이전과 반대가 되어 노드D에는 로우신호가 출력된다.
그리고 낸드게이트와 제 8 인버터를 통해서 노드E에는 로우신호가 출력되어 제 1 스위칭 트랜지스터가 턴오프된다.
그리고 노아게이트를 통해서 노드F에는 하이신호가 출력되고, 이에 따라서 제 2 스위칭 트랜지스터가 턴온되어 여분의 리페어 메모리셀부(102)의 셀이 억세스된다.
상기와 같은 본 발명 반도체 메모리 장치는 다음과 같은 효과가 있다.
메모리셀부에 불량 셀이 발생했을 때 이를 리페어하기 위한 리페어 메모리셀부가 고장나도 여분의 리페어 메모리셀부를 별도로 더 구비하여 리페어 기능을 수행하므로 칩의 수율을 높일 수 있다.

Claims (5)

  1. 복수개의 셀을 구비한 메모리셀부,
    상기 메모리셀부에 불량 셀이 발생했을 경우 이를 리페어 하기 위한 리페어 메모리셀부,
    상기 리페어 메모리셀부에 불량이 생겼을 경우 이를 대체하기 위한 여분의 리페어 메모리셀부,
    현재 어드레스 기억부와 불량 어드레스 기억부의 어드레스를 비교하는 어드레스 비교부,
    상기 리페어 메모리셀부의 고장 여부에 따라서 로우신호나 하이신호를 출력하는 리페어 메모리셀 선택부,
    상기 어드레스 비교부와 상기 리페어 메모리셀 선택부의 신호에 따라서 상기 리페어 메모리셀부와 상기 여분의 리페어 메모리셀부 중 하나를 택일하는 제 1 논리연산부,
    상기 메모리셀부의 어드레스를 디코딩하기 위한 어드레스 디코딩부,
    상기 어드레스 디코딩부와 상기 제 1 논리연산부의 신호에 따라 상기 메모리셀부의 임의의 셀을 선택하기 위한 제 2 논리연산부를 포함하여 구성됨을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 어드레스 비교부는 익스클루시브 노아 게이트로 구성되었음을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항에 있어서, 상기 리페어 메모리셀 선택부는 제 1 노드에 로우신호를 전달하기 위한 퓨즈와, 상기 제 1 노드에 구동전압을 전달하기 위한 피모스 트랜지스터와, 상기 제 1 노드의 전압을 래치하기 위해 제 1, 제 2 인버터로 구성된 래치부와, 상기 래치부의 신호를 지연시키기 위해 직렬연결된 제 3, 제 4 인버터로 구성된 지연부로 구성됨을 특징으로 하는 반도체 메모리 장치.
  4. 제 1 항에 있어서, 상기 제 1 논리연산부는 상기 어드레스 비교부의 신호를 반전하는 제 5 인버터와, 상기 제 5 인버터의 신호를 반전하는 제 6, 제 7 인버터와, 상기 리페어 메모리셀 선택부의 출력신호와 상기 제 5 인버터의 신호를 논리곱한후 반전하는 낸드게이트와, 상기 낸드게이트의 출력값을 반전하여 상기 리페어 메모리셀부의 스위칭부에 전달하는 제 8 인버터와, 상기 리페어 메모리셀 선택부의 출력신호와 상기 제 7 인버터의 신호를 논리합한 후 반전하는 노아게이트로 구성됨을 특징으로 하는 반도체 메모리 장치.
  5. 제 1 항에 있어서, 상기 제 2 논리연산부는 상기 제 6 인버터와 상기 어드레스 디코딩부의 신호를 각각 인가받는 복수개의 낸드게이트들과, 상기 각 낸드게이트들의 출력값을 반전하는 복수개의 인버터들로 구성됨을 특징으로 하는 반도체 메모리 장치.
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* Cited by examiner, † Cited by third party
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KR100677856B1 (ko) * 2005-07-13 2007-02-05 조병우 오프셋인쇄 잉크의 인쇄 적성 부여 및 유지 장치와 이를이용한 유지 방법
KR100733045B1 (ko) * 2007-01-25 2007-06-28 (주) 이니투스 알에프아이디 태그와 디스플레이 가능한 전자방문증 및이를 이용한 방문자 관리시스템
KR101068908B1 (ko) * 2008-11-14 2011-09-30 삼성전기주식회사 스크린 인쇄장치

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