JPH11353896A - 半導体メモリチップにおける冗長的評価のための装置 - Google Patents
半導体メモリチップにおける冗長的評価のための装置Info
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- JPH11353896A JPH11353896A JP11131693A JP13169399A JPH11353896A JP H11353896 A JPH11353896 A JP H11353896A JP 11131693 A JP11131693 A JP 11131693A JP 13169399 A JP13169399 A JP 13169399A JP H11353896 A JPH11353896 A JP H11353896A
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- redundant
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- G11C29/808—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a flexible replacement scheme
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Semiconductor Memories (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 半導体チップにおける冗長的評価のための装
置を提供して、エラーを発生したメモリセルと冗長メモ
リセルとの対応付けを簡単化し、冗長的プログラミング
を容易にすることである。 【解決手段】 メモリは不揮発性メモリであり、この不
揮発性メモリと第１のデコーダの間にラッチ回路が、ま
たこの不揮発性メモリと第２のデコーダとの間にラッチ
回路が設けられている。
置を提供して、エラーを発生したメモリセルと冗長メモ
リセルとの対応付けを簡単化し、冗長的プログラミング
を容易にすることである。 【解決手段】 メモリは不揮発性メモリであり、この不
揮発性メモリと第１のデコーダの間にラッチ回路が、ま
たこの不揮発性メモリと第２のデコーダとの間にラッチ
回路が設けられている。
Description
【０００１】
【発明の属する技術分野】本発明は、マトリクス状にメ
モリ領域内に配置されているメモリセルと、冗長メモリ
セルとを有しており、メモリ領域は第１のデコーダおよ
び第２のデコーダを介して駆動可能であり、冗長メモリ
セルはメモリ領域のメモリセルにエラーが発生した場合
にこのセルの機能を引き継ぐものであり、その際に冗長
メモリセルとエラーを発生したメモリセルとの対応関係
がメモリ内に記憶されている、半導体メモリチップにお
ける冗長的評価のための装置に関する。
モリ領域内に配置されているメモリセルと、冗長メモリ
セルとを有しており、メモリ領域は第１のデコーダおよ
び第２のデコーダを介して駆動可能であり、冗長メモリ
セルはメモリ領域のメモリセルにエラーが発生した場合
にこのセルの機能を引き継ぐものであり、その際に冗長
メモリセルとエラーを発生したメモリセルとの対応関係
がメモリ内に記憶されている、半導体メモリチップにお
ける冗長的評価のための装置に関する。
【０００２】
【従来の技術】半導体メモリチップは周知の冗長的な予
備メモリセルを有しており、このメモリセルは半導体メ
モリチップのテストの際にエラーを発生したことが確認
された場合、メモリ領域のメモリセルに置換される。例
えばテストの際に、エラーを発生したメモリセルがワー
ド線内で確認された場合、このワード線の全てのメモリ
セルの機能が冗長メモリセルによって置換される。この
ワード線のメモリセルを駆動するに際して冗長ワード線
への切換を行うためには、置換されるワード線のアドレ
スを記憶しなくてはならない。こうした記憶にはラッチ
回路（バッファメモリ）およびフューズが利用される。
ラッチ回路はどのラインを冗長ラインによって置換すべ
きかを一時的に記憶するが、この情報は半導体メモリチ
ップがスイッチオフされると失われてしまう。したがっ
て冗長メモリセルまたはメモリラインと、エラーを発生
したメモリセルまたはワード線およびビット線との対応
関係に関する情報は持続的にフューズ内に格納される。
備メモリセルを有しており、このメモリセルは半導体メ
モリチップのテストの際にエラーを発生したことが確認
された場合、メモリ領域のメモリセルに置換される。例
えばテストの際に、エラーを発生したメモリセルがワー
ド線内で確認された場合、このワード線の全てのメモリ
セルの機能が冗長メモリセルによって置換される。この
ワード線のメモリセルを駆動するに際して冗長ワード線
への切換を行うためには、置換されるワード線のアドレ
スを記憶しなくてはならない。こうした記憶にはラッチ
回路（バッファメモリ）およびフューズが利用される。
ラッチ回路はどのラインを冗長ラインによって置換すべ
きかを一時的に記憶するが、この情報は半導体メモリチ
ップがスイッチオフされると失われてしまう。したがっ
て冗長メモリセルまたはメモリラインと、エラーを発生
したメモリセルまたはワード線およびビット線との対応
関係に関する情報は持続的にフューズ内に格納される。
【０００３】このフューズは半導体メモリチップ上にメ
モリ領域のメモリセルおよび冗長メモリセルとともに集
積され、半導体メモリチップのテストの際にレーザビー
ムまたは電流パルスまたは他の手段を用いて切り離され
る。その結果“閉じた”フューズにより、冗長メモリセ
ルまたはメモリラインと、エラーを発生したメモリセル
またはメモリラインとの対応関係が持続的に格納され
る。
モリ領域のメモリセルおよび冗長メモリセルとともに集
積され、半導体メモリチップのテストの際にレーザビー
ムまたは電流パルスまたは他の手段を用いて切り離され
る。その結果“閉じた”フューズにより、冗長メモリセ
ルまたはメモリラインと、エラーを発生したメモリセル
またはメモリラインとの対応関係が持続的に格納され
る。
【０００４】このような手段は一般的に実証されてお
り、従来広範に適用されてきた。ただし例えばこれまで
フューズを他の手段で置換する手段などは考慮されてい
なかった。これは当業者の分野において実際には不可能
であると見なされていたからである。
り、従来広範に適用されてきた。ただし例えばこれまで
フューズを他の手段で置換する手段などは考慮されてい
なかった。これは当業者の分野において実際には不可能
であると見なされていたからである。
【０００５】フューズは半導体メモリチップ上で比較的
広い空間を占めている。さらにフューズを切断する装置
は複雑であり、この切断には比較的長い時間が必要とな
る。またこれらの欠点のためだけでなく、出願人は、そ
れ自体従来実証されてきたフューズのコンセプトについ
て、エラーを発生したメモリセルと冗長メモリセルとの
対応関係を永久的に記憶させることができるか否か、ま
たできるとすればどのように構成するかを考察してき
た。
広い空間を占めている。さらにフューズを切断する装置
は複雑であり、この切断には比較的長い時間が必要とな
る。またこれらの欠点のためだけでなく、出願人は、そ
れ自体従来実証されてきたフューズのコンセプトについ
て、エラーを発生したメモリセルと冗長メモリセルとの
対応関係を永久的に記憶させることができるか否か、ま
たできるとすればどのように構成するかを考察してき
た。
【０００６】
【発明が解決しようとする課題】本発明の課題は、半導
体チップにおける冗長的評価のための装置を提供して、
エラーを発生したメモリセルと冗長メモリセルとの対応
付けを簡単化し、冗長的なプログラミングを容易にする
ことである。
体チップにおける冗長的評価のための装置を提供して、
エラーを発生したメモリセルと冗長メモリセルとの対応
付けを簡単化し、冗長的なプログラミングを容易にする
ことである。
【０００７】
【課題を解決するための手段】この課題は、冒頭に言及
した半導体チップにおける冗長的評価のための装置にお
いて、メモリは不揮発性メモリであり、この不揮発性メ
モリと第１のデコーダの間にラッチ回路が、またこの不
揮発性メモリと第２のデコーダとの間にラッチ回路が設
けられている構成により解決される。
した半導体チップにおける冗長的評価のための装置にお
いて、メモリは不揮発性メモリであり、この不揮発性メ
モリと第１のデコーダの間にラッチ回路が、またこの不
揮発性メモリと第２のデコーダとの間にラッチ回路が設
けられている構成により解決される。
【０００８】
【発明の実施の形態】冗長メモリセルとエラーを発生し
たメモリセルとの対応関係は不揮発性メモリ内に記憶さ
れる。この種の不揮発性メモリは電気的に消去可能かつ
プログラム可能な読み出し専用メモリ、例えばＥ2ＰＲ
ＯＭまたはＦＬＡＳＨ‐ＥＰＲＯＭで構成することがで
きる。
たメモリセルとの対応関係は不揮発性メモリ内に記憶さ
れる。この種の不揮発性メモリは電気的に消去可能かつ
プログラム可能な読み出し専用メモリ、例えばＥ2ＰＲ
ＯＭまたはＦＬＡＳＨ‐ＥＰＲＯＭで構成することがで
きる。
【０００９】有利にはこの場合、読み出し専用メモリと
ＸデコーダおよびＹデコーダとの間にさらにラッチ回路
を設けることができる。
ＸデコーダおよびＹデコーダとの間にさらにラッチ回路
を設けることができる。
【００１０】本発明では、読み出し専用メモリがフュー
ズの機能を引き受ける。すなわちエラーを発生したメモ
リセルまたはメモリラインの位置は第１に（従来の場合
と同様に）ラッチ回路に一時的に記憶される。制御の際
に、エラーを発生したメモリセルを有するワード線また
はビット線のどれを冗長ラインのメモリセルに切り換え
るべきかの情報を持続的に記憶するには、従来のフュー
ズではなく、読み出し専用メモリを作動させる。したが
ってここではフューズを読み出し専用メモリで置換する
ことになる。
ズの機能を引き受ける。すなわちエラーを発生したメモ
リセルまたはメモリラインの位置は第１に（従来の場合
と同様に）ラッチ回路に一時的に記憶される。制御の際
に、エラーを発生したメモリセルを有するワード線また
はビット線のどれを冗長ラインのメモリセルに切り換え
るべきかの情報を持続的に記憶するには、従来のフュー
ズではなく、読み出し専用メモリを作動させる。したが
ってここではフューズを読み出し専用メモリで置換する
ことになる。
【００１１】この読み出し専用メモリ、すなわち例えば
Ｅ2ＰＲＯＭは、有利には別の半導体チップ内に設けら
れており、この半導体チップは半導体メモリチップとと
もに１つのケーシング内に収容される。読み出し専用メ
モリを有する半導体チップと半導体メモリチップとの集
積は可能であるが、読み出し専用メモリとして使用され
るＥ2ＰＲＯＭは半導体メモリチップとして使用される
ＤＲＡＭと一緒に製造するのが困難なため、あまり推奨
できない。
Ｅ2ＰＲＯＭは、有利には別の半導体チップ内に設けら
れており、この半導体チップは半導体メモリチップとと
もに１つのケーシング内に収容される。読み出し専用メ
モリを有する半導体チップと半導体メモリチップとの集
積は可能であるが、読み出し専用メモリとして使用され
るＥ2ＰＲＯＭは半導体メモリチップとして使用される
ＤＲＡＭと一緒に製造するのが困難なため、あまり推奨
できない。
【００１２】Ｅ2ＰＲＯＭは比較的簡単に製造でき、容
易に同じケーシング内で半導体メモリチップに直接にコ
ンタクトさせることができる。半導体メモリチップには
フューズはもはや必要ない（フューズの機能はＥ2ＰＲ
ＯＭが受け持っている）ので、高価な半導体チップの表
面が節約される。また冗長的プログラミングはＥ2ＰＲ
ＯＭをフューズの代わりに用いることによりはるかに迅
速かつ簡単に行うことができ、さらにテスト時間を節約
することができる。
易に同じケーシング内で半導体メモリチップに直接にコ
ンタクトさせることができる。半導体メモリチップには
フューズはもはや必要ない（フューズの機能はＥ2ＰＲ
ＯＭが受け持っている）ので、高価な半導体チップの表
面が節約される。また冗長的プログラミングはＥ2ＰＲ
ＯＭをフューズの代わりに用いることによりはるかに迅
速かつ簡単に行うことができ、さらにテスト時間を節約
することができる。
【００１３】本発明は半導体メモリチップの冗長的プロ
グラミングおよび評価を完全に新たな手法で行う。従来
ずっと使用されてきたフューズに代えてＥ2ＰＲＯＭを
使用する。このＥ2ＰＲＯＭは半導体メモリチップとと
もに１つのケーシングに収容され、半導体メモリチップ
と直接に接続される。
グラミングおよび評価を完全に新たな手法で行う。従来
ずっと使用されてきたフューズに代えてＥ2ＰＲＯＭを
使用する。このＥ2ＰＲＯＭは半導体メモリチップとと
もに１つのケーシングに収容され、半導体メモリチップ
と直接に接続される。
【００１４】場合によってはこの種の装置でラッチ回路
を省略することができる。この場合エラーを発生したメ
モリセルに対するアドレスを入力する際にＥ2ＰＲＯＭ
を用いた相応の論理回路を介して直接に相応の冗長メモ
リセルへアクセスする。
を省略することができる。この場合エラーを発生したメ
モリセルに対するアドレスを入力する際にＥ2ＰＲＯＭ
を用いた相応の論理回路を介して直接に相応の冗長メモ
リセルへアクセスする。
【００１５】
【実施例】以下に本発明を図に即して詳細に説明する。
【００１６】図１にはＤＲＡＭ１が示されており、この
ＤＲＡＭはメモリ領域２を有し、このメモリ領域は複数
の（例えば８１９２個の）ワード線３と相応する数のビ
ット線４とを有している。ワード線３とビット線４との
交点に、例えばトランジスタおよびキャパシタから成る
各メモリセルが設けられている。
ＤＲＡＭはメモリ領域２を有し、このメモリ領域は複数
の（例えば８１９２個の）ワード線３と相応する数のビ
ット線４とを有している。ワード線３とビット線４との
交点に、例えばトランジスタおよびキャパシタから成る
各メモリセルが設けられている。
【００１７】ワード線３はＸデコーダ５を介してアドレ
スされ、一方ビット線４はＹデコーダ６を介してアドレ
スされる。相応の冗長メモリセルを有する冗長ワード線
７は、同じ半導体メモリチップ１内でメモリ領域２に並
んで集積されている。相応のことが、相応の冗長メモリ
セルを有する冗長ビット線にも当てはまる（これは図１
には示されていない）。冗長ワード線７はＸデコーダ５
を介して駆動され、一方冗長ビット線（図１には示され
ていない）はＹデコーダ６を介して駆動される。
スされ、一方ビット線４はＹデコーダ６を介してアドレ
スされる。相応の冗長メモリセルを有する冗長ワード線
７は、同じ半導体メモリチップ１内でメモリ領域２に並
んで集積されている。相応のことが、相応の冗長メモリ
セルを有する冗長ビット線にも当てはまる（これは図１
には示されていない）。冗長ワード線７はＸデコーダ５
を介して駆動され、一方冗長ビット線（図１には示され
ていない）はＹデコーダ６を介して駆動される。
【００１８】さらに図１には、不揮発性メモリ８がＥ2
ＰＲＯＭの形で別の半導体チップに設けられている。こ
の半導体チップは論理回路９およびラッチ回路１０を介
してＸデコーダ５へ、また論理回路９およびラッチ回路
１１を介してＹデコーダ６に接続されている。Ｅ2ＰＲ
ＯＭの代わりに例えばＦＬＡＳＨ‐ＰＲＯＭを使用する
こともできる。
ＰＲＯＭの形で別の半導体チップに設けられている。こ
の半導体チップは論理回路９およびラッチ回路１０を介
してＸデコーダ５へ、また論理回路９およびラッチ回路
１１を介してＹデコーダ６に接続されている。Ｅ2ＰＲ
ＯＭの代わりに例えばＦＬＡＳＨ‐ＰＲＯＭを使用する
こともできる。
【００１９】テストの際に、例えばＸアドレス（“７１
１１”）を有するワード線内でエラーの発生したメモリ
セルが存在することが確認された場合、このアドレス
“７１１１”はラッチ回路１０にセットされ、アドレス
“７１１１”を有するワード線３には複数の冗長ワード
線７のうちの１つの冗長ワード線が割り当てられる。さ
らにアドレス“７１１１”はＥ2ＰＲＯＭ８内で当該の
冗長ワード線のための記憶個所に持続的に記憶される。
１１”）を有するワード線内でエラーの発生したメモリ
セルが存在することが確認された場合、このアドレス
“７１１１”はラッチ回路１０にセットされ、アドレス
“７１１１”を有するワード線３には複数の冗長ワード
線７のうちの１つの冗長ワード線が割り当てられる。さ
らにアドレス“７１１１”はＥ2ＰＲＯＭ８内で当該の
冗長ワード線のための記憶個所に持続的に記憶される。
【００２０】これにより半導体メモリチップ１のオフ後
にも、アドレスの際にどのワード線またはビット線に冗
長ワード線または冗長ビット線を接続すべきかという情
報がＥ2ＰＲＯＭ８内に保持される。半導体メモリチッ
プの新たなスイッチオン後、Ｅ2ＰＲＯＭによりラッチ
回路１０、１１は新たにセットされるので、エラーの発
生したラインまたはメモリセルがアドレスされても、外
部のアドレス信号をデコーダ５または６に供給する場合
には常に、相応の冗長ワード線または冗長ビット線への
切換が行われる。
にも、アドレスの際にどのワード線またはビット線に冗
長ワード線または冗長ビット線を接続すべきかという情
報がＥ2ＰＲＯＭ８内に保持される。半導体メモリチッ
プの新たなスイッチオン後、Ｅ2ＰＲＯＭによりラッチ
回路１０、１１は新たにセットされるので、エラーの発
生したラインまたはメモリセルがアドレスされても、外
部のアドレス信号をデコーダ５または６に供給する場合
には常に、相応の冗長ワード線または冗長ビット線への
切換が行われる。
【００２１】ラッチ回路１０、１１は、情報がシリアル
で伝送される場合、Ｅ2ＰＲＯＭ（約５０００個のセ
ル、６４MBitのＤＲＡＭの場合約５０００個のフューズ
およびラッチ回路が存在する）の情報をチップまたはＤ
ＲＡＭのシリコンに記憶するために必要である。パラレ
ルの伝送が可能で、例えばＥ2ＰＲＯＭおよびＤＲＡＭ
が半導体メモリチップ１として同じチップまたはシリコ
ン上に設けられている場合、ラッチ回路１０、１１は必
要ない。
で伝送される場合、Ｅ2ＰＲＯＭ（約５０００個のセ
ル、６４MBitのＤＲＡＭの場合約５０００個のフューズ
およびラッチ回路が存在する）の情報をチップまたはＤ
ＲＡＭのシリコンに記憶するために必要である。パラレ
ルの伝送が可能で、例えばＥ2ＰＲＯＭおよびＤＲＡＭ
が半導体メモリチップ１として同じチップまたはシリコ
ン上に設けられている場合、ラッチ回路１０、１１は必
要ない。
【００２２】図２には、本発明の冗長的評価のための別
の実施例が示されている。この場合ロジック回路１２を
介して直接Ｅ2ＰＲＯＭに、メモリ領域２で生じうる欠
陥がプログラムされている。エラーを発生したワード線
に割り当てられているアドレスが入力されると、ここで
は直接に論理回路１２を用いてＥ2ＰＲＯＭへの切換が
行われる。Ｅ2ＰＲＯＭは相応の冗長ワード線または冗
長ビット線（図２には図示されていない）に接続されて
いる。
の実施例が示されている。この場合ロジック回路１２を
介して直接Ｅ2ＰＲＯＭに、メモリ領域２で生じうる欠
陥がプログラムされている。エラーを発生したワード線
に割り当てられているアドレスが入力されると、ここで
は直接に論理回路１２を用いてＥ2ＰＲＯＭへの切換が
行われる。Ｅ2ＰＲＯＭは相応の冗長ワード線または冗
長ビット線（図２には図示されていない）に接続されて
いる。
【００２３】本発明の冗長的評価のための装置により、
有利にはフューズを省略することができ、そのため半導
体メモリチップ１でフューズのために必要な表面が節約
される。フューズの代わりに、コストの小さなＥ2ＰＲ
ＯＭがただ１つ必要なだけであり、このＥ2ＰＲＯＭは
有利には別のチップ上に収容されている。この別のチッ
プは半導体メモリチップ１とともに同じケーシング内に
収容され、そこで直接にこの半導体メモリチップ１とコ
ンタクトしている。フューズに代わるＥ2ＰＲＯＭ８の
プログラミングは著しく迅速かつ簡単に行うことがで
き、付加的なテスト時間も節約することができる。
有利にはフューズを省略することができ、そのため半導
体メモリチップ１でフューズのために必要な表面が節約
される。フューズの代わりに、コストの小さなＥ2ＰＲ
ＯＭがただ１つ必要なだけであり、このＥ2ＰＲＯＭは
有利には別のチップ上に収容されている。この別のチッ
プは半導体メモリチップ１とともに同じケーシング内に
収容され、そこで直接にこの半導体メモリチップ１とコ
ンタクトしている。フューズに代わるＥ2ＰＲＯＭ８の
プログラミングは著しく迅速かつ簡単に行うことがで
き、付加的なテスト時間も節約することができる。
【図１】本発明の第１の実施例による、冗長的評価のた
めの装置のブロック回路図である。
めの装置のブロック回路図である。
【図２】本発明の第２の実施例による、冗長的評価のた
めの装置のブロック回路図である。
めの装置のブロック回路図である。
１ ＤＲＡＭ ２ メモリ領域 ３ ワード線 ４ ビット線 ５ Ｘデコーダ ６ Ｙデコーダ ７ 冗長ワード線 ８ Ｅ2ＰＲＯＭ ９、１２ ロジック回路 １０、１１ ラッチ回路
Claims (4)
- 【請求項１】 マトリクス状にメモリ領域（２）内に配
置されているメモリセルと、冗長メモリセル（７）とを
有しており、 前記メモリ領域は第１のデコーダおよび第２のデコーダ
（５、６）を介して駆動可能であり、 前記冗長メモリセルはメモリ領域（２）のメモリセルに
エラーが発生した場合に該セルの機能を引き継ぐもので
あり、その際に冗長メモリセルとエラーを発生したメモ
リセルとの対応関係がメモリ（８）内に記憶されてい
る、半導体メモリチップ（１）における冗長的評価のた
めの装置において、 前記メモリは不揮発性メモリ（８）であり、該不揮発性
メモリ（８）と第１のデコーダ（５）の間にラッチ回路
（１０）が、また該不揮発性メモリと第２のデコーダ
（６）との間にラッチ回路（１１）が設けられている、
ことを特徴とする半導体メモリチップにおける冗長的評
価のための装置。 - 【請求項２】 半導体メモリチップ（１）および不揮発
性メモリ（８）は共通のケーシング内で異なるチップに
配置されている、請求項１記載の装置。 - 【請求項３】 半導体メモリチップ（１）および不揮発
性メモリ（８）は１つのチップに配置されている、請求
項１記載の装置。 - 【請求項４】 メモリセルにエラーが発生した場合、所
属のライン（３、４）の全てのメモリセルが冗長メモリ
セル（７）により置換される、請求項１から３までのい
ずれか１項記載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19821459A DE19821459A1 (de) | 1998-05-13 | 1998-05-13 | Anordnung zur Redundanzauswertung bei einem Halbleiterspeicherchip |
| DE19821459.6 | 1998-05-13 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11353896A true JPH11353896A (ja) | 1999-12-24 |
Family
ID=7867653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11131693A Withdrawn JPH11353896A (ja) | 1998-05-13 | 1999-05-12 | 半導体メモリチップにおける冗長的評価のための装置 |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP0957430A1 (ja) |
| JP (1) | JPH11353896A (ja) |
| KR (1) | KR19990088215A (ja) |
| CN (1) | CN1236172A (ja) |
| DE (1) | DE19821459A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100348863B1 (ko) * | 1999-12-30 | 2002-08-17 | 주식회사 하이닉스반도체 | 리던던시 평가회로를 구비한 메모리소자 및 리던던시평가방법 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10041375B4 (de) * | 2000-08-23 | 2005-06-02 | Infineon Technologies Ag | Nichtflüchtige Speicheranordnung |
| DE102004047813A1 (de) | 2004-09-29 | 2006-03-30 | Infineon Technologies Ag | Halbleiterbaustein mit einer Umlenkschaltung |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4051354A (en) * | 1975-07-03 | 1977-09-27 | Texas Instruments Incorporated | Fault-tolerant cell addressable array |
| US4376300A (en) * | 1981-01-02 | 1983-03-08 | Intel Corporation | Memory system employing mostly good memories |
| JP2659436B2 (ja) * | 1989-08-25 | 1997-09-30 | 富士通株式会社 | 半導体記憶装置 |
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0957430A1 (de) | 1999-11-17 |
| CN1236172A (zh) | 1999-11-24 |
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