KR100348863B1 - 리던던시 평가회로를 구비한 메모리소자 및 리던던시평가방법 - Google Patents

리던던시 평가회로를 구비한 메모리소자 및 리던던시평가방법 Download PDF

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Abstract

본 발명은 리던던시 평가기능을 구비한 메모리소자에 관한 것으로서, 메모리 크기의 증가에 따른 전력소비를 감소시킬 수 있는 리던던시 평가회로 및 방법에 관한 것이다.
본 발명은 초기화시 파워업신호를 발생하고, 평가노드를 프리차아지시켜 주기위한 프리차아지신호를 발생하고, 스타트신호 입력시 파워업신호를 발생하며, 평가동작완료후 리세트신호를 발생하는 콘트롤회로와; 상기 스타트신호의 입력시 외부로부터 인가되는 외부 어드레스신호를 프리디코딩하고, 상기 콘트롤회로로부터 리세트신호에 의해 초기화되는 프리디코더회로와; 상기 콘트롤회로로부터의 파워업신호에 의해 초기화되고, 프리차아지신호에 의해 평가노드가 프리차아지되어 상기 프리디코더회로로부터 인가되는 프리디코딩된 어드레스신호가 리던던시 어드레스인가를 판정하기 위한 리던던시 어드레스 평가회로를 구비한다.

Description

리던던시 평가회로를 구비한 메모리소자 및 리던던시 평가방법{MEMORY DEVICE WITH REDUNDANCY EVALUATION CIRCUIT AND EVALUATION METHOD FOR REDUNDANCY ADDRESS}
본 발명은 리던던시 평가기능을 구비한 메모리소자에 관한 것으로서, 보다 구체적으로는 메모리소자의 크기증가에 따른 소비전력을 감소시킬 수 있는 메모리소자의 평가회로 및 방법에 관한 것이다.
도 1은 일반적인 리던던시 평가회로를 구비한 메모리소자의 블록도를 도시한 것이다. 도 1을 참조하면, 리던던트 어드레스를 평가하기 위한 메모리소자는 콘트롤회로(10), 프리디코더회로(20) 및 리던던시 어드레스 평가회로(30)를 구비한다.
콘트롤회로(10)는 초기화시 파워업신호(pwrup)를 발생하고, 외부로부터 스타트신호(St)가 인가되면 리던던시 어드레스 평가회로(30)로 리던던시 어드레스를 평가하기 위한 신호 ry_eval_b 와 리세트신호 ry_eval_rst 를 발생한다.
한편, 프리디코더회로(20)는 상기 스타트신호(St)에 의해 외부 어드레스(Ext_ADDR)를 입력하여 프리디코딩된 어드레스(PDEC_ADDR)를 상기 리던던시 어드레스 평가회로(30)로 발생한다.
따라서, 리던던시 어드레스 평가회로(30)는 초기화시에는 파워업신호(pwrup)를 입력하여 평가노드(e_node)를 초기화시키고, 상기 콘트롤회로(10)로부터 리던던시 어드레스 평가신호(ry_eval_b)가 인가되면 프리디코더회로(20)로부터 인가되는 프리디코딩된 어드레스(PDEC_ADDR)가 노말 어드레스신호(Nor_ADDR)인지 또는 리던던시 어드레스신호(Rep_ADDR)인지를 평가하여 출력신호(DIS_CD_0)를 발생한다.
상기한 바와같이, 프리디코더회로(20)로부터 프리디코딩되어 인가되는 어드레스신호가 노말 어드레스인지 또는 리던던시 어드레스인지를 평가한 다음, 콘트롤블럭(10)으로부터 인가되는 평가노드 리세트신호(ry_node_rst)에 의해 평가노드(e_node)를 리세트시킨다.
도 3은 도 1의 메모리소자에 있어서, 종래의 리던던시 어드레스 평가회로의 상세도를 도시한 것이다. 도 3을 참조하면, 종래의 리던던시 어드레스 평가회로(30)는 콘트롤 회로(10)로부터 인가되는 파워업신호(pwrup)에 의해 구동되어 평가노드(e_node)를 초기화시켜주는 PMOS 트랜지스터(31)와, 상기 콘트롤 회로(10)로부터 인가되는 리던던시 어드레스 평가신호(ry_eval_b)에 따라 상기 프리디코더회로(20)로부터 인가되는 프리디코딩된 어드레스신호 CBA01<3:0>, CBA23<3:0>가 노말 어드레스신호(Nor_ADDR) 또는 리던던시 어드레스신호(Rep_ADDR) 인가를 평가하도록 하는 PMOS 트랜지스터(32)를 구비한다.
종래의 리던던시 어드레스 평가회로(30)는 상기 평가노드(e_node)에 병렬연결된 다수개의 퓨즈(33a-33h)와, 상기 프리디코더 회로(20)로부터 프리디코딩된 신호 CBA01<3:0>와 CBA23<3:1>가 게이트에 각각 인가되는, 상기 퓨즈(33a-33h)와 접지사이에 연결된 다수의 NMOS 트랜지스터(34a-34h)를 구비한다. 본 발명의 리던던시 평가회로는 입출력패드(DQ)가 8개의 패드로 구성된 경우를 예로 한다.
또한, 종래의 리던던시 어드레스 평가회로(30)는 상기 콘트롤회로(10)로부터 인가되는 리세트신호(ry_eval_rst)에 따라서 리던던시 어드레스에 대한 평가동작 완료후 상기 평가노드(e_node)를 리세트시켜 주기위한 NMOS 트랜지스터(37)와, 상기 평가노드(e_node)로부터 인가되는 신호를 리던던시 어드레스에 대한 평가판정신호(DIS_CD_0)로서 출력하기 위한 인버터(35, 36)를 구비한다.
상기한 바와같은 구성을 갖는 종래의 리던던시 어드레스 평가회로의 동작을 도 2에 도시된 동작파형도를 참조하여 설명하면 다음과 같다.
먼저, 초기에 콘트롤회로(10)는 파워업신호(pwrup)를 발생하여 상기 평가노드(e_node)를 초기화시키고, 외부로부터 스타트신호(St)가 인가되면 리던던시 어드레스 평가신호(ry_eval_b)를 발생한다. 따라서 리던던시 어드레스 평가회로(30)는 상기 콘트롤회로(10)로부터 인가되는 파워업신호(pwrup)에 의해 PMOS 트랜지스터(31)가 구동되어 평가노드(e_node)가 초기화되고, 이어서 리던던시 평가신호(ry_eval_b)와 프리디코더회로(20)로부터 외부 어드레스신호(Ext_ADDR)에 대한 프리디코딩신호(PDEC_ADDR)를 입력한다.
리던던시 어드레스 평가회로(30)는 상기 콘트롤회로(10)로부터 인가되는 평가신호(ry_eval_b)에 의해 PMOS 트랜지스터(32)가 구동되면 평가노드(e_node)는 하이상태로 된다. 이때, 프리디코더회로(20)로부터 인가되는 프리디코딩신호(PDEC_ADDR)가 노말 어드레스신호(Nor_ADDR)인 경우에는 프리디코딩신호(PDEC_ADDR)인 CBA01<3:0>, CBA23<3:0>에 의해 퓨즈 연결된 NMOS 트랜지스터(34a-34h)중 상기 프리디코딩된 어드레스에 대응하는 모스 트랜지스터가 턴온된다.
이에 따라, 평가노드(e_node)는 로우상태로 되고 이 신호는 인버터(35, 36)를 통해 노말 어드레스신호(Nor_ADDR)가 인가되었음을 나타내는 로우상태의 평가판정신호(DIS_CD_0)를 발생하게 된다.
한편, 프리디코더회로(20)로부터 인가되는 프리디코딩신호(PDEC_ADDR)가 리던던시 어드레스신호(Rep_ADDR)인 경우에는, 즉, 각각 4비트의 프리디코딩신호 CBA01<3:0> 또는 CBA23<3:0>가 리던던시 어드레스신호인 경우에는 상기 NMOS 트랜지스터(34a-34h)에 연결된 퓨즈(33a-33h)중 상기 리던던시 어드레스신호에 대응하는 퓨즈가 절단되어 있다.
따라서, 평가노드(e_node)는 하이상태로 되고, 이 하이상태의 신호는 인버터(35, 36)를 통해 프리디코더회로(20)로부터 인가되는 어드레스신호가 리던던시 어드레스신호임을 나타내는 하이상태의 평가판정신호(DIS_CD_0)를 발생하게 된다.
그러나, 상기한 바와같은 구조를 갖는 종래의 리던던시 어드레스 평가회로는 일정펄스폭을 갖는 로우상태의 평가신호(ry_eval_b)를 이용하여 리던던시 어드레스를 평가하였는데, 도 2에 도시된 바와같이 평가결과 노말 어드레스신호(Nor_ADDR)가 검출되는 경우에는 평가노드(e_node)는 로우레벨을 유지하게 된다.
따라서, 상기 평가신호(ry_eval_b)의 로우레벨 펄스폭동안 PMOS 트랜지스터(32)와 NMOS 트랜지스터가 턴온되어 DC 전류패스가 형성되고, 이에 따라 DC 정전류(static current)가 흐르는 문제점이 있었다.
이러한 전력소비 문제는 리던던시 효율을 결정하는 휴즈박스의 개수가 늘어나면 날수록 더욱 더 많은 전류가 소모되기 때문에 메모리소자의 크기가 증가함에따라 더욱 더 커지게 된다.
또한, 종래에는 평가동작이 수행될 때마다 평가노드(e_node)를 로우상태로 리세트시켜 주어야한다. 따라서, 종래에는 리던던시 어드레스 평가회로(30)는 상기 콘트롤회로(10)로부터 인가되는 리세트신호(ry_eval_rst)를 입력하여 NMOS 트랜지스터(37)를 구동시켜 줌으로써, 평가노드(e_node)를 로우상태로 리세트시켜 주어야 한다.
본 발명은 상기한 바와같은 종래 기술의 문제점을 해결하기 위한 것으로서, 평가노드를 프리차아지시켜 줌으로써 노말 어드레스신호 검출시 DC 전류패스의 형성을 방지하여 전력소비를 감소시킬 수 있는 메모리소자의 리던던시 평가회로 및 방법을 제공하는 데 그 목적이 있다.
도1은 일반적인 리던던시 평가회로를 구비한 메모리소자의 블록구성도,
도2는 도 1의 메모리소자에 있어서, 동작 파형도를 도시한 도면,
도3은 도 1의 메모리소자에서의 리던던시 어드레스 평가회로의 회로도,
도 4는 본 발명의 실시예에 따른 리던던시 평가회로를 구비한 메모리소자의 블록 구성도,
도5는 본 발명의 실시예에 따른 메모리소자에 있어서, 리던던트 어드레스 평가회로의 상세도.
도6는 본 발명의 메모리소자의 동작 파형도,
(도면의 주요 부분에 대한 부호의 설명)
100 : 콘트롤회로 200 : 프리디코더회로
300 : 리던던시 어드레스 평가회로
301, 302 : PMOS 트랜지스터 305, 306 : 인버터
303a - 303h : 퓨즈
304a - 304h : NMOS 트랜지스터
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은 리던던시 평가 기능을 갖는 메모리 소자에 있어서, 스타트신호가 인가되면 외부로부터 인가되는 어드레스를 디코딩하여 출력하고, 리세트신호가 인가되면 리세트되는 프리디코더 회로와, 상기 프리디코더 회로로부터 상기 디코딩된 어드레스를 수신하고, 프리차아지 신호가 인가되면 소정 레벨로 프리차아지되는 평가 노드―여기서, 상기 평가 노드는 그 전위값에 의해 상기 디코딩된 어드레스가 리던던시 어드레스에 해당하는지 여부를 표시함―를 포함하며, 상기 디코딩된 어드레스가 리던던시 어드레스에 해당하면 상기 평가 노드를 접지에 연결시키는 리던던시 어드레스 평가 회로와, 상기 스타트신호가 인가되기 전에 상기 프리차아지신호를 생성하여 상기 리던던시 어드레스 평가 회로로 제공하고, 외부로부터 상기 스타트신호가 인가되면 이를 수신하여 상기 프리디코더 회로로 제공하며, 그 후 소정 시간이 경과하면 상기 리세트신호를 생성하여 상기 프리디코더 회로로 제공하는 콘트롤 회로를 구비하는 것을 특징으로 한다.
상기 리던던시 어드레스 평가회로는 초기화시 상기 콘트롤회로로부터 인가되는 파워업신호에 의해 평가노드를 초기화시켜주기 위한 제1PMOS 트랜지스터와; 리던던시 어드레스 평가시 상기 콘트롤회로로부터 인가되는 프리차아지신호에 의해 상기 평가노드를 프리차아지시켜주기 위한 제2PMOS 트랜지스터와; 상기 평가노드에 병렬로 연결되는 다수개의 퓨즈와; 상기 다수개의 퓨즈에 각각 연결되어 상기 프리디코더회로로부터 인가되는 프리디코딩신호에 의해 구동되는 다수개의 NMOS 트랜지스터와; 리던던시 어드레스에 의한 평가노드의 전위를 평가판정신호로서 출력하기 위한 다수개의 인버터를 구비하는 것을 특징으로 한다.
또한, 본 발명은 리던던시 평가 기능을 갖는 메모리 소자에서 리던던시 어드레스를 평가하는 방법에 있어서, 평가 노드를 소정 레벨로 프리차아지시키는 단계와, 스타트신호가 인가되면 외부로부터 인가되는 어드레스를 디코딩하는 단계와, 상기 디코딩된 어드레스가 리던던시 어드레스에 해당하면 상기 평가 노드를 접지시키는 단계와, 상기 평가 노드의 전위를 검출하여 상기 디코딩된 어드레스가 리던던시 어드레스에 해당하는지 여부를 판정하고, 소정 시간이 경과하면 상기 디코딩된 어드레스를 리세트시키는 단계를 구비하는 것을 특징으로 한다.이하 본 발명의 실시예를 첨부된 도면에 의거하여 설명하면 다음과 같다.
도 4는 본 발명의 실시예에 따른 리던던시 평가회로를 구비한 메모리소자의 블록도를 도시한 것이다.
도 4를 참조하면, 본 발명의 실시예에 따른 메모리소자는 콘트롤회로(100), 프리디코더회로(200) 및 리던던시 어드레스 평가회로(300)를 구비한다. 상기 콘트롤회로(100)는 초기화시 파워업신호(pwrup)를 발생하고, 스타트신호(St)가 인가되기전 리던던시 어드레스를 평가하기 위한 평가노드(e_node)를 프리차아지 시키기 위한 프리차아지신호(red_precharge_b)를 리던던시 어드레스 평가회로(300)로 발생하고, 리던던시 어드레스 평가동작이 완료되면 프리디코더회로(200)로 리세트신호를 발생하여 프리디코더회로(200)를 초기화시켜준다.
상기 프리디코더회로(200)는 로우상태로 초기화되어 있다가 상기 스타트신호(St)가 인가되면 리던던시 어드레스 평가를 위하여 외부 어드레스에 대한 프리디코딩된 어드레스(PDEC_ADDR')를 상기 리던던시 어드레스 평가회로(300)로 발생하고, 리던던시 어드레스 평가동작이 완료되면 상기 콘트롤회로(100)로부터 인가되는 리세트신호(rst_ADDR)에 의해 리세트되어 다시 로우상태로 초기화된다.
상기 리던던시 어드레스 평가회로(300)는 상기 콘트롤회로(100)로부터 프리차아지신호(red_precharge_b)를 입력하여 평가노드(e_node)를 프리차아지시키고, 프리디코더회로(200)로부터 인가되는 프리디코딩신호(PDEC_ADDR')인 CBA01'<3:0>, CBA23'<3:0>를 입력하여 리던던시 어드레스에 대한 평가를 하여 평가판정신호(DIS_CD_0)를 발생한다.
상기 리던던시 어드레스 평가회로(300)는 리던던시 평가동작을 수행하여 상기 프리디코더회로(200)로부터 인가되는 어드레스신호(PDEC_ADDR)가 리던던시 어드레스로 판정되면 로우상태의 평가판정신호(DIS_CD_0)를 발생하고, 노말 어드레스로 판정되면 하이상태의 평가판정신호(DIS_CD_0)를 발생한다.
도 6은 도 4의 리던던시 어드레스 평가회로의 상세도를 도시한 것이다.
도 6을 참조하면, 리던던시 어드레스 평가회로(300)는 상기 콘트롤 회로(100)로부터 인가되는 파워업신호(pwrup)에 의해 구동되어 평가노드(e_node)를 초기화시켜주는 PMOS 트랜지스터(301)와, 상기 콘트롤 회로(100)로부터 인가되는 프리차아지신호(red_precharge_b)에 의해 구동되어 평가노드(e_node)를 프리차아지시켜 평가수단이 상기 프리디코더회로(200)로부터 인가되는 프리디코딩된 어드레스신호 CBA01'<3:0>, CBA23'<3:0>가 노말 어드레스신호(Nor_ADDR) 또는 리던던시 어드레스신호(Rep_ADDR) 인가를 평가하도록 하는 PMOS 트랜지스터(302)를 구비한다.
본 발명의 실시예에 따른 리던던시 평가회로에서는, 종래와는 달리 프리디코더회로(200)는 프리디코딩된 어드레스신호(PDEC_ADDR') 즉, CBA01'<3:0> 또는 CBA23'<3:0>로 모두 로우상태의 신호를 출력하다가, 스타트신호(St)가 발생하면 외부 어드레스신호(Ext-ADDR)를 입력하여 프리디코딩된 어드레스신호(PDEC_ADDR') 즉, CBA01'<3:0>, CBA23'<3:0>를 리던던시 평가회로(300)로 출력하게 된다.
또한, 리던던시 어드레스에 대한 평가동작이 완료되면, 콘트롤회로(10)로부터 하이상태의 어드레스신호(rst_ADDR)가 프리디코더회로(20)로 인가되고, 프리디코더 회로(20)는 더 이상 외부 어드레스신호(Ext_ADDR)에 따른 프리디코딩된 어드레스신호(PDEC-ADDR')를 평가회로(300)로 발생하지 않고 초기상태로 되어 로우상태의 프리디코딩된 신호를 발생하게 된다.
상기 프리디코더회로(200)가 초기상태로 되면, 콘트롤회로(100)는 평가노드(e_node)를 프리차아지시켜 주기위한 로우상태의 프리차아지신호(red_precharge_b)가 발생되어 평가회로(300)로 인가한다.
또한, 본 발명의 실시예에 따른 어드레스 평가회로(300)는 콘트롤회로(100)로부터 프리차아지신호(red_precharge_b)가 인가되어 평가노드(e_node)가 프리차아지되면, 프리디코더회로(20)로부터 인가되는 프리디코딩된 어드레스신호(PDEC_ADDR)가 리던던시 어드레스신호 또는 노말 어드레스신호 인가를 평가하기 위한 평가수단을 구비한다.
상기 평가수단은 상기 평가노드(e_node)에 병렬로 연결된 다수개의 퓨즈(303a-303h)와, 프리디코더회로(200)로부터 인가되는 프리디코딩되는 신호가 게이트에 인가되고 상기 퓨즈(303a-303h)와 접지사이에 연결되는 NMOS 트랜지스터(304a-304h)를 구비한다.
또한, 본 발명의 리던던시 평가회로(300)는 상기 평가노드(e_node)로부터 인가되는 신호를 리던던시 어드레스에 대한 평가판정신호(DIS_CD_0)로서 출력하기 위한 인버터(305, 306)를 더 구비한다.
상기한 바와같은 구성을 갖는 본 발명의 리던던시 어드레스 평가회로의 동작을 도 5에 도시된 동작파형도를 참조하여 설명하면 다음과 같다.
먼저, 콘트롤회로(100)는 파워업신호(pwrup)를 발생하고, 리던던시 어드레스 평가회로(300)는 상기 콘트롤회로(100)로부터 인가되는 파워업신호(pwrup)에 의해 PMOS 트랜지스터(301)를 구동하여 평가노드(e_node)를 초기화시키고, 프리차아지신호(pre-charge_b)에 의해 평가노드(e_node)를 하이상태로 프리차아지시켜준다. 이때, 프리디코더회로(200)의 출력신호(PDEC_ADDR')인 CBA01'<3:0>, CBA23<3:0>가 로우상태로 초기화되어 있으므로, NMOS 트랜지스터는 모두 턴오프되어 있다.
이어서, 스타트신호(St)가 인가되어 프리디코더회로(200)가 정상적으로 외부 어드레스신호(Ext_ADDR)에 대한 프리디코딩신호(PDEC_ADDR')를 리던던시 어드레스 평가회로(300)로 출력한다.
이때, 프리디코더회로(200)로부터 인가되는 프리디코딩신호(PDEC_ADDR')가 노말 어드레스신호(Nor_ADDR)인 경우에는 프리디코딩신호(PDEC_ADDR')인CBA01'<3:0>, CBA23'<3:0>에 의해 퓨즈가 연결된 NMOS 트랜지스터(304a-304h)중 상기 프리디코딩된 어드레스에 해당하는 모스 트랜지스터가 턴온된다.
이에 따라 평가노드(e_node)는 로우상태로 되고 이 신호는 인버터(305, 306)를 통해 노말 어드레스신호(Nor_ADDR)가 인가되었음을 나타내는 로우상태의 평가판정신호(DIS_CD_0)를 발생하게 된다.
한편, 프리디코더회로(200)로부터 인가되는 프리디코딩신호(PDEC_ADDR')가 리던던시 어드레스신호(Rep_ADDR)인 경우에는, 즉, 각각 4비트의 프리디코딩신호 CBA01'<3:0> 또는 CBA23'<3:0>가 리던던시 어드레스신호인 경우에는 NMOS 트랜지스터(304a-304h)에 연결된 퓨즈(303a-303h)중 상기 리던던시 어드레스신호에 대응하는 퓨즈가 절단되어 있다.
따라서, 평가노드(e_node)는 하이상태로 되고, 이 하이상태의 신호는 인버터(35, 36)를 통해 프리디코더회로(200)로부터 인가되는 어드레스신호가 리던던시 어드레스신호임을 나타내는 하이상태의 평가판정신호(DIS_CD_0)로서 출력되게 된다.
상기한 바와같은 리던던시 어드레스에 대한 평가동작이 완료되면, 스타트신호(St)는 다시 로우상태로 되고, 이에 따라 콘트롤회로(100)는 상기 프리디코더회로(200)로 어드레스 리세트신호(rst_ADDR)를 발생하여 상기 프리디코더회로(200)를 다시 로우상태로 초기화시키고, 프리차아지신호(red_precharge_b)를 리던던시 어드레스 평가회로(300)로 발생하여 평가노드(e_node)를 다시 하이상태로 프리차아지시켜준다.
따라서, 본 발명의 실시예에 따른 리던던시 어드레스 평가회로에서는 리던던시 어드레스에 대한 평가동작전에 평가노드(e_node)를 미리 프리차아지시켜 줌으로써 종래에서와 같은 평가동작후 리세트동작은 요구되지 않는다.
또한, 리던던시 어드레스에 대한 평가동작이 완료된 후에는 프리디코더회로(200)로부터 출력되는 어드레스신호(PDEC_ADDR')가 로우상태로 초기화되므로, 평가노드(e_node)에 병렬로 연결된 평가수단의 NMOS 트랜지스터(304a - 304h)가 모두 턴오프되므로, 노말 어드레스에 대한 평가동작후 DC 전류패스가 형성되는 것이 방지된다. 따라서, 전력소비를 감소시키게 된다.
상기에서 설명한 바와같은 본 발명에 따르면, 평가동작을 수행할 때만 프리디코더회로에서 리던던시 어드레스 평가회로로 프리디코딩된 어드레스신호가 인가되도록 함으로써, 평가동작후 DC 전류패스가 형성되는 것을 방지하여 전력소비를 감소시킬 수 있는 이점이 있다.
또한, 본 발명에서는 평가노드를 미리 하이상태로 프리차아지시켜 준다음 리던던시 어드레스에 대한 평가동작을 수행함으로써 평가동작완료후 평가노드를 리세트시켜 주어야 하는 번거로움을 제거할 수 있다. 게다가, 리세트용 모스 트랜지스터의 제거로 인하여 사이즈의 축소 및 소비전력을 감소시킬 수 있는 이점이 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (4)

  1. 리던던시 평가 기능을 갖는 메모리 소자에 있어서,
    스타트신호가 인가되면 외부로부터 인가되는 어드레스를 디코딩하여 출력하고, 리세트신호가 인가되면 리세트되는 프리디코더 회로와,
    상기 프리디코더 회로로부터 상기 디코딩된 어드레스를 수신하고, 프리차아지 신호가 인가되면 소정 레벨로 프리차아지되는 평가 노드―여기서, 상기 평가 노드는 그 전위값에 의해 상기 디코딩된 어드레스가 리던던시 어드레스에 해당하는지 여부를 표시함―를 포함하며, 상기 디코딩된 어드레스가 리던던시 어드레스에 해당하면 상기 평가 노드를 접지에 연결시키는 리던던시 어드레스 평가 회로와,
    상기 스타트신호가 인가되기 전에 상기 프리차아지신호를 생성하여 상기 리던던시 어드레스 평가 회로로 제공하고, 외부로부터 상기 스타트신호가 인가되면 이를 수신하여 상기 프리디코더 회로로 제공하며, 그 후 소정 시간이 경과하면 상기 리세트신호를 생성하여 상기 프리디코더 회로로 제공하는 콘트롤 회로를
    구비하는 것을 특징으로 하는 메모리 소자.
  2. 제1항에 있어서, 상기 리던던시 어드레스 평가회로는
    초기화시 상기 콘트롤회로로부터 인가되는 파워업신호에 의해 평가노드를 초기화시켜주기 위한 제1PMOS 트랜지스터와;
    리던던시 어드레스 평가시 상기 콘트롤회로로부터 인가되는 프리차아지신호에 의해 상기 평가노드를 프리차아지시켜주기 위한 제2PMOS 트랜지스터와;
    상기 평가노드에 병렬로 연결되는 다수개의 퓨즈와;
    상기 다수개의 퓨즈에 각각 연결되어 상기 프리디코더회로로부터 인가되는프리디코딩신호에 의해 구동되는 다수개의 NMOS 트랜지스터와;
    리던던시 어드레스에 의한 평가노드의 전위를 평가판정신호로서 출력하기 위한 다수개의 인버터를 구비하는 것을 특징으로 하는 리던던시 기능을 구비한 메모리소자.
  3. 삭제
  4. 리던던시 평가 기능을 갖는 메모리 소자에서 리던던시 어드레스를 평가하는 방법에 있어서,
    평가 노드를 소정 레벨로 프리차아지시키는 단계와,
    스타트신호가 인가되면 외부로부터 인가되는 어드레스를 디코딩하는 단계와,
    상기 디코딩된 어드레스가 리던던시 어드레스에 해당하면 상기 평가 노드를 접지시키는 단계와,
    상기 평가 노드의 전위를 검출하여 상기 디코딩된 어드레스가 리던던시 어드레스에 해당하는지 여부를 판정하고, 소정 시간이 경과하면 상기 디코딩된 어드레스를 리세트시키는 단계를
    구비하는 것을 특징으로 하는 리던던시 어드레스의 평가 방법.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0955097A (ja) * 1995-08-09 1997-02-25 Siemens Ag 集積半導体メモリ
JPH10188565A (ja) * 1996-12-23 1998-07-21 Internatl Business Mach Corp <Ibm> 複数のデジタル値を電気的にリストアおよびアクセスする装置
JPH11353896A (ja) * 1998-05-13 1999-12-24 Siemens Ag 半導体メモリチップにおける冗長的評価のための装置
JP2000163950A (ja) * 1998-11-19 2000-06-16 Infineon Technologies Ag 磁気的メモリ

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0955097A (ja) * 1995-08-09 1997-02-25 Siemens Ag 集積半導体メモリ
US5666316A (en) * 1995-08-09 1997-09-09 Siemens Aktiengesellschaft Integrated seminconductor memory
JPH10188565A (ja) * 1996-12-23 1998-07-21 Internatl Business Mach Corp <Ibm> 複数のデジタル値を電気的にリストアおよびアクセスする装置
JPH11353896A (ja) * 1998-05-13 1999-12-24 Siemens Ag 半導体メモリチップにおける冗長的評価のための装置
JP2000163950A (ja) * 1998-11-19 2000-06-16 Infineon Technologies Ag 磁気的メモリ

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